lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "arm-isel"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMTargetMachine.h"
  18 #include "llvm/CallingConv.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/Function.h"
  22 #include "llvm/Intrinsics.h"
  23 #include "llvm/LLVMContext.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Compiler.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36
  37 using namespace llvm;
  38
  39 //===--------------------------------------------------------------------===//
  40 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  41 /// instructions for SelectionDAG operations.
  42 ///
  43 namespace {
  44 class ARMDAGToDAGISel : public SelectionDAGISel {
  45   ARMBaseTargetMachine &TM;
  46
  47   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  48   /// make the right decision when generating code for different targets.
  49   const ARMSubtarget *Subtarget;
  50
  51 public:
  52   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  53                            CodeGenOpt::Level OptLevel)
  54     : SelectionDAGISel(tm, OptLevel), TM(tm),
  55     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  56   }
  57
  58   virtual const char *getPassName() const {
  59     return "ARM Instruction Selection";
  60   }
  61
  62   /// getI32Imm - Return a target constant of type i32 with the specified
  63   /// value.
  64   inline SDValue getI32Imm(unsigned Imm) {
  65     return CurDAG->getTargetConstant(Imm, MVT::i32);
  66   }
  67
  68   SDNode *Select(SDNode *N);
  69
  70   bool SelectShifterOperandReg(SDNode *Op, SDValue N, SDValue &A,
  71                                SDValue &B, SDValue &C);
  72   bool SelectAddrMode2(SDNode *Op, SDValue N, SDValue &Base,
  73                        SDValue &Offset, SDValue &Opc);
  74   bool SelectAddrMode2Offset(SDNode *Op, SDValue N,
  75                              SDValue &Offset, SDValue &Opc);
  76   bool SelectAddrMode3(SDNode *Op, SDValue N, SDValue &Base,
  77                        SDValue &Offset, SDValue &Opc);
  78   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
  79                              SDValue &Offset, SDValue &Opc);
  80   bool SelectAddrMode4(SDNode *Op, SDValue N, SDValue &Addr,
  81                        SDValue &Mode);
  82   bool SelectAddrMode5(SDNode *Op, SDValue N, SDValue &Base,
  83                        SDValue &Offset);
  84   bool SelectAddrMode6(SDNode *Op, SDValue N, SDValue &Addr, SDValue &Align);
  85
  86   bool SelectAddrModePC(SDNode *Op, SDValue N, SDValue &Offset,
  87                         SDValue &Label);
  88
  89   bool SelectThumbAddrModeRR(SDNode *Op, SDValue N, SDValue &Base,
  90                              SDValue &Offset);
  91   bool SelectThumbAddrModeRI5(SDNode *Op, SDValue N, unsigned Scale,
  92                               SDValue &Base, SDValue &OffImm,
  93                               SDValue &Offset);
  94   bool SelectThumbAddrModeS1(SDNode *Op, SDValue N, SDValue &Base,
  95                              SDValue &OffImm, SDValue &Offset);
  96   bool SelectThumbAddrModeS2(SDNode *Op, SDValue N, SDValue &Base,
  97                              SDValue &OffImm, SDValue &Offset);
  98   bool SelectThumbAddrModeS4(SDNode *Op, SDValue N, SDValue &Base,
  99                              SDValue &OffImm, SDValue &Offset);
 100   bool SelectThumbAddrModeSP(SDNode *Op, SDValue N, SDValue &Base,
 101                              SDValue &OffImm);
 102
 103   bool SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 104                                  SDValue &BaseReg, SDValue &Opc);
 105   bool SelectT2AddrModeImm12(SDNode *Op, SDValue N, SDValue &Base,
 106                              SDValue &OffImm);
 107   bool SelectT2AddrModeImm8(SDNode *Op, SDValue N, SDValue &Base,
 108                             SDValue &OffImm);
 109   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 110                                  SDValue &OffImm);
 111   bool SelectT2AddrModeImm8s4(SDNode *Op, SDValue N, SDValue &Base,
 112                               SDValue &OffImm);
 113   bool SelectT2AddrModeSoReg(SDNode *Op, SDValue N, SDValue &Base,
 114                              SDValue &OffReg, SDValue &ShImm);
 115
 116   // Include the pieces autogenerated from the target description.
 117 #include "ARMGenDAGISel.inc"
 118
 119 private:
 120   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 121   /// ARM.
 122   SDNode *SelectARMIndexedLoad(SDNode *N);
 123   SDNode *SelectT2IndexedLoad(SDNode *N);
 124
 125   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 126   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 127   /// loads of D registers and even subregs and odd subregs of Q registers.
 128   /// For NumVecs <= 2, QOpcodes1 is not used.
 129   SDNode *SelectVLD(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 130                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 131
 132   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 133   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 134   /// stores of D registers and even subregs and odd subregs of Q registers.
 135   /// For NumVecs <= 2, QOpcodes1 is not used.
 136   SDNode *SelectVST(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 137                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 138
 139   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 140   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 141   /// load/store of D registers and even subregs and odd subregs of Q registers.
 142   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad, unsigned NumVecs,
 143                           unsigned *DOpcodes, unsigned *QOpcodes0,
 144                           unsigned *QOpcodes1);
 145
 146   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 147   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 148
 149   /// SelectCMOVOp - Select CMOV instructions for ARM.
 150   SDNode *SelectCMOVOp(SDNode *N);
 151   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 152                               ARMCC::CondCodes CCVal, SDValue CCR,
 153                               SDValue InFlag);
 154   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 155                                ARMCC::CondCodes CCVal, SDValue CCR,
 156                                SDValue InFlag);
 157   SDNode *SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 158                               ARMCC::CondCodes CCVal, SDValue CCR,
 159                               SDValue InFlag);
 160   SDNode *SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 161                                ARMCC::CondCodes CCVal, SDValue CCR,
 162                                SDValue InFlag);
 163
 164   SDNode *SelectConcatVector(SDNode *N);
 165
 166   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 167   /// inline asm expressions.
 168   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 169                                             char ConstraintCode,
 170                                             std::vector<SDValue> &OutOps);
 171
 172   // Form pairs of consecutive S, D, or Q registers.
 173   SDNode *PairSRegs(EVT VT, SDValue V0, SDValue V1);
 174   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 175   SDNode *PairQRegs(EVT VT, SDValue V0, SDValue V1);
 176
 177   // Form sequences of 4 consecutive S, D, or Q registers.
 178   SDNode *QuadSRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 179   SDNode *QuadDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 180   SDNode *QuadQRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 181
 182   // Form sequences of 8 consecutive D registers.
 183   SDNode *OctoDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3,
 184                     SDValue V4, SDValue V5, SDValue V6, SDValue V7);
 185 };
 186 }
 187
 188 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 189 /// operand. If so Imm will receive the 32-bit value.
 190 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 191   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 192     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 193     return true;
 194   }
 195   return false;
 196 }
 197
 198 // isInt32Immediate - This method tests to see if a constant operand.
 199 // If so Imm will receive the 32 bit value.
 200 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 201   return isInt32Immediate(N.getNode(), Imm);
 202 }
 203
 204 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 205 // opcode and that it has a immediate integer right operand.
 206 // If so Imm will receive the 32 bit value.
 207 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 208   return N->getOpcode() == Opc &&
 209          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 210 }
 211
 212
 213 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDNode *Op,
 214                                               SDValue N,
 215                                               SDValue &BaseReg,
 216                                               SDValue &ShReg,
 217                                               SDValue &Opc) {
 218   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 219
 220   // Don't match base register only case. That is matched to a separate
 221   // lower complexity pattern with explicit register operand.
 222   if (ShOpcVal == ARM_AM::no_shift) return false;
 223
 224   BaseReg = N.getOperand(0);
 225   unsigned ShImmVal = 0;
 226   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 227     ShReg = CurDAG->getRegister(0, MVT::i32);
 228     ShImmVal = RHS->getZExtValue() & 31;
 229   } else {
 230     ShReg = N.getOperand(1);
 231   }
 232   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 233                                   MVT::i32);
 234   return true;
 235 }
 236
 237 bool ARMDAGToDAGISel::SelectAddrMode2(SDNode *Op, SDValue N,
 238                                       SDValue &Base, SDValue &Offset,
 239                                       SDValue &Opc) {
 240   if (N.getOpcode() == ISD::MUL) {
 241     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 242       // X * [3,5,9] -> X + X * [2,4,8] etc.
 243       int RHSC = (int)RHS->getZExtValue();
 244       if (RHSC & 1) {
 245         RHSC = RHSC & ~1;
 246         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 247         if (RHSC < 0) {
 248           AddSub = ARM_AM::sub;
 249           RHSC = - RHSC;
 250         }
 251         if (isPowerOf2_32(RHSC)) {
 252           unsigned ShAmt = Log2_32(RHSC);
 253           Base = Offset = N.getOperand(0);
 254           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 255                                                             ARM_AM::lsl),
 256                                           MVT::i32);
 257           return true;
 258         }
 259       }
 260     }
 261   }
 262
 263   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 264     Base = N;
 265     if (N.getOpcode() == ISD::FrameIndex) {
 266       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 267       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 268     } else if (N.getOpcode() == ARMISD::Wrapper &&
 269                !(Subtarget->useMovt() &&
 270                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 271       Base = N.getOperand(0);
 272     }
 273     Offset = CurDAG->getRegister(0, MVT::i32);
 274     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 275                                                       ARM_AM::no_shift),
 276                                     MVT::i32);
 277     return true;
 278   }
 279
 280   // Match simple R +/- imm12 operands.
 281   if (N.getOpcode() == ISD::ADD)
 282     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 283       int RHSC = (int)RHS->getZExtValue();
 284       if ((RHSC >= 0 && RHSC < 0x1000) ||
 285           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 286         Base = N.getOperand(0);
 287         if (Base.getOpcode() == ISD::FrameIndex) {
 288           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 289           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 290         }
 291         Offset = CurDAG->getRegister(0, MVT::i32);
 292
 293         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 294         if (RHSC < 0) {
 295           AddSub = ARM_AM::sub;
 296           RHSC = - RHSC;
 297         }
 298         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 299                                                           ARM_AM::no_shift),
 300                                         MVT::i32);
 301         return true;
 302       }
 303     }
 304
 305   // Otherwise this is R +/- [possibly shifted] R.
 306   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 307   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 308   unsigned ShAmt = 0;
 309
 310   Base   = N.getOperand(0);
 311   Offset = N.getOperand(1);
 312
 313   if (ShOpcVal != ARM_AM::no_shift) {
 314     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 315     // it.
 316     if (ConstantSDNode *Sh =
 317            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 318       ShAmt = Sh->getZExtValue();
 319       Offset = N.getOperand(1).getOperand(0);
 320     } else {
 321       ShOpcVal = ARM_AM::no_shift;
 322     }
 323   }
 324
 325   // Try matching (R shl C) + (R).
 326   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 327     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 328     if (ShOpcVal != ARM_AM::no_shift) {
 329       // Check to see if the RHS of the shift is a constant, if not, we can't
 330       // fold it.
 331       if (ConstantSDNode *Sh =
 332           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 333         ShAmt = Sh->getZExtValue();
 334         Offset = N.getOperand(0).getOperand(0);
 335         Base = N.getOperand(1);
 336       } else {
 337         ShOpcVal = ARM_AM::no_shift;
 338       }
 339     }
 340   }
 341
 342   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 343                                   MVT::i32);
 344   return true;
 345 }
 346
 347 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDNode *Op, SDValue N,
 348                                             SDValue &Offset, SDValue &Opc) {
 349   unsigned Opcode = Op->getOpcode();
 350   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 351     ? cast<LoadSDNode>(Op)->getAddressingMode()
 352     : cast<StoreSDNode>(Op)->getAddressingMode();
 353   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 354     ? ARM_AM::add : ARM_AM::sub;
 355   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 356     int Val = (int)C->getZExtValue();
 357     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 358       Offset = CurDAG->getRegister(0, MVT::i32);
 359       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 360                                                         ARM_AM::no_shift),
 361                                       MVT::i32);
 362       return true;
 363     }
 364   }
 365
 366   Offset = N;
 367   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 368   unsigned ShAmt = 0;
 369   if (ShOpcVal != ARM_AM::no_shift) {
 370     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 371     // it.
 372     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 373       ShAmt = Sh->getZExtValue();
 374       Offset = N.getOperand(0);
 375     } else {
 376       ShOpcVal = ARM_AM::no_shift;
 377     }
 378   }
 379
 380   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 381                                   MVT::i32);
 382   return true;
 383 }
 384
 385
 386 bool ARMDAGToDAGISel::SelectAddrMode3(SDNode *Op, SDValue N,
 387                                       SDValue &Base, SDValue &Offset,
 388                                       SDValue &Opc) {
 389   if (N.getOpcode() == ISD::SUB) {
 390     // X - C  is canonicalize to X + -C, no need to handle it here.
 391     Base = N.getOperand(0);
 392     Offset = N.getOperand(1);
 393     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 394     return true;
 395   }
 396
 397   if (N.getOpcode() != ISD::ADD) {
 398     Base = N;
 399     if (N.getOpcode() == ISD::FrameIndex) {
 400       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 401       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 402     }
 403     Offset = CurDAG->getRegister(0, MVT::i32);
 404     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 405     return true;
 406   }
 407
 408   // If the RHS is +/- imm8, fold into addr mode.
 409   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 410     int RHSC = (int)RHS->getZExtValue();
 411     if ((RHSC >= 0 && RHSC < 256) ||
 412         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 413       Base = N.getOperand(0);
 414       if (Base.getOpcode() == ISD::FrameIndex) {
 415         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 416         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 417       }
 418       Offset = CurDAG->getRegister(0, MVT::i32);
 419
 420       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 421       if (RHSC < 0) {
 422         AddSub = ARM_AM::sub;
 423         RHSC = - RHSC;
 424       }
 425       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 426       return true;
 427     }
 428   }
 429
 430   Base = N.getOperand(0);
 431   Offset = N.getOperand(1);
 432   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 433   return true;
 434 }
 435
 436 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 437                                             SDValue &Offset, SDValue &Opc) {
 438   unsigned Opcode = Op->getOpcode();
 439   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 440     ? cast<LoadSDNode>(Op)->getAddressingMode()
 441     : cast<StoreSDNode>(Op)->getAddressingMode();
 442   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 443     ? ARM_AM::add : ARM_AM::sub;
 444   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 445     int Val = (int)C->getZExtValue();
 446     if (Val >= 0 && Val < 256) {
 447       Offset = CurDAG->getRegister(0, MVT::i32);
 448       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 449       return true;
 450     }
 451   }
 452
 453   Offset = N;
 454   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 455   return true;
 456 }
 457
 458 bool ARMDAGToDAGISel::SelectAddrMode4(SDNode *Op, SDValue N,
 459                                       SDValue &Addr, SDValue &Mode) {
 460   Addr = N;
 461   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 462   return true;
 463 }
 464
 465 bool ARMDAGToDAGISel::SelectAddrMode5(SDNode *Op, SDValue N,
 466                                       SDValue &Base, SDValue &Offset) {
 467   if (N.getOpcode() != ISD::ADD) {
 468     Base = N;
 469     if (N.getOpcode() == ISD::FrameIndex) {
 470       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 471       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 472     } else if (N.getOpcode() == ARMISD::Wrapper &&
 473                !(Subtarget->useMovt() &&
 474                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 475       Base = N.getOperand(0);
 476     }
 477     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 478                                        MVT::i32);
 479     return true;
 480   }
 481
 482   // If the RHS is +/- imm8, fold into addr mode.
 483   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 484     int RHSC = (int)RHS->getZExtValue();
 485     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 486       RHSC >>= 2;
 487       if ((RHSC >= 0 && RHSC < 256) ||
 488           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 489         Base = N.getOperand(0);
 490         if (Base.getOpcode() == ISD::FrameIndex) {
 491           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 492           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 493         }
 494
 495         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 496         if (RHSC < 0) {
 497           AddSub = ARM_AM::sub;
 498           RHSC = - RHSC;
 499         }
 500         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 501                                            MVT::i32);
 502         return true;
 503       }
 504     }
 505   }
 506
 507   Base = N;
 508   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 509                                      MVT::i32);
 510   return true;
 511 }
 512
 513 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Op, SDValue N,
 514                                       SDValue &Addr, SDValue &Align) {
 515   Addr = N;
 516   // Default to no alignment.
 517   Align = CurDAG->getTargetConstant(0, MVT::i32);
 518   return true;
 519 }
 520
 521 bool ARMDAGToDAGISel::SelectAddrModePC(SDNode *Op, SDValue N,
 522                                        SDValue &Offset, SDValue &Label) {
 523   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 524     Offset = N.getOperand(0);
 525     SDValue N1 = N.getOperand(1);
 526     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 527                                        MVT::i32);
 528     return true;
 529   }
 530   return false;
 531 }
 532
 533 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDNode *Op, SDValue N,
 534                                             SDValue &Base, SDValue &Offset){
 535   // FIXME dl should come from the parent load or store, not the address
 536   DebugLoc dl = Op->getDebugLoc();
 537   if (N.getOpcode() != ISD::ADD) {
 538     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 539     if (!NC || !NC->isNullValue())
 540       return false;
 541
 542     Base = Offset = N;
 543     return true;
 544   }
 545
 546   Base = N.getOperand(0);
 547   Offset = N.getOperand(1);
 548   return true;
 549 }
 550
 551 bool
 552 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDNode *Op, SDValue N,
 553                                         unsigned Scale, SDValue &Base,
 554                                         SDValue &OffImm, SDValue &Offset) {
 555   if (Scale == 4) {
 556     SDValue TmpBase, TmpOffImm;
 557     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 558       return false;  // We want to select tLDRspi / tSTRspi instead.
 559     if (N.getOpcode() == ARMISD::Wrapper &&
 560         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 561       return false;  // We want to select tLDRpci instead.
 562   }
 563
 564   if (N.getOpcode() != ISD::ADD) {
 565     if (N.getOpcode() == ARMISD::Wrapper &&
 566         !(Subtarget->useMovt() &&
 567           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 568       Base = N.getOperand(0);
 569     } else
 570       Base = N;
 571
 572     Offset = CurDAG->getRegister(0, MVT::i32);
 573     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 574     return true;
 575   }
 576
 577   // Thumb does not have [sp, r] address mode.
 578   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 579   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 580   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 581       (RHSR && RHSR->getReg() == ARM::SP)) {
 582     Base = N;
 583     Offset = CurDAG->getRegister(0, MVT::i32);
 584     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 585     return true;
 586   }
 587
 588   // If the RHS is + imm5 * scale, fold into addr mode.
 589   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 590     int RHSC = (int)RHS->getZExtValue();
 591     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 592       RHSC /= Scale;
 593       if (RHSC >= 0 && RHSC < 32) {
 594         Base = N.getOperand(0);
 595         Offset = CurDAG->getRegister(0, MVT::i32);
 596         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 597         return true;
 598       }
 599     }
 600   }
 601
 602   Base = N.getOperand(0);
 603   Offset = N.getOperand(1);
 604   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 605   return true;
 606 }
 607
 608 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDNode *Op, SDValue N,
 609                                             SDValue &Base, SDValue &OffImm,
 610                                             SDValue &Offset) {
 611   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 612 }
 613
 614 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDNode *Op, SDValue N,
 615                                             SDValue &Base, SDValue &OffImm,
 616                                             SDValue &Offset) {
 617   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 618 }
 619
 620 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDNode *Op, SDValue N,
 621                                             SDValue &Base, SDValue &OffImm,
 622                                             SDValue &Offset) {
 623   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 624 }
 625
 626 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDNode *Op, SDValue N,
 627                                            SDValue &Base, SDValue &OffImm) {
 628   if (N.getOpcode() == ISD::FrameIndex) {
 629     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 630     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 631     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 632     return true;
 633   }
 634
 635   if (N.getOpcode() != ISD::ADD)
 636     return false;
 637
 638   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 639   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 640       (LHSR && LHSR->getReg() == ARM::SP)) {
 641     // If the RHS is + imm8 * scale, fold into addr mode.
 642     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 643       int RHSC = (int)RHS->getZExtValue();
 644       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 645         RHSC >>= 2;
 646         if (RHSC >= 0 && RHSC < 256) {
 647           Base = N.getOperand(0);
 648           if (Base.getOpcode() == ISD::FrameIndex) {
 649             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 650             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 651           }
 652           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 653           return true;
 654         }
 655       }
 656     }
 657   }
 658
 659   return false;
 660 }
 661
 662 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 663                                                 SDValue &BaseReg,
 664                                                 SDValue &Opc) {
 665   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 666
 667   // Don't match base register only case. That is matched to a separate
 668   // lower complexity pattern with explicit register operand.
 669   if (ShOpcVal == ARM_AM::no_shift) return false;
 670
 671   BaseReg = N.getOperand(0);
 672   unsigned ShImmVal = 0;
 673   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 674     ShImmVal = RHS->getZExtValue() & 31;
 675     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 676     return true;
 677   }
 678
 679   return false;
 680 }
 681
 682 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDNode *Op, SDValue N,
 683                                             SDValue &Base, SDValue &OffImm) {
 684   // Match simple R + imm12 operands.
 685
 686   // Base only.
 687   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 688     if (N.getOpcode() == ISD::FrameIndex) {
 689       // Match frame index...
 690       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 691       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 692       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 693       return true;
 694     } else if (N.getOpcode() == ARMISD::Wrapper &&
 695                !(Subtarget->useMovt() &&
 696                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 697       Base = N.getOperand(0);
 698       if (Base.getOpcode() == ISD::TargetConstantPool)
 699         return false;  // We want to select t2LDRpci instead.
 700     } else
 701       Base = N;
 702     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 703     return true;
 704   }
 705
 706   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 707     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 708       // Let t2LDRi8 handle (R - imm8).
 709       return false;
 710
 711     int RHSC = (int)RHS->getZExtValue();
 712     if (N.getOpcode() == ISD::SUB)
 713       RHSC = -RHSC;
 714
 715     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 716       Base   = N.getOperand(0);
 717       if (Base.getOpcode() == ISD::FrameIndex) {
 718         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 719         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 720       }
 721       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 722       return true;
 723     }
 724   }
 725
 726   // Base only.
 727   Base = N;
 728   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 729   return true;
 730 }
 731
 732 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDNode *Op, SDValue N,
 733                                            SDValue &Base, SDValue &OffImm) {
 734   // Match simple R - imm8 operands.
 735   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 736     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 737       int RHSC = (int)RHS->getSExtValue();
 738       if (N.getOpcode() == ISD::SUB)
 739         RHSC = -RHSC;
 740
 741       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 742         Base = N.getOperand(0);
 743         if (Base.getOpcode() == ISD::FrameIndex) {
 744           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 745           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 746         }
 747         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 748         return true;
 749       }
 750     }
 751   }
 752
 753   return false;
 754 }
 755
 756 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 757                                                  SDValue &OffImm){
 758   unsigned Opcode = Op->getOpcode();
 759   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 760     ? cast<LoadSDNode>(Op)->getAddressingMode()
 761     : cast<StoreSDNode>(Op)->getAddressingMode();
 762   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 763     int RHSC = (int)RHS->getZExtValue();
 764     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 765       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 766         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 767         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 768       return true;
 769     }
 770   }
 771
 772   return false;
 773 }
 774
 775 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDNode *Op, SDValue N,
 776                                              SDValue &Base, SDValue &OffImm) {
 777   if (N.getOpcode() == ISD::ADD) {
 778     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 779       int RHSC = (int)RHS->getZExtValue();
 780       // 8 bits.
 781       if (((RHSC & 0x3) == 0) &&
 782           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) {
 783         Base   = N.getOperand(0);
 784         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 785         return true;
 786       }
 787     }
 788   } else if (N.getOpcode() == ISD::SUB) {
 789     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 790       int RHSC = (int)RHS->getZExtValue();
 791       // 8 bits.
 792       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) {
 793         Base   = N.getOperand(0);
 794         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 795         return true;
 796       }
 797     }
 798   }
 799
 800   return false;
 801 }
 802
 803 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDNode *Op, SDValue N,
 804                                             SDValue &Base,
 805                                             SDValue &OffReg, SDValue &ShImm) {
 806   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 807   if (N.getOpcode() != ISD::ADD)
 808     return false;
 809
 810   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 811   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 812     int RHSC = (int)RHS->getZExtValue();
 813     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 814       return false;
 815     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 816       return false;
 817   }
 818
 819   // Look for (R + R) or (R + (R << [1,2,3])).
 820   unsigned ShAmt = 0;
 821   Base   = N.getOperand(0);
 822   OffReg = N.getOperand(1);
 823
 824   // Swap if it is ((R << c) + R).
 825   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 826   if (ShOpcVal != ARM_AM::lsl) {
 827     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 828     if (ShOpcVal == ARM_AM::lsl)
 829       std::swap(Base, OffReg);
 830   }
 831
 832   if (ShOpcVal == ARM_AM::lsl) {
 833     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 834     // it.
 835     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 836       ShAmt = Sh->getZExtValue();
 837       if (ShAmt >= 4) {
 838         ShAmt = 0;
 839         ShOpcVal = ARM_AM::no_shift;
 840       } else
 841         OffReg = OffReg.getOperand(0);
 842     } else {
 843       ShOpcVal = ARM_AM::no_shift;
 844     }
 845   }
 846
 847   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 848
 849   return true;
 850 }
 851
 852 //===--------------------------------------------------------------------===//
 853
 854 /// getAL - Returns a ARMCC::AL immediate node.
 855 static inline SDValue getAL(SelectionDAG *CurDAG) {
 856   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 857 }
 858
 859 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
 860   LoadSDNode *LD = cast<LoadSDNode>(N);
 861   ISD::MemIndexedMode AM = LD->getAddressingMode();
 862   if (AM == ISD::UNINDEXED)
 863     return NULL;
 864
 865   EVT LoadedVT = LD->getMemoryVT();
 866   SDValue Offset, AMOpc;
 867   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 868   unsigned Opcode = 0;
 869   bool Match = false;
 870   if (LoadedVT == MVT::i32 &&
 871       SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 872     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 873     Match = true;
 874   } else if (LoadedVT == MVT::i16 &&
 875              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 876     Match = true;
 877     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 878       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 879       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 880   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 881     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 882       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 883         Match = true;
 884         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 885       }
 886     } else {
 887       if (SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 888         Match = true;
 889         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 890       }
 891     }
 892   }
 893
 894   if (Match) {
 895     SDValue Chain = LD->getChain();
 896     SDValue Base = LD->getBasePtr();
 897     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 898                      CurDAG->getRegister(0, MVT::i32), Chain };
 899     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 900                                   MVT::Other, Ops, 6);
 901   }
 902
 903   return NULL;
 904 }
 905
 906 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
 907   LoadSDNode *LD = cast<LoadSDNode>(N);
 908   ISD::MemIndexedMode AM = LD->getAddressingMode();
 909   if (AM == ISD::UNINDEXED)
 910     return NULL;
 911
 912   EVT LoadedVT = LD->getMemoryVT();
 913   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 914   SDValue Offset;
 915   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 916   unsigned Opcode = 0;
 917   bool Match = false;
 918   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
 919     switch (LoadedVT.getSimpleVT().SimpleTy) {
 920     case MVT::i32:
 921       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 922       break;
 923     case MVT::i16:
 924       if (isSExtLd)
 925         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 926       else
 927         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 928       break;
 929     case MVT::i8:
 930     case MVT::i1:
 931       if (isSExtLd)
 932         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 933       else
 934         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 935       break;
 936     default:
 937       return NULL;
 938     }
 939     Match = true;
 940   }
 941
 942   if (Match) {
 943     SDValue Chain = LD->getChain();
 944     SDValue Base = LD->getBasePtr();
 945     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 946                      CurDAG->getRegister(0, MVT::i32), Chain };
 947     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 948                                   MVT::Other, Ops, 5);
 949   }
 950
 951   return NULL;
 952 }
 953
 954 /// PairSRegs - Form a D register from a pair of S registers.
 955 ///
 956 SDNode *ARMDAGToDAGISel::PairSRegs(EVT VT, SDValue V0, SDValue V1) {
 957   DebugLoc dl = V0.getNode()->getDebugLoc();
 958   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
 959   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
 960   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 961   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 962 }
 963
 964 /// PairDRegs - Form a quad register from a pair of D registers.
 965 ///
 966 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 967   DebugLoc dl = V0.getNode()->getDebugLoc();
 968   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
 969   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
 970   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 971   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 972 }
 973
 974 /// PairQRegs - Form 4 consecutive D registers from a pair of Q registers.
 975 ///
 976 SDNode *ARMDAGToDAGISel::PairQRegs(EVT VT, SDValue V0, SDValue V1) {
 977   DebugLoc dl = V0.getNode()->getDebugLoc();
 978   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
 979   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
 980   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 981   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 982 }
 983
 984 /// QuadSRegs - Form 4 consecutive S registers.
 985 ///
 986 SDNode *ARMDAGToDAGISel::QuadSRegs(EVT VT, SDValue V0, SDValue V1,
 987                                    SDValue V2, SDValue V3) {
 988   DebugLoc dl = V0.getNode()->getDebugLoc();
 989   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
 990   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
 991   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::ssub_2, MVT::i32);
 992   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::ssub_3, MVT::i32);
 993   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
 994   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
 995 }
 996
 997 /// QuadDRegs - Form 4 consecutive D registers.
 998 ///
 999 SDNode *ARMDAGToDAGISel::QuadDRegs(EVT VT, SDValue V0, SDValue V1,
1000                                    SDValue V2, SDValue V3) {
1001   DebugLoc dl = V0.getNode()->getDebugLoc();
1002   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1003   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1004   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::dsub_2, MVT::i32);
1005   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::dsub_3, MVT::i32);
1006   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1007   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1008 }
1009
1010 /// QuadQRegs - Form 4 consecutive Q registers.
1011 ///
1012 SDNode *ARMDAGToDAGISel::QuadQRegs(EVT VT, SDValue V0, SDValue V1,
1013                                    SDValue V2, SDValue V3) {
1014   DebugLoc dl = V0.getNode()->getDebugLoc();
1015   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
1016   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
1017   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::qsub_2, MVT::i32);
1018   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::qsub_3, MVT::i32);
1019   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1020   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1021 }
1022
1023 /// OctoDRegs - Form 8 consecutive D registers.
1024 ///
1025 SDNode *ARMDAGToDAGISel::OctoDRegs(EVT VT, SDValue V0, SDValue V1,
1026                                    SDValue V2, SDValue V3,
1027                                    SDValue V4, SDValue V5,
1028                                    SDValue V6, SDValue V7) {
1029   DebugLoc dl = V0.getNode()->getDebugLoc();
1030   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1031   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1032   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::dsub_2, MVT::i32);
1033   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::dsub_3, MVT::i32);
1034   SDValue SubReg4 = CurDAG->getTargetConstant(ARM::dsub_4, MVT::i32);
1035   SDValue SubReg5 = CurDAG->getTargetConstant(ARM::dsub_5, MVT::i32);
1036   SDValue SubReg6 = CurDAG->getTargetConstant(ARM::dsub_6, MVT::i32);
1037   SDValue SubReg7 = CurDAG->getTargetConstant(ARM::dsub_7, MVT::i32);
1038   const SDValue Ops[] ={ V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3,
1039                          V4, SubReg4, V5, SubReg5, V6, SubReg6, V7, SubReg7 };
1040   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 16);
1041 }
1042
1043 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
1044 /// for a 64-bit subregister of the vector.
1045 static EVT GetNEONSubregVT(EVT VT) {
1046   switch (VT.getSimpleVT().SimpleTy) {
1047   default: llvm_unreachable("unhandled NEON type");
1048   case MVT::v16i8: return MVT::v8i8;
1049   case MVT::v8i16: return MVT::v4i16;
1050   case MVT::v4f32: return MVT::v2f32;
1051   case MVT::v4i32: return MVT::v2i32;
1052   case MVT::v2i64: return MVT::v1i64;
1053   }
1054 }
1055
1056 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, unsigned NumVecs,
1057                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1058                                    unsigned *QOpcodes1) {
1059   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1060   DebugLoc dl = N->getDebugLoc();
1061
1062   SDValue MemAddr, Align;
1063   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1064     return NULL;
1065
1066   SDValue Chain = N->getOperand(0);
1067   EVT VT = N->getValueType(0);
1068   bool is64BitVector = VT.is64BitVector();
1069
1070   unsigned OpcodeIndex;
1071   switch (VT.getSimpleVT().SimpleTy) {
1072   default: llvm_unreachable("unhandled vld type");
1073     // Double-register operations:
1074   case MVT::v8i8:  OpcodeIndex = 0; break;
1075   case MVT::v4i16: OpcodeIndex = 1; break;
1076   case MVT::v2f32:
1077   case MVT::v2i32: OpcodeIndex = 2; break;
1078   case MVT::v1i64: OpcodeIndex = 3; break;
1079     // Quad-register operations:
1080   case MVT::v16i8: OpcodeIndex = 0; break;
1081   case MVT::v8i16: OpcodeIndex = 1; break;
1082   case MVT::v4f32:
1083   case MVT::v4i32: OpcodeIndex = 2; break;
1084   case MVT::v2i64: OpcodeIndex = 3;
1085     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1086     break;
1087   }
1088
1089   SDValue Pred = getAL(CurDAG);
1090   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1091   if (is64BitVector) {
1092     unsigned Opc = DOpcodes[OpcodeIndex];
1093     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1094     std::vector<EVT> ResTys(NumVecs, VT);
1095     ResTys.push_back(MVT::Other);
1096     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1097     if (NumVecs < 2)
1098       return VLd;
1099
1100     SDValue RegSeq;
1101     SDValue V0 = SDValue(VLd, 0);
1102     SDValue V1 = SDValue(VLd, 1);
1103
1104     // Form a REG_SEQUENCE to force register allocation.
1105     if (NumVecs == 2)
1106       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1107     else {
1108       SDValue V2 = SDValue(VLd, 2);
1109       // If it's a vld3, form a quad D-register but discard the last part.
1110       SDValue V3 = (NumVecs == 3)
1111           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1112           : SDValue(VLd, 3);
1113       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1114     }
1115
1116     assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1117     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1118       SDValue D = CurDAG->getTargetExtractSubreg(ARM::dsub_0+Vec,
1119                                                  dl, VT, RegSeq);
1120       ReplaceUses(SDValue(N, Vec), D);
1121     }
1122     ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, NumVecs));
1123     return NULL;
1124   }
1125
1126   EVT RegVT = GetNEONSubregVT(VT);
1127   if (NumVecs <= 2) {
1128     // Quad registers are directly supported for VLD1 and VLD2,
1129     // loading pairs of D regs.
1130     unsigned Opc = QOpcodes0[OpcodeIndex];
1131     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1132     std::vector<EVT> ResTys(2 * NumVecs, RegVT);
1133     ResTys.push_back(MVT::Other);
1134     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1135     Chain = SDValue(VLd, 2 * NumVecs);
1136
1137     // Combine the even and odd subregs to produce the result.
1138     if (NumVecs == 1) {
1139       SDNode *Q = PairDRegs(VT, SDValue(VLd, 0), SDValue(VLd, 1));
1140       ReplaceUses(SDValue(N, 0), SDValue(Q, 0));
1141     } else {
1142       SDValue QQ = SDValue(QuadDRegs(MVT::v4i64,
1143                                      SDValue(VLd, 0), SDValue(VLd, 1),
1144                                      SDValue(VLd, 2), SDValue(VLd, 3)), 0);
1145       SDValue Q0 = CurDAG->getTargetExtractSubreg(ARM::qsub_0, dl, VT, QQ);
1146       SDValue Q1 = CurDAG->getTargetExtractSubreg(ARM::qsub_1, dl, VT, QQ);
1147       ReplaceUses(SDValue(N, 0), Q0);
1148       ReplaceUses(SDValue(N, 1), Q1);
1149     }
1150   } else {
1151     // Otherwise, quad registers are loaded with two separate instructions,
1152     // where one loads the even registers and the other loads the odd registers.
1153
1154     std::vector<EVT> ResTys(NumVecs, RegVT);
1155     ResTys.push_back(MemAddr.getValueType());
1156     ResTys.push_back(MVT::Other);
1157
1158     // Load the even subregs.
1159     unsigned Opc = QOpcodes0[OpcodeIndex];
1160     const SDValue OpsA[] = { MemAddr, Align, Reg0, Pred, Reg0, Chain };
1161     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 6);
1162     Chain = SDValue(VLdA, NumVecs+1);
1163
1164     // Load the odd subregs.
1165     Opc = QOpcodes1[OpcodeIndex];
1166     const SDValue OpsB[] = { SDValue(VLdA, NumVecs),
1167                              Align, Reg0, Pred, Reg0, Chain };
1168     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 6);
1169     Chain = SDValue(VLdB, NumVecs+1);
1170
1171     SDValue V0 = SDValue(VLdA, 0);
1172     SDValue V1 = SDValue(VLdB, 0);
1173     SDValue V2 = SDValue(VLdA, 1);
1174     SDValue V3 = SDValue(VLdB, 1);
1175     SDValue V4 = SDValue(VLdA, 2);
1176     SDValue V5 = SDValue(VLdB, 2);
1177     SDValue V6 = (NumVecs == 3)
1178       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT), 0)
1179       : SDValue(VLdA, 3);
1180     SDValue V7 = (NumVecs == 3)
1181       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT), 0)
1182       : SDValue(VLdB, 3);
1183     SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V0, V1, V2, V3,
1184                                        V4, V5, V6, V7), 0);
1185
1186     // Extract out the 3 / 4 Q registers.
1187     assert(ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
1188     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1189       SDValue Q = CurDAG->getTargetExtractSubreg(ARM::qsub_0+Vec,
1190                                                  dl, VT, RegSeq);
1191       ReplaceUses(SDValue(N, Vec), Q);
1192     }
1193   }
1194   ReplaceUses(SDValue(N, NumVecs), Chain);
1195   return NULL;
1196 }
1197
1198 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, unsigned NumVecs,
1199                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1200                                    unsigned *QOpcodes1) {
1201   assert(NumVecs >=1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1202   DebugLoc dl = N->getDebugLoc();
1203
1204   SDValue MemAddr, Align;
1205   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1206     return NULL;
1207
1208   SDValue Chain = N->getOperand(0);
1209   EVT VT = N->getOperand(3).getValueType();
1210   bool is64BitVector = VT.is64BitVector();
1211
1212   unsigned OpcodeIndex;
1213   switch (VT.getSimpleVT().SimpleTy) {
1214   default: llvm_unreachable("unhandled vst type");
1215     // Double-register operations:
1216   case MVT::v8i8:  OpcodeIndex = 0; break;
1217   case MVT::v4i16: OpcodeIndex = 1; break;
1218   case MVT::v2f32:
1219   case MVT::v2i32: OpcodeIndex = 2; break;
1220   case MVT::v1i64: OpcodeIndex = 3; break;
1221     // Quad-register operations:
1222   case MVT::v16i8: OpcodeIndex = 0; break;
1223   case MVT::v8i16: OpcodeIndex = 1; break;
1224   case MVT::v4f32:
1225   case MVT::v4i32: OpcodeIndex = 2; break;
1226   case MVT::v2i64: OpcodeIndex = 3;
1227     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1228     break;
1229   }
1230
1231   SDValue Pred = getAL(CurDAG);
1232   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1233
1234   SmallVector<SDValue, 10> Ops;
1235   Ops.push_back(MemAddr);
1236   Ops.push_back(Align);
1237
1238   if (is64BitVector) {
1239     if (NumVecs >= 2) {
1240       SDValue RegSeq;
1241       SDValue V0 = N->getOperand(0+3);
1242       SDValue V1 = N->getOperand(1+3);
1243
1244       // Form a REG_SEQUENCE to force register allocation.
1245       if (NumVecs == 2)
1246         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1247       else {
1248         SDValue V2 = N->getOperand(2+3);
1249         // If it's a vld3, form a quad D-register and leave the last part as
1250         // an undef.
1251         SDValue V3 = (NumVecs == 3)
1252           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1253           : N->getOperand(3+3);
1254         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1255       }
1256
1257       // Now extract the D registers back out.
1258       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_0, dl, VT,
1259                                                    RegSeq));
1260       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_1, dl, VT,
1261                                                    RegSeq));
1262       if (NumVecs > 2)
1263         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_2, dl, VT,
1264                                                      RegSeq));
1265       if (NumVecs > 3)
1266         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_3, dl, VT,
1267                                                      RegSeq));
1268     } else {
1269       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1270         Ops.push_back(N->getOperand(Vec+3));
1271     }
1272     Ops.push_back(Pred);
1273     Ops.push_back(Reg0); // predicate register
1274     Ops.push_back(Chain);
1275     unsigned Opc = DOpcodes[OpcodeIndex];
1276     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1277   }
1278
1279   EVT RegVT = GetNEONSubregVT(VT);
1280   if (NumVecs <= 2) {
1281     // Quad registers are directly supported for VST1 and VST2,
1282     // storing pairs of D regs.
1283     unsigned Opc = QOpcodes0[OpcodeIndex];
1284     if (NumVecs == 2) {
1285       // First extract the pair of Q registers.
1286       SDValue Q0 = N->getOperand(3);
1287       SDValue Q1 = N->getOperand(4);
1288
1289       // Form a QQ register.
1290       SDValue QQ = SDValue(PairQRegs(MVT::v4i64, Q0, Q1), 0);
1291
1292       // Now extract the D registers back out.
1293       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_0, dl, RegVT,
1294                                                    QQ));
1295       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_1, dl, RegVT,
1296                                                    QQ));
1297       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_2, dl, RegVT,
1298                                                    QQ));
1299       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_3, dl, RegVT,
1300                                                    QQ));
1301       Ops.push_back(Pred);
1302       Ops.push_back(Reg0); // predicate register
1303       Ops.push_back(Chain);
1304       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), 5 + 4);
1305     } else {
1306       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1307         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_0, dl, RegVT,
1308                                                      N->getOperand(Vec+3)));
1309         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_1, dl, RegVT,
1310                                                      N->getOperand(Vec+3)));
1311       }
1312       Ops.push_back(Pred);
1313       Ops.push_back(Reg0); // predicate register
1314       Ops.push_back(Chain);
1315       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(),
1316                                     5 + 2 * NumVecs);
1317     }
1318   }
1319
1320   // Otherwise, quad registers are stored with two separate instructions,
1321   // where one stores the even registers and the other stores the odd registers.
1322
1323   // Form the QQQQ REG_SEQUENCE.
1324   SDValue V[8];
1325   for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1326     V[i]   = CurDAG->getTargetExtractSubreg(ARM::dsub_0, dl, RegVT,
1327                                             N->getOperand(Vec+3));
1328     V[i+1] = CurDAG->getTargetExtractSubreg(ARM::dsub_1, dl, RegVT,
1329                                             N->getOperand(Vec+3));
1330   }
1331   if (NumVecs == 3)
1332     V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1333                                                  dl, RegVT), 0);
1334
1335   SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1336                                      V[4], V[5], V[6], V[7]), 0);
1337
1338   // Store the even D registers.
1339   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1340   Ops.push_back(Reg0); // post-access address offset
1341   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1342     Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_0+Vec*2, dl,
1343                                                  RegVT, RegSeq));
1344   Ops.push_back(Pred);
1345   Ops.push_back(Reg0); // predicate register
1346   Ops.push_back(Chain);
1347   unsigned Opc = QOpcodes0[OpcodeIndex];
1348   SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1349                                         MVT::Other, Ops.data(), NumVecs+6);
1350   Chain = SDValue(VStA, 1);
1351
1352   // Store the odd D registers.
1353   Ops[0] = SDValue(VStA, 0); // MemAddr
1354   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1355     Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::dsub_1+Vec*2, dl,
1356                                                 RegVT, RegSeq);
1357   Ops[NumVecs+5] = Chain;
1358   Opc = QOpcodes1[OpcodeIndex];
1359   SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1360                                         MVT::Other, Ops.data(), NumVecs+6);
1361   Chain = SDValue(VStB, 1);
1362   ReplaceUses(SDValue(N, 0), Chain);
1363   return NULL;
1364 }
1365
1366 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1367                                          unsigned NumVecs, unsigned *DOpcodes,
1368                                          unsigned *QOpcodes0,
1369                                          unsigned *QOpcodes1) {
1370   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1371   DebugLoc dl = N->getDebugLoc();
1372
1373   SDValue MemAddr, Align;
1374   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1375     return NULL;
1376
1377   SDValue Chain = N->getOperand(0);
1378   unsigned Lane =
1379     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1380   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1381   bool is64BitVector = VT.is64BitVector();
1382
1383   // Quad registers are handled by load/store of subregs. Find the subreg info.
1384   unsigned NumElts = 0;
1385   int SubregIdx = 0;
1386   bool Even = false;
1387   EVT RegVT = VT;
1388   if (!is64BitVector) {
1389     RegVT = GetNEONSubregVT(VT);
1390     NumElts = RegVT.getVectorNumElements();
1391     SubregIdx = (Lane < NumElts) ? ARM::dsub_0 : ARM::dsub_1;
1392     Even = Lane < NumElts;
1393   }
1394
1395   unsigned OpcodeIndex;
1396   switch (VT.getSimpleVT().SimpleTy) {
1397   default: llvm_unreachable("unhandled vld/vst lane type");
1398     // Double-register operations:
1399   case MVT::v8i8:  OpcodeIndex = 0; break;
1400   case MVT::v4i16: OpcodeIndex = 1; break;
1401   case MVT::v2f32:
1402   case MVT::v2i32: OpcodeIndex = 2; break;
1403     // Quad-register operations:
1404   case MVT::v8i16: OpcodeIndex = 0; break;
1405   case MVT::v4f32:
1406   case MVT::v4i32: OpcodeIndex = 1; break;
1407   }
1408
1409   SDValue Pred = getAL(CurDAG);
1410   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1411
1412   SmallVector<SDValue, 10> Ops;
1413   Ops.push_back(MemAddr);
1414   Ops.push_back(Align);
1415
1416   unsigned Opc = 0;
1417   if (is64BitVector) {
1418     Opc = DOpcodes[OpcodeIndex];
1419     SDValue RegSeq;
1420     SDValue V0 = N->getOperand(0+3);
1421     SDValue V1 = N->getOperand(1+3);
1422     if (NumVecs == 2) {
1423       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1424     } else {
1425       SDValue V2 = N->getOperand(2+3);
1426       SDValue V3 = (NumVecs == 3)
1427         ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1428         : N->getOperand(3+3);
1429       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1430     }
1431
1432     // Now extract the D registers back out.
1433     Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_0, dl, VT, RegSeq));
1434     Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_1, dl, VT, RegSeq));
1435     if (NumVecs > 2)
1436       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_2, dl, VT,RegSeq));
1437     if (NumVecs > 3)
1438       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::dsub_3, dl, VT,RegSeq));
1439   } else {
1440     // Check if this is loading the even or odd subreg of a Q register.
1441     if (Lane < NumElts) {
1442       Opc = QOpcodes0[OpcodeIndex];
1443     } else {
1444       Lane -= NumElts;
1445       Opc = QOpcodes1[OpcodeIndex];
1446     }
1447
1448     SDValue RegSeq;
1449     SDValue V0 = N->getOperand(0+3);
1450     SDValue V1 = N->getOperand(1+3);
1451     if (NumVecs == 2) {
1452       RegSeq = SDValue(PairQRegs(MVT::v4i64, V0, V1), 0);
1453     } else {
1454       SDValue V2 = N->getOperand(2+3);
1455       SDValue V3 = (NumVecs == 3)
1456         ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1457         : N->getOperand(3+3);
1458       RegSeq = SDValue(QuadQRegs(MVT::v8i64, V0, V1, V2, V3), 0);
1459     }
1460
1461     // Extract the subregs of the input vector.
1462     unsigned SubIdx = Even ? ARM::dsub_0 : ARM::dsub_1;
1463     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1464       Ops.push_back(CurDAG->getTargetExtractSubreg(SubIdx+Vec*2, dl, RegVT,
1465                                                    RegSeq));
1466   }
1467   Ops.push_back(getI32Imm(Lane));
1468   Ops.push_back(Pred);
1469   Ops.push_back(Reg0);
1470   Ops.push_back(Chain);
1471
1472   if (!IsLoad)
1473     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+6);
1474
1475   std::vector<EVT> ResTys(NumVecs, RegVT);
1476   ResTys.push_back(MVT::Other);
1477   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(),NumVecs+6);
1478
1479   // Form a REG_SEQUENCE to force register allocation.
1480   SDValue RegSeq;
1481   if (is64BitVector) {
1482     SDValue V0 = SDValue(VLdLn, 0);
1483     SDValue V1 = SDValue(VLdLn, 1);
1484     if (NumVecs == 2) {
1485       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1486     } else {
1487       SDValue V2 = SDValue(VLdLn, 2);
1488       // If it's a vld3, form a quad D-register but discard the last part.
1489       SDValue V3 = (NumVecs == 3)
1490         ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1491         : SDValue(VLdLn, 3);
1492       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1493     }
1494   } else {
1495     // For 128-bit vectors, take the 64-bit results of the load and insert
1496     // them as subregs into the result.
1497     SDValue V[8];
1498     for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1499       if (Even) {
1500         V[i]   = SDValue(VLdLn, Vec);
1501         V[i+1] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1502                                                 dl, RegVT), 0);
1503       } else {
1504         V[i]   = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1505                                                 dl, RegVT), 0);
1506         V[i+1] = SDValue(VLdLn, Vec);
1507       }
1508     }
1509     if (NumVecs == 3)
1510       V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1511                                                    dl, RegVT), 0);
1512
1513     if (NumVecs == 2)
1514       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V[0], V[1], V[2], V[3]), 0);
1515     else
1516       RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1517                                  V[4], V[5], V[6], V[7]), 0);
1518   }
1519
1520   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1521   assert(ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
1522   unsigned SubIdx = is64BitVector ? ARM::dsub_0 : ARM::qsub_0;
1523   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1524     ReplaceUses(SDValue(N, Vec),
1525                 CurDAG->getTargetExtractSubreg(SubIdx+Vec, dl, VT, RegSeq));
1526   ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, NumVecs));
1527   return NULL;
1528 }
1529
1530 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
1531                                                      bool isSigned) {
1532   if (!Subtarget->hasV6T2Ops())
1533     return NULL;
1534
1535   unsigned Opc = isSigned ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
1536     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
1537
1538
1539   // For unsigned extracts, check for a shift right and mask
1540   unsigned And_imm = 0;
1541   if (N->getOpcode() == ISD::AND) {
1542     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
1543
1544       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
1545       if (And_imm & (And_imm + 1))
1546         return NULL;
1547
1548       unsigned Srl_imm = 0;
1549       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
1550                                 Srl_imm)) {
1551         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1552
1553         unsigned Width = CountTrailingOnes_32(And_imm);
1554         unsigned LSB = Srl_imm;
1555         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1556         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1557                           CurDAG->getTargetConstant(LSB, MVT::i32),
1558                           CurDAG->getTargetConstant(Width, MVT::i32),
1559           getAL(CurDAG), Reg0 };
1560         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1561       }
1562     }
1563     return NULL;
1564   }
1565
1566   // Otherwise, we're looking for a shift of a shift
1567   unsigned Shl_imm = 0;
1568   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
1569     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1570     unsigned Srl_imm = 0;
1571     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
1572       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1573       unsigned Width = 32 - Srl_imm;
1574       int LSB = Srl_imm - Shl_imm;
1575       if (LSB < 0)
1576         return NULL;
1577       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1578       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1579                         CurDAG->getTargetConstant(LSB, MVT::i32),
1580                         CurDAG->getTargetConstant(Width, MVT::i32),
1581                         getAL(CurDAG), Reg0 };
1582       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1583     }
1584   }
1585   return NULL;
1586 }
1587
1588 SDNode *ARMDAGToDAGISel::
1589 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1590                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1591   SDValue CPTmp0;
1592   SDValue CPTmp1;
1593   if (SelectT2ShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1)) {
1594     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1595     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1596     unsigned Opc = 0;
1597     switch (SOShOp) {
1598     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1599     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1600     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1601     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1602     default:
1603       llvm_unreachable("Unknown so_reg opcode!");
1604       break;
1605     }
1606     SDValue SOShImm =
1607       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1608     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1609     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
1610     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
1611   }
1612   return 0;
1613 }
1614
1615 SDNode *ARMDAGToDAGISel::
1616 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1617                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1618   SDValue CPTmp0;
1619   SDValue CPTmp1;
1620   SDValue CPTmp2;
1621   if (SelectShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
1622     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1623     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
1624     return CurDAG->SelectNodeTo(N, ARM::MOVCCs, MVT::i32, Ops, 7);
1625   }
1626   return 0;
1627 }
1628
1629 SDNode *ARMDAGToDAGISel::
1630 SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1631                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1632   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1633   if (!T)
1634     return 0;
1635
1636   if (Predicate_t2_so_imm(TrueVal.getNode())) {
1637     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1638     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1639     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1640     return CurDAG->SelectNodeTo(N,
1641                                 ARM::t2MOVCCi, MVT::i32, Ops, 5);
1642   }
1643   return 0;
1644 }
1645
1646 SDNode *ARMDAGToDAGISel::
1647 SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1648                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1649   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1650   if (!T)
1651     return 0;
1652
1653   if (Predicate_so_imm(TrueVal.getNode())) {
1654     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1655     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1656     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1657     return CurDAG->SelectNodeTo(N,
1658                                 ARM::MOVCCi, MVT::i32, Ops, 5);
1659   }
1660   return 0;
1661 }
1662
1663 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
1664   EVT VT = N->getValueType(0);
1665   SDValue FalseVal = N->getOperand(0);
1666   SDValue TrueVal  = N->getOperand(1);
1667   SDValue CC = N->getOperand(2);
1668   SDValue CCR = N->getOperand(3);
1669   SDValue InFlag = N->getOperand(4);
1670   assert(CC.getOpcode() == ISD::Constant);
1671   assert(CCR.getOpcode() == ISD::Register);
1672   ARMCC::CondCodes CCVal =
1673     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
1674
1675   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1676     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1677     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1678     // Pattern complexity = 18  cost = 1  size = 0
1679     SDValue CPTmp0;
1680     SDValue CPTmp1;
1681     SDValue CPTmp2;
1682     if (Subtarget->isThumb()) {
1683       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
1684                                         CCVal, CCR, InFlag);
1685       if (!Res)
1686         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
1687                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1688       if (Res)
1689         return Res;
1690     } else {
1691       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
1692                                          CCVal, CCR, InFlag);
1693       if (!Res)
1694         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
1695                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1696       if (Res)
1697         return Res;
1698     }
1699
1700     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1701     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1702     //             (imm:i32):$cc)
1703     // Emits: (MOVCCi:i32 GPR:i32:$false,
1704     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1705     // Pattern complexity = 10  cost = 1  size = 0
1706     if (Subtarget->isThumb()) {
1707       SDNode *Res = SelectT2CMOVSoImmOp(N, FalseVal, TrueVal,
1708                                         CCVal, CCR, InFlag);
1709       if (!Res)
1710         Res = SelectT2CMOVSoImmOp(N, TrueVal, FalseVal,
1711                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1712       if (Res)
1713         return Res;
1714     } else {
1715       SDNode *Res = SelectARMCMOVSoImmOp(N, FalseVal, TrueVal,
1716                                          CCVal, CCR, InFlag);
1717       if (!Res)
1718         Res = SelectARMCMOVSoImmOp(N, TrueVal, FalseVal,
1719                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1720       if (Res)
1721         return Res;
1722     }
1723   }
1724
1725   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1726   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1727   // Pattern complexity = 6  cost = 1  size = 0
1728   //
1729   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1730   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1731   // Pattern complexity = 6  cost = 11  size = 0
1732   //
1733   // Also FCPYScc and FCPYDcc.
1734   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
1735   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
1736   unsigned Opc = 0;
1737   switch (VT.getSimpleVT().SimpleTy) {
1738   default: assert(false && "Illegal conditional move type!");
1739     break;
1740   case MVT::i32:
1741     Opc = Subtarget->isThumb()
1742       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1743       : ARM::MOVCCr;
1744     break;
1745   case MVT::f32:
1746     Opc = ARM::VMOVScc;
1747     break;
1748   case MVT::f64:
1749     Opc = ARM::VMOVDcc;
1750     break;
1751   }
1752   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1753 }
1754
1755 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
1756   // The only time a CONCAT_VECTORS operation can have legal types is when
1757   // two 64-bit vectors are concatenated to a 128-bit vector.
1758   EVT VT = N->getValueType(0);
1759   if (!VT.is128BitVector() || N->getNumOperands() != 2)
1760     llvm_unreachable("unexpected CONCAT_VECTORS");
1761   DebugLoc dl = N->getDebugLoc();
1762   SDValue V0 = N->getOperand(0);
1763   SDValue V1 = N->getOperand(1);
1764   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1765   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1766   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
1767   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
1768 }
1769
1770 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
1771   DebugLoc dl = N->getDebugLoc();
1772
1773   if (N->isMachineOpcode())
1774     return NULL;   // Already selected.
1775
1776   switch (N->getOpcode()) {
1777   default: break;
1778   case ISD::Constant: {
1779     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1780     bool UseCP = true;
1781     if (Subtarget->hasThumb2())
1782       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1783       // be done with MOV + MOVT, at worst.
1784       UseCP = 0;
1785     else {
1786       if (Subtarget->isThumb()) {
1787         UseCP = (Val > 255 &&                          // MOV
1788                  ~Val > 255 &&                         // MOV + MVN
1789                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1790       } else
1791         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1792                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1793                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1794     }
1795
1796     if (UseCP) {
1797       SDValue CPIdx =
1798         CurDAG->getTargetConstantPool(ConstantInt::get(
1799                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1800                                       TLI.getPointerTy());
1801
1802       SDNode *ResNode;
1803       if (Subtarget->isThumb1Only()) {
1804         SDValue Pred = getAL(CurDAG);
1805         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1806         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1807         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1808                                          Ops, 4);
1809       } else {
1810         SDValue Ops[] = {
1811           CPIdx,
1812           CurDAG->getRegister(0, MVT::i32),
1813           CurDAG->getTargetConstant(0, MVT::i32),
1814           getAL(CurDAG),
1815           CurDAG->getRegister(0, MVT::i32),
1816           CurDAG->getEntryNode()
1817         };
1818         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1819                                        Ops, 6);
1820       }
1821       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
1822       return NULL;
1823     }
1824
1825     // Other cases are autogenerated.
1826     break;
1827   }
1828   case ISD::FrameIndex: {
1829     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1830     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1831     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1832     if (Subtarget->isThumb1Only()) {
1833       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1834                                   CurDAG->getTargetConstant(0, MVT::i32));
1835     } else {
1836       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1837                       ARM::t2ADDri : ARM::ADDri);
1838       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1839                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1840                         CurDAG->getRegister(0, MVT::i32) };
1841       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1842     }
1843   }
1844   case ISD::SRL:
1845     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1846       return I;
1847     break;
1848   case ISD::SRA:
1849     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
1850       return I;
1851     break;
1852   case ISD::MUL:
1853     if (Subtarget->isThumb1Only())
1854       break;
1855     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
1856       unsigned RHSV = C->getZExtValue();
1857       if (!RHSV) break;
1858       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1859         unsigned ShImm = Log2_32(RHSV-1);
1860         if (ShImm >= 32)
1861           break;
1862         SDValue V = N->getOperand(0);
1863         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1864         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1865         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1866         if (Subtarget->isThumb()) {
1867           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1868           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1869         } else {
1870           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1871           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1872         }
1873       }
1874       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1875         unsigned ShImm = Log2_32(RHSV+1);
1876         if (ShImm >= 32)
1877           break;
1878         SDValue V = N->getOperand(0);
1879         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1880         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1881         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1882         if (Subtarget->isThumb()) {
1883           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1884           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 6);
1885         } else {
1886           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1887           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1888         }
1889       }
1890     }
1891     break;
1892   case ISD::AND: {
1893     // Check for unsigned bitfield extract
1894     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1895       return I;
1896
1897     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1898     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1899     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1900     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1901     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1902     EVT VT = N->getValueType(0);
1903     if (VT != MVT::i32)
1904       break;
1905     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1906       ? ARM::t2MOVTi16
1907       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1908     if (!Opc)
1909       break;
1910     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1911     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1912     if (!N1C)
1913       break;
1914     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1915       SDValue N2 = N0.getOperand(1);
1916       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1917       if (!N2C)
1918         break;
1919       unsigned N1CVal = N1C->getZExtValue();
1920       unsigned N2CVal = N2C->getZExtValue();
1921       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1922           (N1CVal & 0xffffU) == 0xffffU &&
1923           (N2CVal & 0xffffU) == 0x0U) {
1924         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1925                                                   MVT::i32);
1926         SDValue Ops[] = { N0.getOperand(0), Imm16,
1927                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1928         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1929       }
1930     }
1931     break;
1932   }
1933   case ARMISD::VMOVRRD:
1934     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
1935                                   N->getOperand(0), getAL(CurDAG),
1936                                   CurDAG->getRegister(0, MVT::i32));
1937   case ISD::UMUL_LOHI: {
1938     if (Subtarget->isThumb1Only())
1939       break;
1940     if (Subtarget->isThumb()) {
1941       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1942                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1943                         CurDAG->getRegister(0, MVT::i32) };
1944       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32,Ops,4);
1945     } else {
1946       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1947                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1948                         CurDAG->getRegister(0, MVT::i32) };
1949       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1950     }
1951   }
1952   case ISD::SMUL_LOHI: {
1953     if (Subtarget->isThumb1Only())
1954       break;
1955     if (Subtarget->isThumb()) {
1956       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1957                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1958       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32,Ops,4);
1959     } else {
1960       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1961                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1962                         CurDAG->getRegister(0, MVT::i32) };
1963       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1964     }
1965   }
1966   case ISD::LOAD: {
1967     SDNode *ResNode = 0;
1968     if (Subtarget->isThumb() && Subtarget->hasThumb2())
1969       ResNode = SelectT2IndexedLoad(N);
1970     else
1971       ResNode = SelectARMIndexedLoad(N);
1972     if (ResNode)
1973       return ResNode;
1974
1975     // VLDMQ must be custom-selected for "v2f64 load" to set the AM5Opc value.
1976     if (Subtarget->hasVFP2() &&
1977         N->getValueType(0).getSimpleVT().SimpleTy == MVT::v2f64) {
1978       SDValue Chain = N->getOperand(0);
1979       SDValue AM5Opc =
1980         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
1981       SDValue Pred = getAL(CurDAG);
1982       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1983       SDValue Ops[] = { N->getOperand(1), AM5Opc, Pred, PredReg, Chain };
1984       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1985       MemOp[0] = cast<MemSDNode>(N)->getMemOperand();
1986       SDNode *Ret = CurDAG->getMachineNode(ARM::VLDMQ, dl,
1987                                            MVT::v2f64, MVT::Other, Ops, 5);
1988       cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1989       return Ret;
1990     }
1991     // Other cases are autogenerated.
1992     break;
1993   }
1994   case ISD::STORE: {
1995     // VSTMQ must be custom-selected for "v2f64 store" to set the AM5Opc value.
1996     if (Subtarget->hasVFP2() &&
1997         N->getOperand(1).getValueType().getSimpleVT().SimpleTy == MVT::v2f64) {
1998       SDValue Chain = N->getOperand(0);
1999       SDValue AM5Opc =
2000         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
2001       SDValue Pred = getAL(CurDAG);
2002       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2003       SDValue Ops[] = { N->getOperand(1), N->getOperand(2),
2004                         AM5Opc, Pred, PredReg, Chain };
2005       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
2006       MemOp[0] = cast<MemSDNode>(N)->getMemOperand();
2007       SDNode *Ret = CurDAG->getMachineNode(ARM::VSTMQ, dl, MVT::Other, Ops, 6);
2008       cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
2009       return Ret;
2010     }
2011     // Other cases are autogenerated.
2012     break;
2013   }
2014   case ARMISD::BRCOND: {
2015     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2016     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2017     // Pattern complexity = 6  cost = 1  size = 0
2018
2019     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2020     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
2021     // Pattern complexity = 6  cost = 1  size = 0
2022
2023     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2024     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2025     // Pattern complexity = 6  cost = 1  size = 0
2026
2027     unsigned Opc = Subtarget->isThumb() ?
2028       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
2029     SDValue Chain = N->getOperand(0);
2030     SDValue N1 = N->getOperand(1);
2031     SDValue N2 = N->getOperand(2);
2032     SDValue N3 = N->getOperand(3);
2033     SDValue InFlag = N->getOperand(4);
2034     assert(N1.getOpcode() == ISD::BasicBlock);
2035     assert(N2.getOpcode() == ISD::Constant);
2036     assert(N3.getOpcode() == ISD::Register);
2037
2038     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2039                                cast<ConstantSDNode>(N2)->getZExtValue()),
2040                                MVT::i32);
2041     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2042     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2043                                              MVT::Flag, Ops, 5);
2044     Chain = SDValue(ResNode, 0);
2045     if (N->getNumValues() == 2) {
2046       InFlag = SDValue(ResNode, 1);
2047       ReplaceUses(SDValue(N, 1), InFlag);
2048     }
2049     ReplaceUses(SDValue(N, 0),
2050                 SDValue(Chain.getNode(), Chain.getResNo()));
2051     return NULL;
2052   }
2053   case ARMISD::CMOV:
2054     return SelectCMOVOp(N);
2055   case ARMISD::CNEG: {
2056     EVT VT = N->getValueType(0);
2057     SDValue N0 = N->getOperand(0);
2058     SDValue N1 = N->getOperand(1);
2059     SDValue N2 = N->getOperand(2);
2060     SDValue N3 = N->getOperand(3);
2061     SDValue InFlag = N->getOperand(4);
2062     assert(N2.getOpcode() == ISD::Constant);
2063     assert(N3.getOpcode() == ISD::Register);
2064
2065     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2066                                cast<ConstantSDNode>(N2)->getZExtValue()),
2067                                MVT::i32);
2068     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
2069     unsigned Opc = 0;
2070     switch (VT.getSimpleVT().SimpleTy) {
2071     default: assert(false && "Illegal conditional move type!");
2072       break;
2073     case MVT::f32:
2074       Opc = ARM::VNEGScc;
2075       break;
2076     case MVT::f64:
2077       Opc = ARM::VNEGDcc;
2078       break;
2079     }
2080     return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
2081   }
2082
2083   case ARMISD::VZIP: {
2084     unsigned Opc = 0;
2085     EVT VT = N->getValueType(0);
2086     switch (VT.getSimpleVT().SimpleTy) {
2087     default: return NULL;
2088     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2089     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2090     case MVT::v2f32:
2091     case MVT::v2i32: Opc = ARM::VZIPd32; break;
2092     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2093     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2094     case MVT::v4f32:
2095     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2096     }
2097     SDValue Pred = getAL(CurDAG);
2098     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2099     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2100     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2101   }
2102   case ARMISD::VUZP: {
2103     unsigned Opc = 0;
2104     EVT VT = N->getValueType(0);
2105     switch (VT.getSimpleVT().SimpleTy) {
2106     default: return NULL;
2107     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2108     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2109     case MVT::v2f32:
2110     case MVT::v2i32: Opc = ARM::VUZPd32; break;
2111     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2112     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2113     case MVT::v4f32:
2114     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2115     }
2116     SDValue Pred = getAL(CurDAG);
2117     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2118     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2119     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2120   }
2121   case ARMISD::VTRN: {
2122     unsigned Opc = 0;
2123     EVT VT = N->getValueType(0);
2124     switch (VT.getSimpleVT().SimpleTy) {
2125     default: return NULL;
2126     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2127     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2128     case MVT::v2f32:
2129     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2130     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2131     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2132     case MVT::v4f32:
2133     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2134     }
2135     SDValue Pred = getAL(CurDAG);
2136     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2137     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2138     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2139   }
2140   case ARMISD::BUILD_VECTOR: {
2141     EVT VecVT = N->getValueType(0);
2142     EVT EltVT = VecVT.getVectorElementType();
2143     unsigned NumElts = VecVT.getVectorNumElements();
2144     if (EltVT.getSimpleVT() == MVT::f64) {
2145       assert(NumElts == 2 && "unexpected type for BUILD_VECTOR");
2146       return PairDRegs(VecVT, N->getOperand(0), N->getOperand(1));
2147     }
2148     assert(EltVT.getSimpleVT() == MVT::f32 &&
2149            "unexpected type for BUILD_VECTOR");
2150     if (NumElts == 2)
2151       return PairSRegs(VecVT, N->getOperand(0), N->getOperand(1));
2152     assert(NumElts == 4 && "unexpected type for BUILD_VECTOR");
2153     return QuadSRegs(VecVT, N->getOperand(0), N->getOperand(1),
2154                      N->getOperand(2), N->getOperand(3));
2155   }
2156
2157   case ISD::INTRINSIC_VOID:
2158   case ISD::INTRINSIC_W_CHAIN: {
2159     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2160     switch (IntNo) {
2161     default:
2162       break;
2163
2164     case Intrinsic::arm_neon_vld1: {
2165       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
2166                               ARM::VLD1d32, ARM::VLD1d64 };
2167       unsigned QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
2168                               ARM::VLD1q32, ARM::VLD1q64 };
2169       return SelectVLD(N, 1, DOpcodes, QOpcodes, 0);
2170     }
2171
2172     case Intrinsic::arm_neon_vld2: {
2173       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
2174                               ARM::VLD2d32, ARM::VLD1q64 };
2175       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
2176       return SelectVLD(N, 2, DOpcodes, QOpcodes, 0);
2177     }
2178
2179     case Intrinsic::arm_neon_vld3: {
2180       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
2181                               ARM::VLD3d32, ARM::VLD1d64T };
2182       unsigned QOpcodes0[] = { ARM::VLD3q8_UPD,
2183                                ARM::VLD3q16_UPD,
2184                                ARM::VLD3q32_UPD };
2185       unsigned QOpcodes1[] = { ARM::VLD3q8odd_UPD,
2186                                ARM::VLD3q16odd_UPD,
2187                                ARM::VLD3q32odd_UPD };
2188       return SelectVLD(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2189     }
2190
2191     case Intrinsic::arm_neon_vld4: {
2192       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
2193                               ARM::VLD4d32, ARM::VLD1d64Q };
2194       unsigned QOpcodes0[] = { ARM::VLD4q8_UPD,
2195                                ARM::VLD4q16_UPD,
2196                                ARM::VLD4q32_UPD };
2197       unsigned QOpcodes1[] = { ARM::VLD4q8odd_UPD,
2198                                ARM::VLD4q16odd_UPD,
2199                                ARM::VLD4q32odd_UPD };
2200       return SelectVLD(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2201     }
2202
2203     case Intrinsic::arm_neon_vld2lane: {
2204       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
2205       unsigned QOpcodes0[] = { ARM::VLD2LNq16, ARM::VLD2LNq32 };
2206       unsigned QOpcodes1[] = { ARM::VLD2LNq16odd, ARM::VLD2LNq32odd };
2207       return SelectVLDSTLane(N, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
2208     }
2209
2210     case Intrinsic::arm_neon_vld3lane: {
2211       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
2212       unsigned QOpcodes0[] = { ARM::VLD3LNq16, ARM::VLD3LNq32 };
2213       unsigned QOpcodes1[] = { ARM::VLD3LNq16odd, ARM::VLD3LNq32odd };
2214       return SelectVLDSTLane(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2215     }
2216
2217     case Intrinsic::arm_neon_vld4lane: {
2218       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
2219       unsigned QOpcodes0[] = { ARM::VLD4LNq16, ARM::VLD4LNq32 };
2220       unsigned QOpcodes1[] = { ARM::VLD4LNq16odd, ARM::VLD4LNq32odd };
2221       return SelectVLDSTLane(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2222     }
2223
2224     case Intrinsic::arm_neon_vst1: {
2225       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
2226                               ARM::VST1d32, ARM::VST1d64 };
2227       unsigned QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
2228                               ARM::VST1q32, ARM::VST1q64 };
2229       return SelectVST(N, 1, DOpcodes, QOpcodes, 0);
2230     }
2231
2232     case Intrinsic::arm_neon_vst2: {
2233       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
2234                               ARM::VST2d32, ARM::VST1q64 };
2235       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
2236       return SelectVST(N, 2, DOpcodes, QOpcodes, 0);
2237     }
2238
2239     case Intrinsic::arm_neon_vst3: {
2240       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
2241                               ARM::VST3d32, ARM::VST1d64T };
2242       unsigned QOpcodes0[] = { ARM::VST3q8_UPD,
2243                                ARM::VST3q16_UPD,
2244                                ARM::VST3q32_UPD };
2245       unsigned QOpcodes1[] = { ARM::VST3q8odd_UPD,
2246                                ARM::VST3q16odd_UPD,
2247                                ARM::VST3q32odd_UPD };
2248       return SelectVST(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2249     }
2250
2251     case Intrinsic::arm_neon_vst4: {
2252       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
2253                               ARM::VST4d32, ARM::VST1d64Q };
2254       unsigned QOpcodes0[] = { ARM::VST4q8_UPD,
2255                                ARM::VST4q16_UPD,
2256                                ARM::VST4q32_UPD };
2257       unsigned QOpcodes1[] = { ARM::VST4q8odd_UPD,
2258                                ARM::VST4q16odd_UPD,
2259                                ARM::VST4q32odd_UPD };
2260       return SelectVST(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2261     }
2262
2263     case Intrinsic::arm_neon_vst2lane: {
2264       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
2265       unsigned QOpcodes0[] = { ARM::VST2LNq16, ARM::VST2LNq32 };
2266       unsigned QOpcodes1[] = { ARM::VST2LNq16odd, ARM::VST2LNq32odd };
2267       return SelectVLDSTLane(N, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
2268     }
2269
2270     case Intrinsic::arm_neon_vst3lane: {
2271       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
2272       unsigned QOpcodes0[] = { ARM::VST3LNq16, ARM::VST3LNq32 };
2273       unsigned QOpcodes1[] = { ARM::VST3LNq16odd, ARM::VST3LNq32odd };
2274       return SelectVLDSTLane(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
2275     }
2276
2277     case Intrinsic::arm_neon_vst4lane: {
2278       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
2279       unsigned QOpcodes0[] = { ARM::VST4LNq16, ARM::VST4LNq32 };
2280       unsigned QOpcodes1[] = { ARM::VST4LNq16odd, ARM::VST4LNq32odd };
2281       return SelectVLDSTLane(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
2282     }
2283     }
2284     break;
2285   }
2286
2287   case ISD::CONCAT_VECTORS:
2288     return SelectConcatVector(N);
2289   }
2290
2291   return SelectCode(N);
2292 }
2293
2294 bool ARMDAGToDAGISel::
2295 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2296                              std::vector<SDValue> &OutOps) {
2297   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
2298   // Require the address to be in a register.  That is safe for all ARM
2299   // variants and it is hard to do anything much smarter without knowing
2300   // how the operand is used.
2301   OutOps.push_back(Op);
2302   return false;
2303 }
2304
2305 /// createARMISelDag - This pass converts a legalized DAG into a
2306 /// ARM-specific DAG, ready for instruction scheduling.
2307 ///
2308 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
2309                                      CodeGenOpt::Level OptLevel) {
2310   return new ARMDAGToDAGISel(TM, OptLevel);
2311 }