lib/Target/ARM/ARMFrameLowering.cpp

   1 //===-- ARMFrameLowering.cpp - ARM Frame Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of TargetFrameLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMFrameLowering.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/CallingConv.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/MC/MCContext.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31
  32 using namespace llvm;
  33
  34 static cl::opt<bool>
  35 SpillAlignedNEONRegs("align-neon-spills", cl::Hidden, cl::init(true),
  36                      cl::desc("Align ARM NEON spills in prolog and epilog"));
  37
  38 static MachineBasicBlock::iterator
  39 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
  40                         unsigned NumAlignedDPRCS2Regs);
  41
  42 ARMFrameLowering::ARMFrameLowering(const ARMSubtarget &sti)
  43     : TargetFrameLowering(StackGrowsDown, sti.getStackAlignment(), 0, 4),
  44       STI(sti) {}
  45
  46 bool ARMFrameLowering::noFramePointerElim(const MachineFunction &MF) const {
  47   // iOS always has a FP for backtracking, force other targets to keep their FP
  48   // when doing FastISel. The emitted code is currently superior, and in cases
  49   // like test-suite's lencod FastISel isn't quite correct when FP is eliminated.
  50   return TargetFrameLowering::noFramePointerElim(MF) ||
  51          MF.getSubtarget<ARMSubtarget>().useFastISel();
  52 }
  53
  54 /// hasFP - Return true if the specified function should have a dedicated frame
  55 /// pointer register.  This is true if the function has variable sized allocas
  56 /// or if frame pointer elimination is disabled.
  57 bool ARMFrameLowering::hasFP(const MachineFunction &MF) const {
  58   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
  59
  60   // iOS requires FP not to be clobbered for backtracing purpose.
  61   if (STI.isTargetIOS())
  62     return true;
  63
  64   const MachineFrameInfo *MFI = MF.getFrameInfo();
  65   // Always eliminate non-leaf frame pointers.
  66   return ((MF.getTarget().Options.DisableFramePointerElim(MF) &&
  67            MFI->hasCalls()) ||
  68           RegInfo->needsStackRealignment(MF) ||
  69           MFI->hasVarSizedObjects() ||
  70           MFI->isFrameAddressTaken());
  71 }
  72
  73 /// hasReservedCallFrame - Under normal circumstances, when a frame pointer is
  74 /// not required, we reserve argument space for call sites in the function
  75 /// immediately on entry to the current function.  This eliminates the need for
  76 /// add/sub sp brackets around call sites.  Returns true if the call frame is
  77 /// included as part of the stack frame.
  78 bool ARMFrameLowering::hasReservedCallFrame(const MachineFunction &MF) const {
  79   const MachineFrameInfo *FFI = MF.getFrameInfo();
  80   unsigned CFSize = FFI->getMaxCallFrameSize();
  81   // It's not always a good idea to include the call frame as part of the
  82   // stack frame. ARM (especially Thumb) has small immediate offset to
  83   // address the stack frame. So a large call frame can cause poor codegen
  84   // and may even makes it impossible to scavenge a register.
  85   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
  86     return false;
  87
  88   return !MF.getFrameInfo()->hasVarSizedObjects();
  89 }
  90
  91 /// canSimplifyCallFramePseudos - If there is a reserved call frame, the
  92 /// call frame pseudos can be simplified.  Unlike most targets, having a FP
  93 /// is not sufficient here since we still may reference some objects via SP
  94 /// even when FP is available in Thumb2 mode.
  95 bool
  96 ARMFrameLowering::canSimplifyCallFramePseudos(const MachineFunction &MF) const {
  97   return hasReservedCallFrame(MF) || MF.getFrameInfo()->hasVarSizedObjects();
  98 }
  99
 100 static bool isCSRestore(MachineInstr *MI,
 101                         const ARMBaseInstrInfo &TII,
 102                         const MCPhysReg *CSRegs) {
 103   // Integer spill area is handled with "pop".
 104   if (isPopOpcode(MI->getOpcode())) {
 105     // The first two operands are predicates. The last two are
 106     // imp-def and imp-use of SP. Check everything in between.
 107     for (int i = 5, e = MI->getNumOperands(); i != e; ++i)
 108       if (!isCalleeSavedRegister(MI->getOperand(i).getReg(), CSRegs))
 109         return false;
 110     return true;
 111   }
 112   if ((MI->getOpcode() == ARM::LDR_POST_IMM ||
 113        MI->getOpcode() == ARM::LDR_POST_REG ||
 114        MI->getOpcode() == ARM::t2LDR_POST) &&
 115       isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs) &&
 116       MI->getOperand(1).getReg() == ARM::SP)
 117     return true;
 118
 119   return false;
 120 }
 121
 122 static void emitRegPlusImmediate(bool isARM, MachineBasicBlock &MBB,
 123                                  MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 124                                  const ARMBaseInstrInfo &TII, unsigned DestReg,
 125                                  unsigned SrcReg, int NumBytes,
 126                                  unsigned MIFlags = MachineInstr::NoFlags,
 127                                  ARMCC::CondCodes Pred = ARMCC::AL,
 128                                  unsigned PredReg = 0) {
 129   if (isARM)
 130     emitARMRegPlusImmediate(MBB, MBBI, dl, DestReg, SrcReg, NumBytes,
 131                             Pred, PredReg, TII, MIFlags);
 132   else
 133     emitT2RegPlusImmediate(MBB, MBBI, dl, DestReg, SrcReg, NumBytes,
 134                            Pred, PredReg, TII, MIFlags);
 135 }
 136
 137 static void emitSPUpdate(bool isARM, MachineBasicBlock &MBB,
 138                          MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 139                          const ARMBaseInstrInfo &TII, int NumBytes,
 140                          unsigned MIFlags = MachineInstr::NoFlags,
 141                          ARMCC::CondCodes Pred = ARMCC::AL,
 142                          unsigned PredReg = 0) {
 143   emitRegPlusImmediate(isARM, MBB, MBBI, dl, TII, ARM::SP, ARM::SP, NumBytes,
 144                        MIFlags, Pred, PredReg);
 145 }
 146
 147 static int sizeOfSPAdjustment(const MachineInstr *MI) {
 148   int RegSize;
 149   switch (MI->getOpcode()) {
 150   case ARM::VSTMDDB_UPD:
 151     RegSize = 8;
 152     break;
 153   case ARM::STMDB_UPD:
 154   case ARM::t2STMDB_UPD:
 155     RegSize = 4;
 156     break;
 157   case ARM::t2STR_PRE:
 158   case ARM::STR_PRE_IMM:
 159     return 4;
 160   default:
 161     llvm_unreachable("Unknown push or pop like instruction");
 162   }
 163
 164   int count = 0;
 165   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
 166   // pred) so the list starts at 4.
 167   for (int i = MI->getNumOperands() - 1; i >= 4; --i)
 168     count += RegSize;
 169   return count;
 170 }
 171
 172 static bool WindowsRequiresStackProbe(const MachineFunction &MF,
 173                                       size_t StackSizeInBytes) {
 174   const MachineFrameInfo *MFI = MF.getFrameInfo();
 175   const Function *F = MF.getFunction();
 176   unsigned StackProbeSize = (MFI->getStackProtectorIndex() > 0) ? 4080 : 4096;
 177   if (F->hasFnAttribute("stack-probe-size"))
 178     F->getFnAttribute("stack-probe-size")
 179         .getValueAsString()
 180         .getAsInteger(0, StackProbeSize);
 181   return StackSizeInBytes >= StackProbeSize;
 182 }
 183
 184 namespace {
 185 struct StackAdjustingInsts {
 186   struct InstInfo {
 187     MachineBasicBlock::iterator I;
 188     unsigned SPAdjust;
 189     bool BeforeFPSet;
 190   };
 191
 192   SmallVector<InstInfo, 4> Insts;
 193
 194   void addInst(MachineBasicBlock::iterator I, unsigned SPAdjust,
 195                bool BeforeFPSet = false) {
 196     InstInfo Info = {I, SPAdjust, BeforeFPSet};
 197     Insts.push_back(Info);
 198   }
 199
 200   void addExtraBytes(const MachineBasicBlock::iterator I, unsigned ExtraBytes) {
 201     auto Info = std::find_if(Insts.begin(), Insts.end(),
 202                              [&](InstInfo &Info) { return Info.I == I; });
 203     assert(Info != Insts.end() && "invalid sp adjusting instruction");
 204     Info->SPAdjust += ExtraBytes;
 205   }
 206
 207   void emitDefCFAOffsets(MachineModuleInfo &MMI, MachineBasicBlock &MBB,
 208                          DebugLoc dl, const ARMBaseInstrInfo &TII, bool HasFP) {
 209     unsigned CFAOffset = 0;
 210     for (auto &Info : Insts) {
 211       if (HasFP && !Info.BeforeFPSet)
 212         return;
 213
 214       CFAOffset -= Info.SPAdjust;
 215       unsigned CFIIndex = MMI.addFrameInst(
 216           MCCFIInstruction::createDefCfaOffset(nullptr, CFAOffset));
 217       BuildMI(MBB, std::next(Info.I), dl,
 218               TII.get(TargetOpcode::CFI_INSTRUCTION))
 219               .addCFIIndex(CFIIndex)
 220               .setMIFlags(MachineInstr::FrameSetup);
 221     }
 222   }
 223 };
 224 }
 225
 226 /// Emit an instruction sequence that will align the address in
 227 /// register Reg by zero-ing out the lower bits.  For versions of the
 228 /// architecture that support Neon, this must be done in a single
 229 /// instruction, since skipAlignedDPRCS2Spills assumes it is done in a
 230 /// single instruction. That function only gets called when optimizing
 231 /// spilling of D registers on a core with the Neon instruction set
 232 /// present.
 233 static void emitAligningInstructions(MachineFunction &MF, ARMFunctionInfo *AFI,
 234                                      const TargetInstrInfo &TII,
 235                                      MachineBasicBlock &MBB,
 236                                      MachineBasicBlock::iterator MBBI,
 237                                      DebugLoc DL, const unsigned Reg,
 238                                      const unsigned Alignment,
 239                                      const bool MustBeSingleInstruction) {
 240   const ARMSubtarget &AST =
 241       static_cast<const ARMSubtarget &>(MF.getSubtarget());
 242   const bool CanUseBFC = AST.hasV6T2Ops() || AST.hasV7Ops();
 243   const unsigned AlignMask = Alignment - 1;
 244   const unsigned NrBitsToZero = countTrailingZeros(Alignment);
 245   assert(!AFI->isThumb1OnlyFunction() && "Thumb1 not supported");
 246   if (!AFI->isThumbFunction()) {
 247     // if the BFC instruction is available, use that to zero the lower
 248     // bits:
 249     //   bfc Reg, #0, log2(Alignment)
 250     // otherwise use BIC, if the mask to zero the required number of bits
 251     // can be encoded in the bic immediate field
 252     //   bic Reg, Reg, Alignment-1
 253     // otherwise, emit
 254     //   lsr Reg, Reg, log2(Alignment)
 255     //   lsl Reg, Reg, log2(Alignment)
 256     if (CanUseBFC) {
 257       AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::BFC), Reg)
 258                          .addReg(Reg, RegState::Kill)
 259                          .addImm(~AlignMask));
 260     } else if (AlignMask <= 255) {
 261       AddDefaultCC(
 262           AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::BICri), Reg)
 263                              .addReg(Reg, RegState::Kill)
 264                              .addImm(AlignMask)));
 265     } else {
 266       assert(!MustBeSingleInstruction &&
 267              "Shouldn't call emitAligningInstructions demanding a single "
 268              "instruction to be emitted for large stack alignment for a target "
 269              "without BFC.");
 270       AddDefaultCC(AddDefaultPred(
 271           BuildMI(MBB, MBBI, DL, TII.get(ARM::MOVsi), Reg)
 272               .addReg(Reg, RegState::Kill)
 273               .addImm(ARM_AM::getSORegOpc(ARM_AM::lsr, NrBitsToZero))));
 274       AddDefaultCC(AddDefaultPred(
 275           BuildMI(MBB, MBBI, DL, TII.get(ARM::MOVsi), Reg)
 276               .addReg(Reg, RegState::Kill)
 277               .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, NrBitsToZero))));
 278     }
 279   } else {
 280     // Since this is only reached for Thumb-2 targets, the BFC instruction
 281     // should always be available.
 282     assert(CanUseBFC);
 283     AddDefaultPred(BuildMI(MBB, MBBI, DL, TII.get(ARM::t2BFC), Reg)
 284                        .addReg(Reg, RegState::Kill)
 285                        .addImm(~AlignMask));
 286   }
 287 }
 288
 289 void ARMFrameLowering::emitPrologue(MachineFunction &MF,
 290                                     MachineBasicBlock &MBB) const {
 291   assert(&MBB == &MF.front() && "Shrink-wrapping not yet implemented");
 292   MachineBasicBlock::iterator MBBI = MBB.begin();
 293   MachineFrameInfo  *MFI = MF.getFrameInfo();
 294   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 295   MachineModuleInfo &MMI = MF.getMMI();
 296   MCContext &Context = MMI.getContext();
 297   const TargetMachine &TM = MF.getTarget();
 298   const MCRegisterInfo *MRI = Context.getRegisterInfo();
 299   const ARMBaseRegisterInfo *RegInfo = STI.getRegisterInfo();
 300   const ARMBaseInstrInfo &TII = *STI.getInstrInfo();
 301   assert(!AFI->isThumb1OnlyFunction() &&
 302          "This emitPrologue does not support Thumb1!");
 303   bool isARM = !AFI->isThumbFunction();
 304   unsigned Align = STI.getFrameLowering()->getStackAlignment();
 305   unsigned ArgRegsSaveSize = AFI->getArgRegsSaveSize();
 306   unsigned NumBytes = MFI->getStackSize();
 307   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 308   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 309   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 310
 311   // Determine the sizes of each callee-save spill areas and record which frame
 312   // belongs to which callee-save spill areas.
 313   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 314   int FramePtrSpillFI = 0;
 315   int D8SpillFI = 0;
 316
 317   // All calls are tail calls in GHC calling conv, and functions have no
 318   // prologue/epilogue.
 319   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 320     return;
 321
 322   StackAdjustingInsts DefCFAOffsetCandidates;
 323   bool HasFP = hasFP(MF);
 324
 325   // Allocate the vararg register save area.
 326   if (ArgRegsSaveSize) {
 327     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -ArgRegsSaveSize,
 328                  MachineInstr::FrameSetup);
 329     DefCFAOffsetCandidates.addInst(std::prev(MBBI), ArgRegsSaveSize, true);
 330   }
 331
 332   if (!AFI->hasStackFrame() &&
 333       (!STI.isTargetWindows() || !WindowsRequiresStackProbe(MF, NumBytes))) {
 334     if (NumBytes - ArgRegsSaveSize != 0) {
 335       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -(NumBytes - ArgRegsSaveSize),
 336                    MachineInstr::FrameSetup);
 337       DefCFAOffsetCandidates.addInst(std::prev(MBBI),
 338                                      NumBytes - ArgRegsSaveSize, true);
 339     }
 340     DefCFAOffsetCandidates.emitDefCFAOffsets(MMI, MBB, dl, TII, HasFP);
 341     return;
 342   }
 343
 344   // Determine spill area sizes.
 345   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 346     unsigned Reg = CSI[i].getReg();
 347     int FI = CSI[i].getFrameIdx();
 348     switch (Reg) {
 349     case ARM::R8:
 350     case ARM::R9:
 351     case ARM::R10:
 352     case ARM::R11:
 353     case ARM::R12:
 354       if (STI.isTargetDarwin()) {
 355         GPRCS2Size += 4;
 356         break;
 357       }
 358       // fallthrough
 359     case ARM::R0:
 360     case ARM::R1:
 361     case ARM::R2:
 362     case ARM::R3:
 363     case ARM::R4:
 364     case ARM::R5:
 365     case ARM::R6:
 366     case ARM::R7:
 367     case ARM::LR:
 368       if (Reg == FramePtr)
 369         FramePtrSpillFI = FI;
 370       GPRCS1Size += 4;
 371       break;
 372     default:
 373       // This is a DPR. Exclude the aligned DPRCS2 spills.
 374       if (Reg == ARM::D8)
 375         D8SpillFI = FI;
 376       if (Reg < ARM::D8 || Reg >= ARM::D8 + AFI->getNumAlignedDPRCS2Regs())
 377         DPRCSSize += 8;
 378     }
 379   }
 380
 381   // Move past area 1.
 382   MachineBasicBlock::iterator LastPush = MBB.end(), GPRCS1Push, GPRCS2Push;
 383   if (GPRCS1Size > 0) {
 384     GPRCS1Push = LastPush = MBBI++;
 385     DefCFAOffsetCandidates.addInst(LastPush, GPRCS1Size, true);
 386   }
 387
 388   // Determine starting offsets of spill areas.
 389   unsigned GPRCS1Offset = NumBytes - ArgRegsSaveSize - GPRCS1Size;
 390   unsigned GPRCS2Offset = GPRCS1Offset - GPRCS2Size;
 391   unsigned DPRAlign = DPRCSSize ? std::min(8U, Align) : 4U;
 392   unsigned DPRGapSize = (GPRCS1Size + GPRCS2Size + ArgRegsSaveSize) % DPRAlign;
 393   unsigned DPRCSOffset = GPRCS2Offset - DPRGapSize - DPRCSSize;
 394   int FramePtrOffsetInPush = 0;
 395   if (HasFP) {
 396     FramePtrOffsetInPush =
 397         MFI->getObjectOffset(FramePtrSpillFI) + ArgRegsSaveSize;
 398     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) +
 399                                 NumBytes);
 400   }
 401   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 402   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 403   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 404
 405   // Move past area 2.
 406   if (GPRCS2Size > 0) {
 407     GPRCS2Push = LastPush = MBBI++;
 408     DefCFAOffsetCandidates.addInst(LastPush, GPRCS2Size);
 409   }
 410
 411   // Prolog/epilog inserter assumes we correctly align DPRs on the stack, so our
 412   // .cfi_offset operations will reflect that.
 413   if (DPRGapSize) {
 414     assert(DPRGapSize == 4 && "unexpected alignment requirements for DPRs");
 415     if (tryFoldSPUpdateIntoPushPop(STI, MF, LastPush, DPRGapSize))
 416       DefCFAOffsetCandidates.addExtraBytes(LastPush, DPRGapSize);
 417     else {
 418       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRGapSize,
 419                    MachineInstr::FrameSetup);
 420       DefCFAOffsetCandidates.addInst(std::prev(MBBI), DPRGapSize);
 421     }
 422   }
 423
 424   // Move past area 3.
 425   if (DPRCSSize > 0) {
 426     // Since vpush register list cannot have gaps, there may be multiple vpush
 427     // instructions in the prologue.
 428     while (MBBI->getOpcode() == ARM::VSTMDDB_UPD) {
 429       DefCFAOffsetCandidates.addInst(MBBI, sizeOfSPAdjustment(MBBI));
 430       LastPush = MBBI++;
 431     }
 432   }
 433
 434   // Move past the aligned DPRCS2 area.
 435   if (AFI->getNumAlignedDPRCS2Regs() > 0) {
 436     MBBI = skipAlignedDPRCS2Spills(MBBI, AFI->getNumAlignedDPRCS2Regs());
 437     // The code inserted by emitAlignedDPRCS2Spills realigns the stack, and
 438     // leaves the stack pointer pointing to the DPRCS2 area.
 439     //
 440     // Adjust NumBytes to represent the stack slots below the DPRCS2 area.
 441     NumBytes += MFI->getObjectOffset(D8SpillFI);
 442   } else
 443     NumBytes = DPRCSOffset;
 444
 445   if (STI.isTargetWindows() && WindowsRequiresStackProbe(MF, NumBytes)) {
 446     uint32_t NumWords = NumBytes >> 2;
 447
 448     if (NumWords < 65536)
 449       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), ARM::R4)
 450                      .addImm(NumWords)
 451                      .setMIFlags(MachineInstr::FrameSetup));
 452     else
 453       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi32imm), ARM::R4)
 454         .addImm(NumWords)
 455         .setMIFlags(MachineInstr::FrameSetup);
 456
 457     switch (TM.getCodeModel()) {
 458     case CodeModel::Small:
 459     case CodeModel::Medium:
 460     case CodeModel::Default:
 461     case CodeModel::Kernel:
 462       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBL))
 463         .addImm((unsigned)ARMCC::AL).addReg(0)
 464         .addExternalSymbol("__chkstk")
 465         .addReg(ARM::R4, RegState::Implicit)
 466         .setMIFlags(MachineInstr::FrameSetup);
 467       break;
 468     case CodeModel::Large:
 469     case CodeModel::JITDefault:
 470       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi32imm), ARM::R12)
 471         .addExternalSymbol("__chkstk")
 472         .setMIFlags(MachineInstr::FrameSetup);
 473
 474       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBLXr))
 475         .addImm((unsigned)ARMCC::AL).addReg(0)
 476         .addReg(ARM::R12, RegState::Kill)
 477         .addReg(ARM::R4, RegState::Implicit)
 478         .setMIFlags(MachineInstr::FrameSetup);
 479       break;
 480     }
 481
 482     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr),
 483                                         ARM::SP)
 484                                 .addReg(ARM::SP, RegState::Define)
 485                                 .addReg(ARM::R4, RegState::Kill)
 486                                 .setMIFlags(MachineInstr::FrameSetup)));
 487     NumBytes = 0;
 488   }
 489
 490   if (NumBytes) {
 491     // Adjust SP after all the callee-save spills.
 492     if (tryFoldSPUpdateIntoPushPop(STI, MF, LastPush, NumBytes))
 493       DefCFAOffsetCandidates.addExtraBytes(LastPush, NumBytes);
 494     else {
 495       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes,
 496                    MachineInstr::FrameSetup);
 497       DefCFAOffsetCandidates.addInst(std::prev(MBBI), NumBytes);
 498     }
 499
 500     if (HasFP && isARM)
 501       // Restore from fp only in ARM mode: e.g. sub sp, r7, #24
 502       // Note it's not safe to do this in Thumb2 mode because it would have
 503       // taken two instructions:
 504       // mov sp, r7
 505       // sub sp, #24
 506       // If an interrupt is taken between the two instructions, then sp is in
 507       // an inconsistent state (pointing to the middle of callee-saved area).
 508       // The interrupt handler can end up clobbering the registers.
 509       AFI->setShouldRestoreSPFromFP(true);
 510   }
 511
 512   // Set FP to point to the stack slot that contains the previous FP.
 513   // For iOS, FP is R7, which has now been stored in spill area 1.
 514   // Otherwise, if this is not iOS, all the callee-saved registers go
 515   // into spill area 1, including the FP in R11.  In either case, it
 516   // is in area one and the adjustment needs to take place just after
 517   // that push.
 518   if (HasFP) {
 519     MachineBasicBlock::iterator AfterPush = std::next(GPRCS1Push);
 520     unsigned PushSize = sizeOfSPAdjustment(GPRCS1Push);
 521     emitRegPlusImmediate(!AFI->isThumbFunction(), MBB, AfterPush,
 522                          dl, TII, FramePtr, ARM::SP,
 523                          PushSize + FramePtrOffsetInPush,
 524                          MachineInstr::FrameSetup);
 525     if (FramePtrOffsetInPush + PushSize != 0) {
 526       unsigned CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfa(
 527           nullptr, MRI->getDwarfRegNum(FramePtr, true),
 528           -(ArgRegsSaveSize - FramePtrOffsetInPush)));
 529       BuildMI(MBB, AfterPush, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 530           .addCFIIndex(CFIIndex)
 531           .setMIFlags(MachineInstr::FrameSetup);
 532     } else {
 533       unsigned CFIIndex =
 534           MMI.addFrameInst(MCCFIInstruction::createDefCfaRegister(
 535               nullptr, MRI->getDwarfRegNum(FramePtr, true)));
 536       BuildMI(MBB, AfterPush, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 537           .addCFIIndex(CFIIndex)
 538           .setMIFlags(MachineInstr::FrameSetup);
 539     }
 540   }
 541
 542   // Now that the prologue's actual instructions are finalised, we can insert
 543   // the necessary DWARF cf instructions to describe the situation. Start by
 544   // recording where each register ended up:
 545   if (GPRCS1Size > 0) {
 546     MachineBasicBlock::iterator Pos = std::next(GPRCS1Push);
 547     int CFIIndex;
 548     for (const auto &Entry : CSI) {
 549       unsigned Reg = Entry.getReg();
 550       int FI = Entry.getFrameIdx();
 551       switch (Reg) {
 552       case ARM::R8:
 553       case ARM::R9:
 554       case ARM::R10:
 555       case ARM::R11:
 556       case ARM::R12:
 557         if (STI.isTargetDarwin())
 558           break;
 559         // fallthrough
 560       case ARM::R0:
 561       case ARM::R1:
 562       case ARM::R2:
 563       case ARM::R3:
 564       case ARM::R4:
 565       case ARM::R5:
 566       case ARM::R6:
 567       case ARM::R7:
 568       case ARM::LR:
 569         CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
 570             nullptr, MRI->getDwarfRegNum(Reg, true), MFI->getObjectOffset(FI)));
 571         BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 572             .addCFIIndex(CFIIndex)
 573             .setMIFlags(MachineInstr::FrameSetup);
 574         break;
 575       }
 576     }
 577   }
 578
 579   if (GPRCS2Size > 0) {
 580     MachineBasicBlock::iterator Pos = std::next(GPRCS2Push);
 581     for (const auto &Entry : CSI) {
 582       unsigned Reg = Entry.getReg();
 583       int FI = Entry.getFrameIdx();
 584       switch (Reg) {
 585       case ARM::R8:
 586       case ARM::R9:
 587       case ARM::R10:
 588       case ARM::R11:
 589       case ARM::R12:
 590         if (STI.isTargetDarwin()) {
 591           unsigned DwarfReg =  MRI->getDwarfRegNum(Reg, true);
 592           unsigned Offset = MFI->getObjectOffset(FI);
 593           unsigned CFIIndex = MMI.addFrameInst(
 594               MCCFIInstruction::createOffset(nullptr, DwarfReg, Offset));
 595           BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 596               .addCFIIndex(CFIIndex)
 597               .setMIFlags(MachineInstr::FrameSetup);
 598         }
 599         break;
 600       }
 601     }
 602   }
 603
 604   if (DPRCSSize > 0) {
 605     // Since vpush register list cannot have gaps, there may be multiple vpush
 606     // instructions in the prologue.
 607     MachineBasicBlock::iterator Pos = std::next(LastPush);
 608     for (const auto &Entry : CSI) {
 609       unsigned Reg = Entry.getReg();
 610       int FI = Entry.getFrameIdx();
 611       if ((Reg >= ARM::D0 && Reg <= ARM::D31) &&
 612           (Reg < ARM::D8 || Reg >= ARM::D8 + AFI->getNumAlignedDPRCS2Regs())) {
 613         unsigned DwarfReg = MRI->getDwarfRegNum(Reg, true);
 614         unsigned Offset = MFI->getObjectOffset(FI);
 615         unsigned CFIIndex = MMI.addFrameInst(
 616             MCCFIInstruction::createOffset(nullptr, DwarfReg, Offset));
 617         BuildMI(MBB, Pos, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 618             .addCFIIndex(CFIIndex)
 619             .setMIFlags(MachineInstr::FrameSetup);
 620       }
 621     }
 622   }
 623
 624   // Now we can emit descriptions of where the canonical frame address was
 625   // throughout the process. If we have a frame pointer, it takes over the job
 626   // half-way through, so only the first few .cfi_def_cfa_offset instructions
 627   // actually get emitted.
 628   DefCFAOffsetCandidates.emitDefCFAOffsets(MMI, MBB, dl, TII, HasFP);
 629
 630   if (STI.isTargetELF() && hasFP(MF))
 631     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 632                              AFI->getFramePtrSpillOffset());
 633
 634   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 635   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 636   AFI->setDPRCalleeSavedGapSize(DPRGapSize);
 637   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 638
 639   // If we need dynamic stack realignment, do it here. Be paranoid and make
 640   // sure if we also have VLAs, we have a base pointer for frame access.
 641   // If aligned NEON registers were spilled, the stack has already been
 642   // realigned.
 643   if (!AFI->getNumAlignedDPRCS2Regs() && RegInfo->needsStackRealignment(MF)) {
 644     unsigned MaxAlign = MFI->getMaxAlignment();
 645     assert(!AFI->isThumb1OnlyFunction());
 646     if (!AFI->isThumbFunction()) {
 647       emitAligningInstructions(MF, AFI, TII, MBB, MBBI, dl, ARM::SP, MaxAlign,
 648                                false);
 649     } else {
 650       // We cannot use sp as source/dest register here, thus we're using r4 to
 651       // perform the calculations. We're emitting the following sequence:
 652       // mov r4, sp
 653       // -- use emitAligningInstructions to produce best sequence to zero
 654       // -- out lower bits in r4
 655       // mov sp, r4
 656       // FIXME: It will be better just to find spare register here.
 657       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::R4)
 658                          .addReg(ARM::SP, RegState::Kill));
 659       emitAligningInstructions(MF, AFI, TII, MBB, MBBI, dl, ARM::R4, MaxAlign,
 660                                false);
 661       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), ARM::SP)
 662                          .addReg(ARM::R4, RegState::Kill));
 663     }
 664
 665     AFI->setShouldRestoreSPFromFP(true);
 666   }
 667
 668   // If we need a base pointer, set it up here. It's whatever the value
 669   // of the stack pointer is at this point. Any variable size objects
 670   // will be allocated after this, so we can still use the base pointer
 671   // to reference locals.
 672   // FIXME: Clarify FrameSetup flags here.
 673   if (RegInfo->hasBasePointer(MF)) {
 674     if (isARM)
 675       BuildMI(MBB, MBBI, dl,
 676               TII.get(ARM::MOVr), RegInfo->getBaseRegister())
 677         .addReg(ARM::SP)
 678         .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 679     else
 680       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 681                              RegInfo->getBaseRegister())
 682         .addReg(ARM::SP));
 683   }
 684
 685   // If the frame has variable sized objects then the epilogue must restore
 686   // the sp from fp. We can assume there's an FP here since hasFP already
 687   // checks for hasVarSizedObjects.
 688   if (MFI->hasVarSizedObjects())
 689     AFI->setShouldRestoreSPFromFP(true);
 690 }
 691
 692 void ARMFrameLowering::emitEpilogue(MachineFunction &MF,
 693                                     MachineBasicBlock &MBB) const {
 694   MachineFrameInfo *MFI = MF.getFrameInfo();
 695   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 696   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
 697   const ARMBaseInstrInfo &TII =
 698       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
 699   assert(!AFI->isThumb1OnlyFunction() &&
 700          "This emitEpilogue does not support Thumb1!");
 701   bool isARM = !AFI->isThumbFunction();
 702
 703   unsigned ArgRegsSaveSize = AFI->getArgRegsSaveSize();
 704   int NumBytes = (int)MFI->getStackSize();
 705   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 706
 707   // All calls are tail calls in GHC calling conv, and functions have no
 708   // prologue/epilogue.
 709   if (MF.getFunction()->getCallingConv() == CallingConv::GHC)
 710     return;
 711
 712   // First put ourselves on the first (from top) terminator instructions.
 713   MachineBasicBlock::iterator MBBI = MBB.getFirstTerminator();
 714   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 715
 716   if (!AFI->hasStackFrame()) {
 717     if (NumBytes - ArgRegsSaveSize != 0)
 718       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes - ArgRegsSaveSize);
 719   } else {
 720     // Unwind MBBI to point to first LDR / VLDRD.
 721     const MCPhysReg *CSRegs = RegInfo->getCalleeSavedRegs(&MF);
 722     if (MBBI != MBB.begin()) {
 723       do {
 724         --MBBI;
 725       } while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
 726       if (!isCSRestore(MBBI, TII, CSRegs))
 727         ++MBBI;
 728     }
 729
 730     // Move SP to start of FP callee save spill area.
 731     NumBytes -= (ArgRegsSaveSize +
 732                  AFI->getGPRCalleeSavedArea1Size() +
 733                  AFI->getGPRCalleeSavedArea2Size() +
 734                  AFI->getDPRCalleeSavedGapSize() +
 735                  AFI->getDPRCalleeSavedAreaSize());
 736
 737     // Reset SP based on frame pointer only if the stack frame extends beyond
 738     // frame pointer stack slot or target is ELF and the function has FP.
 739     if (AFI->shouldRestoreSPFromFP()) {
 740       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 741       if (NumBytes) {
 742         if (isARM)
 743           emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
 744                                   ARMCC::AL, 0, TII);
 745         else {
 746           // It's not possible to restore SP from FP in a single instruction.
 747           // For iOS, this looks like:
 748           // mov sp, r7
 749           // sub sp, #24
 750           // This is bad, if an interrupt is taken after the mov, sp is in an
 751           // inconsistent state.
 752           // Use the first callee-saved register as a scratch register.
 753           assert(!MFI->getPristineRegs(MF).test(ARM::R4) &&
 754                  "No scratch register to restore SP from FP!");
 755           emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::R4, FramePtr, -NumBytes,
 756                                  ARMCC::AL, 0, TII);
 757           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 758                                  ARM::SP)
 759             .addReg(ARM::R4));
 760         }
 761       } else {
 762         // Thumb2 or ARM.
 763         if (isARM)
 764           BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
 765             .addReg(FramePtr).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
 766         else
 767           AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),
 768                                  ARM::SP)
 769             .addReg(FramePtr));
 770       }
 771     } else if (NumBytes &&
 772                !tryFoldSPUpdateIntoPushPop(STI, MF, MBBI, NumBytes))
 773         emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
 774
 775     // Increment past our save areas.
 776     if (AFI->getDPRCalleeSavedAreaSize()) {
 777       MBBI++;
 778       // Since vpop register list cannot have gaps, there may be multiple vpop
 779       // instructions in the epilogue.
 780       while (MBBI->getOpcode() == ARM::VLDMDIA_UPD)
 781         MBBI++;
 782     }
 783     if (AFI->getDPRCalleeSavedGapSize()) {
 784       assert(AFI->getDPRCalleeSavedGapSize() == 4 &&
 785              "unexpected DPR alignment gap");
 786       emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedGapSize());
 787     }
 788
 789     if (AFI->getGPRCalleeSavedArea2Size()) MBBI++;
 790     if (AFI->getGPRCalleeSavedArea1Size()) MBBI++;
 791   }
 792
 793   if (ArgRegsSaveSize)
 794     emitSPUpdate(isARM, MBB, MBBI, dl, TII, ArgRegsSaveSize);
 795 }
 796
 797 /// getFrameIndexReference - Provide a base+offset reference to an FI slot for
 798 /// debug info.  It's the same as what we use for resolving the code-gen
 799 /// references for now.  FIXME: This can go wrong when references are
 800 /// SP-relative and simple call frames aren't used.
 801 int
 802 ARMFrameLowering::getFrameIndexReference(const MachineFunction &MF, int FI,
 803                                          unsigned &FrameReg) const {
 804   return ResolveFrameIndexReference(MF, FI, FrameReg, 0);
 805 }
 806
 807 int
 808 ARMFrameLowering::ResolveFrameIndexReference(const MachineFunction &MF,
 809                                              int FI, unsigned &FrameReg,
 810                                              int SPAdj) const {
 811   const MachineFrameInfo *MFI = MF.getFrameInfo();
 812   const ARMBaseRegisterInfo *RegInfo = static_cast<const ARMBaseRegisterInfo *>(
 813       MF.getSubtarget().getRegisterInfo());
 814   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 815   int Offset = MFI->getObjectOffset(FI) + MFI->getStackSize();
 816   int FPOffset = Offset - AFI->getFramePtrSpillOffset();
 817   bool isFixed = MFI->isFixedObjectIndex(FI);
 818
 819   FrameReg = ARM::SP;
 820   Offset += SPAdj;
 821
 822   // SP can move around if there are allocas.  We may also lose track of SP
 823   // when emergency spilling inside a non-reserved call frame setup.
 824   bool hasMovingSP = !hasReservedCallFrame(MF);
 825
 826   // When dynamically realigning the stack, use the frame pointer for
 827   // parameters, and the stack/base pointer for locals.
 828   if (RegInfo->needsStackRealignment(MF)) {
 829     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
 830     if (isFixed) {
 831       FrameReg = RegInfo->getFrameRegister(MF);
 832       Offset = FPOffset;
 833     } else if (hasMovingSP) {
 834       assert(RegInfo->hasBasePointer(MF) &&
 835              "VLAs and dynamic stack alignment, but missing base pointer!");
 836       FrameReg = RegInfo->getBaseRegister();
 837     }
 838     return Offset;
 839   }
 840
 841   // If there is a frame pointer, use it when we can.
 842   if (hasFP(MF) && AFI->hasStackFrame()) {
 843     // Use frame pointer to reference fixed objects. Use it for locals if
 844     // there are VLAs (and thus the SP isn't reliable as a base).
 845     if (isFixed || (hasMovingSP && !RegInfo->hasBasePointer(MF))) {
 846       FrameReg = RegInfo->getFrameRegister(MF);
 847       return FPOffset;
 848     } else if (hasMovingSP) {
 849       assert(RegInfo->hasBasePointer(MF) && "missing base pointer!");
 850       if (AFI->isThumb2Function()) {
 851         // Try to use the frame pointer if we can, else use the base pointer
 852         // since it's available. This is handy for the emergency spill slot, in
 853         // particular.
 854         if (FPOffset >= -255 && FPOffset < 0) {
 855           FrameReg = RegInfo->getFrameRegister(MF);
 856           return FPOffset;
 857         }
 858       }
 859     } else if (AFI->isThumb2Function()) {
 860       // Use  add <rd>, sp, #<imm8>
 861       //      ldr <rd>, [sp, #<imm8>]
 862       // if at all possible to save space.
 863       if (Offset >= 0 && (Offset & 3) == 0 && Offset <= 1020)
 864         return Offset;
 865       // In Thumb2 mode, the negative offset is very limited. Try to avoid
 866       // out of range references. ldr <rt>,[<rn>, #-<imm8>]
 867       if (FPOffset >= -255 && FPOffset < 0) {
 868         FrameReg = RegInfo->getFrameRegister(MF);
 869         return FPOffset;
 870       }
 871     } else if (Offset > (FPOffset < 0 ? -FPOffset : FPOffset)) {
 872       // Otherwise, use SP or FP, whichever is closer to the stack slot.
 873       FrameReg = RegInfo->getFrameRegister(MF);
 874       return FPOffset;
 875     }
 876   }
 877   // Use the base pointer if we have one.
 878   if (RegInfo->hasBasePointer(MF))
 879     FrameReg = RegInfo->getBaseRegister();
 880   return Offset;
 881 }
 882
 883 int ARMFrameLowering::getFrameIndexOffset(const MachineFunction &MF,
 884                                           int FI) const {
 885   unsigned FrameReg;
 886   return getFrameIndexReference(MF, FI, FrameReg);
 887 }
 888
 889 void ARMFrameLowering::emitPushInst(MachineBasicBlock &MBB,
 890                                     MachineBasicBlock::iterator MI,
 891                                     const std::vector<CalleeSavedInfo> &CSI,
 892                                     unsigned StmOpc, unsigned StrOpc,
 893                                     bool NoGap,
 894                                     bool(*Func)(unsigned, bool),
 895                                     unsigned NumAlignedDPRCS2Regs,
 896                                     unsigned MIFlags) const {
 897   MachineFunction &MF = *MBB.getParent();
 898   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
 899
 900   DebugLoc DL;
 901   if (MI != MBB.end()) DL = MI->getDebugLoc();
 902
 903   SmallVector<std::pair<unsigned,bool>, 4> Regs;
 904   unsigned i = CSI.size();
 905   while (i != 0) {
 906     unsigned LastReg = 0;
 907     for (; i != 0; --i) {
 908       unsigned Reg = CSI[i-1].getReg();
 909       if (!(Func)(Reg, STI.isTargetDarwin())) continue;
 910
 911       // D-registers in the aligned area DPRCS2 are NOT spilled here.
 912       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 913         continue;
 914
 915       // Add the callee-saved register as live-in unless it's LR and
 916       // @llvm.returnaddress is called. If LR is returned for
 917       // @llvm.returnaddress then it's already added to the function and
 918       // entry block live-in sets.
 919       bool isKill = true;
 920       if (Reg == ARM::LR) {
 921         if (MF.getFrameInfo()->isReturnAddressTaken() &&
 922             MF.getRegInfo().isLiveIn(Reg))
 923           isKill = false;
 924       }
 925
 926       if (isKill)
 927         MBB.addLiveIn(Reg);
 928
 929       // If NoGap is true, push consecutive registers and then leave the rest
 930       // for other instructions. e.g.
 931       // vpush {d8, d10, d11} -> vpush {d8}, vpush {d10, d11}
 932       if (NoGap && LastReg && LastReg != Reg-1)
 933         break;
 934       LastReg = Reg;
 935       Regs.push_back(std::make_pair(Reg, isKill));
 936     }
 937
 938     if (Regs.empty())
 939       continue;
 940     if (Regs.size() > 1 || StrOpc== 0) {
 941       MachineInstrBuilder MIB =
 942         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(StmOpc), ARM::SP)
 943                        .addReg(ARM::SP).setMIFlags(MIFlags));
 944       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
 945         MIB.addReg(Regs[i].first, getKillRegState(Regs[i].second));
 946     } else if (Regs.size() == 1) {
 947       MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(StrOpc),
 948                                         ARM::SP)
 949         .addReg(Regs[0].first, getKillRegState(Regs[0].second))
 950         .addReg(ARM::SP).setMIFlags(MIFlags)
 951         .addImm(-4);
 952       AddDefaultPred(MIB);
 953     }
 954     Regs.clear();
 955
 956     // Put any subsequent vpush instructions before this one: they will refer to
 957     // higher register numbers so need to be pushed first in order to preserve
 958     // monotonicity.
 959     if (MI != MBB.begin())
 960       --MI;
 961   }
 962 }
 963
 964 void ARMFrameLowering::emitPopInst(MachineBasicBlock &MBB,
 965                                    MachineBasicBlock::iterator MI,
 966                                    const std::vector<CalleeSavedInfo> &CSI,
 967                                    unsigned LdmOpc, unsigned LdrOpc,
 968                                    bool isVarArg, bool NoGap,
 969                                    bool(*Func)(unsigned, bool),
 970                                    unsigned NumAlignedDPRCS2Regs) const {
 971   MachineFunction &MF = *MBB.getParent();
 972   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
 973   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 974   DebugLoc DL;
 975   bool isTailCall = false;
 976   bool isInterrupt = false;
 977   if (MBB.end() != MI) {
 978     DL = MI->getDebugLoc();
 979     unsigned RetOpcode = MI->getOpcode();
 980     isTailCall = (RetOpcode == ARM::TCRETURNdi || RetOpcode == ARM::TCRETURNri);
 981     isInterrupt =
 982         RetOpcode == ARM::SUBS_PC_LR || RetOpcode == ARM::t2SUBS_PC_LR;
 983   }
 984
 985   SmallVector<unsigned, 4> Regs;
 986   unsigned i = CSI.size();
 987   while (i != 0) {
 988     unsigned LastReg = 0;
 989     bool DeleteRet = false;
 990     for (; i != 0; --i) {
 991       unsigned Reg = CSI[i-1].getReg();
 992       if (!(Func)(Reg, STI.isTargetDarwin())) continue;
 993
 994       // The aligned reloads from area DPRCS2 are not inserted here.
 995       if (Reg >= ARM::D8 && Reg < ARM::D8 + NumAlignedDPRCS2Regs)
 996         continue;
 997
 998       if (Reg == ARM::LR && !isTailCall && !isVarArg && !isInterrupt &&
 999           STI.hasV5TOps()) {
1000         if (MBB.succ_empty()) {
1001           Reg = ARM::PC;
1002           DeleteRet = true;
1003           LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_RET : ARM::LDMIA_RET;
1004         } else
1005           LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_UPD : ARM::LDMIA_UPD;
1006         // Fold the return instruction into the LDM.
1007       }
1008
1009       // If NoGap is true, pop consecutive registers and then leave the rest
1010       // for other instructions. e.g.
1011       // vpop {d8, d10, d11} -> vpop {d8}, vpop {d10, d11}
1012       if (NoGap && LastReg && LastReg != Reg-1)
1013         break;
1014
1015       LastReg = Reg;
1016       Regs.push_back(Reg);
1017     }
1018
1019     if (Regs.empty())
1020       continue;
1021     if (Regs.size() > 1 || LdrOpc == 0) {
1022       MachineInstrBuilder MIB =
1023         AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(LdmOpc), ARM::SP)
1024                        .addReg(ARM::SP));
1025       for (unsigned i = 0, e = Regs.size(); i < e; ++i)
1026         MIB.addReg(Regs[i], getDefRegState(true));
1027       if (DeleteRet && MI != MBB.end()) {
1028         MIB.copyImplicitOps(&*MI);
1029         MI->eraseFromParent();
1030       }
1031       MI = MIB;
1032     } else if (Regs.size() == 1) {
1033       // If we adjusted the reg to PC from LR above, switch it back here. We
1034       // only do that for LDM.
1035       if (Regs[0] == ARM::PC)
1036         Regs[0] = ARM::LR;
1037       MachineInstrBuilder MIB =
1038         BuildMI(MBB, MI, DL, TII.get(LdrOpc), Regs[0])
1039           .addReg(ARM::SP, RegState::Define)
1040           .addReg(ARM::SP);
1041       // ARM mode needs an extra reg0 here due to addrmode2. Will go away once
1042       // that refactoring is complete (eventually).
1043       if (LdrOpc == ARM::LDR_POST_REG || LdrOpc == ARM::LDR_POST_IMM) {
1044         MIB.addReg(0);
1045         MIB.addImm(ARM_AM::getAM2Opc(ARM_AM::add, 4, ARM_AM::no_shift));
1046       } else
1047         MIB.addImm(4);
1048       AddDefaultPred(MIB);
1049     }
1050     Regs.clear();
1051
1052     // Put any subsequent vpop instructions after this one: they will refer to
1053     // higher register numbers so need to be popped afterwards.
1054     if (MI != MBB.end())
1055       ++MI;
1056   }
1057 }
1058
1059 /// Emit aligned spill instructions for NumAlignedDPRCS2Regs D-registers
1060 /// starting from d8.  Also insert stack realignment code and leave the stack
1061 /// pointer pointing to the d8 spill slot.
1062 static void emitAlignedDPRCS2Spills(MachineBasicBlock &MBB,
1063                                     MachineBasicBlock::iterator MI,
1064                                     unsigned NumAlignedDPRCS2Regs,
1065                                     const std::vector<CalleeSavedInfo> &CSI,
1066                                     const TargetRegisterInfo *TRI) {
1067   MachineFunction &MF = *MBB.getParent();
1068   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1069   DebugLoc DL = MI->getDebugLoc();
1070   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
1071   MachineFrameInfo &MFI = *MF.getFrameInfo();
1072
1073   // Mark the D-register spill slots as properly aligned.  Since MFI computes
1074   // stack slot layout backwards, this can actually mean that the d-reg stack
1075   // slot offsets can be wrong. The offset for d8 will always be correct.
1076   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1077     unsigned DNum = CSI[i].getReg() - ARM::D8;
1078     if (DNum >= 8)
1079       continue;
1080     int FI = CSI[i].getFrameIdx();
1081     // The even-numbered registers will be 16-byte aligned, the odd-numbered
1082     // registers will be 8-byte aligned.
1083     MFI.setObjectAlignment(FI, DNum % 2 ? 8 : 16);
1084
1085     // The stack slot for D8 needs to be maximally aligned because this is
1086     // actually the point where we align the stack pointer.  MachineFrameInfo
1087     // computes all offsets relative to the incoming stack pointer which is a
1088     // bit weird when realigning the stack.  Any extra padding for this
1089     // over-alignment is not realized because the code inserted below adjusts
1090     // the stack pointer by numregs * 8 before aligning the stack pointer.
1091     if (DNum == 0)
1092       MFI.setObjectAlignment(FI, MFI.getMaxAlignment());
1093   }
1094
1095   // Move the stack pointer to the d8 spill slot, and align it at the same
1096   // time. Leave the stack slot address in the scratch register r4.
1097   //
1098   //   sub r4, sp, #numregs * 8
1099   //   bic r4, r4, #align - 1
1100   //   mov sp, r4
1101   //
1102   bool isThumb = AFI->isThumbFunction();
1103   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
1104   AFI->setShouldRestoreSPFromFP(true);
1105
1106   // sub r4, sp, #numregs * 8
1107   // The immediate is <= 64, so it doesn't need any special encoding.
1108   unsigned Opc = isThumb ? ARM::t2SUBri : ARM::SUBri;
1109   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
1110                                   .addReg(ARM::SP)
1111                                   .addImm(8 * NumAlignedDPRCS2Regs)));
1112
1113   unsigned MaxAlign = MF.getFrameInfo()->getMaxAlignment();
1114   // We must set parameter MustBeSingleInstruction to true, since
1115   // skipAlignedDPRCS2Spills expects exactly 3 instructions to perform
1116   // stack alignment.  Luckily, this can always be done since all ARM
1117   // architecture versions that support Neon also support the BFC
1118   // instruction.
1119   emitAligningInstructions(MF, AFI, TII, MBB, MI, DL, ARM::R4, MaxAlign, true);
1120
1121   // mov sp, r4
1122   // The stack pointer must be adjusted before spilling anything, otherwise
1123   // the stack slots could be clobbered by an interrupt handler.
1124   // Leave r4 live, it is used below.
1125   Opc = isThumb ? ARM::tMOVr : ARM::MOVr;
1126   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, TII.get(Opc), ARM::SP)
1127                             .addReg(ARM::R4);
1128   MIB = AddDefaultPred(MIB);
1129   if (!isThumb)
1130     AddDefaultCC(MIB);
1131
1132   // Now spill NumAlignedDPRCS2Regs registers starting from d8.
1133   // r4 holds the stack slot address.
1134   unsigned NextReg = ARM::D8;
1135
1136   // 16-byte aligned vst1.64 with 4 d-regs and address writeback.
1137   // The writeback is only needed when emitting two vst1.64 instructions.
1138   if (NumAlignedDPRCS2Regs >= 6) {
1139     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1140                                                &ARM::QQPRRegClass);
1141     MBB.addLiveIn(SupReg);
1142     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Qwb_fixed),
1143                            ARM::R4)
1144                    .addReg(ARM::R4, RegState::Kill).addImm(16)
1145                    .addReg(NextReg)
1146                    .addReg(SupReg, RegState::ImplicitKill));
1147     NextReg += 4;
1148     NumAlignedDPRCS2Regs -= 4;
1149   }
1150
1151   // We won't modify r4 beyond this point.  It currently points to the next
1152   // register to be spilled.
1153   unsigned R4BaseReg = NextReg;
1154
1155   // 16-byte aligned vst1.64 with 4 d-regs, no writeback.
1156   if (NumAlignedDPRCS2Regs >= 4) {
1157     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1158                                                &ARM::QQPRRegClass);
1159     MBB.addLiveIn(SupReg);
1160     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1d64Q))
1161                    .addReg(ARM::R4).addImm(16).addReg(NextReg)
1162                    .addReg(SupReg, RegState::ImplicitKill));
1163     NextReg += 4;
1164     NumAlignedDPRCS2Regs -= 4;
1165   }
1166
1167   // 16-byte aligned vst1.64 with 2 d-regs.
1168   if (NumAlignedDPRCS2Regs >= 2) {
1169     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1170                                                &ARM::QPRRegClass);
1171     MBB.addLiveIn(SupReg);
1172     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VST1q64))
1173                    .addReg(ARM::R4).addImm(16).addReg(SupReg));
1174     NextReg += 2;
1175     NumAlignedDPRCS2Regs -= 2;
1176   }
1177
1178   // Finally, use a vanilla vstr.64 for the odd last register.
1179   if (NumAlignedDPRCS2Regs) {
1180     MBB.addLiveIn(NextReg);
1181     // vstr.64 uses addrmode5 which has an offset scale of 4.
1182     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VSTRD))
1183                    .addReg(NextReg)
1184                    .addReg(ARM::R4).addImm((NextReg-R4BaseReg)*2));
1185   }
1186
1187   // The last spill instruction inserted should kill the scratch register r4.
1188   std::prev(MI)->addRegisterKilled(ARM::R4, TRI);
1189 }
1190
1191 /// Skip past the code inserted by emitAlignedDPRCS2Spills, and return an
1192 /// iterator to the following instruction.
1193 static MachineBasicBlock::iterator
1194 skipAlignedDPRCS2Spills(MachineBasicBlock::iterator MI,
1195                         unsigned NumAlignedDPRCS2Regs) {
1196   //   sub r4, sp, #numregs * 8
1197   //   bic r4, r4, #align - 1
1198   //   mov sp, r4
1199   ++MI; ++MI; ++MI;
1200   assert(MI->mayStore() && "Expecting spill instruction");
1201
1202   // These switches all fall through.
1203   switch(NumAlignedDPRCS2Regs) {
1204   case 7:
1205     ++MI;
1206     assert(MI->mayStore() && "Expecting spill instruction");
1207   default:
1208     ++MI;
1209     assert(MI->mayStore() && "Expecting spill instruction");
1210   case 1:
1211   case 2:
1212   case 4:
1213     assert(MI->killsRegister(ARM::R4) && "Missed kill flag");
1214     ++MI;
1215   }
1216   return MI;
1217 }
1218
1219 /// Emit aligned reload instructions for NumAlignedDPRCS2Regs D-registers
1220 /// starting from d8.  These instructions are assumed to execute while the
1221 /// stack is still aligned, unlike the code inserted by emitPopInst.
1222 static void emitAlignedDPRCS2Restores(MachineBasicBlock &MBB,
1223                                       MachineBasicBlock::iterator MI,
1224                                       unsigned NumAlignedDPRCS2Regs,
1225                                       const std::vector<CalleeSavedInfo> &CSI,
1226                                       const TargetRegisterInfo *TRI) {
1227   MachineFunction &MF = *MBB.getParent();
1228   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1229   DebugLoc DL = MI->getDebugLoc();
1230   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
1231
1232   // Find the frame index assigned to d8.
1233   int D8SpillFI = 0;
1234   for (unsigned i = 0, e = CSI.size(); i != e; ++i)
1235     if (CSI[i].getReg() == ARM::D8) {
1236       D8SpillFI = CSI[i].getFrameIdx();
1237       break;
1238     }
1239
1240   // Materialize the address of the d8 spill slot into the scratch register r4.
1241   // This can be fairly complicated if the stack frame is large, so just use
1242   // the normal frame index elimination mechanism to do it.  This code runs as
1243   // the initial part of the epilog where the stack and base pointers haven't
1244   // been changed yet.
1245   bool isThumb = AFI->isThumbFunction();
1246   assert(!AFI->isThumb1OnlyFunction() && "Can't realign stack for thumb1");
1247
1248   unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
1249   AddDefaultCC(AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(Opc), ARM::R4)
1250                               .addFrameIndex(D8SpillFI).addImm(0)));
1251
1252   // Now restore NumAlignedDPRCS2Regs registers starting from d8.
1253   unsigned NextReg = ARM::D8;
1254
1255   // 16-byte aligned vld1.64 with 4 d-regs and writeback.
1256   if (NumAlignedDPRCS2Regs >= 6) {
1257     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1258                                                &ARM::QQPRRegClass);
1259     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Qwb_fixed), NextReg)
1260                    .addReg(ARM::R4, RegState::Define)
1261                    .addReg(ARM::R4, RegState::Kill).addImm(16)
1262                    .addReg(SupReg, RegState::ImplicitDefine));
1263     NextReg += 4;
1264     NumAlignedDPRCS2Regs -= 4;
1265   }
1266
1267   // We won't modify r4 beyond this point.  It currently points to the next
1268   // register to be spilled.
1269   unsigned R4BaseReg = NextReg;
1270
1271   // 16-byte aligned vld1.64 with 4 d-regs, no writeback.
1272   if (NumAlignedDPRCS2Regs >= 4) {
1273     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1274                                                &ARM::QQPRRegClass);
1275     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1d64Q), NextReg)
1276                    .addReg(ARM::R4).addImm(16)
1277                    .addReg(SupReg, RegState::ImplicitDefine));
1278     NextReg += 4;
1279     NumAlignedDPRCS2Regs -= 4;
1280   }
1281
1282   // 16-byte aligned vld1.64 with 2 d-regs.
1283   if (NumAlignedDPRCS2Regs >= 2) {
1284     unsigned SupReg = TRI->getMatchingSuperReg(NextReg, ARM::dsub_0,
1285                                                &ARM::QPRRegClass);
1286     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLD1q64), SupReg)
1287                    .addReg(ARM::R4).addImm(16));
1288     NextReg += 2;
1289     NumAlignedDPRCS2Regs -= 2;
1290   }
1291
1292   // Finally, use a vanilla vldr.64 for the remaining odd register.
1293   if (NumAlignedDPRCS2Regs)
1294     AddDefaultPred(BuildMI(MBB, MI, DL, TII.get(ARM::VLDRD), NextReg)
1295                    .addReg(ARM::R4).addImm(2*(NextReg-R4BaseReg)));
1296
1297   // Last store kills r4.
1298   std::prev(MI)->addRegisterKilled(ARM::R4, TRI);
1299 }
1300
1301 bool ARMFrameLowering::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1302                                         MachineBasicBlock::iterator MI,
1303                                         const std::vector<CalleeSavedInfo> &CSI,
1304                                         const TargetRegisterInfo *TRI) const {
1305   if (CSI.empty())
1306     return false;
1307
1308   MachineFunction &MF = *MBB.getParent();
1309   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1310
1311   unsigned PushOpc = AFI->isThumbFunction() ? ARM::t2STMDB_UPD : ARM::STMDB_UPD;
1312   unsigned PushOneOpc = AFI->isThumbFunction() ?
1313     ARM::t2STR_PRE : ARM::STR_PRE_IMM;
1314   unsigned FltOpc = ARM::VSTMDDB_UPD;
1315   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
1316   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea1Register, 0,
1317                MachineInstr::FrameSetup);
1318   emitPushInst(MBB, MI, CSI, PushOpc, PushOneOpc, false, &isARMArea2Register, 0,
1319                MachineInstr::FrameSetup);
1320   emitPushInst(MBB, MI, CSI, FltOpc, 0, true, &isARMArea3Register,
1321                NumAlignedDPRCS2Regs, MachineInstr::FrameSetup);
1322
1323   // The code above does not insert spill code for the aligned DPRCS2 registers.
1324   // The stack realignment code will be inserted between the push instructions
1325   // and these spills.
1326   if (NumAlignedDPRCS2Regs)
1327     emitAlignedDPRCS2Spills(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
1328
1329   return true;
1330 }
1331
1332 bool ARMFrameLowering::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1333                                         MachineBasicBlock::iterator MI,
1334                                         const std::vector<CalleeSavedInfo> &CSI,
1335                                         const TargetRegisterInfo *TRI) const {
1336   if (CSI.empty())
1337     return false;
1338
1339   MachineFunction &MF = *MBB.getParent();
1340   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1341   bool isVarArg = AFI->getArgRegsSaveSize() > 0;
1342   unsigned NumAlignedDPRCS2Regs = AFI->getNumAlignedDPRCS2Regs();
1343
1344   // The emitPopInst calls below do not insert reloads for the aligned DPRCS2
1345   // registers. Do that here instead.
1346   if (NumAlignedDPRCS2Regs)
1347     emitAlignedDPRCS2Restores(MBB, MI, NumAlignedDPRCS2Regs, CSI, TRI);
1348
1349   unsigned PopOpc = AFI->isThumbFunction() ? ARM::t2LDMIA_UPD : ARM::LDMIA_UPD;
1350   unsigned LdrOpc = AFI->isThumbFunction() ? ARM::t2LDR_POST :ARM::LDR_POST_IMM;
1351   unsigned FltOpc = ARM::VLDMDIA_UPD;
1352   emitPopInst(MBB, MI, CSI, FltOpc, 0, isVarArg, true, &isARMArea3Register,
1353               NumAlignedDPRCS2Regs);
1354   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1355               &isARMArea2Register, 0);
1356   emitPopInst(MBB, MI, CSI, PopOpc, LdrOpc, isVarArg, false,
1357               &isARMArea1Register, 0);
1358
1359   return true;
1360 }
1361
1362 // FIXME: Make generic?
1363 static unsigned GetFunctionSizeInBytes(const MachineFunction &MF,
1364                                        const ARMBaseInstrInfo &TII) {
1365   unsigned FnSize = 0;
1366   for (auto &MBB : MF) {
1367     for (auto &MI : MBB)
1368       FnSize += TII.GetInstSizeInBytes(&MI);
1369   }
1370   return FnSize;
1371 }
1372
1373 /// estimateRSStackSizeLimit - Look at each instruction that references stack
1374 /// frames and return the stack size limit beyond which some of these
1375 /// instructions will require a scratch register during their expansion later.
1376 // FIXME: Move to TII?
1377 static unsigned estimateRSStackSizeLimit(MachineFunction &MF,
1378                                          const TargetFrameLowering *TFI) {
1379   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1380   unsigned Limit = (1 << 12) - 1;
1381   for (auto &MBB : MF) {
1382     for (auto &MI : MBB) {
1383       for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
1384         if (!MI.getOperand(i).isFI())
1385           continue;
1386
1387         // When using ADDri to get the address of a stack object, 255 is the
1388         // largest offset guaranteed to fit in the immediate offset.
1389         if (MI.getOpcode() == ARM::ADDri) {
1390           Limit = std::min(Limit, (1U << 8) - 1);
1391           break;
1392         }
1393
1394         // Otherwise check the addressing mode.
1395         switch (MI.getDesc().TSFlags & ARMII::AddrModeMask) {
1396         case ARMII::AddrMode3:
1397         case ARMII::AddrModeT2_i8:
1398           Limit = std::min(Limit, (1U << 8) - 1);
1399           break;
1400         case ARMII::AddrMode5:
1401         case ARMII::AddrModeT2_i8s4:
1402           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
1403           break;
1404         case ARMII::AddrModeT2_i12:
1405           // i12 supports only positive offset so these will be converted to
1406           // i8 opcodes. See llvm::rewriteT2FrameIndex.
1407           if (TFI->hasFP(MF) && AFI->hasStackFrame())
1408             Limit = std::min(Limit, (1U << 8) - 1);
1409           break;
1410         case ARMII::AddrMode4:
1411         case ARMII::AddrMode6:
1412           // Addressing modes 4 & 6 (load/store) instructions can't encode an
1413           // immediate offset for stack references.
1414           return 0;
1415         default:
1416           break;
1417         }
1418         break; // At most one FI per instruction
1419       }
1420     }
1421   }
1422
1423   return Limit;
1424 }
1425
1426 // In functions that realign the stack, it can be an advantage to spill the
1427 // callee-saved vector registers after realigning the stack. The vst1 and vld1
1428 // instructions take alignment hints that can improve performance.
1429 //
1430 static void
1431 checkNumAlignedDPRCS2Regs(MachineFunction &MF, BitVector &SavedRegs) {
1432   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(0);
1433   if (!SpillAlignedNEONRegs)
1434     return;
1435
1436   // Naked functions don't spill callee-saved registers.
1437   if (MF.getFunction()->hasFnAttribute(Attribute::Naked))
1438     return;
1439
1440   // We are planning to use NEON instructions vst1 / vld1.
1441   if (!static_cast<const ARMSubtarget &>(MF.getSubtarget()).hasNEON())
1442     return;
1443
1444   // Don't bother if the default stack alignment is sufficiently high.
1445   if (MF.getSubtarget().getFrameLowering()->getStackAlignment() >= 8)
1446     return;
1447
1448   // Aligned spills require stack realignment.
1449   if (!static_cast<const ARMBaseRegisterInfo *>(
1450            MF.getSubtarget().getRegisterInfo())->canRealignStack(MF))
1451     return;
1452
1453   // We always spill contiguous d-registers starting from d8. Count how many
1454   // needs spilling.  The register allocator will almost always use the
1455   // callee-saved registers in order, but it can happen that there are holes in
1456   // the range.  Registers above the hole will be spilled to the standard DPRCS
1457   // area.
1458   unsigned NumSpills = 0;
1459   for (; NumSpills < 8; ++NumSpills)
1460     if (!SavedRegs.test(ARM::D8 + NumSpills))
1461       break;
1462
1463   // Don't do this for just one d-register. It's not worth it.
1464   if (NumSpills < 2)
1465     return;
1466
1467   // Spill the first NumSpills D-registers after realigning the stack.
1468   MF.getInfo<ARMFunctionInfo>()->setNumAlignedDPRCS2Regs(NumSpills);
1469
1470   // A scratch register is required for the vst1 / vld1 instructions.
1471   SavedRegs.set(ARM::R4);
1472 }
1473
1474 void ARMFrameLowering::determineCalleeSaves(MachineFunction &MF,
1475                                             BitVector &SavedRegs,
1476                                             RegScavenger *RS) const {
1477   TargetFrameLowering::determineCalleeSaves(MF, SavedRegs, RS);
1478   // This tells PEI to spill the FP as if it is any other callee-save register
1479   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1480   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1481   // to combine multiple loads / stores.
1482   bool CanEliminateFrame = true;
1483   bool CS1Spilled = false;
1484   bool LRSpilled = false;
1485   unsigned NumGPRSpills = 0;
1486   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1487   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1488   const ARMBaseRegisterInfo *RegInfo = static_cast<const ARMBaseRegisterInfo *>(
1489       MF.getSubtarget().getRegisterInfo());
1490   const ARMBaseInstrInfo &TII =
1491       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1492   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1493   MachineFrameInfo *MFI = MF.getFrameInfo();
1494   MachineRegisterInfo &MRI = MF.getRegInfo();
1495   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1496
1497   // Spill R4 if Thumb2 function requires stack realignment - it will be used as
1498   // scratch register. Also spill R4 if Thumb2 function has varsized objects,
1499   // since it's not always possible to restore sp from fp in a single
1500   // instruction.
1501   // FIXME: It will be better just to find spare register here.
1502   if (AFI->isThumb2Function() &&
1503       (MFI->hasVarSizedObjects() || RegInfo->needsStackRealignment(MF)))
1504     SavedRegs.set(ARM::R4);
1505
1506   if (AFI->isThumb1OnlyFunction()) {
1507     // Spill LR if Thumb1 function uses variable length argument lists.
1508     if (AFI->getArgRegsSaveSize() > 0)
1509       SavedRegs.set(ARM::LR);
1510
1511     // Spill R4 if Thumb1 epilogue has to restore SP from FP. We don't know
1512     // for sure what the stack size will be, but for this, an estimate is good
1513     // enough. If there anything changes it, it'll be a spill, which implies
1514     // we've used all the registers and so R4 is already used, so not marking
1515     // it here will be OK.
1516     // FIXME: It will be better just to find spare register here.
1517     unsigned StackSize = MFI->estimateStackSize(MF);
1518     if (MFI->hasVarSizedObjects() || StackSize > 508)
1519       SavedRegs.set(ARM::R4);
1520   }
1521
1522   // See if we can spill vector registers to aligned stack.
1523   checkNumAlignedDPRCS2Regs(MF, SavedRegs);
1524
1525   // Spill the BasePtr if it's used.
1526   if (RegInfo->hasBasePointer(MF))
1527     SavedRegs.set(RegInfo->getBaseRegister());
1528
1529   // Don't spill FP if the frame can be eliminated. This is determined
1530   // by scanning the callee-save registers to see if any is modified.
1531   const MCPhysReg *CSRegs = RegInfo->getCalleeSavedRegs(&MF);
1532   for (unsigned i = 0; CSRegs[i]; ++i) {
1533     unsigned Reg = CSRegs[i];
1534     bool Spilled = false;
1535     if (SavedRegs.test(Reg)) {
1536       Spilled = true;
1537       CanEliminateFrame = false;
1538     }
1539
1540     if (!ARM::GPRRegClass.contains(Reg))
1541       continue;
1542
1543     if (Spilled) {
1544       NumGPRSpills++;
1545
1546       if (!STI.isTargetDarwin()) {
1547         if (Reg == ARM::LR)
1548           LRSpilled = true;
1549         CS1Spilled = true;
1550         continue;
1551       }
1552
1553       // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1554       switch (Reg) {
1555       case ARM::LR:
1556         LRSpilled = true;
1557         // Fallthrough
1558       case ARM::R0: case ARM::R1:
1559       case ARM::R2: case ARM::R3:
1560       case ARM::R4: case ARM::R5:
1561       case ARM::R6: case ARM::R7:
1562         CS1Spilled = true;
1563         break;
1564       default:
1565         break;
1566       }
1567     } else {
1568       if (!STI.isTargetDarwin()) {
1569         UnspilledCS1GPRs.push_back(Reg);
1570         continue;
1571       }
1572
1573       switch (Reg) {
1574       case ARM::R0: case ARM::R1:
1575       case ARM::R2: case ARM::R3:
1576       case ARM::R4: case ARM::R5:
1577       case ARM::R6: case ARM::R7:
1578       case ARM::LR:
1579         UnspilledCS1GPRs.push_back(Reg);
1580         break;
1581       default:
1582         UnspilledCS2GPRs.push_back(Reg);
1583         break;
1584       }
1585     }
1586   }
1587
1588   bool ForceLRSpill = false;
1589   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
1590     unsigned FnSize = GetFunctionSizeInBytes(MF, TII);
1591     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1592     // use of BL to implement far jump. If it turns out that it's not needed
1593     // then the branch fix up path will undo it.
1594     if (FnSize >= (1 << 11)) {
1595       CanEliminateFrame = false;
1596       ForceLRSpill = true;
1597     }
1598   }
1599
1600   // If any of the stack slot references may be out of range of an immediate
1601   // offset, make sure a register (or a spill slot) is available for the
1602   // register scavenger. Note that if we're indexing off the frame pointer, the
1603   // effective stack size is 4 bytes larger since the FP points to the stack
1604   // slot of the previous FP. Also, if we have variable sized objects in the
1605   // function, stack slot references will often be negative, and some of
1606   // our instructions are positive-offset only, so conservatively consider
1607   // that case to want a spill slot (or register) as well. Similarly, if
1608   // the function adjusts the stack pointer during execution and the
1609   // adjustments aren't already part of our stack size estimate, our offset
1610   // calculations may be off, so be conservative.
1611   // FIXME: We could add logic to be more precise about negative offsets
1612   //        and which instructions will need a scratch register for them. Is it
1613   //        worth the effort and added fragility?
1614   bool BigStack =
1615     (RS &&
1616      (MFI->estimateStackSize(MF) +
1617       ((hasFP(MF) && AFI->hasStackFrame()) ? 4:0) >=
1618       estimateRSStackSizeLimit(MF, this)))
1619     || MFI->hasVarSizedObjects()
1620     || (MFI->adjustsStack() && !canSimplifyCallFramePseudos(MF));
1621
1622   bool ExtraCSSpill = false;
1623   if (BigStack || !CanEliminateFrame || RegInfo->cannotEliminateFrame(MF)) {
1624     AFI->setHasStackFrame(true);
1625
1626     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1627     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1628     if (!LRSpilled && CS1Spilled) {
1629       SavedRegs.set(ARM::LR);
1630       NumGPRSpills++;
1631       SmallVectorImpl<unsigned>::iterator LRPos;
1632       LRPos = std::find(UnspilledCS1GPRs.begin(), UnspilledCS1GPRs.end(),
1633                         (unsigned)ARM::LR);
1634       if (LRPos != UnspilledCS1GPRs.end())
1635         UnspilledCS1GPRs.erase(LRPos);
1636
1637       ForceLRSpill = false;
1638       ExtraCSSpill = true;
1639     }
1640
1641     if (hasFP(MF)) {
1642       SavedRegs.set(FramePtr);
1643       auto FPPos = std::find(UnspilledCS1GPRs.begin(), UnspilledCS1GPRs.end(),
1644                              FramePtr);
1645       if (FPPos != UnspilledCS1GPRs.end())
1646         UnspilledCS1GPRs.erase(FPPos);
1647       NumGPRSpills++;
1648     }
1649
1650     // If stack and double are 8-byte aligned and we are spilling an odd number
1651     // of GPRs, spill one extra callee save GPR so we won't have to pad between
1652     // the integer and double callee save areas.
1653     unsigned TargetAlign = getStackAlignment();
1654     if (TargetAlign >= 8 && (NumGPRSpills & 1)) {
1655       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1656         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1657           unsigned Reg = UnspilledCS1GPRs[i];
1658           // Don't spill high register if the function is thumb
1659           if (!AFI->isThumbFunction() ||
1660               isARMLowRegister(Reg) || Reg == ARM::LR) {
1661             SavedRegs.set(Reg);
1662             if (!MRI.isReserved(Reg))
1663               ExtraCSSpill = true;
1664             break;
1665           }
1666         }
1667       } else if (!UnspilledCS2GPRs.empty() && !AFI->isThumb1OnlyFunction()) {
1668         unsigned Reg = UnspilledCS2GPRs.front();
1669         SavedRegs.set(Reg);
1670         if (!MRI.isReserved(Reg))
1671           ExtraCSSpill = true;
1672       }
1673     }
1674
1675     // Estimate if we might need to scavenge a register at some point in order
1676     // to materialize a stack offset. If so, either spill one additional
1677     // callee-saved register or reserve a special spill slot to facilitate
1678     // register scavenging. Thumb1 needs a spill slot for stack pointer
1679     // adjustments also, even when the frame itself is small.
1680     if (BigStack && !ExtraCSSpill) {
1681       // If any non-reserved CS register isn't spilled, just spill one or two
1682       // extra. That should take care of it!
1683       unsigned NumExtras = TargetAlign / 4;
1684       SmallVector<unsigned, 2> Extras;
1685       while (NumExtras && !UnspilledCS1GPRs.empty()) {
1686         unsigned Reg = UnspilledCS1GPRs.back();
1687         UnspilledCS1GPRs.pop_back();
1688         if (!MRI.isReserved(Reg) &&
1689             (!AFI->isThumb1OnlyFunction() || isARMLowRegister(Reg) ||
1690              Reg == ARM::LR)) {
1691           Extras.push_back(Reg);
1692           NumExtras--;
1693         }
1694       }
1695       // For non-Thumb1 functions, also check for hi-reg CS registers
1696       if (!AFI->isThumb1OnlyFunction()) {
1697         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1698           unsigned Reg = UnspilledCS2GPRs.back();
1699           UnspilledCS2GPRs.pop_back();
1700           if (!MRI.isReserved(Reg)) {
1701             Extras.push_back(Reg);
1702             NumExtras--;
1703           }
1704         }
1705       }
1706       if (Extras.size() && NumExtras == 0) {
1707         for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1708           SavedRegs.set(Extras[i]);
1709         }
1710       } else if (!AFI->isThumb1OnlyFunction()) {
1711         // note: Thumb1 functions spill to R12, not the stack.  Reserve a slot
1712         // closest to SP or frame pointer.
1713         const TargetRegisterClass *RC = &ARM::GPRRegClass;
1714         RS->addScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1715                                                            RC->getAlignment(),
1716                                                            false));
1717       }
1718     }
1719   }
1720
1721   if (ForceLRSpill) {
1722     SavedRegs.set(ARM::LR);
1723     AFI->setLRIsSpilledForFarJump(true);
1724   }
1725 }
1726
1727
1728 void ARMFrameLowering::
1729 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1730                               MachineBasicBlock::iterator I) const {
1731   const ARMBaseInstrInfo &TII =
1732       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1733   if (!hasReservedCallFrame(MF)) {
1734     // If we have alloca, convert as follows:
1735     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1736     // ADJCALLSTACKUP   -> add, sp, sp, amount
1737     MachineInstr *Old = I;
1738     DebugLoc dl = Old->getDebugLoc();
1739     unsigned Amount = Old->getOperand(0).getImm();
1740     if (Amount != 0) {
1741       // We need to keep the stack aligned properly.  To do this, we round the
1742       // amount of space needed for the outgoing arguments up to the next
1743       // alignment boundary.
1744       unsigned Align = getStackAlignment();
1745       Amount = (Amount+Align-1)/Align*Align;
1746
1747       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1748       assert(!AFI->isThumb1OnlyFunction() &&
1749              "This eliminateCallFramePseudoInstr does not support Thumb1!");
1750       bool isARM = !AFI->isThumbFunction();
1751
1752       // Replace the pseudo instruction with a new instruction...
1753       unsigned Opc = Old->getOpcode();
1754       int PIdx = Old->findFirstPredOperandIdx();
1755       ARMCC::CondCodes Pred = (PIdx == -1)
1756         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(PIdx).getImm();
1757       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1758         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1759         unsigned PredReg = Old->getOperand(2).getReg();
1760         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, MachineInstr::NoFlags,
1761                      Pred, PredReg);
1762       } else {
1763         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1764         unsigned PredReg = Old->getOperand(3).getReg();
1765         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1766         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, MachineInstr::NoFlags,
1767                      Pred, PredReg);
1768       }
1769     }
1770   }
1771   MBB.erase(I);
1772 }
1773
1774 /// Get the minimum constant for ARM that is greater than or equal to the
1775 /// argument. In ARM, constants can have any value that can be produced by
1776 /// rotating an 8-bit value to the right by an even number of bits within a
1777 /// 32-bit word.
1778 static uint32_t alignToARMConstant(uint32_t Value) {
1779   unsigned Shifted = 0;
1780
1781   if (Value == 0)
1782       return 0;
1783
1784   while (!(Value & 0xC0000000)) {
1785       Value = Value << 2;
1786       Shifted += 2;
1787   }
1788
1789   bool Carry = (Value & 0x00FFFFFF);
1790   Value = ((Value & 0xFF000000) >> 24) + Carry;
1791
1792   if (Value & 0x0000100)
1793       Value = Value & 0x000001FC;
1794
1795   if (Shifted > 24)
1796       Value = Value >> (Shifted - 24);
1797   else
1798       Value = Value << (24 - Shifted);
1799
1800   return Value;
1801 }
1802
1803 // The stack limit in the TCB is set to this many bytes above the actual
1804 // stack limit.
1805 static const uint64_t kSplitStackAvailable = 256;
1806
1807 // Adjust the function prologue to enable split stacks. This currently only
1808 // supports android and linux.
1809 //
1810 // The ABI of the segmented stack prologue is a little arbitrarily chosen, but
1811 // must be well defined in order to allow for consistent implementations of the
1812 // __morestack helper function. The ABI is also not a normal ABI in that it
1813 // doesn't follow the normal calling conventions because this allows the
1814 // prologue of each function to be optimized further.
1815 //
1816 // Currently, the ABI looks like (when calling __morestack)
1817 //
1818 //  * r4 holds the minimum stack size requested for this function call
1819 //  * r5 holds the stack size of the arguments to the function
1820 //  * the beginning of the function is 3 instructions after the call to
1821 //    __morestack
1822 //
1823 // Implementations of __morestack should use r4 to allocate a new stack, r5 to
1824 // place the arguments on to the new stack, and the 3-instruction knowledge to
1825 // jump directly to the body of the function when working on the new stack.
1826 //
1827 // An old (and possibly no longer compatible) implementation of __morestack for
1828 // ARM can be found at [1].
1829 //
1830 // [1] - https://github.com/mozilla/rust/blob/86efd9/src/rt/arch/arm/morestack.S
1831 void ARMFrameLowering::adjustForSegmentedStacks(
1832     MachineFunction &MF, MachineBasicBlock &PrologueMBB) const {
1833   unsigned Opcode;
1834   unsigned CFIIndex;
1835   const ARMSubtarget *ST = &MF.getSubtarget<ARMSubtarget>();
1836   bool Thumb = ST->isThumb();
1837
1838   // Sadly, this currently doesn't support varargs, platforms other than
1839   // android/linux. Note that thumb1/thumb2 are support for android/linux.
1840   if (MF.getFunction()->isVarArg())
1841     report_fatal_error("Segmented stacks do not support vararg functions.");
1842   if (!ST->isTargetAndroid() && !ST->isTargetLinux())
1843     report_fatal_error("Segmented stacks not supported on this platform.");
1844
1845   assert(&PrologueMBB == &MF.front() && "Shrink-wrapping not yet implemented");
1846   MachineFrameInfo *MFI = MF.getFrameInfo();
1847   MachineModuleInfo &MMI = MF.getMMI();
1848   MCContext &Context = MMI.getContext();
1849   const MCRegisterInfo *MRI = Context.getRegisterInfo();
1850   const ARMBaseInstrInfo &TII =
1851       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
1852   ARMFunctionInfo *ARMFI = MF.getInfo<ARMFunctionInfo>();
1853   DebugLoc DL;
1854
1855   uint64_t StackSize = MFI->getStackSize();
1856
1857   // Do not generate a prologue for functions with a stack of size zero
1858   if (StackSize == 0)
1859     return;
1860
1861   // Use R4 and R5 as scratch registers.
1862   // We save R4 and R5 before use and restore them before leaving the function.
1863   unsigned ScratchReg0 = ARM::R4;
1864   unsigned ScratchReg1 = ARM::R5;
1865   uint64_t AlignedStackSize;
1866
1867   MachineBasicBlock *PrevStackMBB = MF.CreateMachineBasicBlock();
1868   MachineBasicBlock *PostStackMBB = MF.CreateMachineBasicBlock();
1869   MachineBasicBlock *AllocMBB = MF.CreateMachineBasicBlock();
1870   MachineBasicBlock *GetMBB = MF.CreateMachineBasicBlock();
1871   MachineBasicBlock *McrMBB = MF.CreateMachineBasicBlock();
1872
1873   // Grab everything that reaches PrologueMBB to update there liveness as well.
1874   SmallPtrSet<MachineBasicBlock *, 8> BeforePrologueRegion;
1875   SmallVector<MachineBasicBlock *, 2> WalkList;
1876   WalkList.push_back(&PrologueMBB);
1877
1878   do {
1879     MachineBasicBlock *CurMBB = WalkList.pop_back_val();
1880     for (MachineBasicBlock *PredBB : CurMBB->predecessors()) {
1881       if (BeforePrologueRegion.insert(PredBB).second)
1882         WalkList.push_back(PredBB);
1883     }
1884   } while (!WalkList.empty());
1885
1886   // The order in that list is important.
1887   // The blocks will all be inserted before PrologueMBB using that order.
1888   // Therefore the block that should appear first in the CFG should appear
1889   // first in the list.
1890   MachineBasicBlock *AddedBlocks[] = {PrevStackMBB, McrMBB, GetMBB, AllocMBB,
1891                                       PostStackMBB};
1892   const int NbAddedBlocks = sizeof(AddedBlocks) / sizeof(AddedBlocks[0]);
1893
1894   for (int Idx = 0; Idx < NbAddedBlocks; ++Idx)
1895     BeforePrologueRegion.insert(AddedBlocks[Idx]);
1896
1897   for (MachineBasicBlock::livein_iterator i = PrologueMBB.livein_begin(),
1898                                           e = PrologueMBB.livein_end();
1899        i != e; ++i) {
1900     for (MachineBasicBlock *PredBB : BeforePrologueRegion)
1901       PredBB->addLiveIn(*i);
1902   }
1903
1904   // Remove the newly added blocks from the list, since we know
1905   // we do not have to do the following updates for them.
1906   for (int Idx = 0; Idx < NbAddedBlocks; ++Idx) {
1907     BeforePrologueRegion.erase(AddedBlocks[Idx]);
1908     MF.insert(&PrologueMBB, AddedBlocks[Idx]);
1909   }
1910
1911   for (MachineBasicBlock *MBB : BeforePrologueRegion) {
1912     // Make sure the LiveIns are still sorted and unique.
1913     MBB->sortUniqueLiveIns();
1914     // Replace the edges to PrologueMBB by edges to the sequences
1915     // we are about to add.
1916     MBB->ReplaceUsesOfBlockWith(&PrologueMBB, AddedBlocks[0]);
1917   }
1918
1919   // The required stack size that is aligned to ARM constant criterion.
1920   AlignedStackSize = alignToARMConstant(StackSize);
1921
1922   // When the frame size is less than 256 we just compare the stack
1923   // boundary directly to the value of the stack pointer, per gcc.
1924   bool CompareStackPointer = AlignedStackSize < kSplitStackAvailable;
1925
1926   // We will use two of the callee save registers as scratch registers so we
1927   // need to save those registers onto the stack.
1928   // We will use SR0 to hold stack limit and SR1 to hold the stack size
1929   // requested and arguments for __morestack().
1930   // SR0: Scratch Register #0
1931   // SR1: Scratch Register #1
1932   // push {SR0, SR1}
1933   if (Thumb) {
1934     AddDefaultPred(BuildMI(PrevStackMBB, DL, TII.get(ARM::tPUSH)))
1935         .addReg(ScratchReg0).addReg(ScratchReg1);
1936   } else {
1937     AddDefaultPred(BuildMI(PrevStackMBB, DL, TII.get(ARM::STMDB_UPD))
1938                    .addReg(ARM::SP, RegState::Define).addReg(ARM::SP))
1939         .addReg(ScratchReg0).addReg(ScratchReg1);
1940   }
1941
1942   // Emit the relevant DWARF information about the change in stack pointer as
1943   // well as where to find both r4 and r5 (the callee-save registers)
1944   CFIIndex =
1945       MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, -8));
1946   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1947       .addCFIIndex(CFIIndex);
1948   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
1949       nullptr, MRI->getDwarfRegNum(ScratchReg1, true), -4));
1950   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1951       .addCFIIndex(CFIIndex);
1952   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
1953       nullptr, MRI->getDwarfRegNum(ScratchReg0, true), -8));
1954   BuildMI(PrevStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
1955       .addCFIIndex(CFIIndex);
1956
1957   // mov SR1, sp
1958   if (Thumb) {
1959     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::tMOVr), ScratchReg1)
1960                       .addReg(ARM::SP));
1961   } else if (CompareStackPointer) {
1962     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::MOVr), ScratchReg1)
1963                       .addReg(ARM::SP)).addReg(0);
1964   }
1965
1966   // sub SR1, sp, #StackSize
1967   if (!CompareStackPointer && Thumb) {
1968     AddDefaultPred(
1969         AddDefaultCC(BuildMI(McrMBB, DL, TII.get(ARM::tSUBi8), ScratchReg1))
1970             .addReg(ScratchReg1).addImm(AlignedStackSize));
1971   } else if (!CompareStackPointer) {
1972     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::SUBri), ScratchReg1)
1973                       .addReg(ARM::SP).addImm(AlignedStackSize)).addReg(0);
1974   }
1975
1976   if (Thumb && ST->isThumb1Only()) {
1977     unsigned PCLabelId = ARMFI->createPICLabelUId();
1978     ARMConstantPoolValue *NewCPV = ARMConstantPoolSymbol::Create(
1979         MF.getFunction()->getContext(), "__STACK_LIMIT", PCLabelId, 0);
1980     MachineConstantPool *MCP = MF.getConstantPool();
1981     unsigned CPI = MCP->getConstantPoolIndex(NewCPV, MF.getAlignment());
1982
1983     // ldr SR0, [pc, offset(STACK_LIMIT)]
1984     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::tLDRpci), ScratchReg0)
1985                       .addConstantPoolIndex(CPI));
1986
1987     // ldr SR0, [SR0]
1988     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::tLDRi), ScratchReg0)
1989                       .addReg(ScratchReg0).addImm(0));
1990   } else {
1991     // Get TLS base address from the coprocessor
1992     // mrc p15, #0, SR0, c13, c0, #3
1993     AddDefaultPred(BuildMI(McrMBB, DL, TII.get(ARM::MRC), ScratchReg0)
1994                      .addImm(15)
1995                      .addImm(0)
1996                      .addImm(13)
1997                      .addImm(0)
1998                      .addImm(3));
1999
2000     // Use the last tls slot on android and a private field of the TCP on linux.
2001     assert(ST->isTargetAndroid() || ST->isTargetLinux());
2002     unsigned TlsOffset = ST->isTargetAndroid() ? 63 : 1;
2003
2004     // Get the stack limit from the right offset
2005     // ldr SR0, [sr0, #4 * TlsOffset]
2006     AddDefaultPred(BuildMI(GetMBB, DL, TII.get(ARM::LDRi12), ScratchReg0)
2007                       .addReg(ScratchReg0).addImm(4 * TlsOffset));
2008   }
2009
2010   // Compare stack limit with stack size requested.
2011   // cmp SR0, SR1
2012   Opcode = Thumb ? ARM::tCMPr : ARM::CMPrr;
2013   AddDefaultPred(BuildMI(GetMBB, DL, TII.get(Opcode))
2014                     .addReg(ScratchReg0)
2015                     .addReg(ScratchReg1));
2016
2017   // This jump is taken if StackLimit < SP - stack required.
2018   Opcode = Thumb ? ARM::tBcc : ARM::Bcc;
2019   BuildMI(GetMBB, DL, TII.get(Opcode)).addMBB(PostStackMBB)
2020        .addImm(ARMCC::LO)
2021        .addReg(ARM::CPSR);
2022
2023
2024   // Calling __morestack(StackSize, Size of stack arguments).
2025   // __morestack knows that the stack size requested is in SR0(r4)
2026   // and amount size of stack arguments is in SR1(r5).
2027
2028   // Pass first argument for the __morestack by Scratch Register #0.
2029   //   The amount size of stack required
2030   if (Thumb) {
2031     AddDefaultPred(AddDefaultCC(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVi8),
2032                                         ScratchReg0)).addImm(AlignedStackSize));
2033   } else {
2034     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::MOVi), ScratchReg0)
2035                       .addImm(AlignedStackSize)).addReg(0);
2036   }
2037   // Pass second argument for the __morestack by Scratch Register #1.
2038   //   The amount size of stack consumed to save function arguments.
2039   if (Thumb) {
2040     AddDefaultPred(
2041         AddDefaultCC(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVi8), ScratchReg1))
2042             .addImm(alignToARMConstant(ARMFI->getArgumentStackSize())));
2043   } else {
2044     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::MOVi), ScratchReg1)
2045                    .addImm(alignToARMConstant(ARMFI->getArgumentStackSize())))
2046                    .addReg(0);
2047   }
2048
2049   // push {lr} - Save return address of this function.
2050   if (Thumb) {
2051     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPUSH)))
2052         .addReg(ARM::LR);
2053   } else {
2054     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::STMDB_UPD))
2055                    .addReg(ARM::SP, RegState::Define)
2056                    .addReg(ARM::SP))
2057         .addReg(ARM::LR);
2058   }
2059
2060   // Emit the DWARF info about the change in stack as well as where to find the
2061   // previous link register
2062   CFIIndex =
2063       MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, -12));
2064   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2065       .addCFIIndex(CFIIndex);
2066   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
2067         nullptr, MRI->getDwarfRegNum(ARM::LR, true), -12));
2068   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2069       .addCFIIndex(CFIIndex);
2070
2071   // Call __morestack().
2072   if (Thumb) {
2073     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tBL)))
2074         .addExternalSymbol("__morestack");
2075   } else {
2076     BuildMI(AllocMBB, DL, TII.get(ARM::BL))
2077         .addExternalSymbol("__morestack");
2078   }
2079
2080   // pop {lr} - Restore return address of this original function.
2081   if (Thumb) {
2082     if (ST->isThumb1Only()) {
2083       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPOP)))
2084                      .addReg(ScratchReg0);
2085       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tMOVr), ARM::LR)
2086                      .addReg(ScratchReg0));
2087     } else {
2088       AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::t2LDR_POST))
2089                      .addReg(ARM::LR, RegState::Define)
2090                      .addReg(ARM::SP, RegState::Define)
2091                      .addReg(ARM::SP)
2092                      .addImm(4));
2093     }
2094   } else {
2095     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::LDMIA_UPD))
2096                    .addReg(ARM::SP, RegState::Define)
2097                    .addReg(ARM::SP))
2098       .addReg(ARM::LR);
2099   }
2100
2101   // Restore SR0 and SR1 in case of __morestack() was called.
2102   // __morestack() will skip PostStackMBB block so we need to restore
2103   // scratch registers from here.
2104   // pop {SR0, SR1}
2105   if (Thumb) {
2106     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::tPOP)))
2107       .addReg(ScratchReg0)
2108       .addReg(ScratchReg1);
2109   } else {
2110     AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(ARM::LDMIA_UPD))
2111                    .addReg(ARM::SP, RegState::Define)
2112                    .addReg(ARM::SP))
2113       .addReg(ScratchReg0)
2114       .addReg(ScratchReg1);
2115   }
2116
2117   // Update the CFA offset now that we've popped
2118   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, 0));
2119   BuildMI(AllocMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2120       .addCFIIndex(CFIIndex);
2121
2122   // bx lr - Return from this function.
2123   Opcode = Thumb ? ARM::tBX_RET : ARM::BX_RET;
2124   AddDefaultPred(BuildMI(AllocMBB, DL, TII.get(Opcode)));
2125
2126   // Restore SR0 and SR1 in case of __morestack() was not called.
2127   // pop {SR0, SR1}
2128   if (Thumb) {
2129     AddDefaultPred(BuildMI(PostStackMBB, DL, TII.get(ARM::tPOP)))
2130       .addReg(ScratchReg0)
2131       .addReg(ScratchReg1);
2132   } else {
2133     AddDefaultPred(BuildMI(PostStackMBB, DL, TII.get(ARM::LDMIA_UPD))
2134                    .addReg(ARM::SP, RegState::Define)
2135                    .addReg(ARM::SP))
2136       .addReg(ScratchReg0)
2137       .addReg(ScratchReg1);
2138   }
2139
2140   // Update the CFA offset now that we've popped
2141   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createDefCfaOffset(nullptr, 0));
2142   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2143       .addCFIIndex(CFIIndex);
2144
2145   // Tell debuggers that r4 and r5 are now the same as they were in the
2146   // previous function, that they're the "Same Value".
2147   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createSameValue(
2148       nullptr, MRI->getDwarfRegNum(ScratchReg0, true)));
2149   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2150       .addCFIIndex(CFIIndex);
2151   CFIIndex = MMI.addFrameInst(MCCFIInstruction::createSameValue(
2152       nullptr, MRI->getDwarfRegNum(ScratchReg1, true)));
2153   BuildMI(PostStackMBB, DL, TII.get(TargetOpcode::CFI_INSTRUCTION))
2154       .addCFIIndex(CFIIndex);
2155
2156   // Organizing MBB lists
2157   PostStackMBB->addSuccessor(&PrologueMBB);
2158
2159   AllocMBB->addSuccessor(PostStackMBB);
2160
2161   GetMBB->addSuccessor(PostStackMBB);
2162   GetMBB->addSuccessor(AllocMBB);
2163
2164   McrMBB->addSuccessor(GetMBB);
2165
2166   PrevStackMBB->addSuccessor(McrMBB);
2167
2168 #ifdef XDEBUG
2169   MF.verify();
2170 #endif
2171 }