lib/Target/ARM/ARMBaseInstrInfo.h

   1 //===- ARMBaseInstrInfo.h - ARM Base Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEINSTRUCTIONINFO_H
  15 #define ARMBASEINSTRUCTIONINFO_H
  16
  17 #include "ARM.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Target/TargetInstrInfo.h"
  21
  22 namespace llvm {
  23
  24 /// ARMII - This namespace holds all of the target specific flags that
  25 /// instruction info tracks.
  26 ///
  27 namespace ARMII {
  28   enum {
  29     //===------------------------------------------------------------------===//
  30     // Instruction Flags.
  31
  32     //===------------------------------------------------------------------===//
  33     // This four-bit field describes the addressing mode used.
  34
  35     AddrModeMask  = 0xf,
  36     AddrModeNone    = 0,
  37     AddrMode1       = 1,
  38     AddrMode2       = 2,
  39     AddrMode3       = 3,
  40     AddrMode4       = 4,
  41     AddrMode5       = 5,
  42     AddrMode6       = 6,
  43     AddrModeT1_1    = 7,
  44     AddrModeT1_2    = 8,
  45     AddrModeT1_4    = 9,
  46     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  47     AddrModeT2_i12  = 11,
  48     AddrModeT2_i8   = 12,
  49     AddrModeT2_so   = 13,
  50     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  51     AddrModeT2_i8s4 = 15, // i8 * 4
  52
  53     // Size* - Flags to keep track of the size of an instruction.
  54     SizeShift     = 4,
  55     SizeMask      = 7 << SizeShift,
  56     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  57     Size8Bytes    = 2,
  58     Size4Bytes    = 3,
  59     Size2Bytes    = 4,
  60
  61     // IndexMode - Unindex, pre-indexed, or post-indexed are valid for load
  62     // and store ops only.  Generic "updating" flag is used for ld/st multiple.
  63     IndexModeShift = 7,
  64     IndexModeMask  = 3 << IndexModeShift,
  65     IndexModePre   = 1,
  66     IndexModePost  = 2,
  67     IndexModeUpd   = 3,
  68
  69     //===------------------------------------------------------------------===//
  70     // Instruction encoding formats.
  71     //
  72     FormShift     = 9,
  73     FormMask      = 0x3f << FormShift,
  74
  75     // Pseudo instructions
  76     Pseudo        = 0  << FormShift,
  77
  78     // Multiply instructions
  79     MulFrm        = 1  << FormShift,
  80
  81     // Branch instructions
  82     BrFrm         = 2  << FormShift,
  83     BrMiscFrm     = 3  << FormShift,
  84
  85     // Data Processing instructions
  86     DPFrm         = 4  << FormShift,
  87     DPSoRegFrm    = 5  << FormShift,
  88
  89     // Load and Store
  90     LdFrm         = 6  << FormShift,
  91     StFrm         = 7  << FormShift,
  92     LdMiscFrm     = 8  << FormShift,
  93     StMiscFrm     = 9  << FormShift,
  94     LdStMulFrm    = 10 << FormShift,
  95
  96     LdStExFrm     = 11 << FormShift,
  97
  98     // Miscellaneous arithmetic instructions
  99     ArithMiscFrm  = 12 << FormShift,
 100
 101     // Extend instructions
 102     ExtFrm        = 13 << FormShift,
 103
 104     // VFP formats
 105     VFPUnaryFrm   = 14 << FormShift,
 106     VFPBinaryFrm  = 15 << FormShift,
 107     VFPConv1Frm   = 16 << FormShift,
 108     VFPConv2Frm   = 17 << FormShift,
 109     VFPConv3Frm   = 18 << FormShift,
 110     VFPConv4Frm   = 19 << FormShift,
 111     VFPConv5Frm   = 20 << FormShift,
 112     VFPLdStFrm    = 21 << FormShift,
 113     VFPLdStMulFrm = 22 << FormShift,
 114     VFPMiscFrm    = 23 << FormShift,
 115
 116     // Thumb format
 117     ThumbFrm      = 24 << FormShift,
 118
 119     // NEON format
 120     NEONFrm       = 25 << FormShift,
 121     NEONGetLnFrm  = 26 << FormShift,
 122     NEONSetLnFrm  = 27 << FormShift,
 123     NEONDupFrm    = 28 << FormShift,
 124
 125     //===------------------------------------------------------------------===//
 126     // Misc flags.
 127
 128     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
 129     // it doesn't have a Rn operand.
 130     UnaryDP       = 1 << 15,
 131
 132     // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
 133     // a 16-bit Thumb instruction if certain conditions are met.
 134     Xform16Bit    = 1 << 16,
 135
 136     //===------------------------------------------------------------------===//
 137     // Code domain.
 138     DomainShift   = 17,
 139     DomainMask    = 3 << DomainShift,
 140     DomainGeneral = 0 << DomainShift,
 141     DomainVFP     = 1 << DomainShift,
 142     DomainNEON    = 2 << DomainShift,
 143
 144     //===------------------------------------------------------------------===//
 145     // Field shifts - such shifts are used to set field while generating
 146     // machine instructions.
 147     M_BitShift     = 5,
 148     ShiftImmShift  = 5,
 149     ShiftShift     = 7,
 150     N_BitShift     = 7,
 151     ImmHiShift     = 8,
 152     SoRotImmShift  = 8,
 153     RegRsShift     = 8,
 154     ExtRotImmShift = 10,
 155     RegRdLoShift   = 12,
 156     RegRdShift     = 12,
 157     RegRdHiShift   = 16,
 158     RegRnShift     = 16,
 159     S_BitShift     = 20,
 160     W_BitShift     = 21,
 161     AM3_I_BitShift = 22,
 162     D_BitShift     = 22,
 163     U_BitShift     = 23,
 164     P_BitShift     = 24,
 165     I_BitShift     = 25,
 166     CondShift      = 28
 167   };
 168
 169   /// Target Operand Flag enum.
 170   enum TOF {
 171     //===------------------------------------------------------------------===//
 172     // ARM Specific MachineOperand flags.
 173
 174     MO_NO_FLAG,
 175
 176     /// MO_LO16 - On a symbol operand, this represents a relocation containing
 177     /// lower 16 bit of the address. Used only via movw instruction.
 178     MO_LO16,
 179
 180     /// MO_HI16 - On a symbol operand, this represents a relocation containing
 181     /// higher 16 bit of the address. Used only via movt instruction.
 182     MO_HI16
 183   };
 184 }
 185
 186 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 187   const ARMSubtarget& Subtarget;
 188 protected:
 189   // Can be only subclassed.
 190   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
 191 public:
 192   // Return the non-pre/post incrementing version of 'Opc'. Return 0
 193   // if there is not such an opcode.
 194   virtual unsigned getUnindexedOpcode(unsigned Opc) const =0;
 195
 196   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 197                                               MachineBasicBlock::iterator &MBBI,
 198                                               LiveVariables *LV) const;
 199
 200   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 201   const ARMSubtarget &getSubtarget() const { return Subtarget; }
 202
 203   bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 204                                  MachineBasicBlock::iterator MI,
 205                                  const std::vector<CalleeSavedInfo> &CSI,
 206                                  const TargetRegisterInfo *TRI) const;
 207
 208   // Branch analysis.
 209   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 210                              MachineBasicBlock *&FBB,
 211                              SmallVectorImpl<MachineOperand> &Cond,
 212                              bool AllowModify) const;
 213   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 214   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 215                                 MachineBasicBlock *FBB,
 216                             const SmallVectorImpl<MachineOperand> &Cond) const;
 217
 218   virtual
 219   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 220
 221   // Predication support.
 222   bool isPredicated(const MachineInstr *MI) const {
 223     int PIdx = MI->findFirstPredOperandIdx();
 224     return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 225   }
 226
 227   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 228     int PIdx = MI->findFirstPredOperandIdx();
 229     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 230                       : ARMCC::AL;
 231   }
 232
 233   virtual
 234   bool PredicateInstruction(MachineInstr *MI,
 235                             const SmallVectorImpl<MachineOperand> &Pred) const;
 236
 237   virtual
 238   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 239                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 240
 241   virtual bool DefinesPredicate(MachineInstr *MI,
 242                                 std::vector<MachineOperand> &Pred) const;
 243
 244   virtual bool isPredicable(MachineInstr *MI) const;
 245
 246   /// GetInstSize - Returns the size of the specified MachineInstr.
 247   ///
 248   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 249
 250   /// Return true if the instruction is a register to register move and return
 251   /// the source and dest operands and their sub-register indices by reference.
 252   virtual bool isMoveInstr(const MachineInstr &MI,
 253                            unsigned &SrcReg, unsigned &DstReg,
 254                            unsigned &SrcSubIdx, unsigned &DstSubIdx) const;
 255
 256   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 257                                        int &FrameIndex) const;
 258   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 259                                       int &FrameIndex) const;
 260
 261   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 262                             MachineBasicBlock::iterator I,
 263                             unsigned DestReg, unsigned SrcReg,
 264                             const TargetRegisterClass *DestRC,
 265                             const TargetRegisterClass *SrcRC,
 266                             DebugLoc DL) const;
 267
 268   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 269                                    MachineBasicBlock::iterator MBBI,
 270                                    unsigned SrcReg, bool isKill, int FrameIndex,
 271                                    const TargetRegisterClass *RC,
 272                                    const TargetRegisterInfo *TRI) const;
 273
 274   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 275                                     MachineBasicBlock::iterator MBBI,
 276                                     unsigned DestReg, int FrameIndex,
 277                                     const TargetRegisterClass *RC,
 278                                     const TargetRegisterInfo *TRI) const;
 279
 280   virtual MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 281                                                  int FrameIx,
 282                                                  uint64_t Offset,
 283                                                  const MDNode *MDPtr,
 284                                                  DebugLoc DL) const;
 285
 286   virtual bool canFoldMemoryOperand(const MachineInstr *MI,
 287                                     const SmallVectorImpl<unsigned> &Ops) const;
 288
 289   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 290                                               MachineInstr* MI,
 291                                            const SmallVectorImpl<unsigned> &Ops,
 292                                               int FrameIndex) const;
 293
 294   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 295                                               MachineInstr* MI,
 296                                            const SmallVectorImpl<unsigned> &Ops,
 297                                               MachineInstr* LoadMI) const;
 298
 299   virtual void reMaterialize(MachineBasicBlock &MBB,
 300                              MachineBasicBlock::iterator MI,
 301                              unsigned DestReg, unsigned SubIdx,
 302                              const MachineInstr *Orig,
 303                              const TargetRegisterInfo *TRI) const;
 304
 305   MachineInstr *duplicate(MachineInstr *Orig, MachineFunction &MF) const;
 306
 307   virtual bool produceSameValue(const MachineInstr *MI0,
 308                                 const MachineInstr *MI1) const;
 309 };
 310
 311 static inline
 312 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 313   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 314 }
 315
 316 static inline
 317 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 318   return MIB.addReg(0);
 319 }
 320
 321 static inline
 322 const MachineInstrBuilder &AddDefaultT1CC(const MachineInstrBuilder &MIB,
 323                                           bool isDead = false) {
 324   return MIB.addReg(ARM::CPSR, getDefRegState(true) | getDeadRegState(isDead));
 325 }
 326
 327 static inline
 328 const MachineInstrBuilder &AddNoT1CC(const MachineInstrBuilder &MIB) {
 329   return MIB.addReg(0);
 330 }
 331
 332 static inline
 333 bool isUncondBranchOpcode(int Opc) {
 334   return Opc == ARM::B || Opc == ARM::tB || Opc == ARM::t2B;
 335 }
 336
 337 static inline
 338 bool isCondBranchOpcode(int Opc) {
 339   return Opc == ARM::Bcc || Opc == ARM::tBcc || Opc == ARM::t2Bcc;
 340 }
 341
 342 static inline
 343 bool isJumpTableBranchOpcode(int Opc) {
 344   return Opc == ARM::BR_JTr || Opc == ARM::BR_JTm || Opc == ARM::BR_JTadd ||
 345     Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT;
 346 }
 347
 348 static inline
 349 bool isIndirectBranchOpcode(int Opc) {
 350   return Opc == ARM::BRIND || Opc == ARM::MOVPCRX || Opc == ARM::tBRIND;
 351 }
 352
 353 /// getInstrPredicate - If instruction is predicated, returns its predicate
 354 /// condition, otherwise returns AL. It also returns the condition code
 355 /// register by reference.
 356 ARMCC::CondCodes getInstrPredicate(const MachineInstr *MI, unsigned &PredReg);
 357
 358 int getMatchingCondBranchOpcode(int Opc);
 359
 360 /// emitARMRegPlusImmediate / emitT2RegPlusImmediate - Emits a series of
 361 /// instructions to materializea destreg = basereg + immediate in ARM / Thumb2
 362 /// code.
 363 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 364                              MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 365                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 366                              ARMCC::CondCodes Pred, unsigned PredReg,
 367                              const ARMBaseInstrInfo &TII);
 368
 369 void emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 370                             MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 371                             unsigned DestReg, unsigned BaseReg, int NumBytes,
 372                             ARMCC::CondCodes Pred, unsigned PredReg,
 373                             const ARMBaseInstrInfo &TII);
 374
 375
 376 /// rewriteARMFrameIndex / rewriteT2FrameIndex -
 377 /// Rewrite MI to access 'Offset' bytes from the FP. Return false if the
 378 /// offset could not be handled directly in MI, and return the left-over
 379 /// portion by reference.
 380 bool rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 381                           unsigned FrameReg, int &Offset,
 382                           const ARMBaseInstrInfo &TII);
 383
 384 bool rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 385                          unsigned FrameReg, int &Offset,
 386                          const ARMBaseInstrInfo &TII);
 387
 388 } // End llvm namespace
 389
 390 #endif