lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARMAsmPrinter.h"
  17 #include "ARM.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "InstPrinter/ARMInstPrinter.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMMCExpr.h"
  26 #include "llvm/ADT/SetVector.h"
  27 #include "llvm/ADT/SmallString.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/DebugInfo.h"
  30 #include "llvm/Module.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/Assembly/Writer.h"
  33 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  34 #include "llvm/CodeGen/MachineFunctionPass.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include "llvm/MC/MCAssembler.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/TargetRegistry.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 #include <cctype>
  53 using namespace llvm;
  54
  55 namespace {
  56
  57   // Per section and per symbol attributes are not supported.
  58   // To implement them we would need the ability to delay this emission
  59   // until the assembly file is fully parsed/generated as only then do we
  60   // know the symbol and section numbers.
  61   class AttributeEmitter {
  62   public:
  63     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  64     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  65     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  66     virtual void Finish() = 0;
  67     virtual ~AttributeEmitter() {}
  68   };
  69
  70   class AsmAttributeEmitter : public AttributeEmitter {
  71     MCStreamer &Streamer;
  72
  73   public:
  74     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  75     void MaybeSwitchVendor(StringRef Vendor) { }
  76
  77     void EmitAttribute(unsigned Attribute, unsigned Value) {
  78       Streamer.EmitRawText("\t.eabi_attribute " +
  79                            Twine(Attribute) + ", " + Twine(Value));
  80     }
  81
  82     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  83       switch (Attribute) {
  84       default: llvm_unreachable("Unsupported Text attribute in ASM Mode");
  85       case ARMBuildAttrs::CPU_name:
  86         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  87         break;
  88       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  89       case ARMBuildAttrs::Advanced_SIMD_arch:
  90       case ARMBuildAttrs::VFP_arch:
  91         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  92         break;
  93       }
  94     }
  95     void Finish() { }
  96   };
  97
  98   class ObjectAttributeEmitter : public AttributeEmitter {
  99     // This structure holds all attributes, accounting for
 100     // their string/numeric value, so we can later emmit them
 101     // in declaration order, keeping all in the same vector
 102     struct AttributeItemType {
 103       enum {
 104         HiddenAttribute = 0,
 105         NumericAttribute,
 106         TextAttribute
 107       } Type;
 108       unsigned Tag;
 109       unsigned IntValue;
 110       StringRef StringValue;
 111     } AttributeItem;
 112
 113     MCObjectStreamer &Streamer;
 114     StringRef CurrentVendor;
 115     SmallVector<AttributeItemType, 64> Contents;
 116
 117     // Account for the ULEB/String size of each item,
 118     // not just the number of items
 119     size_t ContentsSize;
 120     // FIXME: this should be in a more generic place, but
 121     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 122     size_t getULEBSize(int Value) {
 123       size_t Size = 0;
 124       do {
 125         Value >>= 7;
 126         Size += sizeof(int8_t); // Is this really necessary?
 127       } while (Value);
 128       return Size;
 129     }
 130
 131   public:
 132     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 133       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 134
 135     void MaybeSwitchVendor(StringRef Vendor) {
 136       assert(!Vendor.empty() && "Vendor cannot be empty.");
 137
 138       if (CurrentVendor.empty())
 139         CurrentVendor = Vendor;
 140       else if (CurrentVendor == Vendor)
 141         return;
 142       else
 143         Finish();
 144
 145       CurrentVendor = Vendor;
 146
 147       assert(Contents.size() == 0);
 148     }
 149
 150     void EmitAttribute(unsigned Attribute, unsigned Value) {
 151       AttributeItemType attr = {
 152         AttributeItemType::NumericAttribute,
 153         Attribute,
 154         Value,
 155         StringRef("")
 156       };
 157       ContentsSize += getULEBSize(Attribute);
 158       ContentsSize += getULEBSize(Value);
 159       Contents.push_back(attr);
 160     }
 161
 162     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 163       AttributeItemType attr = {
 164         AttributeItemType::TextAttribute,
 165         Attribute,
 166         0,
 167         String
 168       };
 169       ContentsSize += getULEBSize(Attribute);
 170       // String + \0
 171       ContentsSize += String.size()+1;
 172
 173       Contents.push_back(attr);
 174     }
 175
 176     void Finish() {
 177       // Vendor size + Vendor name + '\0'
 178       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 179
 180       // Tag + Tag Size
 181       const size_t TagHeaderSize = 1 + 4;
 182
 183       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 184       Streamer.EmitBytes(CurrentVendor, 0);
 185       Streamer.EmitIntValue(0, 1); // '\0'
 186
 187       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 188       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 189
 190       // Size should have been accounted for already, now
 191       // emit each field as its type (ULEB or String)
 192       for (unsigned int i=0; i<Contents.size(); ++i) {
 193         AttributeItemType item = Contents[i];
 194         Streamer.EmitULEB128IntValue(item.Tag, 0);
 195         switch (item.Type) {
 196         default: llvm_unreachable("Invalid attribute type");
 197         case AttributeItemType::NumericAttribute:
 198           Streamer.EmitULEB128IntValue(item.IntValue, 0);
 199           break;
 200         case AttributeItemType::TextAttribute:
 201           Streamer.EmitBytes(item.StringValue.upper(), 0);
 202           Streamer.EmitIntValue(0, 1); // '\0'
 203           break;
 204         }
 205       }
 206
 207       Contents.clear();
 208     }
 209   };
 210
 211 } // end of anonymous namespace
 212
 213 MachineLocation ARMAsmPrinter::
 214 getDebugValueLocation(const MachineInstr *MI) const {
 215   MachineLocation Location;
 216   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 217   // Frame address.  Currently handles register +- offset only.
 218   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 219     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 220   else {
 221     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 222   }
 223   return Location;
 224 }
 225
 226 /// EmitDwarfRegOp - Emit dwarf register operation.
 227 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 228   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 229   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 230     AsmPrinter::EmitDwarfRegOp(MLoc);
 231   else {
 232     unsigned Reg = MLoc.getReg();
 233     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 234       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 235       // S registers are described as bit-pieces of a register
 236       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 237       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 238
 239       unsigned SReg = Reg - ARM::S0;
 240       bool odd = SReg & 0x1;
 241       unsigned Rx = 256 + (SReg >> 1);
 242
 243       OutStreamer.AddComment("DW_OP_regx for S register");
 244       EmitInt8(dwarf::DW_OP_regx);
 245
 246       OutStreamer.AddComment(Twine(SReg));
 247       EmitULEB128(Rx);
 248
 249       if (odd) {
 250         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 251         EmitInt8(dwarf::DW_OP_bit_piece);
 252         EmitULEB128(32);
 253         EmitULEB128(32);
 254       } else {
 255         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 256         EmitInt8(dwarf::DW_OP_bit_piece);
 257         EmitULEB128(32);
 258         EmitULEB128(0);
 259       }
 260     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 261       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 262       // Q registers Q0-Q15 are described by composing two D registers together.
 263       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 264       // DW_OP_piece(8)
 265
 266       unsigned QReg = Reg - ARM::Q0;
 267       unsigned D1 = 256 + 2 * QReg;
 268       unsigned D2 = D1 + 1;
 269
 270       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 271       EmitInt8(dwarf::DW_OP_regx);
 272       EmitULEB128(D1);
 273       OutStreamer.AddComment("DW_OP_piece 8");
 274       EmitInt8(dwarf::DW_OP_piece);
 275       EmitULEB128(8);
 276
 277       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 278       EmitInt8(dwarf::DW_OP_regx);
 279       EmitULEB128(D2);
 280       OutStreamer.AddComment("DW_OP_piece 8");
 281       EmitInt8(dwarf::DW_OP_piece);
 282       EmitULEB128(8);
 283     }
 284   }
 285 }
 286
 287 void ARMAsmPrinter::EmitFunctionBodyEnd() {
 288   // Make sure to terminate any constant pools that were at the end
 289   // of the function.
 290   if (!InConstantPool)
 291     return;
 292   InConstantPool = false;
 293   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 294 }
 295
 296 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 297   if (AFI->isThumbFunction()) {
 298     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 299     OutStreamer.EmitThumbFunc(CurrentFnSym);
 300   }
 301
 302   OutStreamer.EmitLabel(CurrentFnSym);
 303 }
 304
 305 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
 306   uint64_t Size = TM.getTargetData()->getTypeAllocSize(CV->getType());
 307   assert(Size && "C++ constructor pointer had zero size!");
 308
 309   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
 310   assert(GV && "C++ constructor pointer was not a GlobalValue!");
 311
 312   const MCExpr *E = MCSymbolRefExpr::Create(Mang->getSymbol(GV),
 313                                             (Subtarget->isTargetDarwin()
 314                                              ? MCSymbolRefExpr::VK_None
 315                                              : MCSymbolRefExpr::VK_ARM_TARGET1),
 316                                             OutContext);
 317
 318   OutStreamer.EmitValue(E, Size);
 319 }
 320
 321 /// runOnMachineFunction - This uses the EmitInstruction()
 322 /// method to print assembly for each instruction.
 323 ///
 324 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 325   AFI = MF.getInfo<ARMFunctionInfo>();
 326   MCP = MF.getConstantPool();
 327
 328   return AsmPrinter::runOnMachineFunction(MF);
 329 }
 330
 331 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 332                                  raw_ostream &O, const char *Modifier) {
 333   const MachineOperand &MO = MI->getOperand(OpNum);
 334   unsigned TF = MO.getTargetFlags();
 335
 336   switch (MO.getType()) {
 337   default: llvm_unreachable("<unknown operand type>");
 338   case MachineOperand::MO_Register: {
 339     unsigned Reg = MO.getReg();
 340     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 341     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 342     O << ARMInstPrinter::getRegisterName(Reg);
 343     break;
 344   }
 345   case MachineOperand::MO_Immediate: {
 346     int64_t Imm = MO.getImm();
 347     O << '#';
 348     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 349         (TF == ARMII::MO_LO16))
 350       O << ":lower16:";
 351     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 352              (TF == ARMII::MO_HI16))
 353       O << ":upper16:";
 354     O << Imm;
 355     break;
 356   }
 357   case MachineOperand::MO_MachineBasicBlock:
 358     O << *MO.getMBB()->getSymbol();
 359     return;
 360   case MachineOperand::MO_GlobalAddress: {
 361     const GlobalValue *GV = MO.getGlobal();
 362     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 363         (TF & ARMII::MO_LO16))
 364       O << ":lower16:";
 365     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 366              (TF & ARMII::MO_HI16))
 367       O << ":upper16:";
 368     O << *Mang->getSymbol(GV);
 369
 370     printOffset(MO.getOffset(), O);
 371     if (TF == ARMII::MO_PLT)
 372       O << "(PLT)";
 373     break;
 374   }
 375   case MachineOperand::MO_ExternalSymbol: {
 376     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 377     if (TF == ARMII::MO_PLT)
 378       O << "(PLT)";
 379     break;
 380   }
 381   case MachineOperand::MO_ConstantPoolIndex:
 382     O << *GetCPISymbol(MO.getIndex());
 383     break;
 384   case MachineOperand::MO_JumpTableIndex:
 385     O << *GetJTISymbol(MO.getIndex());
 386     break;
 387   }
 388 }
 389
 390 //===--------------------------------------------------------------------===//
 391
 392 MCSymbol *ARMAsmPrinter::
 393 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 394                             const MachineBasicBlock *MBB) const {
 395   SmallString<60> Name;
 396   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 397     << getFunctionNumber() << '_' << uid << '_' << uid2
 398     << "_set_" << MBB->getNumber();
 399   return OutContext.GetOrCreateSymbol(Name.str());
 400 }
 401
 402 MCSymbol *ARMAsmPrinter::
 403 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 404   SmallString<60> Name;
 405   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 406     << getFunctionNumber() << '_' << uid << '_' << uid2;
 407   return OutContext.GetOrCreateSymbol(Name.str());
 408 }
 409
 410
 411 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 412   SmallString<60> Name;
 413   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 414     << getFunctionNumber();
 415   return OutContext.GetOrCreateSymbol(Name.str());
 416 }
 417
 418 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 419                                     unsigned AsmVariant, const char *ExtraCode,
 420                                     raw_ostream &O) {
 421   // Does this asm operand have a single letter operand modifier?
 422   if (ExtraCode && ExtraCode[0]) {
 423     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 424
 425     switch (ExtraCode[0]) {
 426     default:
 427       // See if this is a generic print operand
 428       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 429     case 'a': // Print as a memory address.
 430       if (MI->getOperand(OpNum).isReg()) {
 431         O << "["
 432           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 433           << "]";
 434         return false;
 435       }
 436       // Fallthrough
 437     case 'c': // Don't print "#" before an immediate operand.
 438       if (!MI->getOperand(OpNum).isImm())
 439         return true;
 440       O << MI->getOperand(OpNum).getImm();
 441       return false;
 442     case 'P': // Print a VFP double precision register.
 443     case 'q': // Print a NEON quad precision register.
 444       printOperand(MI, OpNum, O);
 445       return false;
 446     case 'y': // Print a VFP single precision register as indexed double.
 447       if (MI->getOperand(OpNum).isReg()) {
 448         unsigned Reg = MI->getOperand(OpNum).getReg();
 449         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 450         // Find the 'd' register that has this 's' register as a sub-register,
 451         // and determine the lane number.
 452         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 453           if (!ARM::DPRRegClass.contains(*SR))
 454             continue;
 455           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 456           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 457           return false;
 458         }
 459       }
 460       return true;
 461     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 462       if (!MI->getOperand(OpNum).isImm())
 463         return true;
 464       O << ~(MI->getOperand(OpNum).getImm());
 465       return false;
 466     case 'L': // The low 16 bits of an immediate constant.
 467       if (!MI->getOperand(OpNum).isImm())
 468         return true;
 469       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 470       return false;
 471     case 'M': { // A register range suitable for LDM/STM.
 472       if (!MI->getOperand(OpNum).isReg())
 473         return true;
 474       const MachineOperand &MO = MI->getOperand(OpNum);
 475       unsigned RegBegin = MO.getReg();
 476       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 477       // already got the operands in registers that are operands to the
 478       // inline asm statement.
 479
 480       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 481
 482       // FIXME: The register allocator not only may not have given us the
 483       // registers in sequence, but may not be in ascending registers. This
 484       // will require changes in the register allocator that'll need to be
 485       // propagated down here if the operands change.
 486       unsigned RegOps = OpNum + 1;
 487       while (MI->getOperand(RegOps).isReg()) {
 488         O << ", "
 489           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 490         RegOps++;
 491       }
 492
 493       O << "}";
 494
 495       return false;
 496     }
 497     case 'R': // The most significant register of a pair.
 498     case 'Q': { // The least significant register of a pair.
 499       if (OpNum == 0)
 500         return true;
 501       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 502       if (!FlagsOP.isImm())
 503         return true;
 504       unsigned Flags = FlagsOP.getImm();
 505       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 506       if (NumVals != 2)
 507         return true;
 508       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 509       if (RegOp >= MI->getNumOperands())
 510         return true;
 511       const MachineOperand &MO = MI->getOperand(RegOp);
 512       if (!MO.isReg())
 513         return true;
 514       unsigned Reg = MO.getReg();
 515       O << ARMInstPrinter::getRegisterName(Reg);
 516       return false;
 517     }
 518
 519     case 'e': // The low doubleword register of a NEON quad register.
 520     case 'f': { // The high doubleword register of a NEON quad register.
 521       if (!MI->getOperand(OpNum).isReg())
 522         return true;
 523       unsigned Reg = MI->getOperand(OpNum).getReg();
 524       if (!ARM::QPRRegClass.contains(Reg))
 525         return true;
 526       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 527       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 528                                        ARM::dsub_0 : ARM::dsub_1);
 529       O << ARMInstPrinter::getRegisterName(SubReg);
 530       return false;
 531     }
 532
 533     // This modifier is not yet supported.
 534     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 535       return true;
 536     case 'H': { // The highest-numbered register of a pair.
 537       const MachineOperand &MO = MI->getOperand(OpNum);
 538       if (!MO.isReg())
 539         return true;
 540       const TargetRegisterClass &RC = ARM::GPRRegClass;
 541       const MachineFunction &MF = *MI->getParent()->getParent();
 542       const TargetRegisterInfo *TRI = MF.getTarget().getRegisterInfo();
 543
 544       unsigned RegIdx = TRI->getEncodingValue(MO.getReg());
 545       RegIdx |= 1; //The odd register is also the higher-numbered one of a pair.
 546
 547       unsigned Reg = RC.getRegister(RegIdx);
 548       O << ARMInstPrinter::getRegisterName(Reg);
 549       return false;
 550     }
 551     }
 552   }
 553
 554   printOperand(MI, OpNum, O);
 555   return false;
 556 }
 557
 558 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 559                                           unsigned OpNum, unsigned AsmVariant,
 560                                           const char *ExtraCode,
 561                                           raw_ostream &O) {
 562   // Does this asm operand have a single letter operand modifier?
 563   if (ExtraCode && ExtraCode[0]) {
 564     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 565
 566     switch (ExtraCode[0]) {
 567       case 'A': // A memory operand for a VLD1/VST1 instruction.
 568       default: return true;  // Unknown modifier.
 569       case 'm': // The base register of a memory operand.
 570         if (!MI->getOperand(OpNum).isReg())
 571           return true;
 572         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 573         return false;
 574     }
 575   }
 576
 577   const MachineOperand &MO = MI->getOperand(OpNum);
 578   assert(MO.isReg() && "unexpected inline asm memory operand");
 579   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 580   return false;
 581 }
 582
 583 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 584   if (Subtarget->isTargetDarwin()) {
 585     Reloc::Model RelocM = TM.getRelocationModel();
 586     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 587       // Declare all the text sections up front (before the DWARF sections
 588       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 589       // them together at the beginning of the object file.  This helps
 590       // avoid out-of-range branches that are due a fundamental limitation of
 591       // the way symbol offsets are encoded with the current Darwin ARM
 592       // relocations.
 593       const TargetLoweringObjectFileMachO &TLOFMacho =
 594         static_cast<const TargetLoweringObjectFileMachO &>(
 595           getObjFileLowering());
 596
 597       // Collect the set of sections our functions will go into.
 598       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 599         SmallPtrSet<const MCSection *, 8> > TextSections;
 600       // Default text section comes first.
 601       TextSections.insert(TLOFMacho.getTextSection());
 602       // Now any user defined text sections from function attributes.
 603       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 604         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 605           TextSections.insert(TLOFMacho.SectionForGlobal(F, Mang, TM));
 606       // Now the coalescable sections.
 607       TextSections.insert(TLOFMacho.getTextCoalSection());
 608       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 609
 610       // Emit the sections in the .s file header to fix the order.
 611       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 612         OutStreamer.SwitchSection(TextSections[i]);
 613
 614       if (RelocM == Reloc::DynamicNoPIC) {
 615         const MCSection *sect =
 616           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 617                                      MCSectionMachO::S_SYMBOL_STUBS,
 618                                      12, SectionKind::getText());
 619         OutStreamer.SwitchSection(sect);
 620       } else {
 621         const MCSection *sect =
 622           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 623                                      MCSectionMachO::S_SYMBOL_STUBS,
 624                                      16, SectionKind::getText());
 625         OutStreamer.SwitchSection(sect);
 626       }
 627       const MCSection *StaticInitSect =
 628         OutContext.getMachOSection("__TEXT", "__StaticInit",
 629                                    MCSectionMachO::S_REGULAR |
 630                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 631                                    SectionKind::getText());
 632       OutStreamer.SwitchSection(StaticInitSect);
 633     }
 634   }
 635
 636   // Use unified assembler syntax.
 637   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 638
 639   // Emit ARM Build Attributes
 640   if (Subtarget->isTargetELF())
 641     emitAttributes();
 642 }
 643
 644
 645 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 646   if (Subtarget->isTargetDarwin()) {
 647     // All darwin targets use mach-o.
 648     const TargetLoweringObjectFileMachO &TLOFMacho =
 649       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 650     MachineModuleInfoMachO &MMIMacho =
 651       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 652
 653     // Output non-lazy-pointers for external and common global variables.
 654     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 655
 656     if (!Stubs.empty()) {
 657       // Switch with ".non_lazy_symbol_pointer" directive.
 658       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 659       EmitAlignment(2);
 660       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 661         // L_foo$stub:
 662         OutStreamer.EmitLabel(Stubs[i].first);
 663         //   .indirect_symbol _foo
 664         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 665         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 666
 667         if (MCSym.getInt())
 668           // External to current translation unit.
 669           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 670         else
 671           // Internal to current translation unit.
 672           //
 673           // When we place the LSDA into the TEXT section, the type info
 674           // pointers need to be indirect and pc-rel. We accomplish this by
 675           // using NLPs; however, sometimes the types are local to the file.
 676           // We need to fill in the value for the NLP in those cases.
 677           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 678                                                         OutContext),
 679                                 4/*size*/, 0/*addrspace*/);
 680       }
 681
 682       Stubs.clear();
 683       OutStreamer.AddBlankLine();
 684     }
 685
 686     Stubs = MMIMacho.GetHiddenGVStubList();
 687     if (!Stubs.empty()) {
 688       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 689       EmitAlignment(2);
 690       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 691         // L_foo$stub:
 692         OutStreamer.EmitLabel(Stubs[i].first);
 693         //   .long _foo
 694         OutStreamer.EmitValue(MCSymbolRefExpr::
 695                               Create(Stubs[i].second.getPointer(),
 696                                      OutContext),
 697                               4/*size*/, 0/*addrspace*/);
 698       }
 699
 700       Stubs.clear();
 701       OutStreamer.AddBlankLine();
 702     }
 703
 704     // Funny Darwin hack: This flag tells the linker that no global symbols
 705     // contain code that falls through to other global symbols (e.g. the obvious
 706     // implementation of multiple entry points).  If this doesn't occur, the
 707     // linker can safely perform dead code stripping.  Since LLVM never
 708     // generates code that does this, it is always safe to set.
 709     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 710   }
 711 }
 712
 713 //===----------------------------------------------------------------------===//
 714 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 715 // FIXME:
 716 // The following seem like one-off assembler flags, but they actually need
 717 // to appear in the .ARM.attributes section in ELF.
 718 // Instead of subclassing the MCELFStreamer, we do the work here.
 719
 720 void ARMAsmPrinter::emitAttributes() {
 721
 722   emitARMAttributeSection();
 723
 724   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 725   bool emitFPU = false;
 726   AttributeEmitter *AttrEmitter;
 727   if (OutStreamer.hasRawTextSupport()) {
 728     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 729     emitFPU = true;
 730   } else {
 731     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 732     AttrEmitter = new ObjectAttributeEmitter(O);
 733   }
 734
 735   AttrEmitter->MaybeSwitchVendor("aeabi");
 736
 737   std::string CPUString = Subtarget->getCPUString();
 738
 739   if (CPUString == "cortex-a8" ||
 740       Subtarget->isCortexA8()) {
 741     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 742     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 743     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 744                                ARMBuildAttrs::ApplicationProfile);
 745     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 746                                ARMBuildAttrs::Allowed);
 747     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 748                                ARMBuildAttrs::AllowThumb32);
 749     // Fixme: figure out when this is emitted.
 750     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 751     //                           ARMBuildAttrs::AllowWMMXv1);
 752     //
 753
 754     /// ADD additional Else-cases here!
 755   } else if (CPUString == "xscale") {
 756     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 757     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 758                                ARMBuildAttrs::Allowed);
 759     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 760                                ARMBuildAttrs::Allowed);
 761   } else if (CPUString == "generic") {
 762     // FIXME: Why these defaults?
 763     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 764     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 765                                ARMBuildAttrs::Allowed);
 766     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 767                                ARMBuildAttrs::Allowed);
 768   }
 769
 770   if (Subtarget->hasNEON() && emitFPU) {
 771     /* NEON is not exactly a VFP architecture, but GAS emit one of
 772      * neon/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 773     if (Subtarget->hasVFP4())
 774       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 775                                      "neon-vfpv4");
 776     else
 777       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 778     /* If emitted for NEON, omit from VFP below, since you can have both
 779      * NEON and VFP in build attributes but only one .fpu */
 780     emitFPU = false;
 781   }
 782
 783   /* VFPv4 + .fpu */
 784   if (Subtarget->hasVFP4()) {
 785     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 786                                ARMBuildAttrs::AllowFPv4A);
 787     if (emitFPU)
 788       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 789
 790   /* VFPv3 + .fpu */
 791   } else if (Subtarget->hasVFP3()) {
 792     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 793                                ARMBuildAttrs::AllowFPv3A);
 794     if (emitFPU)
 795       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 796
 797   /* VFPv2 + .fpu */
 798   } else if (Subtarget->hasVFP2()) {
 799     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 800                                ARMBuildAttrs::AllowFPv2);
 801     if (emitFPU)
 802       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 803   }
 804
 805   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 806    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 807   if (Subtarget->hasNEON()) {
 808     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 809                                ARMBuildAttrs::Allowed);
 810   }
 811
 812   // Signal various FP modes.
 813   if (!TM.Options.UnsafeFPMath) {
 814     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 815                                ARMBuildAttrs::Allowed);
 816     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 817                                ARMBuildAttrs::Allowed);
 818   }
 819
 820   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 821     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 822                                ARMBuildAttrs::Allowed);
 823   else
 824     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 825                                ARMBuildAttrs::AllowIEE754);
 826
 827   // FIXME: add more flags to ARMBuildAttrs.h
 828   // 8-bytes alignment stuff.
 829   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 830   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 831
 832   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 833   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 834     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 835     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 836   }
 837   // FIXME: Should we signal R9 usage?
 838
 839   if (Subtarget->hasDivide())
 840     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 841
 842   AttrEmitter->Finish();
 843   delete AttrEmitter;
 844 }
 845
 846 void ARMAsmPrinter::emitARMAttributeSection() {
 847   // <format-version>
 848   // [ <section-length> "vendor-name"
 849   // [ <file-tag> <size> <attribute>*
 850   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 851   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 852   //   ]+
 853   // ]*
 854
 855   if (OutStreamer.hasRawTextSupport())
 856     return;
 857
 858   const ARMElfTargetObjectFile &TLOFELF =
 859     static_cast<const ARMElfTargetObjectFile &>
 860     (getObjFileLowering());
 861
 862   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 863
 864   // Format version
 865   OutStreamer.EmitIntValue(0x41, 1);
 866 }
 867
 868 //===----------------------------------------------------------------------===//
 869
 870 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 871                              unsigned LabelId, MCContext &Ctx) {
 872
 873   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 874                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 875   return Label;
 876 }
 877
 878 static MCSymbolRefExpr::VariantKind
 879 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 880   switch (Modifier) {
 881   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 882   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 883   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 884   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 885   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 886   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 887   }
 888   llvm_unreachable("Invalid ARMCPModifier!");
 889 }
 890
 891 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 892   bool isIndirect = Subtarget->isTargetDarwin() &&
 893     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 894   if (!isIndirect)
 895     return Mang->getSymbol(GV);
 896
 897   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 898   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 899   MachineModuleInfoMachO &MMIMachO =
 900     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 901   MachineModuleInfoImpl::StubValueTy &StubSym =
 902     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 903     MMIMachO.getGVStubEntry(MCSym);
 904   if (StubSym.getPointer() == 0)
 905     StubSym = MachineModuleInfoImpl::
 906       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 907   return MCSym;
 908 }
 909
 910 void ARMAsmPrinter::
 911 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 912   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 913
 914   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 915
 916   MCSymbol *MCSym;
 917   if (ACPV->isLSDA()) {
 918     SmallString<128> Str;
 919     raw_svector_ostream OS(Str);
 920     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 921     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 922   } else if (ACPV->isBlockAddress()) {
 923     const BlockAddress *BA =
 924       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 925     MCSym = GetBlockAddressSymbol(BA);
 926   } else if (ACPV->isGlobalValue()) {
 927     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 928     MCSym = GetARMGVSymbol(GV);
 929   } else if (ACPV->isMachineBasicBlock()) {
 930     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 931     MCSym = MBB->getSymbol();
 932   } else {
 933     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 934     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 935     MCSym = GetExternalSymbolSymbol(Sym);
 936   }
 937
 938   // Create an MCSymbol for the reference.
 939   const MCExpr *Expr =
 940     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 941                             OutContext);
 942
 943   if (ACPV->getPCAdjustment()) {
 944     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 945                                     getFunctionNumber(),
 946                                     ACPV->getLabelId(),
 947                                     OutContext);
 948     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 949     PCRelExpr =
 950       MCBinaryExpr::CreateAdd(PCRelExpr,
 951                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 952                                                      OutContext),
 953                               OutContext);
 954     if (ACPV->mustAddCurrentAddress()) {
 955       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 956       // label, so just emit a local label end reference that instead.
 957       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 958       OutStreamer.EmitLabel(DotSym);
 959       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 960       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 961     }
 962     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 963   }
 964   OutStreamer.EmitValue(Expr, Size);
 965 }
 966
 967 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 968   unsigned Opcode = MI->getOpcode();
 969   int OpNum = 1;
 970   if (Opcode == ARM::BR_JTadd)
 971     OpNum = 2;
 972   else if (Opcode == ARM::BR_JTm)
 973     OpNum = 3;
 974
 975   const MachineOperand &MO1 = MI->getOperand(OpNum);
 976   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 977   unsigned JTI = MO1.getIndex();
 978
 979   // Emit a label for the jump table.
 980   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 981   OutStreamer.EmitLabel(JTISymbol);
 982
 983   // Mark the jump table as data-in-code.
 984   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 985
 986   // Emit each entry of the table.
 987   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 988   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 989   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 990
 991   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 992     MachineBasicBlock *MBB = JTBBs[i];
 993     // Construct an MCExpr for the entry. We want a value of the form:
 994     // (BasicBlockAddr - TableBeginAddr)
 995     //
 996     // For example, a table with entries jumping to basic blocks BB0 and BB1
 997     // would look like:
 998     // LJTI_0_0:
 999     //    .word (LBB0 - LJTI_0_0)
1000     //    .word (LBB1 - LJTI_0_0)
1001     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
1002
1003     if (TM.getRelocationModel() == Reloc::PIC_)
1004       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
1005                                                                    OutContext),
1006                                      OutContext);
1007     // If we're generating a table of Thumb addresses in static relocation
1008     // model, we need to add one to keep interworking correctly.
1009     else if (AFI->isThumbFunction())
1010       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
1011                                      OutContext);
1012     OutStreamer.EmitValue(Expr, 4);
1013   }
1014   // Mark the end of jump table data-in-code region.
1015   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1016 }
1017
1018 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
1019   unsigned Opcode = MI->getOpcode();
1020   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
1021   const MachineOperand &MO1 = MI->getOperand(OpNum);
1022   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1023   unsigned JTI = MO1.getIndex();
1024
1025   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1026   OutStreamer.EmitLabel(JTISymbol);
1027
1028   // Emit each entry of the table.
1029   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1030   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1031   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1032   unsigned OffsetWidth = 4;
1033   if (MI->getOpcode() == ARM::t2TBB_JT) {
1034     OffsetWidth = 1;
1035     // Mark the jump table as data-in-code.
1036     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1037   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1038     OffsetWidth = 2;
1039     // Mark the jump table as data-in-code.
1040     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1041   }
1042
1043   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1044     MachineBasicBlock *MBB = JTBBs[i];
1045     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1046                                                       OutContext);
1047     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1048     if (OffsetWidth == 4) {
1049       MCInst BrInst;
1050       BrInst.setOpcode(ARM::t2B);
1051       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
1052       BrInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1053       BrInst.addOperand(MCOperand::CreateReg(0));
1054       OutStreamer.EmitInstruction(BrInst);
1055       continue;
1056     }
1057     // Otherwise it's an offset from the dispatch instruction. Construct an
1058     // MCExpr for the entry. We want a value of the form:
1059     // (BasicBlockAddr - TableBeginAddr) / 2
1060     //
1061     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1062     // would look like:
1063     // LJTI_0_0:
1064     //    .byte (LBB0 - LJTI_0_0) / 2
1065     //    .byte (LBB1 - LJTI_0_0) / 2
1066     const MCExpr *Expr =
1067       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1068                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1069                               OutContext);
1070     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1071                                    OutContext);
1072     OutStreamer.EmitValue(Expr, OffsetWidth);
1073   }
1074   // Mark the end of jump table data-in-code region. 32-bit offsets use
1075   // actual branch instructions here, so we don't mark those as a data-region
1076   // at all.
1077   if (OffsetWidth != 4)
1078     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1079 }
1080
1081 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
1082                                            raw_ostream &OS) {
1083   unsigned NOps = MI->getNumOperands();
1084   assert(NOps==4);
1085   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
1086   // cast away const; DIetc do not take const operands for some reason.
1087   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
1088   OS << V.getName();
1089   OS << " <- ";
1090   // Frame address.  Currently handles register +- offset only.
1091   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
1092   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
1093   OS << ']';
1094   OS << "+";
1095   printOperand(MI, NOps-2, OS);
1096 }
1097
1098 static void populateADROperands(MCInst &Inst, unsigned Dest,
1099                                 const MCSymbol *Label,
1100                                 unsigned pred, unsigned ccreg,
1101                                 MCContext &Ctx) {
1102   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
1103   Inst.addOperand(MCOperand::CreateReg(Dest));
1104   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1105   // Add predicate operands.
1106   Inst.addOperand(MCOperand::CreateImm(pred));
1107   Inst.addOperand(MCOperand::CreateReg(ccreg));
1108 }
1109
1110 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
1111                                            unsigned Opcode) {
1112   MCInst TmpInst;
1113
1114   // Emit the instruction as usual, just patch the opcode.
1115   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1116   TmpInst.setOpcode(Opcode);
1117   OutStreamer.EmitInstruction(TmpInst);
1118 }
1119
1120 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1121   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1122       "Only instruction which are involved into frame setup code are allowed");
1123
1124   const MachineFunction &MF = *MI->getParent()->getParent();
1125   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1126   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1127
1128   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1129   unsigned Opc = MI->getOpcode();
1130   unsigned SrcReg, DstReg;
1131
1132   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1133     // Two special cases:
1134     // 1) tPUSH does not have src/dst regs.
1135     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1136     // load. Yes, this is pretty fragile, but for now I don't see better
1137     // way... :(
1138     SrcReg = DstReg = ARM::SP;
1139   } else {
1140     SrcReg = MI->getOperand(1).getReg();
1141     DstReg = MI->getOperand(0).getReg();
1142   }
1143
1144   // Try to figure out the unwinding opcode out of src / dst regs.
1145   if (MI->mayStore()) {
1146     // Register saves.
1147     assert(DstReg == ARM::SP &&
1148            "Only stack pointer as a destination reg is supported");
1149
1150     SmallVector<unsigned, 4> RegList;
1151     // Skip src & dst reg, and pred ops.
1152     unsigned StartOp = 2 + 2;
1153     // Use all the operands.
1154     unsigned NumOffset = 0;
1155
1156     switch (Opc) {
1157     default:
1158       MI->dump();
1159       llvm_unreachable("Unsupported opcode for unwinding information");
1160     case ARM::tPUSH:
1161       // Special case here: no src & dst reg, but two extra imp ops.
1162       StartOp = 2; NumOffset = 2;
1163     case ARM::STMDB_UPD:
1164     case ARM::t2STMDB_UPD:
1165     case ARM::VSTMDDB_UPD:
1166       assert(SrcReg == ARM::SP &&
1167              "Only stack pointer as a source reg is supported");
1168       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1169            i != NumOps; ++i) {
1170         const MachineOperand &MO = MI->getOperand(i);
1171         // Actually, there should never be any impdef stuff here. Skip it
1172         // temporary to workaround PR11902.
1173         if (MO.isImplicit())
1174           continue;
1175         RegList.push_back(MO.getReg());
1176       }
1177       break;
1178     case ARM::STR_PRE_IMM:
1179     case ARM::STR_PRE_REG:
1180     case ARM::t2STR_PRE:
1181       assert(MI->getOperand(2).getReg() == ARM::SP &&
1182              "Only stack pointer as a source reg is supported");
1183       RegList.push_back(SrcReg);
1184       break;
1185     }
1186     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1187   } else {
1188     // Changes of stack / frame pointer.
1189     if (SrcReg == ARM::SP) {
1190       int64_t Offset = 0;
1191       switch (Opc) {
1192       default:
1193         MI->dump();
1194         llvm_unreachable("Unsupported opcode for unwinding information");
1195       case ARM::MOVr:
1196       case ARM::tMOVr:
1197         Offset = 0;
1198         break;
1199       case ARM::ADDri:
1200         Offset = -MI->getOperand(2).getImm();
1201         break;
1202       case ARM::SUBri:
1203       case ARM::t2SUBri:
1204         Offset = MI->getOperand(2).getImm();
1205         break;
1206       case ARM::tSUBspi:
1207         Offset = MI->getOperand(2).getImm()*4;
1208         break;
1209       case ARM::tADDspi:
1210       case ARM::tADDrSPi:
1211         Offset = -MI->getOperand(2).getImm()*4;
1212         break;
1213       case ARM::tLDRpci: {
1214         // Grab the constpool index and check, whether it corresponds to
1215         // original or cloned constpool entry.
1216         unsigned CPI = MI->getOperand(1).getIndex();
1217         const MachineConstantPool *MCP = MF.getConstantPool();
1218         if (CPI >= MCP->getConstants().size())
1219           CPI = AFI.getOriginalCPIdx(CPI);
1220         assert(CPI != -1U && "Invalid constpool index");
1221
1222         // Derive the actual offset.
1223         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1224         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1225         // FIXME: Check for user, it should be "add" instruction!
1226         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1227         break;
1228       }
1229       }
1230
1231       if (DstReg == FramePtr && FramePtr != ARM::SP)
1232         // Set-up of the frame pointer. Positive values correspond to "add"
1233         // instruction.
1234         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1235       else if (DstReg == ARM::SP) {
1236         // Change of SP by an offset. Positive values correspond to "sub"
1237         // instruction.
1238         OutStreamer.EmitPad(Offset);
1239       } else {
1240         MI->dump();
1241         llvm_unreachable("Unsupported opcode for unwinding information");
1242       }
1243     } else if (DstReg == ARM::SP) {
1244       // FIXME: .movsp goes here
1245       MI->dump();
1246       llvm_unreachable("Unsupported opcode for unwinding information");
1247     }
1248     else {
1249       MI->dump();
1250       llvm_unreachable("Unsupported opcode for unwinding information");
1251     }
1252   }
1253 }
1254
1255 extern cl::opt<bool> EnableARMEHABI;
1256
1257 // Simple pseudo-instructions have their lowering (with expansion to real
1258 // instructions) auto-generated.
1259 #include "ARMGenMCPseudoLowering.inc"
1260
1261 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1262   // If we just ended a constant pool, mark it as such.
1263   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1264     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1265     InConstantPool = false;
1266   }
1267
1268   // Emit unwinding stuff for frame-related instructions
1269   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1270     EmitUnwindingInstruction(MI);
1271
1272   // Do any auto-generated pseudo lowerings.
1273   if (emitPseudoExpansionLowering(OutStreamer, MI))
1274     return;
1275
1276   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1277          "Pseudo flag setting opcode should be expanded early");
1278
1279   // Check for manual lowerings.
1280   unsigned Opc = MI->getOpcode();
1281   switch (Opc) {
1282   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1283   case ARM::DBG_VALUE: {
1284     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1285       SmallString<128> TmpStr;
1286       raw_svector_ostream OS(TmpStr);
1287       PrintDebugValueComment(MI, OS);
1288       OutStreamer.EmitRawText(StringRef(OS.str()));
1289     }
1290     return;
1291   }
1292   case ARM::LEApcrel:
1293   case ARM::tLEApcrel:
1294   case ARM::t2LEApcrel: {
1295     // FIXME: Need to also handle globals and externals
1296     MCInst TmpInst;
1297     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1298                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1299                          : ARM::ADR));
1300     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1301                         GetCPISymbol(MI->getOperand(1).getIndex()),
1302                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1303                         OutContext);
1304     OutStreamer.EmitInstruction(TmpInst);
1305     return;
1306   }
1307   case ARM::LEApcrelJT:
1308   case ARM::tLEApcrelJT:
1309   case ARM::t2LEApcrelJT: {
1310     MCInst TmpInst;
1311     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1312                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1313                          : ARM::ADR));
1314     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1315                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1316                                                   MI->getOperand(2).getImm()),
1317                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1318                       OutContext);
1319     OutStreamer.EmitInstruction(TmpInst);
1320     return;
1321   }
1322   // Darwin call instructions are just normal call instructions with different
1323   // clobber semantics (they clobber R9).
1324   case ARM::BX_CALL: {
1325     {
1326       MCInst TmpInst;
1327       TmpInst.setOpcode(ARM::MOVr);
1328       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1329       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1330       // Add predicate operands.
1331       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1332       TmpInst.addOperand(MCOperand::CreateReg(0));
1333       // Add 's' bit operand (always reg0 for this)
1334       TmpInst.addOperand(MCOperand::CreateReg(0));
1335       OutStreamer.EmitInstruction(TmpInst);
1336     }
1337     {
1338       MCInst TmpInst;
1339       TmpInst.setOpcode(ARM::BX);
1340       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1341       OutStreamer.EmitInstruction(TmpInst);
1342     }
1343     return;
1344   }
1345   case ARM::tBX_CALL: {
1346     {
1347       MCInst TmpInst;
1348       TmpInst.setOpcode(ARM::tMOVr);
1349       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1350       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1351       // Add predicate operands.
1352       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1353       TmpInst.addOperand(MCOperand::CreateReg(0));
1354       OutStreamer.EmitInstruction(TmpInst);
1355     }
1356     {
1357       MCInst TmpInst;
1358       TmpInst.setOpcode(ARM::tBX);
1359       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1360       // Add predicate operands.
1361       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1362       TmpInst.addOperand(MCOperand::CreateReg(0));
1363       OutStreamer.EmitInstruction(TmpInst);
1364     }
1365     return;
1366   }
1367   case ARM::BMOVPCRX_CALL: {
1368     {
1369       MCInst TmpInst;
1370       TmpInst.setOpcode(ARM::MOVr);
1371       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1372       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1373       // Add predicate operands.
1374       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1375       TmpInst.addOperand(MCOperand::CreateReg(0));
1376       // Add 's' bit operand (always reg0 for this)
1377       TmpInst.addOperand(MCOperand::CreateReg(0));
1378       OutStreamer.EmitInstruction(TmpInst);
1379     }
1380     {
1381       MCInst TmpInst;
1382       TmpInst.setOpcode(ARM::MOVr);
1383       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1384       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1385       // Add predicate operands.
1386       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1387       TmpInst.addOperand(MCOperand::CreateReg(0));
1388       // Add 's' bit operand (always reg0 for this)
1389       TmpInst.addOperand(MCOperand::CreateReg(0));
1390       OutStreamer.EmitInstruction(TmpInst);
1391     }
1392     return;
1393   }
1394   case ARM::BMOVPCB_CALL: {
1395     {
1396       MCInst TmpInst;
1397       TmpInst.setOpcode(ARM::MOVr);
1398       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1399       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1400       // Add predicate operands.
1401       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1402       TmpInst.addOperand(MCOperand::CreateReg(0));
1403       // Add 's' bit operand (always reg0 for this)
1404       TmpInst.addOperand(MCOperand::CreateReg(0));
1405       OutStreamer.EmitInstruction(TmpInst);
1406     }
1407     {
1408       MCInst TmpInst;
1409       TmpInst.setOpcode(ARM::Bcc);
1410       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1411       MCSymbol *GVSym = Mang->getSymbol(GV);
1412       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1413       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1414       // Add predicate operands.
1415       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1416       TmpInst.addOperand(MCOperand::CreateReg(0));
1417       OutStreamer.EmitInstruction(TmpInst);
1418     }
1419     return;
1420   }
1421   case ARM::t2BMOVPCB_CALL: {
1422     {
1423       MCInst TmpInst;
1424       TmpInst.setOpcode(ARM::tMOVr);
1425       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1426       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1427       // Add predicate operands.
1428       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1429       TmpInst.addOperand(MCOperand::CreateReg(0));
1430       OutStreamer.EmitInstruction(TmpInst);
1431     }
1432     {
1433       MCInst TmpInst;
1434       TmpInst.setOpcode(ARM::t2B);
1435       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1436       MCSymbol *GVSym = Mang->getSymbol(GV);
1437       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1438       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1439       // Add predicate operands.
1440       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1441       TmpInst.addOperand(MCOperand::CreateReg(0));
1442       OutStreamer.EmitInstruction(TmpInst);
1443     }
1444     return;
1445   }
1446   case ARM::MOVi16_ga_pcrel:
1447   case ARM::t2MOVi16_ga_pcrel: {
1448     MCInst TmpInst;
1449     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1450     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1451
1452     unsigned TF = MI->getOperand(1).getTargetFlags();
1453     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1454     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1455     MCSymbol *GVSym = GetARMGVSymbol(GV);
1456     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1457     if (isPIC) {
1458       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1459                                        getFunctionNumber(),
1460                                        MI->getOperand(2).getImm(), OutContext);
1461       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1462       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1463       const MCExpr *PCRelExpr =
1464         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1465                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1466                                       MCConstantExpr::Create(PCAdj, OutContext),
1467                                           OutContext), OutContext), OutContext);
1468       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1469     } else {
1470       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1471       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1472     }
1473
1474     // Add predicate operands.
1475     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1476     TmpInst.addOperand(MCOperand::CreateReg(0));
1477     // Add 's' bit operand (always reg0 for this)
1478     TmpInst.addOperand(MCOperand::CreateReg(0));
1479     OutStreamer.EmitInstruction(TmpInst);
1480     return;
1481   }
1482   case ARM::MOVTi16_ga_pcrel:
1483   case ARM::t2MOVTi16_ga_pcrel: {
1484     MCInst TmpInst;
1485     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1486                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1487     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1488     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1489
1490     unsigned TF = MI->getOperand(2).getTargetFlags();
1491     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1492     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1493     MCSymbol *GVSym = GetARMGVSymbol(GV);
1494     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1495     if (isPIC) {
1496       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1497                                        getFunctionNumber(),
1498                                        MI->getOperand(3).getImm(), OutContext);
1499       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1500       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1501       const MCExpr *PCRelExpr =
1502         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1503                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1504                                       MCConstantExpr::Create(PCAdj, OutContext),
1505                                           OutContext), OutContext), OutContext);
1506       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1507     } else {
1508       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1509       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1510     }
1511     // Add predicate operands.
1512     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1513     TmpInst.addOperand(MCOperand::CreateReg(0));
1514     // Add 's' bit operand (always reg0 for this)
1515     TmpInst.addOperand(MCOperand::CreateReg(0));
1516     OutStreamer.EmitInstruction(TmpInst);
1517     return;
1518   }
1519   case ARM::tPICADD: {
1520     // This is a pseudo op for a label + instruction sequence, which looks like:
1521     // LPC0:
1522     //     add r0, pc
1523     // This adds the address of LPC0 to r0.
1524
1525     // Emit the label.
1526     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1527                           getFunctionNumber(), MI->getOperand(2).getImm(),
1528                           OutContext));
1529
1530     // Form and emit the add.
1531     MCInst AddInst;
1532     AddInst.setOpcode(ARM::tADDhirr);
1533     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1534     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1535     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1536     // Add predicate operands.
1537     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1538     AddInst.addOperand(MCOperand::CreateReg(0));
1539     OutStreamer.EmitInstruction(AddInst);
1540     return;
1541   }
1542   case ARM::PICADD: {
1543     // This is a pseudo op for a label + instruction sequence, which looks like:
1544     // LPC0:
1545     //     add r0, pc, r0
1546     // This adds the address of LPC0 to r0.
1547
1548     // Emit the label.
1549     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1550                           getFunctionNumber(), MI->getOperand(2).getImm(),
1551                           OutContext));
1552
1553     // Form and emit the add.
1554     MCInst AddInst;
1555     AddInst.setOpcode(ARM::ADDrr);
1556     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1557     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1558     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1559     // Add predicate operands.
1560     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1561     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1562     // Add 's' bit operand (always reg0 for this)
1563     AddInst.addOperand(MCOperand::CreateReg(0));
1564     OutStreamer.EmitInstruction(AddInst);
1565     return;
1566   }
1567   case ARM::PICSTR:
1568   case ARM::PICSTRB:
1569   case ARM::PICSTRH:
1570   case ARM::PICLDR:
1571   case ARM::PICLDRB:
1572   case ARM::PICLDRH:
1573   case ARM::PICLDRSB:
1574   case ARM::PICLDRSH: {
1575     // This is a pseudo op for a label + instruction sequence, which looks like:
1576     // LPC0:
1577     //     OP r0, [pc, r0]
1578     // The LCP0 label is referenced by a constant pool entry in order to get
1579     // a PC-relative address at the ldr instruction.
1580
1581     // Emit the label.
1582     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1583                           getFunctionNumber(), MI->getOperand(2).getImm(),
1584                           OutContext));
1585
1586     // Form and emit the load
1587     unsigned Opcode;
1588     switch (MI->getOpcode()) {
1589     default:
1590       llvm_unreachable("Unexpected opcode!");
1591     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1592     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1593     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1594     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1595     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1596     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1597     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1598     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1599     }
1600     MCInst LdStInst;
1601     LdStInst.setOpcode(Opcode);
1602     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1603     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1604     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1605     LdStInst.addOperand(MCOperand::CreateImm(0));
1606     // Add predicate operands.
1607     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1608     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1609     OutStreamer.EmitInstruction(LdStInst);
1610
1611     return;
1612   }
1613   case ARM::CONSTPOOL_ENTRY: {
1614     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1615     /// in the function.  The first operand is the ID# for this instruction, the
1616     /// second is the index into the MachineConstantPool that this is, the third
1617     /// is the size in bytes of this constant pool entry.
1618     /// The required alignment is specified on the basic block holding this MI.
1619     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1620     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1621
1622     // If this is the first entry of the pool, mark it.
1623     if (!InConstantPool) {
1624       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1625       InConstantPool = true;
1626     }
1627
1628     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1629
1630     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1631     if (MCPE.isMachineConstantPoolEntry())
1632       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1633     else
1634       EmitGlobalConstant(MCPE.Val.ConstVal);
1635     return;
1636   }
1637   case ARM::t2BR_JT: {
1638     // Lower and emit the instruction itself, then the jump table following it.
1639     MCInst TmpInst;
1640     TmpInst.setOpcode(ARM::tMOVr);
1641     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1642     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1643     // Add predicate operands.
1644     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1645     TmpInst.addOperand(MCOperand::CreateReg(0));
1646     OutStreamer.EmitInstruction(TmpInst);
1647     // Output the data for the jump table itself
1648     EmitJump2Table(MI);
1649     return;
1650   }
1651   case ARM::t2TBB_JT: {
1652     // Lower and emit the instruction itself, then the jump table following it.
1653     MCInst TmpInst;
1654
1655     TmpInst.setOpcode(ARM::t2TBB);
1656     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1657     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1658     // Add predicate operands.
1659     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1660     TmpInst.addOperand(MCOperand::CreateReg(0));
1661     OutStreamer.EmitInstruction(TmpInst);
1662     // Output the data for the jump table itself
1663     EmitJump2Table(MI);
1664     // Make sure the next instruction is 2-byte aligned.
1665     EmitAlignment(1);
1666     return;
1667   }
1668   case ARM::t2TBH_JT: {
1669     // Lower and emit the instruction itself, then the jump table following it.
1670     MCInst TmpInst;
1671
1672     TmpInst.setOpcode(ARM::t2TBH);
1673     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1674     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1675     // Add predicate operands.
1676     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1677     TmpInst.addOperand(MCOperand::CreateReg(0));
1678     OutStreamer.EmitInstruction(TmpInst);
1679     // Output the data for the jump table itself
1680     EmitJump2Table(MI);
1681     return;
1682   }
1683   case ARM::tBR_JTr:
1684   case ARM::BR_JTr: {
1685     // Lower and emit the instruction itself, then the jump table following it.
1686     // mov pc, target
1687     MCInst TmpInst;
1688     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1689       ARM::MOVr : ARM::tMOVr;
1690     TmpInst.setOpcode(Opc);
1691     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1692     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1693     // Add predicate operands.
1694     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1695     TmpInst.addOperand(MCOperand::CreateReg(0));
1696     // Add 's' bit operand (always reg0 for this)
1697     if (Opc == ARM::MOVr)
1698       TmpInst.addOperand(MCOperand::CreateReg(0));
1699     OutStreamer.EmitInstruction(TmpInst);
1700
1701     // Make sure the Thumb jump table is 4-byte aligned.
1702     if (Opc == ARM::tMOVr)
1703       EmitAlignment(2);
1704
1705     // Output the data for the jump table itself
1706     EmitJumpTable(MI);
1707     return;
1708   }
1709   case ARM::BR_JTm: {
1710     // Lower and emit the instruction itself, then the jump table following it.
1711     // ldr pc, target
1712     MCInst TmpInst;
1713     if (MI->getOperand(1).getReg() == 0) {
1714       // literal offset
1715       TmpInst.setOpcode(ARM::LDRi12);
1716       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1717       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1718       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1719     } else {
1720       TmpInst.setOpcode(ARM::LDRrs);
1721       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1722       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1723       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1724       TmpInst.addOperand(MCOperand::CreateImm(0));
1725     }
1726     // Add predicate operands.
1727     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1728     TmpInst.addOperand(MCOperand::CreateReg(0));
1729     OutStreamer.EmitInstruction(TmpInst);
1730
1731     // Output the data for the jump table itself
1732     EmitJumpTable(MI);
1733     return;
1734   }
1735   case ARM::BR_JTadd: {
1736     // Lower and emit the instruction itself, then the jump table following it.
1737     // add pc, target, idx
1738     MCInst TmpInst;
1739     TmpInst.setOpcode(ARM::ADDrr);
1740     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1741     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1742     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1743     // Add predicate operands.
1744     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1745     TmpInst.addOperand(MCOperand::CreateReg(0));
1746     // Add 's' bit operand (always reg0 for this)
1747     TmpInst.addOperand(MCOperand::CreateReg(0));
1748     OutStreamer.EmitInstruction(TmpInst);
1749
1750     // Output the data for the jump table itself
1751     EmitJumpTable(MI);
1752     return;
1753   }
1754   case ARM::TRAP: {
1755     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1756     // FIXME: Remove this special case when they do.
1757     if (!Subtarget->isTargetDarwin()) {
1758       //.long 0xe7ffdefe @ trap
1759       uint32_t Val = 0xe7ffdefeUL;
1760       OutStreamer.AddComment("trap");
1761       OutStreamer.EmitIntValue(Val, 4);
1762       return;
1763     }
1764     break;
1765   }
1766   case ARM::tTRAP: {
1767     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1768     // FIXME: Remove this special case when they do.
1769     if (!Subtarget->isTargetDarwin()) {
1770       //.short 57086 @ trap
1771       uint16_t Val = 0xdefe;
1772       OutStreamer.AddComment("trap");
1773       OutStreamer.EmitIntValue(Val, 2);
1774       return;
1775     }
1776     break;
1777   }
1778   case ARM::t2Int_eh_sjlj_setjmp:
1779   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1780   case ARM::tInt_eh_sjlj_setjmp: {
1781     // Two incoming args: GPR:$src, GPR:$val
1782     // mov $val, pc
1783     // adds $val, #7
1784     // str $val, [$src, #4]
1785     // movs r0, #0
1786     // b 1f
1787     // movs r0, #1
1788     // 1:
1789     unsigned SrcReg = MI->getOperand(0).getReg();
1790     unsigned ValReg = MI->getOperand(1).getReg();
1791     MCSymbol *Label = GetARMSJLJEHLabel();
1792     {
1793       MCInst TmpInst;
1794       TmpInst.setOpcode(ARM::tMOVr);
1795       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1796       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1797       // Predicate.
1798       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1799       TmpInst.addOperand(MCOperand::CreateReg(0));
1800       OutStreamer.AddComment("eh_setjmp begin");
1801       OutStreamer.EmitInstruction(TmpInst);
1802     }
1803     {
1804       MCInst TmpInst;
1805       TmpInst.setOpcode(ARM::tADDi3);
1806       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1807       // 's' bit operand
1808       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1809       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1810       TmpInst.addOperand(MCOperand::CreateImm(7));
1811       // Predicate.
1812       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1813       TmpInst.addOperand(MCOperand::CreateReg(0));
1814       OutStreamer.EmitInstruction(TmpInst);
1815     }
1816     {
1817       MCInst TmpInst;
1818       TmpInst.setOpcode(ARM::tSTRi);
1819       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1820       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1821       // The offset immediate is #4. The operand value is scaled by 4 for the
1822       // tSTR instruction.
1823       TmpInst.addOperand(MCOperand::CreateImm(1));
1824       // Predicate.
1825       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1826       TmpInst.addOperand(MCOperand::CreateReg(0));
1827       OutStreamer.EmitInstruction(TmpInst);
1828     }
1829     {
1830       MCInst TmpInst;
1831       TmpInst.setOpcode(ARM::tMOVi8);
1832       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1833       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1834       TmpInst.addOperand(MCOperand::CreateImm(0));
1835       // Predicate.
1836       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1837       TmpInst.addOperand(MCOperand::CreateReg(0));
1838       OutStreamer.EmitInstruction(TmpInst);
1839     }
1840     {
1841       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1842       MCInst TmpInst;
1843       TmpInst.setOpcode(ARM::tB);
1844       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1845       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1846       TmpInst.addOperand(MCOperand::CreateReg(0));
1847       OutStreamer.EmitInstruction(TmpInst);
1848     }
1849     {
1850       MCInst TmpInst;
1851       TmpInst.setOpcode(ARM::tMOVi8);
1852       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1853       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1854       TmpInst.addOperand(MCOperand::CreateImm(1));
1855       // Predicate.
1856       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1857       TmpInst.addOperand(MCOperand::CreateReg(0));
1858       OutStreamer.AddComment("eh_setjmp end");
1859       OutStreamer.EmitInstruction(TmpInst);
1860     }
1861     OutStreamer.EmitLabel(Label);
1862     return;
1863   }
1864
1865   case ARM::Int_eh_sjlj_setjmp_nofp:
1866   case ARM::Int_eh_sjlj_setjmp: {
1867     // Two incoming args: GPR:$src, GPR:$val
1868     // add $val, pc, #8
1869     // str $val, [$src, #+4]
1870     // mov r0, #0
1871     // add pc, pc, #0
1872     // mov r0, #1
1873     unsigned SrcReg = MI->getOperand(0).getReg();
1874     unsigned ValReg = MI->getOperand(1).getReg();
1875
1876     {
1877       MCInst TmpInst;
1878       TmpInst.setOpcode(ARM::ADDri);
1879       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1880       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1881       TmpInst.addOperand(MCOperand::CreateImm(8));
1882       // Predicate.
1883       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1884       TmpInst.addOperand(MCOperand::CreateReg(0));
1885       // 's' bit operand (always reg0 for this).
1886       TmpInst.addOperand(MCOperand::CreateReg(0));
1887       OutStreamer.AddComment("eh_setjmp begin");
1888       OutStreamer.EmitInstruction(TmpInst);
1889     }
1890     {
1891       MCInst TmpInst;
1892       TmpInst.setOpcode(ARM::STRi12);
1893       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1894       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1895       TmpInst.addOperand(MCOperand::CreateImm(4));
1896       // Predicate.
1897       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1898       TmpInst.addOperand(MCOperand::CreateReg(0));
1899       OutStreamer.EmitInstruction(TmpInst);
1900     }
1901     {
1902       MCInst TmpInst;
1903       TmpInst.setOpcode(ARM::MOVi);
1904       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1905       TmpInst.addOperand(MCOperand::CreateImm(0));
1906       // Predicate.
1907       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1908       TmpInst.addOperand(MCOperand::CreateReg(0));
1909       // 's' bit operand (always reg0 for this).
1910       TmpInst.addOperand(MCOperand::CreateReg(0));
1911       OutStreamer.EmitInstruction(TmpInst);
1912     }
1913     {
1914       MCInst TmpInst;
1915       TmpInst.setOpcode(ARM::ADDri);
1916       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1917       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1918       TmpInst.addOperand(MCOperand::CreateImm(0));
1919       // Predicate.
1920       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1921       TmpInst.addOperand(MCOperand::CreateReg(0));
1922       // 's' bit operand (always reg0 for this).
1923       TmpInst.addOperand(MCOperand::CreateReg(0));
1924       OutStreamer.EmitInstruction(TmpInst);
1925     }
1926     {
1927       MCInst TmpInst;
1928       TmpInst.setOpcode(ARM::MOVi);
1929       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1930       TmpInst.addOperand(MCOperand::CreateImm(1));
1931       // Predicate.
1932       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1933       TmpInst.addOperand(MCOperand::CreateReg(0));
1934       // 's' bit operand (always reg0 for this).
1935       TmpInst.addOperand(MCOperand::CreateReg(0));
1936       OutStreamer.AddComment("eh_setjmp end");
1937       OutStreamer.EmitInstruction(TmpInst);
1938     }
1939     return;
1940   }
1941   case ARM::Int_eh_sjlj_longjmp: {
1942     // ldr sp, [$src, #8]
1943     // ldr $scratch, [$src, #4]
1944     // ldr r7, [$src]
1945     // bx $scratch
1946     unsigned SrcReg = MI->getOperand(0).getReg();
1947     unsigned ScratchReg = MI->getOperand(1).getReg();
1948     {
1949       MCInst TmpInst;
1950       TmpInst.setOpcode(ARM::LDRi12);
1951       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1952       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1953       TmpInst.addOperand(MCOperand::CreateImm(8));
1954       // Predicate.
1955       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1956       TmpInst.addOperand(MCOperand::CreateReg(0));
1957       OutStreamer.EmitInstruction(TmpInst);
1958     }
1959     {
1960       MCInst TmpInst;
1961       TmpInst.setOpcode(ARM::LDRi12);
1962       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1963       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1964       TmpInst.addOperand(MCOperand::CreateImm(4));
1965       // Predicate.
1966       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1967       TmpInst.addOperand(MCOperand::CreateReg(0));
1968       OutStreamer.EmitInstruction(TmpInst);
1969     }
1970     {
1971       MCInst TmpInst;
1972       TmpInst.setOpcode(ARM::LDRi12);
1973       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1974       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1975       TmpInst.addOperand(MCOperand::CreateImm(0));
1976       // Predicate.
1977       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1978       TmpInst.addOperand(MCOperand::CreateReg(0));
1979       OutStreamer.EmitInstruction(TmpInst);
1980     }
1981     {
1982       MCInst TmpInst;
1983       TmpInst.setOpcode(ARM::BX);
1984       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1985       // Predicate.
1986       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1987       TmpInst.addOperand(MCOperand::CreateReg(0));
1988       OutStreamer.EmitInstruction(TmpInst);
1989     }
1990     return;
1991   }
1992   case ARM::tInt_eh_sjlj_longjmp: {
1993     // ldr $scratch, [$src, #8]
1994     // mov sp, $scratch
1995     // ldr $scratch, [$src, #4]
1996     // ldr r7, [$src]
1997     // bx $scratch
1998     unsigned SrcReg = MI->getOperand(0).getReg();
1999     unsigned ScratchReg = MI->getOperand(1).getReg();
2000     {
2001       MCInst TmpInst;
2002       TmpInst.setOpcode(ARM::tLDRi);
2003       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2004       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2005       // The offset immediate is #8. The operand value is scaled by 4 for the
2006       // tLDR instruction.
2007       TmpInst.addOperand(MCOperand::CreateImm(2));
2008       // Predicate.
2009       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2010       TmpInst.addOperand(MCOperand::CreateReg(0));
2011       OutStreamer.EmitInstruction(TmpInst);
2012     }
2013     {
2014       MCInst TmpInst;
2015       TmpInst.setOpcode(ARM::tMOVr);
2016       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
2017       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2018       // Predicate.
2019       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2020       TmpInst.addOperand(MCOperand::CreateReg(0));
2021       OutStreamer.EmitInstruction(TmpInst);
2022     }
2023     {
2024       MCInst TmpInst;
2025       TmpInst.setOpcode(ARM::tLDRi);
2026       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2027       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2028       TmpInst.addOperand(MCOperand::CreateImm(1));
2029       // Predicate.
2030       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2031       TmpInst.addOperand(MCOperand::CreateReg(0));
2032       OutStreamer.EmitInstruction(TmpInst);
2033     }
2034     {
2035       MCInst TmpInst;
2036       TmpInst.setOpcode(ARM::tLDRi);
2037       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
2038       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2039       TmpInst.addOperand(MCOperand::CreateImm(0));
2040       // Predicate.
2041       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2042       TmpInst.addOperand(MCOperand::CreateReg(0));
2043       OutStreamer.EmitInstruction(TmpInst);
2044     }
2045     {
2046       MCInst TmpInst;
2047       TmpInst.setOpcode(ARM::tBX);
2048       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2049       // Predicate.
2050       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2051       TmpInst.addOperand(MCOperand::CreateReg(0));
2052       OutStreamer.EmitInstruction(TmpInst);
2053     }
2054     return;
2055   }
2056   }
2057
2058   MCInst TmpInst;
2059   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
2060
2061   OutStreamer.EmitInstruction(TmpInst);
2062 }
2063
2064 //===----------------------------------------------------------------------===//
2065 // Target Registry Stuff
2066 //===----------------------------------------------------------------------===//
2067
2068 // Force static initialization.
2069 extern "C" void LLVMInitializeARMAsmPrinter() {
2070   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
2071   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
2072 }