lib/Target/AMDGPU/SIRegisterInfo.cpp

   1 //===-- SIRegisterInfo.cpp - SI Register Information ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI implementation of the TargetRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SIRegisterInfo.h"
  16 #include "SIInstrInfo.h"
  17 #include "SIMachineFunctionInfo.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/RegisterScavenging.h"
  21 #include "llvm/IR/Function.h"
  22 #include "llvm/IR/LLVMContext.h"
  23
  24 using namespace llvm;
  25
  26 SIRegisterInfo::SIRegisterInfo() : AMDGPURegisterInfo() {}
  27
  28 void SIRegisterInfo::reserveRegisterTuples(BitVector &Reserved, unsigned Reg) const {
  29   MCRegAliasIterator R(Reg, this, true);
  30
  31   for (; R.isValid(); ++R)
  32     Reserved.set(*R);
  33 }
  34
  35 unsigned SIRegisterInfo::reservedPrivateSegmentBufferReg(
  36   const MachineFunction &MF) const {
  37   const AMDGPUSubtarget &ST = MF.getSubtarget<AMDGPUSubtarget>();
  38   if (ST.hasSGPRInitBug()) {
  39     unsigned BaseIdx = AMDGPUSubtarget::FIXED_SGPR_COUNT_FOR_INIT_BUG - 4 - 4;
  40     unsigned BaseReg(AMDGPU::SGPR_32RegClass.getRegister(BaseIdx));
  41     return getMatchingSuperReg(BaseReg, AMDGPU::sub0, &AMDGPU::SReg_128RegClass);
  42   }
  43
  44   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
  45     // 98/99 need to be reserved for flat_scr, and 100/101 for vcc. This is the
  46     // next sgpr128 down.
  47     return AMDGPU::SGPR92_SGPR93_SGPR94_SGPR95;
  48   }
  49
  50   return AMDGPU::SGPR96_SGPR97_SGPR98_SGPR99;
  51 }
  52
  53 unsigned SIRegisterInfo::reservedPrivateSegmentWaveByteOffsetReg(
  54   const MachineFunction &MF) const {
  55   const AMDGPUSubtarget &ST = MF.getSubtarget<AMDGPUSubtarget>();
  56   if (ST.hasSGPRInitBug()) {
  57     unsigned Idx = AMDGPUSubtarget::FIXED_SGPR_COUNT_FOR_INIT_BUG - 4 - 5;
  58     return AMDGPU::SGPR_32RegClass.getRegister(Idx);
  59   }
  60
  61   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
  62     // Next register before reservations for flat_scr and vcc.
  63     return AMDGPU::SGPR97;
  64   }
  65
  66   return AMDGPU::SGPR95;
  67 }
  68
  69 BitVector SIRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
  70   BitVector Reserved(getNumRegs());
  71   Reserved.set(AMDGPU::INDIRECT_BASE_ADDR);
  72
  73   // EXEC_LO and EXEC_HI could be allocated and used as regular register, but
  74   // this seems likely to result in bugs, so I'm marking them as reserved.
  75   reserveRegisterTuples(Reserved, AMDGPU::EXEC);
  76   reserveRegisterTuples(Reserved, AMDGPU::FLAT_SCR);
  77
  78   // Reserve the last 2 registers so we will always have at least 2 more that
  79   // will physically contain VCC.
  80   reserveRegisterTuples(Reserved, AMDGPU::SGPR102_SGPR103);
  81
  82   const AMDGPUSubtarget &ST = MF.getSubtarget<AMDGPUSubtarget>();
  83
  84   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
  85     // SI/CI have 104 SGPRs. VI has 102. We need to shift down the reservation
  86     // for VCC/FLAT_SCR.
  87     reserveRegisterTuples(Reserved, AMDGPU::SGPR98_SGPR99);
  88     reserveRegisterTuples(Reserved, AMDGPU::SGPR100_SGPR101);
  89   }
  90
  91   // Tonga and Iceland can only allocate a fixed number of SGPRs due
  92   // to a hw bug.
  93   if (ST.hasSGPRInitBug()) {
  94     unsigned NumSGPRs = AMDGPU::SGPR_32RegClass.getNumRegs();
  95     // Reserve some SGPRs for FLAT_SCRATCH and VCC (4 SGPRs).
  96     // Assume XNACK_MASK is unused.
  97     unsigned Limit = AMDGPUSubtarget::FIXED_SGPR_COUNT_FOR_INIT_BUG - 4;
  98
  99     for (unsigned i = Limit; i < NumSGPRs; ++i) {
 100       unsigned Reg = AMDGPU::SGPR_32RegClass.getRegister(i);
 101       reserveRegisterTuples(Reserved, Reg);
 102     }
 103   }
 104
 105   const SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 106
 107   unsigned ScratchWaveOffsetReg = MFI->getScratchWaveOffsetReg();
 108   if (ScratchWaveOffsetReg != AMDGPU::NoRegister) {
 109     // Reserve 1 SGPR for scratch wave offset in case we need to spill.
 110     reserveRegisterTuples(Reserved, ScratchWaveOffsetReg);
 111   }
 112
 113   unsigned ScratchRSrcReg = MFI->getScratchRSrcReg();
 114   if (ScratchRSrcReg != AMDGPU::NoRegister) {
 115     // Reserve 4 SGPRs for the scratch buffer resource descriptor in case we need
 116     // to spill.
 117     // TODO: May need to reserve a VGPR if doing LDS spilling.
 118     reserveRegisterTuples(Reserved, ScratchRSrcReg);
 119     assert(!isSubRegister(ScratchRSrcReg, ScratchWaveOffsetReg));
 120   }
 121
 122   return Reserved;
 123 }
 124
 125 unsigned SIRegisterInfo::getRegPressureSetLimit(const MachineFunction &MF,
 126                                                 unsigned Idx) const {
 127   const AMDGPUSubtarget &STI = MF.getSubtarget<AMDGPUSubtarget>();
 128   // FIXME: We should adjust the max number of waves based on LDS size.
 129   unsigned SGPRLimit = getNumSGPRsAllowed(STI.getGeneration(),
 130                                           STI.getMaxWavesPerCU());
 131   unsigned VGPRLimit = getNumVGPRsAllowed(STI.getMaxWavesPerCU());
 132
 133   unsigned VSLimit = SGPRLimit + VGPRLimit;
 134
 135   for (regclass_iterator I = regclass_begin(), E = regclass_end();
 136        I != E; ++I) {
 137     const TargetRegisterClass *RC = *I;
 138
 139     unsigned NumSubRegs = std::max((int)RC->getSize() / 4, 1);
 140     unsigned Limit;
 141
 142     if (isPseudoRegClass(RC)) {
 143       // FIXME: This is a hack. We should never be considering the pressure of
 144       // these since no virtual register should ever have this class.
 145       Limit = VSLimit;
 146     } else if (isSGPRClass(RC)) {
 147       Limit = SGPRLimit / NumSubRegs;
 148     } else {
 149       Limit = VGPRLimit / NumSubRegs;
 150     }
 151
 152     const int *Sets = getRegClassPressureSets(RC);
 153     assert(Sets);
 154     for (unsigned i = 0; Sets[i] != -1; ++i) {
 155       if (Sets[i] == (int)Idx)
 156         return Limit;
 157     }
 158   }
 159   return 256;
 160 }
 161
 162 bool SIRegisterInfo::requiresRegisterScavenging(const MachineFunction &Fn) const {
 163   return Fn.getFrameInfo()->hasStackObjects();
 164 }
 165
 166 static unsigned getNumSubRegsForSpillOp(unsigned Op) {
 167
 168   switch (Op) {
 169   case AMDGPU::SI_SPILL_S512_SAVE:
 170   case AMDGPU::SI_SPILL_S512_RESTORE:
 171   case AMDGPU::SI_SPILL_V512_SAVE:
 172   case AMDGPU::SI_SPILL_V512_RESTORE:
 173     return 16;
 174   case AMDGPU::SI_SPILL_S256_SAVE:
 175   case AMDGPU::SI_SPILL_S256_RESTORE:
 176   case AMDGPU::SI_SPILL_V256_SAVE:
 177   case AMDGPU::SI_SPILL_V256_RESTORE:
 178     return 8;
 179   case AMDGPU::SI_SPILL_S128_SAVE:
 180   case AMDGPU::SI_SPILL_S128_RESTORE:
 181   case AMDGPU::SI_SPILL_V128_SAVE:
 182   case AMDGPU::SI_SPILL_V128_RESTORE:
 183     return 4;
 184   case AMDGPU::SI_SPILL_V96_SAVE:
 185   case AMDGPU::SI_SPILL_V96_RESTORE:
 186     return 3;
 187   case AMDGPU::SI_SPILL_S64_SAVE:
 188   case AMDGPU::SI_SPILL_S64_RESTORE:
 189   case AMDGPU::SI_SPILL_V64_SAVE:
 190   case AMDGPU::SI_SPILL_V64_RESTORE:
 191     return 2;
 192   case AMDGPU::SI_SPILL_S32_SAVE:
 193   case AMDGPU::SI_SPILL_S32_RESTORE:
 194   case AMDGPU::SI_SPILL_V32_SAVE:
 195   case AMDGPU::SI_SPILL_V32_RESTORE:
 196     return 1;
 197   default: llvm_unreachable("Invalid spill opcode");
 198   }
 199 }
 200
 201 void SIRegisterInfo::buildScratchLoadStore(MachineBasicBlock::iterator MI,
 202                                            unsigned LoadStoreOp,
 203                                            unsigned Value,
 204                                            unsigned ScratchRsrcReg,
 205                                            unsigned ScratchOffset,
 206                                            int64_t Offset,
 207                                            RegScavenger *RS) const {
 208
 209   MachineBasicBlock *MBB = MI->getParent();
 210   const MachineFunction *MF = MI->getParent()->getParent();
 211   const SIInstrInfo *TII =
 212       static_cast<const SIInstrInfo *>(MF->getSubtarget().getInstrInfo());
 213   LLVMContext &Ctx = MF->getFunction()->getContext();
 214   DebugLoc DL = MI->getDebugLoc();
 215   bool IsLoad = TII->get(LoadStoreOp).mayLoad();
 216
 217   bool RanOutOfSGPRs = false;
 218   unsigned SOffset = ScratchOffset;
 219
 220   unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 221   unsigned Size = NumSubRegs * 4;
 222
 223   if (!isUInt<12>(Offset + Size)) {
 224     SOffset = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, MI, 0);
 225     if (SOffset == AMDGPU::NoRegister) {
 226       RanOutOfSGPRs = true;
 227       SOffset = AMDGPU::SGPR0;
 228     }
 229     BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_ADD_U32), SOffset)
 230             .addReg(ScratchOffset)
 231             .addImm(Offset);
 232     Offset = 0;
 233   }
 234
 235   if (RanOutOfSGPRs)
 236     Ctx.emitError("Ran out of SGPRs for spilling VGPRS");
 237
 238   for (unsigned i = 0, e = NumSubRegs; i != e; ++i, Offset += 4) {
 239     unsigned SubReg = NumSubRegs > 1 ?
 240         getPhysRegSubReg(Value, &AMDGPU::VGPR_32RegClass, i) :
 241         Value;
 242
 243     BuildMI(*MBB, MI, DL, TII->get(LoadStoreOp))
 244       .addReg(SubReg, getDefRegState(IsLoad))
 245       .addReg(ScratchRsrcReg)
 246       .addReg(SOffset)
 247       .addImm(Offset)
 248       .addImm(0) // glc
 249       .addImm(0) // slc
 250       .addImm(0) // tfe
 251       .addReg(Value, RegState::Implicit | getDefRegState(IsLoad))
 252       .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
 253   }
 254 }
 255
 256 void SIRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator MI,
 257                                         int SPAdj, unsigned FIOperandNum,
 258                                         RegScavenger *RS) const {
 259   MachineFunction *MF = MI->getParent()->getParent();
 260   MachineBasicBlock *MBB = MI->getParent();
 261   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 262   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 263   const SIInstrInfo *TII =
 264       static_cast<const SIInstrInfo *>(MF->getSubtarget().getInstrInfo());
 265   DebugLoc DL = MI->getDebugLoc();
 266
 267   MachineOperand &FIOp = MI->getOperand(FIOperandNum);
 268   int Index = MI->getOperand(FIOperandNum).getIndex();
 269
 270   switch (MI->getOpcode()) {
 271     // SGPR register spill
 272     case AMDGPU::SI_SPILL_S512_SAVE:
 273     case AMDGPU::SI_SPILL_S256_SAVE:
 274     case AMDGPU::SI_SPILL_S128_SAVE:
 275     case AMDGPU::SI_SPILL_S64_SAVE:
 276     case AMDGPU::SI_SPILL_S32_SAVE: {
 277       unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 278
 279       for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 280         unsigned SubReg = getPhysRegSubReg(MI->getOperand(0).getReg(),
 281                                            &AMDGPU::SGPR_32RegClass, i);
 282         struct SIMachineFunctionInfo::SpilledReg Spill =
 283             MFI->getSpilledReg(MF, Index, i);
 284
 285         BuildMI(*MBB, MI, DL,
 286                 TII->getMCOpcodeFromPseudo(AMDGPU::V_WRITELANE_B32),
 287                 Spill.VGPR)
 288                 .addReg(SubReg)
 289                 .addImm(Spill.Lane);
 290
 291         // FIXME: Since this spills to another register instead of an actual
 292         // frame index, we should delete the frame index when all references to
 293         // it are fixed.
 294       }
 295       MI->eraseFromParent();
 296       break;
 297     }
 298
 299     // SGPR register restore
 300     case AMDGPU::SI_SPILL_S512_RESTORE:
 301     case AMDGPU::SI_SPILL_S256_RESTORE:
 302     case AMDGPU::SI_SPILL_S128_RESTORE:
 303     case AMDGPU::SI_SPILL_S64_RESTORE:
 304     case AMDGPU::SI_SPILL_S32_RESTORE: {
 305       unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 306
 307       for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 308         unsigned SubReg = getPhysRegSubReg(MI->getOperand(0).getReg(),
 309                                            &AMDGPU::SGPR_32RegClass, i);
 310         struct SIMachineFunctionInfo::SpilledReg Spill =
 311             MFI->getSpilledReg(MF, Index, i);
 312
 313         BuildMI(*MBB, MI, DL,
 314                 TII->getMCOpcodeFromPseudo(AMDGPU::V_READLANE_B32),
 315                 SubReg)
 316                 .addReg(Spill.VGPR)
 317                 .addImm(Spill.Lane)
 318                 .addReg(MI->getOperand(0).getReg(), RegState::ImplicitDefine);
 319       }
 320
 321       // TODO: only do this when it is needed
 322       switch (MF->getSubtarget<AMDGPUSubtarget>().getGeneration()) {
 323       case AMDGPUSubtarget::SOUTHERN_ISLANDS:
 324         // "VALU writes SGPR" -> "SMRD reads that SGPR" needs 4 wait states
 325         // ("S_NOP 3") on SI
 326         TII->insertWaitStates(MI, 4);
 327         break;
 328       case AMDGPUSubtarget::SEA_ISLANDS:
 329         break;
 330       default: // VOLCANIC_ISLANDS and later
 331         // "VALU writes SGPR -> VMEM reads that SGPR" needs 5 wait states
 332         // ("S_NOP 4") on VI and later. This also applies to VALUs which write
 333         // VCC, but we're unlikely to see VMEM use VCC.
 334         TII->insertWaitStates(MI, 5);
 335       }
 336
 337       MI->eraseFromParent();
 338       break;
 339     }
 340
 341     // VGPR register spill
 342     case AMDGPU::SI_SPILL_V512_SAVE:
 343     case AMDGPU::SI_SPILL_V256_SAVE:
 344     case AMDGPU::SI_SPILL_V128_SAVE:
 345     case AMDGPU::SI_SPILL_V96_SAVE:
 346     case AMDGPU::SI_SPILL_V64_SAVE:
 347     case AMDGPU::SI_SPILL_V32_SAVE:
 348       buildScratchLoadStore(MI, AMDGPU::BUFFER_STORE_DWORD_OFFSET,
 349             TII->getNamedOperand(*MI, AMDGPU::OpName::src)->getReg(),
 350             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_rsrc)->getReg(),
 351             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_offset)->getReg(),
 352              FrameInfo->getObjectOffset(Index), RS);
 353       MI->eraseFromParent();
 354       break;
 355     case AMDGPU::SI_SPILL_V32_RESTORE:
 356     case AMDGPU::SI_SPILL_V64_RESTORE:
 357     case AMDGPU::SI_SPILL_V96_RESTORE:
 358     case AMDGPU::SI_SPILL_V128_RESTORE:
 359     case AMDGPU::SI_SPILL_V256_RESTORE:
 360     case AMDGPU::SI_SPILL_V512_RESTORE: {
 361       buildScratchLoadStore(MI, AMDGPU::BUFFER_LOAD_DWORD_OFFSET,
 362             TII->getNamedOperand(*MI, AMDGPU::OpName::dst)->getReg(),
 363             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_rsrc)->getReg(),
 364             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_offset)->getReg(),
 365             FrameInfo->getObjectOffset(Index), RS);
 366       MI->eraseFromParent();
 367       break;
 368     }
 369
 370     default: {
 371       int64_t Offset = FrameInfo->getObjectOffset(Index);
 372       FIOp.ChangeToImmediate(Offset);
 373       if (!TII->isImmOperandLegal(MI, FIOperandNum, FIOp)) {
 374         unsigned TmpReg = RS->scavengeRegister(&AMDGPU::VGPR_32RegClass, MI, SPAdj);
 375         BuildMI(*MBB, MI, MI->getDebugLoc(),
 376                 TII->get(AMDGPU::V_MOV_B32_e32), TmpReg)
 377                 .addImm(Offset);
 378         FIOp.ChangeToRegister(TmpReg, false, false, true);
 379       }
 380     }
 381   }
 382 }
 383
 384 unsigned SIRegisterInfo::getHWRegIndex(unsigned Reg) const {
 385   return getEncodingValue(Reg) & 0xff;
 386 }
 387
 388 // FIXME: This is very slow. It might be worth creating a map from physreg to
 389 // register class.
 390 const TargetRegisterClass *SIRegisterInfo::getPhysRegClass(unsigned Reg) const {
 391   assert(!TargetRegisterInfo::isVirtualRegister(Reg));
 392
 393   static const TargetRegisterClass *const BaseClasses[] = {
 394     &AMDGPU::VGPR_32RegClass,
 395     &AMDGPU::SReg_32RegClass,
 396     &AMDGPU::VReg_64RegClass,
 397     &AMDGPU::SReg_64RegClass,
 398     &AMDGPU::VReg_96RegClass,
 399     &AMDGPU::VReg_128RegClass,
 400     &AMDGPU::SReg_128RegClass,
 401     &AMDGPU::VReg_256RegClass,
 402     &AMDGPU::SReg_256RegClass,
 403     &AMDGPU::VReg_512RegClass,
 404     &AMDGPU::SReg_512RegClass
 405   };
 406
 407   for (const TargetRegisterClass *BaseClass : BaseClasses) {
 408     if (BaseClass->contains(Reg)) {
 409       return BaseClass;
 410     }
 411   }
 412   return nullptr;
 413 }
 414
 415 // TODO: It might be helpful to have some target specific flags in
 416 // TargetRegisterClass to mark which classes are VGPRs to make this trivial.
 417 bool SIRegisterInfo::hasVGPRs(const TargetRegisterClass *RC) const {
 418   switch (RC->getSize()) {
 419   case 4:
 420     return getCommonSubClass(&AMDGPU::VGPR_32RegClass, RC) != nullptr;
 421   case 8:
 422     return getCommonSubClass(&AMDGPU::VReg_64RegClass, RC) != nullptr;
 423   case 12:
 424     return getCommonSubClass(&AMDGPU::VReg_96RegClass, RC) != nullptr;
 425   case 16:
 426     return getCommonSubClass(&AMDGPU::VReg_128RegClass, RC) != nullptr;
 427   case 32:
 428     return getCommonSubClass(&AMDGPU::VReg_256RegClass, RC) != nullptr;
 429   case 64:
 430     return getCommonSubClass(&AMDGPU::VReg_512RegClass, RC) != nullptr;
 431   default:
 432     llvm_unreachable("Invalid register class size");
 433   }
 434 }
 435
 436 const TargetRegisterClass *SIRegisterInfo::getEquivalentVGPRClass(
 437                                          const TargetRegisterClass *SRC) const {
 438   switch (SRC->getSize()) {
 439   case 4:
 440     return &AMDGPU::VGPR_32RegClass;
 441   case 8:
 442     return &AMDGPU::VReg_64RegClass;
 443   case 12:
 444     return &AMDGPU::VReg_96RegClass;
 445   case 16:
 446     return &AMDGPU::VReg_128RegClass;
 447   case 32:
 448     return &AMDGPU::VReg_256RegClass;
 449   case 64:
 450     return &AMDGPU::VReg_512RegClass;
 451   default:
 452     llvm_unreachable("Invalid register class size");
 453   }
 454 }
 455
 456 const TargetRegisterClass *SIRegisterInfo::getSubRegClass(
 457                          const TargetRegisterClass *RC, unsigned SubIdx) const {
 458   if (SubIdx == AMDGPU::NoSubRegister)
 459     return RC;
 460
 461   // If this register has a sub-register, we can safely assume it is a 32-bit
 462   // register, because all of SI's sub-registers are 32-bit.
 463   if (isSGPRClass(RC)) {
 464     return &AMDGPU::SGPR_32RegClass;
 465   } else {
 466     return &AMDGPU::VGPR_32RegClass;
 467   }
 468 }
 469
 470 bool SIRegisterInfo::shouldRewriteCopySrc(
 471   const TargetRegisterClass *DefRC,
 472   unsigned DefSubReg,
 473   const TargetRegisterClass *SrcRC,
 474   unsigned SrcSubReg) const {
 475   // We want to prefer the smallest register class possible, so we don't want to
 476   // stop and rewrite on anything that looks like a subregister
 477   // extract. Operations mostly don't care about the super register class, so we
 478   // only want to stop on the most basic of copies between the smae register
 479   // class.
 480   //
 481   // e.g. if we have something like
 482   // vreg0 = ...
 483   // vreg1 = ...
 484   // vreg2 = REG_SEQUENCE vreg0, sub0, vreg1, sub1, vreg2, sub2
 485   // vreg3 = COPY vreg2, sub0
 486   //
 487   // We want to look through the COPY to find:
 488   //  => vreg3 = COPY vreg0
 489
 490   // Plain copy.
 491   return getCommonSubClass(DefRC, SrcRC) != nullptr;
 492 }
 493
 494 unsigned SIRegisterInfo::getPhysRegSubReg(unsigned Reg,
 495                                           const TargetRegisterClass *SubRC,
 496                                           unsigned Channel) const {
 497
 498   switch (Reg) {
 499     case AMDGPU::VCC:
 500       switch(Channel) {
 501         case 0: return AMDGPU::VCC_LO;
 502         case 1: return AMDGPU::VCC_HI;
 503         default: llvm_unreachable("Invalid SubIdx for VCC");
 504       }
 505
 506   case AMDGPU::FLAT_SCR:
 507     switch (Channel) {
 508     case 0:
 509       return AMDGPU::FLAT_SCR_LO;
 510     case 1:
 511       return AMDGPU::FLAT_SCR_HI;
 512     default:
 513       llvm_unreachable("Invalid SubIdx for FLAT_SCR");
 514     }
 515     break;
 516
 517   case AMDGPU::EXEC:
 518     switch (Channel) {
 519     case 0:
 520       return AMDGPU::EXEC_LO;
 521     case 1:
 522       return AMDGPU::EXEC_HI;
 523     default:
 524       llvm_unreachable("Invalid SubIdx for EXEC");
 525     }
 526     break;
 527   }
 528
 529   const TargetRegisterClass *RC = getPhysRegClass(Reg);
 530   // 32-bit registers don't have sub-registers, so we can just return the
 531   // Reg.  We need to have this check here, because the calculation below
 532   // using getHWRegIndex() will fail with special 32-bit registers like
 533   // VCC_LO, VCC_HI, EXEC_LO, EXEC_HI and M0.
 534   if (RC->getSize() == 4) {
 535     assert(Channel == 0);
 536     return Reg;
 537   }
 538
 539   unsigned Index = getHWRegIndex(Reg);
 540   return SubRC->getRegister(Index + Channel);
 541 }
 542
 543 bool SIRegisterInfo::opCanUseLiteralConstant(unsigned OpType) const {
 544   return OpType == AMDGPU::OPERAND_REG_IMM32;
 545 }
 546
 547 bool SIRegisterInfo::opCanUseInlineConstant(unsigned OpType) const {
 548   if (opCanUseLiteralConstant(OpType))
 549     return true;
 550
 551   return OpType == AMDGPU::OPERAND_REG_INLINE_C;
 552 }
 553
 554 // FIXME: Most of these are flexible with HSA and we don't need to reserve them
 555 // as input registers if unused. Whether the dispatch ptr is necessary should be
 556 // easy to detect from used intrinsics. Scratch setup is harder to know.
 557 unsigned SIRegisterInfo::getPreloadedValue(const MachineFunction &MF,
 558                                            enum PreloadedValue Value) const {
 559
 560   const SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 561   const AMDGPUSubtarget &ST = MF.getSubtarget<AMDGPUSubtarget>();
 562   (void)ST;
 563   switch (Value) {
 564   case SIRegisterInfo::WORKGROUP_ID_X:
 565     assert(MFI->hasWorkGroupIDX());
 566     return MFI->WorkGroupIDXSystemSGPR;
 567   case SIRegisterInfo::WORKGROUP_ID_Y:
 568     assert(MFI->hasWorkGroupIDY());
 569     return MFI->WorkGroupIDYSystemSGPR;
 570   case SIRegisterInfo::WORKGROUP_ID_Z:
 571     assert(MFI->hasWorkGroupIDZ());
 572     return MFI->WorkGroupIDZSystemSGPR;
 573   case SIRegisterInfo::PRIVATE_SEGMENT_WAVE_BYTE_OFFSET:
 574     return MFI->PrivateSegmentWaveByteOffsetSystemSGPR;
 575   case SIRegisterInfo::PRIVATE_SEGMENT_BUFFER:
 576     assert(ST.isAmdHsaOS() && "Non-HSA ABI currently uses relocations");
 577     assert(MFI->hasPrivateSegmentBuffer());
 578     return MFI->PrivateSegmentBufferUserSGPR;
 579   case SIRegisterInfo::KERNARG_SEGMENT_PTR:
 580     assert(MFI->hasKernargSegmentPtr());
 581     return MFI->KernargSegmentPtrUserSGPR;
 582   case SIRegisterInfo::DISPATCH_PTR:
 583     assert(MFI->hasDispatchPtr());
 584     return MFI->DispatchPtrUserSGPR;
 585   case SIRegisterInfo::QUEUE_PTR:
 586     llvm_unreachable("not implemented");
 587   case SIRegisterInfo::WORKITEM_ID_X:
 588     assert(MFI->hasWorkItemIDX());
 589     return AMDGPU::VGPR0;
 590   case SIRegisterInfo::WORKITEM_ID_Y:
 591     assert(MFI->hasWorkItemIDY());
 592     return AMDGPU::VGPR1;
 593   case SIRegisterInfo::WORKITEM_ID_Z:
 594     assert(MFI->hasWorkItemIDZ());
 595     return AMDGPU::VGPR2;
 596   }
 597   llvm_unreachable("unexpected preloaded value type");
 598 }
 599
 600 /// \brief Returns a register that is not used at any point in the function.
 601 ///        If all registers are used, then this function will return
 602 //         AMDGPU::NoRegister.
 603 unsigned SIRegisterInfo::findUnusedRegister(const MachineRegisterInfo &MRI,
 604                                            const TargetRegisterClass *RC) const {
 605   for (unsigned Reg : *RC)
 606     if (!MRI.isPhysRegUsed(Reg))
 607       return Reg;
 608   return AMDGPU::NoRegister;
 609 }
 610
 611 unsigned SIRegisterInfo::getNumVGPRsAllowed(unsigned WaveCount) const {
 612   switch(WaveCount) {
 613     case 10: return 24;
 614     case 9:  return 28;
 615     case 8:  return 32;
 616     case 7:  return 36;
 617     case 6:  return 40;
 618     case 5:  return 48;
 619     case 4:  return 64;
 620     case 3:  return 84;
 621     case 2:  return 128;
 622     default: return 256;
 623   }
 624 }
 625
 626 unsigned SIRegisterInfo::getNumSGPRsAllowed(AMDGPUSubtarget::Generation gen,
 627                                             unsigned WaveCount) const {
 628   if (gen >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 629     switch (WaveCount) {
 630       case 10: return 80;
 631       case 9:  return 80;
 632       case 8:  return 96;
 633       default: return 102;
 634     }
 635   } else {
 636     switch(WaveCount) {
 637       case 10: return 48;
 638       case 9:  return 56;
 639       case 8:  return 64;
 640       case 7:  return 72;
 641       case 6:  return 80;
 642       case 5:  return 96;
 643       default: return 103;
 644     }
 645   }
 646 }