lib/Target/AMDGPU/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI() {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
  78                                                     AliasAnalysis *AA) const {
  79   // TODO: The generic check fails for VALU instructions that should be
  80   // rematerializable due to implicit reads of exec. We really want all of the
  81   // generic logic for this except for this.
  82   switch (MI->getOpcode()) {
  83   case AMDGPU::V_MOV_B32_e32:
  84   case AMDGPU::V_MOV_B32_e64:
  85   case AMDGPU::V_MOV_B64_PSEUDO:
  86     return true;
  87   default:
  88     return false;
  89   }
  90 }
  91
  92 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  93                                           int64_t &Offset0,
  94                                           int64_t &Offset1) const {
  95   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  96     return false;
  97
  98   unsigned Opc0 = Load0->getMachineOpcode();
  99   unsigned Opc1 = Load1->getMachineOpcode();
 100
 101   // Make sure both are actually loads.
 102   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
 103     return false;
 104
 105   if (isDS(Opc0) && isDS(Opc1)) {
 106
 107     // FIXME: Handle this case:
 108     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
 109       return false;
 110
 111     // Check base reg.
 112     if (Load0->getOperand(1) != Load1->getOperand(1))
 113       return false;
 114
 115     // Check chain.
 116     if (findChainOperand(Load0) != findChainOperand(Load1))
 117       return false;
 118
 119     // Skip read2 / write2 variants for simplicity.
 120     // TODO: We should report true if the used offsets are adjacent (excluded
 121     // st64 versions).
 122     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 123         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 124       return false;
 125
 126     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 127     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 128     return true;
 129   }
 130
 131   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 132     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 133
 134     // Check base reg.
 135     if (Load0->getOperand(0) != Load1->getOperand(0))
 136       return false;
 137
 138     const ConstantSDNode *Load0Offset =
 139         dyn_cast<ConstantSDNode>(Load0->getOperand(1));
 140     const ConstantSDNode *Load1Offset =
 141         dyn_cast<ConstantSDNode>(Load1->getOperand(1));
 142
 143     if (!Load0Offset || !Load1Offset)
 144       return false;
 145
 146     // Check chain.
 147     if (findChainOperand(Load0) != findChainOperand(Load1))
 148       return false;
 149
 150     Offset0 = Load0Offset->getZExtValue();
 151     Offset1 = Load1Offset->getZExtValue();
 152     return true;
 153   }
 154
 155   // MUBUF and MTBUF can access the same addresses.
 156   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 157
 158     // MUBUF and MTBUF have vaddr at different indices.
 159     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 160         findChainOperand(Load0) != findChainOperand(Load1) ||
 161         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 162         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 163       return false;
 164
 165     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 166     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 167
 168     if (OffIdx0 == -1 || OffIdx1 == -1)
 169       return false;
 170
 171     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 172     // inlcude the output in the operand list, but SDNodes don't, we need to
 173     // subtract the index by one.
 174     --OffIdx0;
 175     --OffIdx1;
 176
 177     SDValue Off0 = Load0->getOperand(OffIdx0);
 178     SDValue Off1 = Load1->getOperand(OffIdx1);
 179
 180     // The offset might be a FrameIndexSDNode.
 181     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 182       return false;
 183
 184     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 185     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 186     return true;
 187   }
 188
 189   return false;
 190 }
 191
 192 static bool isStride64(unsigned Opc) {
 193   switch (Opc) {
 194   case AMDGPU::DS_READ2ST64_B32:
 195   case AMDGPU::DS_READ2ST64_B64:
 196   case AMDGPU::DS_WRITE2ST64_B32:
 197   case AMDGPU::DS_WRITE2ST64_B64:
 198     return true;
 199   default:
 200     return false;
 201   }
 202 }
 203
 204 bool SIInstrInfo::getMemOpBaseRegImmOfs(MachineInstr *LdSt, unsigned &BaseReg,
 205                                         unsigned &Offset,
 206                                         const TargetRegisterInfo *TRI) const {
 207   unsigned Opc = LdSt->getOpcode();
 208   if (isDS(Opc)) {
 209     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 210                                                       AMDGPU::OpName::offset);
 211     if (OffsetImm) {
 212       // Normal, single offset LDS instruction.
 213       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 214                                                       AMDGPU::OpName::addr);
 215
 216       BaseReg = AddrReg->getReg();
 217       Offset = OffsetImm->getImm();
 218       return true;
 219     }
 220
 221     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 222     // these as a load with a single offset if the 2 offsets are consecutive. We
 223     // will use this for some partially aligned loads.
 224     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 225                                                        AMDGPU::OpName::offset0);
 226     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 227                                                        AMDGPU::OpName::offset1);
 228
 229     uint8_t Offset0 = Offset0Imm->getImm();
 230     uint8_t Offset1 = Offset1Imm->getImm();
 231
 232     if (Offset1 > Offset0 && Offset1 - Offset0 == 1) {
 233       // Each of these offsets is in element sized units, so we need to convert
 234       // to bytes of the individual reads.
 235
 236       unsigned EltSize;
 237       if (LdSt->mayLoad())
 238         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 239       else {
 240         assert(LdSt->mayStore());
 241         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 242         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 243       }
 244
 245       if (isStride64(Opc))
 246         EltSize *= 64;
 247
 248       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 249                                                       AMDGPU::OpName::addr);
 250       BaseReg = AddrReg->getReg();
 251       Offset = EltSize * Offset0;
 252       return true;
 253     }
 254
 255     return false;
 256   }
 257
 258   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 259     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 260       return false;
 261
 262     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 263                                                     AMDGPU::OpName::vaddr);
 264     if (!AddrReg)
 265       return false;
 266
 267     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 268                                                       AMDGPU::OpName::offset);
 269     BaseReg = AddrReg->getReg();
 270     Offset = OffsetImm->getImm();
 271     return true;
 272   }
 273
 274   if (isSMRD(Opc)) {
 275     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 276                                                       AMDGPU::OpName::offset);
 277     if (!OffsetImm)
 278       return false;
 279
 280     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 281                                                      AMDGPU::OpName::sbase);
 282     BaseReg = SBaseReg->getReg();
 283     Offset = OffsetImm->getImm();
 284     return true;
 285   }
 286
 287   return false;
 288 }
 289
 290 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 291                                      MachineInstr *SecondLdSt,
 292                                      unsigned NumLoads) const {
 293   unsigned Opc0 = FirstLdSt->getOpcode();
 294   unsigned Opc1 = SecondLdSt->getOpcode();
 295
 296   // TODO: This needs finer tuning
 297   if (NumLoads > 4)
 298     return false;
 299
 300   if (isDS(Opc0) && isDS(Opc1))
 301     return true;
 302
 303   if (isSMRD(Opc0) && isSMRD(Opc1))
 304     return true;
 305
 306   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 307     return true;
 308
 309   return false;
 310 }
 311
 312 void
 313 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 314                          MachineBasicBlock::iterator MI, DebugLoc DL,
 315                          unsigned DestReg, unsigned SrcReg,
 316                          bool KillSrc) const {
 317
 318   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 319   // the backend.  While it may be theoretically possible to do this, it should
 320   // never be necessary.
 321   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 322
 323   static const int16_t Sub0_15[] = {
 324     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 325     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 326     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 327     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 328   };
 329
 330   static const int16_t Sub0_7[] = {
 331     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 332     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 333   };
 334
 335   static const int16_t Sub0_3[] = {
 336     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 337   };
 338
 339   static const int16_t Sub0_2[] = {
 340     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 341   };
 342
 343   static const int16_t Sub0_1[] = {
 344     AMDGPU::sub0, AMDGPU::sub1, 0
 345   };
 346
 347   unsigned Opcode;
 348   const int16_t *SubIndices;
 349
 350   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 352     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 353             .addReg(SrcReg, getKillRegState(KillSrc));
 354     return;
 355
 356   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 357     if (DestReg == AMDGPU::VCC) {
 358       if (AMDGPU::SReg_64RegClass.contains(SrcReg)) {
 359         BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), AMDGPU::VCC)
 360           .addReg(SrcReg, getKillRegState(KillSrc));
 361       } else {
 362         // FIXME: Hack until VReg_1 removed.
 363         assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 364         BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32))
 365           .addImm(0)
 366           .addReg(SrcReg, getKillRegState(KillSrc));
 367       }
 368
 369       return;
 370     }
 371
 372     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 373     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 374             .addReg(SrcReg, getKillRegState(KillSrc));
 375     return;
 376
 377   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 378     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 379     Opcode = AMDGPU::S_MOV_B32;
 380     SubIndices = Sub0_3;
 381
 382   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 383     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 384     Opcode = AMDGPU::S_MOV_B32;
 385     SubIndices = Sub0_7;
 386
 387   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 388     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 389     Opcode = AMDGPU::S_MOV_B32;
 390     SubIndices = Sub0_15;
 391
 392   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 393     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 394            AMDGPU::SReg_32RegClass.contains(SrcReg));
 395     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 396             .addReg(SrcReg, getKillRegState(KillSrc));
 397     return;
 398
 399   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 400     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 401            AMDGPU::SReg_64RegClass.contains(SrcReg));
 402     Opcode = AMDGPU::V_MOV_B32_e32;
 403     SubIndices = Sub0_1;
 404
 405   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 406     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 407     Opcode = AMDGPU::V_MOV_B32_e32;
 408     SubIndices = Sub0_2;
 409
 410   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 411     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 412            AMDGPU::SReg_128RegClass.contains(SrcReg));
 413     Opcode = AMDGPU::V_MOV_B32_e32;
 414     SubIndices = Sub0_3;
 415
 416   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 417     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 418            AMDGPU::SReg_256RegClass.contains(SrcReg));
 419     Opcode = AMDGPU::V_MOV_B32_e32;
 420     SubIndices = Sub0_7;
 421
 422   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 423     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 424            AMDGPU::SReg_512RegClass.contains(SrcReg));
 425     Opcode = AMDGPU::V_MOV_B32_e32;
 426     SubIndices = Sub0_15;
 427
 428   } else {
 429     llvm_unreachable("Can't copy register!");
 430   }
 431
 432   while (unsigned SubIdx = *SubIndices++) {
 433     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 434       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 435
 436     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 437
 438     if (*SubIndices)
 439       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 440   }
 441 }
 442
 443 int SIInstrInfo::commuteOpcode(const MachineInstr &MI) const {
 444   const unsigned Opcode = MI.getOpcode();
 445
 446   int NewOpc;
 447
 448   // Try to map original to commuted opcode
 449   NewOpc = AMDGPU::getCommuteRev(Opcode);
 450   if (NewOpc != -1)
 451     // Check if the commuted (REV) opcode exists on the target.
 452     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 453
 454   // Try to map commuted to original opcode
 455   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 456   if (NewOpc != -1)
 457     // Check if the original (non-REV) opcode exists on the target.
 458     return pseudoToMCOpcode(NewOpc) != -1 ? NewOpc : -1;
 459
 460   return Opcode;
 461 }
 462
 463 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 464
 465   if (DstRC->getSize() == 4) {
 466     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 467   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 468     return AMDGPU::S_MOV_B64;
 469   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 470     return  AMDGPU::V_MOV_B64_PSEUDO;
 471   }
 472   return AMDGPU::COPY;
 473 }
 474
 475 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 476                                       MachineBasicBlock::iterator MI,
 477                                       unsigned SrcReg, bool isKill,
 478                                       int FrameIndex,
 479                                       const TargetRegisterClass *RC,
 480                                       const TargetRegisterInfo *TRI) const {
 481   MachineFunction *MF = MBB.getParent();
 482   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 483   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 484   DebugLoc DL = MBB.findDebugLoc(MI);
 485   int Opcode = -1;
 486
 487   if (RI.isSGPRClass(RC)) {
 488     // We are only allowed to create one new instruction when spilling
 489     // registers, so we need to use pseudo instruction for spilling
 490     // SGPRs.
 491     switch (RC->getSize() * 8) {
 492       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 493       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 494       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 495       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 496       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 497     }
 498   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 499     MFI->setHasSpilledVGPRs();
 500
 501     switch(RC->getSize() * 8) {
 502       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 503       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 504       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 505       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 506       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 507       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 508     }
 509   }
 510
 511   if (Opcode != -1) {
 512     MachinePointerInfo PtrInfo
 513       = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 514     unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 515     unsigned Align = FrameInfo->getObjectAlignment(FrameIndex);
 516     MachineMemOperand *MMO
 517       = MF->getMachineMemOperand(PtrInfo, MachineMemOperand::MOStore,
 518                                  Size, Align);
 519
 520     FrameInfo->setObjectAlignment(FrameIndex, 4);
 521     BuildMI(MBB, MI, DL, get(Opcode))
 522       .addReg(SrcReg)
 523       .addFrameIndex(FrameIndex)
 524       // Place-holder registers, these will be filled in by
 525       // SIPrepareScratchRegs.
 526       .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 527       .addReg(AMDGPU::SGPR0, RegState::Undef)
 528       .addMemOperand(MMO);
 529   } else {
 530     LLVMContext &Ctx = MF->getFunction()->getContext();
 531     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 532                   " spill register");
 533     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 534             .addReg(SrcReg);
 535   }
 536 }
 537
 538 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 539                                        MachineBasicBlock::iterator MI,
 540                                        unsigned DestReg, int FrameIndex,
 541                                        const TargetRegisterClass *RC,
 542                                        const TargetRegisterInfo *TRI) const {
 543   MachineFunction *MF = MBB.getParent();
 544   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 545   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 546   DebugLoc DL = MBB.findDebugLoc(MI);
 547   int Opcode = -1;
 548
 549   if (RI.isSGPRClass(RC)){
 550     switch(RC->getSize() * 8) {
 551       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 552       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 553       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 554       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 555       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 556     }
 557   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 558     switch(RC->getSize() * 8) {
 559       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 560       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 561       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 562       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 563       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 564       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 565     }
 566   }
 567
 568   if (Opcode != -1) {
 569     unsigned Align = 4;
 570     FrameInfo->setObjectAlignment(FrameIndex, Align);
 571     unsigned Size = FrameInfo->getObjectSize(FrameIndex);
 572
 573     MachinePointerInfo PtrInfo
 574       = MachinePointerInfo::getFixedStack(*MF, FrameIndex);
 575     MachineMemOperand *MMO = MF->getMachineMemOperand(
 576       PtrInfo, MachineMemOperand::MOLoad, Size, Align);
 577
 578     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 579       .addFrameIndex(FrameIndex)
 580       // Place-holder registers, these will be filled in by
 581       // SIPrepareScratchRegs.
 582       .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 583       .addReg(AMDGPU::SGPR0, RegState::Undef)
 584       .addMemOperand(MMO);
 585   } else {
 586     LLVMContext &Ctx = MF->getFunction()->getContext();
 587     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 588                   " restore register");
 589     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 590   }
 591 }
 592
 593 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 594 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 595                                                MachineBasicBlock::iterator MI,
 596                                                RegScavenger *RS, unsigned TmpReg,
 597                                                unsigned FrameOffset,
 598                                                unsigned Size) const {
 599   MachineFunction *MF = MBB.getParent();
 600   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 601   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 602   const SIRegisterInfo *TRI =
 603       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 604   DebugLoc DL = MBB.findDebugLoc(MI);
 605   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 606   unsigned WavefrontSize = ST.getWavefrontSize();
 607
 608   unsigned TIDReg = MFI->getTIDReg();
 609   if (!MFI->hasCalculatedTID()) {
 610     MachineBasicBlock &Entry = MBB.getParent()->front();
 611     MachineBasicBlock::iterator Insert = Entry.front();
 612     DebugLoc DL = Insert->getDebugLoc();
 613
 614     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 615     if (TIDReg == AMDGPU::NoRegister)
 616       return TIDReg;
 617
 618
 619     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 620         WorkGroupSize > WavefrontSize) {
 621
 622       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 623       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 624       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 625       unsigned InputPtrReg =
 626           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 627       for (unsigned Reg : {TIDIGXReg, TIDIGYReg, TIDIGZReg}) {
 628         if (!Entry.isLiveIn(Reg))
 629           Entry.addLiveIn(Reg);
 630       }
 631
 632       RS->enterBasicBlock(&Entry);
 633       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 634       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 635       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 636               .addReg(InputPtrReg)
 637               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 638       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 639               .addReg(InputPtrReg)
 640               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 641
 642       // NGROUPS.X * NGROUPS.Y
 643       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 644               .addReg(STmp1)
 645               .addReg(STmp0);
 646       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 647       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 648               .addReg(STmp1)
 649               .addReg(TIDIGXReg);
 650       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 651       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 652               .addReg(STmp0)
 653               .addReg(TIDIGYReg)
 654               .addReg(TIDReg);
 655       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 656       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 657               .addReg(TIDReg)
 658               .addReg(TIDIGZReg);
 659     } else {
 660       // Get the wave id
 661       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 662               TIDReg)
 663               .addImm(-1)
 664               .addImm(0);
 665
 666       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 667               TIDReg)
 668               .addImm(-1)
 669               .addReg(TIDReg);
 670     }
 671
 672     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 673             TIDReg)
 674             .addImm(2)
 675             .addReg(TIDReg);
 676     MFI->setTIDReg(TIDReg);
 677   }
 678
 679   // Add FrameIndex to LDS offset
 680   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 681   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 682           .addImm(LDSOffset)
 683           .addReg(TIDReg);
 684
 685   return TmpReg;
 686 }
 687
 688 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 689                              int Count) const {
 690   while (Count > 0) {
 691     int Arg;
 692     if (Count >= 8)
 693       Arg = 7;
 694     else
 695       Arg = Count - 1;
 696     Count -= 8;
 697     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 698             .addImm(Arg);
 699   }
 700 }
 701
 702 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 703   MachineBasicBlock &MBB = *MI->getParent();
 704   DebugLoc DL = MBB.findDebugLoc(MI);
 705   switch (MI->getOpcode()) {
 706   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 707
 708   case AMDGPU::SI_CONSTDATA_PTR: {
 709     unsigned Reg = MI->getOperand(0).getReg();
 710     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 711     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 712
 713     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 714
 715     // Add 32-bit offset from this instruction to the start of the constant data.
 716     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 717             .addReg(RegLo)
 718             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 719             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 720     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 721             .addReg(RegHi)
 722             .addImm(0)
 723             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 724             .addReg(AMDGPU::SCC, RegState::Implicit);
 725     MI->eraseFromParent();
 726     break;
 727   }
 728   case AMDGPU::SGPR_USE:
 729     // This is just a placeholder for register allocation.
 730     MI->eraseFromParent();
 731     break;
 732
 733   case AMDGPU::V_MOV_B64_PSEUDO: {
 734     unsigned Dst = MI->getOperand(0).getReg();
 735     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 736     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 737
 738     const MachineOperand &SrcOp = MI->getOperand(1);
 739     // FIXME: Will this work for 64-bit floating point immediates?
 740     assert(!SrcOp.isFPImm());
 741     if (SrcOp.isImm()) {
 742       APInt Imm(64, SrcOp.getImm());
 743       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 744               .addImm(Imm.getLoBits(32).getZExtValue())
 745               .addReg(Dst, RegState::Implicit);
 746       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 747               .addImm(Imm.getHiBits(32).getZExtValue())
 748               .addReg(Dst, RegState::Implicit);
 749     } else {
 750       assert(SrcOp.isReg());
 751       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 752               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 753               .addReg(Dst, RegState::Implicit);
 754       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 755               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 756               .addReg(Dst, RegState::Implicit);
 757     }
 758     MI->eraseFromParent();
 759     break;
 760   }
 761
 762   case AMDGPU::V_CNDMASK_B64_PSEUDO: {
 763     unsigned Dst = MI->getOperand(0).getReg();
 764     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 765     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 766     unsigned Src0 = MI->getOperand(1).getReg();
 767     unsigned Src1 = MI->getOperand(2).getReg();
 768     const MachineOperand &SrcCond = MI->getOperand(3);
 769
 770     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstLo)
 771         .addReg(RI.getSubReg(Src0, AMDGPU::sub0))
 772         .addReg(RI.getSubReg(Src1, AMDGPU::sub0))
 773         .addOperand(SrcCond);
 774     BuildMI(MBB, MI, DL, get(AMDGPU::V_CNDMASK_B32_e64), DstHi)
 775         .addReg(RI.getSubReg(Src0, AMDGPU::sub1))
 776         .addReg(RI.getSubReg(Src1, AMDGPU::sub1))
 777         .addOperand(SrcCond);
 778     MI->eraseFromParent();
 779     break;
 780   }
 781   }
 782   return true;
 783 }
 784
 785 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 786                                               bool NewMI) const {
 787   int CommutedOpcode = commuteOpcode(*MI);
 788   if (CommutedOpcode == -1)
 789     return nullptr;
 790
 791   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 792                                            AMDGPU::OpName::src0);
 793   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 794   if (!Src0.isReg())
 795     return nullptr;
 796
 797   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 798                                            AMDGPU::OpName::src1);
 799   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 800
 801   // Make sure it's legal to commute operands for VOP2.
 802   if (isVOP2(MI->getOpcode()) &&
 803       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 804        !isOperandLegal(MI, Src1Idx, &Src0))) {
 805     return nullptr;
 806   }
 807
 808   if (!Src1.isReg()) {
 809     // Allow commuting instructions with Imm operands.
 810     if (NewMI || !Src1.isImm() ||
 811        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 812       return nullptr;
 813     }
 814
 815     // Be sure to copy the source modifiers to the right place.
 816     if (MachineOperand *Src0Mods
 817           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 818       MachineOperand *Src1Mods
 819         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 820
 821       int Src0ModsVal = Src0Mods->getImm();
 822       if (!Src1Mods && Src0ModsVal != 0)
 823         return nullptr;
 824
 825       // XXX - This assert might be a lie. It might be useful to have a neg
 826       // modifier with 0.0.
 827       int Src1ModsVal = Src1Mods->getImm();
 828       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 829
 830       Src1Mods->setImm(Src0ModsVal);
 831       Src0Mods->setImm(Src1ModsVal);
 832     }
 833
 834     unsigned Reg = Src0.getReg();
 835     unsigned SubReg = Src0.getSubReg();
 836     if (Src1.isImm())
 837       Src0.ChangeToImmediate(Src1.getImm());
 838     else
 839       llvm_unreachable("Should only have immediates");
 840
 841     Src1.ChangeToRegister(Reg, false);
 842     Src1.setSubReg(SubReg);
 843   } else {
 844     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 845   }
 846
 847   if (MI)
 848     MI->setDesc(get(CommutedOpcode));
 849
 850   return MI;
 851 }
 852
 853 // This needs to be implemented because the source modifiers may be inserted
 854 // between the true commutable operands, and the base
 855 // TargetInstrInfo::commuteInstruction uses it.
 856 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 857                                         unsigned &SrcOpIdx1,
 858                                         unsigned &SrcOpIdx2) const {
 859   const MCInstrDesc &MCID = MI->getDesc();
 860   if (!MCID.isCommutable())
 861     return false;
 862
 863   unsigned Opc = MI->getOpcode();
 864   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 865   if (Src0Idx == -1)
 866     return false;
 867
 868   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 869   // immediate.
 870   if (!MI->getOperand(Src0Idx).isReg())
 871     return false;
 872
 873   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 874   if (Src1Idx == -1)
 875     return false;
 876
 877   if (!MI->getOperand(Src1Idx).isReg())
 878     return false;
 879
 880   // If any source modifiers are set, the generic instruction commuting won't
 881   // understand how to copy the source modifiers.
 882   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 883       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 884     return false;
 885
 886   SrcOpIdx1 = Src0Idx;
 887   SrcOpIdx2 = Src1Idx;
 888   return true;
 889 }
 890
 891 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 892                                          MachineBasicBlock::iterator I,
 893                                          unsigned DstReg,
 894                                          unsigned SrcReg) const {
 895   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 896                  DstReg) .addReg(SrcReg);
 897 }
 898
 899 bool SIInstrInfo::isMov(unsigned Opcode) const {
 900   switch(Opcode) {
 901   default: return false;
 902   case AMDGPU::S_MOV_B32:
 903   case AMDGPU::S_MOV_B64:
 904   case AMDGPU::V_MOV_B32_e32:
 905   case AMDGPU::V_MOV_B32_e64:
 906     return true;
 907   }
 908 }
 909
 910 static void removeModOperands(MachineInstr &MI) {
 911   unsigned Opc = MI.getOpcode();
 912   int Src0ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 913                                               AMDGPU::OpName::src0_modifiers);
 914   int Src1ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 915                                               AMDGPU::OpName::src1_modifiers);
 916   int Src2ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 917                                               AMDGPU::OpName::src2_modifiers);
 918
 919   MI.RemoveOperand(Src2ModIdx);
 920   MI.RemoveOperand(Src1ModIdx);
 921   MI.RemoveOperand(Src0ModIdx);
 922 }
 923
 924 bool SIInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 925                                 unsigned Reg, MachineRegisterInfo *MRI) const {
 926   if (!MRI->hasOneNonDBGUse(Reg))
 927     return false;
 928
 929   unsigned Opc = UseMI->getOpcode();
 930   if (Opc == AMDGPU::V_MAD_F32 || Opc == AMDGPU::V_MAC_F32_e64) {
 931     // Don't fold if we are using source modifiers. The new VOP2 instructions
 932     // don't have them.
 933     if (hasModifiersSet(*UseMI, AMDGPU::OpName::src0_modifiers) ||
 934         hasModifiersSet(*UseMI, AMDGPU::OpName::src1_modifiers) ||
 935         hasModifiersSet(*UseMI, AMDGPU::OpName::src2_modifiers)) {
 936       return false;
 937     }
 938
 939     MachineOperand *Src0 = getNamedOperand(*UseMI, AMDGPU::OpName::src0);
 940     MachineOperand *Src1 = getNamedOperand(*UseMI, AMDGPU::OpName::src1);
 941     MachineOperand *Src2 = getNamedOperand(*UseMI, AMDGPU::OpName::src2);
 942
 943     // Multiplied part is the constant: Use v_madmk_f32
 944     // We should only expect these to be on src0 due to canonicalizations.
 945     if (Src0->isReg() && Src0->getReg() == Reg) {
 946       if (!Src1->isReg() ||
 947           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
 948         return false;
 949
 950       if (!Src2->isReg() ||
 951           (Src2->isReg() && RI.isSGPRClass(MRI->getRegClass(Src2->getReg()))))
 952         return false;
 953
 954       // We need to do some weird looking operand shuffling since the madmk
 955       // operands are out of the normal expected order with the multiplied
 956       // constant as the last operand.
 957       //
 958       // v_mad_f32 src0, src1, src2 -> v_madmk_f32 src0 * src2K + src1
 959       // src0 -> src2 K
 960       // src1 -> src0
 961       // src2 -> src1
 962
 963       const int64_t Imm = DefMI->getOperand(1).getImm();
 964
 965       // FIXME: This would be a lot easier if we could return a new instruction
 966       // instead of having to modify in place.
 967
 968       // Remove these first since they are at the end.
 969       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
 970                                                       AMDGPU::OpName::omod));
 971       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
 972                                                       AMDGPU::OpName::clamp));
 973
 974       unsigned Src1Reg = Src1->getReg();
 975       unsigned Src1SubReg = Src1->getSubReg();
 976       unsigned Src2Reg = Src2->getReg();
 977       unsigned Src2SubReg = Src2->getSubReg();
 978       Src0->setReg(Src1Reg);
 979       Src0->setSubReg(Src1SubReg);
 980       Src0->setIsKill(Src1->isKill());
 981
 982       Src1->setReg(Src2Reg);
 983       Src1->setSubReg(Src2SubReg);
 984       Src1->setIsKill(Src2->isKill());
 985
 986       if (Opc == AMDGPU::V_MAC_F32_e64) {
 987         UseMI->untieRegOperand(
 988           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
 989       }
 990
 991       Src2->ChangeToImmediate(Imm);
 992
 993       removeModOperands(*UseMI);
 994       UseMI->setDesc(get(AMDGPU::V_MADMK_F32));
 995
 996       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
 997       if (DeleteDef)
 998         DefMI->eraseFromParent();
 999
1000       return true;
1001     }
1002
1003     // Added part is the constant: Use v_madak_f32
1004     if (Src2->isReg() && Src2->getReg() == Reg) {
1005       // Not allowed to use constant bus for another operand.
1006       // We can however allow an inline immediate as src0.
1007       if (!Src0->isImm() &&
1008           (Src0->isReg() && RI.isSGPRClass(MRI->getRegClass(Src0->getReg()))))
1009         return false;
1010
1011       if (!Src1->isReg() ||
1012           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
1013         return false;
1014
1015       const int64_t Imm = DefMI->getOperand(1).getImm();
1016
1017       // FIXME: This would be a lot easier if we could return a new instruction
1018       // instead of having to modify in place.
1019
1020       // Remove these first since they are at the end.
1021       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1022                                                       AMDGPU::OpName::omod));
1023       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(Opc,
1024                                                       AMDGPU::OpName::clamp));
1025
1026       if (Opc == AMDGPU::V_MAC_F32_e64) {
1027         UseMI->untieRegOperand(
1028           AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src2));
1029       }
1030
1031       // ChangingToImmediate adds Src2 back to the instruction.
1032       Src2->ChangeToImmediate(Imm);
1033
1034       // These come before src2.
1035       removeModOperands(*UseMI);
1036       UseMI->setDesc(get(AMDGPU::V_MADAK_F32));
1037
1038       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1039       if (DeleteDef)
1040         DefMI->eraseFromParent();
1041
1042       return true;
1043     }
1044   }
1045
1046   return false;
1047 }
1048
1049 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
1050                                 int WidthB, int OffsetB) {
1051   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
1052   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
1053   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
1054   return LowOffset + LowWidth <= HighOffset;
1055 }
1056
1057 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
1058                                                MachineInstr *MIb) const {
1059   unsigned BaseReg0, Offset0;
1060   unsigned BaseReg1, Offset1;
1061
1062   if (getMemOpBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
1063       getMemOpBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
1064     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
1065            "read2 / write2 not expected here yet");
1066     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
1067     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
1068     if (BaseReg0 == BaseReg1 &&
1069         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
1070       return true;
1071     }
1072   }
1073
1074   return false;
1075 }
1076
1077 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
1078                                                   MachineInstr *MIb,
1079                                                   AliasAnalysis *AA) const {
1080   unsigned Opc0 = MIa->getOpcode();
1081   unsigned Opc1 = MIb->getOpcode();
1082
1083   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
1084          "MIa must load from or modify a memory location");
1085   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
1086          "MIb must load from or modify a memory location");
1087
1088   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
1089     return false;
1090
1091   // XXX - Can we relax this between address spaces?
1092   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
1093     return false;
1094
1095   // TODO: Should we check the address space from the MachineMemOperand? That
1096   // would allow us to distinguish objects we know don't alias based on the
1097   // underlying address space, even if it was lowered to a different one,
1098   // e.g. private accesses lowered to use MUBUF instructions on a scratch
1099   // buffer.
1100   if (isDS(Opc0)) {
1101     if (isDS(Opc1))
1102       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1103
1104     return !isFLAT(Opc1);
1105   }
1106
1107   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
1108     if (isMUBUF(Opc1) || isMTBUF(Opc1))
1109       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1110
1111     return !isFLAT(Opc1) && !isSMRD(Opc1);
1112   }
1113
1114   if (isSMRD(Opc0)) {
1115     if (isSMRD(Opc1))
1116       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1117
1118     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
1119   }
1120
1121   if (isFLAT(Opc0)) {
1122     if (isFLAT(Opc1))
1123       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1124
1125     return false;
1126   }
1127
1128   return false;
1129 }
1130
1131 MachineInstr *SIInstrInfo::convertToThreeAddress(MachineFunction::iterator &MBB,
1132                                                 MachineBasicBlock::iterator &MI,
1133                                                 LiveVariables *LV) const {
1134
1135   switch (MI->getOpcode()) {
1136     default: return nullptr;
1137     case AMDGPU::V_MAC_F32_e64: break;
1138     case AMDGPU::V_MAC_F32_e32: {
1139       const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1140       if (Src0->isImm() && !isInlineConstant(*Src0, 4))
1141         return nullptr;
1142       break;
1143     }
1144   }
1145
1146   const MachineOperand *Dst = getNamedOperand(*MI, AMDGPU::OpName::dst);
1147   const MachineOperand *Src0 = getNamedOperand(*MI, AMDGPU::OpName::src0);
1148   const MachineOperand *Src1 = getNamedOperand(*MI, AMDGPU::OpName::src1);
1149   const MachineOperand *Src2 = getNamedOperand(*MI, AMDGPU::OpName::src2);
1150
1151   return BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_MAD_F32))
1152                  .addOperand(*Dst)
1153                  .addImm(0) // Src0 mods
1154                  .addOperand(*Src0)
1155                  .addImm(0) // Src1 mods
1156                  .addOperand(*Src1)
1157                  .addImm(0) // Src mods
1158                  .addOperand(*Src2)
1159                  .addImm(0)  // clamp
1160                  .addImm(0); // omod
1161 }
1162
1163 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
1164   int64_t SVal = Imm.getSExtValue();
1165   if (SVal >= -16 && SVal <= 64)
1166     return true;
1167
1168   if (Imm.getBitWidth() == 64) {
1169     uint64_t Val = Imm.getZExtValue();
1170     return (DoubleToBits(0.0) == Val) ||
1171            (DoubleToBits(1.0) == Val) ||
1172            (DoubleToBits(-1.0) == Val) ||
1173            (DoubleToBits(0.5) == Val) ||
1174            (DoubleToBits(-0.5) == Val) ||
1175            (DoubleToBits(2.0) == Val) ||
1176            (DoubleToBits(-2.0) == Val) ||
1177            (DoubleToBits(4.0) == Val) ||
1178            (DoubleToBits(-4.0) == Val);
1179   }
1180
1181   // The actual type of the operand does not seem to matter as long
1182   // as the bits match one of the inline immediate values.  For example:
1183   //
1184   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
1185   // so it is a legal inline immediate.
1186   //
1187   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
1188   // floating-point, so it is a legal inline immediate.
1189   uint32_t Val = Imm.getZExtValue();
1190
1191   return (FloatToBits(0.0f) == Val) ||
1192          (FloatToBits(1.0f) == Val) ||
1193          (FloatToBits(-1.0f) == Val) ||
1194          (FloatToBits(0.5f) == Val) ||
1195          (FloatToBits(-0.5f) == Val) ||
1196          (FloatToBits(2.0f) == Val) ||
1197          (FloatToBits(-2.0f) == Val) ||
1198          (FloatToBits(4.0f) == Val) ||
1199          (FloatToBits(-4.0f) == Val);
1200 }
1201
1202 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
1203                                    unsigned OpSize) const {
1204   if (MO.isImm()) {
1205     // MachineOperand provides no way to tell the true operand size, since it
1206     // only records a 64-bit value. We need to know the size to determine if a
1207     // 32-bit floating point immediate bit pattern is legal for an integer
1208     // immediate. It would be for any 32-bit integer operand, but would not be
1209     // for a 64-bit one.
1210
1211     unsigned BitSize = 8 * OpSize;
1212     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1213   }
1214
1215   return false;
1216 }
1217
1218 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1219                                     unsigned OpSize) const {
1220   return MO.isImm() && !isInlineConstant(MO, OpSize);
1221 }
1222
1223 static bool compareMachineOp(const MachineOperand &Op0,
1224                              const MachineOperand &Op1) {
1225   if (Op0.getType() != Op1.getType())
1226     return false;
1227
1228   switch (Op0.getType()) {
1229   case MachineOperand::MO_Register:
1230     return Op0.getReg() == Op1.getReg();
1231   case MachineOperand::MO_Immediate:
1232     return Op0.getImm() == Op1.getImm();
1233   default:
1234     llvm_unreachable("Didn't expect to be comparing these operand types");
1235   }
1236 }
1237
1238 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1239                                  const MachineOperand &MO) const {
1240   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1241
1242   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1243
1244   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1245     return true;
1246
1247   if (OpInfo.RegClass < 0)
1248     return false;
1249
1250   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1251   if (isLiteralConstant(MO, OpSize))
1252     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1253
1254   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1255 }
1256
1257 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1258   int Op32 = AMDGPU::getVOPe32(Opcode);
1259   if (Op32 == -1)
1260     return false;
1261
1262   return pseudoToMCOpcode(Op32) != -1;
1263 }
1264
1265 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1266   // The src0_modifier operand is present on all instructions
1267   // that have modifiers.
1268
1269   return AMDGPU::getNamedOperandIdx(Opcode,
1270                                     AMDGPU::OpName::src0_modifiers) != -1;
1271 }
1272
1273 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1274                                   unsigned OpName) const {
1275   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1276   return Mods && Mods->getImm();
1277 }
1278
1279 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1280                                   const MachineOperand &MO,
1281                                   unsigned OpSize) const {
1282   // Literal constants use the constant bus.
1283   if (isLiteralConstant(MO, OpSize))
1284     return true;
1285
1286   if (!MO.isReg() || !MO.isUse())
1287     return false;
1288
1289   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1290     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1291
1292   // FLAT_SCR is just an SGPR pair.
1293   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1294     return true;
1295
1296   // EXEC register uses the constant bus.
1297   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1298     return true;
1299
1300   // SGPRs use the constant bus
1301   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1302       (!MO.isImplicit() &&
1303       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1304        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1305     return true;
1306   }
1307
1308   return false;
1309 }
1310
1311 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1312                                     StringRef &ErrInfo) const {
1313   uint16_t Opcode = MI->getOpcode();
1314   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1315   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1316   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1317   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1318
1319   // Make sure the number of operands is correct.
1320   const MCInstrDesc &Desc = get(Opcode);
1321   if (!Desc.isVariadic() &&
1322       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1323      ErrInfo = "Instruction has wrong number of operands.";
1324      return false;
1325   }
1326
1327   // Make sure the register classes are correct
1328   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1329     if (MI->getOperand(i).isFPImm()) {
1330       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1331                 "all fp values to integers.";
1332       return false;
1333     }
1334
1335     int RegClass = Desc.OpInfo[i].RegClass;
1336
1337     switch (Desc.OpInfo[i].OperandType) {
1338     case MCOI::OPERAND_REGISTER:
1339       if (MI->getOperand(i).isImm()) {
1340         ErrInfo = "Illegal immediate value for operand.";
1341         return false;
1342       }
1343       break;
1344     case AMDGPU::OPERAND_REG_IMM32:
1345       break;
1346     case AMDGPU::OPERAND_REG_INLINE_C:
1347       if (isLiteralConstant(MI->getOperand(i),
1348                             RI.getRegClass(RegClass)->getSize())) {
1349         ErrInfo = "Illegal immediate value for operand.";
1350         return false;
1351       }
1352       break;
1353     case MCOI::OPERAND_IMMEDIATE:
1354       // Check if this operand is an immediate.
1355       // FrameIndex operands will be replaced by immediates, so they are
1356       // allowed.
1357       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1358         ErrInfo = "Expected immediate, but got non-immediate";
1359         return false;
1360       }
1361       // Fall-through
1362     default:
1363       continue;
1364     }
1365
1366     if (!MI->getOperand(i).isReg())
1367       continue;
1368
1369     if (RegClass != -1) {
1370       unsigned Reg = MI->getOperand(i).getReg();
1371       if (TargetRegisterInfo::isVirtualRegister(Reg))
1372         continue;
1373
1374       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1375       if (!RC->contains(Reg)) {
1376         ErrInfo = "Operand has incorrect register class.";
1377         return false;
1378       }
1379     }
1380   }
1381
1382
1383   // Verify VOP*
1384   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1385     // Only look at the true operands. Only a real operand can use the constant
1386     // bus, and we don't want to check pseudo-operands like the source modifier
1387     // flags.
1388     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1389
1390     unsigned ConstantBusCount = 0;
1391     unsigned SGPRUsed = AMDGPU::NoRegister;
1392     for (int OpIdx : OpIndices) {
1393       if (OpIdx == -1)
1394         break;
1395       const MachineOperand &MO = MI->getOperand(OpIdx);
1396       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1397         if (MO.isReg()) {
1398           if (MO.getReg() != SGPRUsed)
1399             ++ConstantBusCount;
1400           SGPRUsed = MO.getReg();
1401         } else {
1402           ++ConstantBusCount;
1403         }
1404       }
1405     }
1406     if (ConstantBusCount > 1) {
1407       ErrInfo = "VOP* instruction uses the constant bus more than once";
1408       return false;
1409     }
1410   }
1411
1412   // Verify misc. restrictions on specific instructions.
1413   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1414       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1415     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1416     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1417     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1418     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1419       if (!compareMachineOp(Src0, Src1) &&
1420           !compareMachineOp(Src0, Src2)) {
1421         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1422         return false;
1423       }
1424     }
1425   }
1426
1427   return true;
1428 }
1429
1430 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1431   switch (MI.getOpcode()) {
1432   default: return AMDGPU::INSTRUCTION_LIST_END;
1433   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1434   case AMDGPU::COPY: return AMDGPU::COPY;
1435   case AMDGPU::PHI: return AMDGPU::PHI;
1436   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1437   case AMDGPU::S_MOV_B32:
1438     return MI.getOperand(1).isReg() ?
1439            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1440   case AMDGPU::S_ADD_I32:
1441   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1442   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1443   case AMDGPU::S_SUB_I32:
1444   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1445   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1446   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1447   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1448   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1449   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1450   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1451   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1452   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1453   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1454   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1455   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1456   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1457   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1458   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1459   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1460   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1461   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1462   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1463   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1464   case AMDGPU::S_BFM_B32: return AMDGPU::V_BFM_B32_e64;
1465   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1466   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1467   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1468   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1469   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1470   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1471   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1472   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1473   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1474   case AMDGPU::S_LOAD_DWORD_IMM:
1475   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1476   case AMDGPU::S_LOAD_DWORDX2_IMM:
1477   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1478   case AMDGPU::S_LOAD_DWORDX4_IMM:
1479   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1480   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1481   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1482   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1483   case AMDGPU::S_FLBIT_I32: return AMDGPU::V_FFBH_I32_e64;
1484   }
1485 }
1486
1487 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1488   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1489 }
1490
1491 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1492                                                       unsigned OpNo) const {
1493   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1494   const MCInstrDesc &Desc = get(MI.getOpcode());
1495   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1496       Desc.OpInfo[OpNo].RegClass == -1) {
1497     unsigned Reg = MI.getOperand(OpNo).getReg();
1498
1499     if (TargetRegisterInfo::isVirtualRegister(Reg))
1500       return MRI.getRegClass(Reg);
1501     return RI.getPhysRegClass(Reg);
1502   }
1503
1504   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1505   return RI.getRegClass(RCID);
1506 }
1507
1508 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1509   switch (MI.getOpcode()) {
1510   case AMDGPU::COPY:
1511   case AMDGPU::REG_SEQUENCE:
1512   case AMDGPU::PHI:
1513   case AMDGPU::INSERT_SUBREG:
1514     return RI.hasVGPRs(getOpRegClass(MI, 0));
1515   default:
1516     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1517   }
1518 }
1519
1520 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1521   MachineBasicBlock::iterator I = MI;
1522   MachineBasicBlock *MBB = MI->getParent();
1523   MachineOperand &MO = MI->getOperand(OpIdx);
1524   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1525   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1526   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1527   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1528   if (MO.isReg())
1529     Opcode = AMDGPU::COPY;
1530   else if (RI.isSGPRClass(RC))
1531     Opcode = AMDGPU::S_MOV_B32;
1532
1533
1534   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1535   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1536     VRC = &AMDGPU::VReg_64RegClass;
1537   else
1538     VRC = &AMDGPU::VGPR_32RegClass;
1539
1540   unsigned Reg = MRI.createVirtualRegister(VRC);
1541   DebugLoc DL = MBB->findDebugLoc(I);
1542   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1543     .addOperand(MO);
1544   MO.ChangeToRegister(Reg, false);
1545 }
1546
1547 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1548                                          MachineRegisterInfo &MRI,
1549                                          MachineOperand &SuperReg,
1550                                          const TargetRegisterClass *SuperRC,
1551                                          unsigned SubIdx,
1552                                          const TargetRegisterClass *SubRC)
1553                                          const {
1554   MachineBasicBlock *MBB = MI->getParent();
1555   DebugLoc DL = MI->getDebugLoc();
1556   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1557
1558   if (SuperReg.getSubReg() == AMDGPU::NoSubRegister) {
1559     BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1560       .addReg(SuperReg.getReg(), 0, SubIdx);
1561     return SubReg;
1562   }
1563
1564   // Just in case the super register is itself a sub-register, copy it to a new
1565   // value so we don't need to worry about merging its subreg index with the
1566   // SubIdx passed to this function. The register coalescer should be able to
1567   // eliminate this extra copy.
1568   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1569
1570   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1571     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1572
1573   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1574     .addReg(NewSuperReg, 0, SubIdx);
1575
1576   return SubReg;
1577 }
1578
1579 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1580   MachineBasicBlock::iterator MII,
1581   MachineRegisterInfo &MRI,
1582   MachineOperand &Op,
1583   const TargetRegisterClass *SuperRC,
1584   unsigned SubIdx,
1585   const TargetRegisterClass *SubRC) const {
1586   if (Op.isImm()) {
1587     // XXX - Is there a better way to do this?
1588     if (SubIdx == AMDGPU::sub0)
1589       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1590     if (SubIdx == AMDGPU::sub1)
1591       return MachineOperand::CreateImm(Op.getImm() >> 32);
1592
1593     llvm_unreachable("Unhandled register index for immediate");
1594   }
1595
1596   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1597                                        SubIdx, SubRC);
1598   return MachineOperand::CreateReg(SubReg, false);
1599 }
1600
1601 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1602 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1603   assert(Inst->getNumExplicitOperands() == 3);
1604   MachineOperand Op1 = Inst->getOperand(1);
1605   Inst->RemoveOperand(1);
1606   Inst->addOperand(Op1);
1607 }
1608
1609 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1610                                  const MachineOperand *MO) const {
1611   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1612   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1613   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1614   const TargetRegisterClass *DefinedRC =
1615       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1616   if (!MO)
1617     MO = &MI->getOperand(OpIdx);
1618
1619   if (isVALU(InstDesc.Opcode) &&
1620       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1621     unsigned SGPRUsed =
1622         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1623     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1624       if (i == OpIdx)
1625         continue;
1626       const MachineOperand &Op = MI->getOperand(i);
1627       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1628           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1629         return false;
1630       }
1631     }
1632   }
1633
1634   if (MO->isReg()) {
1635     assert(DefinedRC);
1636     const TargetRegisterClass *RC =
1637         TargetRegisterInfo::isVirtualRegister(MO->getReg()) ?
1638             MRI.getRegClass(MO->getReg()) :
1639             RI.getPhysRegClass(MO->getReg());
1640
1641     // In order to be legal, the common sub-class must be equal to the
1642     // class of the current operand.  For example:
1643     //
1644     // v_mov_b32 s0 ; Operand defined as vsrc_32
1645     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1646     //
1647     // s_sendmsg 0, s0 ; Operand defined as m0reg
1648     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1649
1650     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1651   }
1652
1653
1654   // Handle non-register types that are treated like immediates.
1655   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1656
1657   if (!DefinedRC) {
1658     // This operand expects an immediate.
1659     return true;
1660   }
1661
1662   return isImmOperandLegal(MI, OpIdx, *MO);
1663 }
1664
1665 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1666   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1667
1668   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1669                                            AMDGPU::OpName::src0);
1670   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1671                                            AMDGPU::OpName::src1);
1672   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1673                                            AMDGPU::OpName::src2);
1674
1675   // Legalize VOP2
1676   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1677     // Legalize src0
1678     if (!isOperandLegal(MI, Src0Idx))
1679       legalizeOpWithMove(MI, Src0Idx);
1680
1681     // Legalize src1
1682     if (isOperandLegal(MI, Src1Idx))
1683       return;
1684
1685     // Usually src0 of VOP2 instructions allow more types of inputs
1686     // than src1, so try to commute the instruction to decrease our
1687     // chances of having to insert a MOV instruction to legalize src1.
1688     if (MI->isCommutable()) {
1689       if (commuteInstruction(MI))
1690         // If we are successful in commuting, then we know MI is legal, so
1691         // we are done.
1692         return;
1693     }
1694
1695     legalizeOpWithMove(MI, Src1Idx);
1696     return;
1697   }
1698
1699   // XXX - Do any VOP3 instructions read VCC?
1700   // Legalize VOP3
1701   if (isVOP3(MI->getOpcode())) {
1702     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1703
1704     // Find the one SGPR operand we are allowed to use.
1705     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1706
1707     for (unsigned i = 0; i < 3; ++i) {
1708       int Idx = VOP3Idx[i];
1709       if (Idx == -1)
1710         break;
1711       MachineOperand &MO = MI->getOperand(Idx);
1712
1713       if (MO.isReg()) {
1714         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1715           continue; // VGPRs are legal
1716
1717         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1718
1719         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1720           SGPRReg = MO.getReg();
1721           // We can use one SGPR in each VOP3 instruction.
1722           continue;
1723         }
1724       } else if (!isLiteralConstant(MO, getOpSize(MI->getOpcode(), Idx))) {
1725         // If it is not a register and not a literal constant, then it must be
1726         // an inline constant which is always legal.
1727         continue;
1728       }
1729       // If we make it this far, then the operand is not legal and we must
1730       // legalize it.
1731       legalizeOpWithMove(MI, Idx);
1732     }
1733
1734     return;
1735   }
1736
1737   // Legalize REG_SEQUENCE and PHI
1738   // The register class of the operands much be the same type as the register
1739   // class of the output.
1740   if (MI->getOpcode() == AMDGPU::PHI) {
1741     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1742     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1743       if (!MI->getOperand(i).isReg() ||
1744           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1745         continue;
1746       const TargetRegisterClass *OpRC =
1747               MRI.getRegClass(MI->getOperand(i).getReg());
1748       if (RI.hasVGPRs(OpRC)) {
1749         VRC = OpRC;
1750       } else {
1751         SRC = OpRC;
1752       }
1753     }
1754
1755     // If any of the operands are VGPR registers, then they all most be
1756     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1757     // them.
1758     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1759       if (!VRC) {
1760         assert(SRC);
1761         VRC = RI.getEquivalentVGPRClass(SRC);
1762       }
1763       RC = VRC;
1764     } else {
1765       RC = SRC;
1766     }
1767
1768     // Update all the operands so they have the same type.
1769     for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
1770       MachineOperand &Op = MI->getOperand(I);
1771       if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
1772         continue;
1773       unsigned DstReg = MRI.createVirtualRegister(RC);
1774
1775       // MI is a PHI instruction.
1776       MachineBasicBlock *InsertBB = MI->getOperand(I + 1).getMBB();
1777       MachineBasicBlock::iterator Insert = InsertBB->getFirstTerminator();
1778
1779       BuildMI(*InsertBB, Insert, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
1780         .addOperand(Op);
1781       Op.setReg(DstReg);
1782     }
1783   }
1784
1785   // REG_SEQUENCE doesn't really require operand legalization, but if one has a
1786   // VGPR dest type and SGPR sources, insert copies so all operands are
1787   // VGPRs. This seems to help operand folding / the register coalescer.
1788   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1789     MachineBasicBlock *MBB = MI->getParent();
1790     const TargetRegisterClass *DstRC = getOpRegClass(*MI, 0);
1791     if (RI.hasVGPRs(DstRC)) {
1792       // Update all the operands so they are VGPR register classes. These may
1793       // not be the same register class because REG_SEQUENCE supports mixing
1794       // subregister index types e.g. sub0_sub1 + sub2 + sub3
1795       for (unsigned I = 1, E = MI->getNumOperands(); I != E; I += 2) {
1796         MachineOperand &Op = MI->getOperand(I);
1797         if (!Op.isReg() || !TargetRegisterInfo::isVirtualRegister(Op.getReg()))
1798           continue;
1799
1800         const TargetRegisterClass *OpRC = MRI.getRegClass(Op.getReg());
1801         const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(OpRC);
1802         if (VRC == OpRC)
1803           continue;
1804
1805         unsigned DstReg = MRI.createVirtualRegister(VRC);
1806
1807         BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), DstReg)
1808           .addOperand(Op);
1809
1810         Op.setReg(DstReg);
1811         Op.setIsKill();
1812       }
1813     }
1814
1815     return;
1816   }
1817
1818   // Legalize INSERT_SUBREG
1819   // src0 must have the same register class as dst
1820   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1821     unsigned Dst = MI->getOperand(0).getReg();
1822     unsigned Src0 = MI->getOperand(1).getReg();
1823     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1824     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1825     if (DstRC != Src0RC) {
1826       MachineBasicBlock &MBB = *MI->getParent();
1827       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1828       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1829               .addReg(Src0);
1830       MI->getOperand(1).setReg(NewSrc0);
1831     }
1832     return;
1833   }
1834
1835   // Legalize MUBUF* instructions
1836   // FIXME: If we start using the non-addr64 instructions for compute, we
1837   // may need to legalize them here.
1838   int SRsrcIdx =
1839       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1840   if (SRsrcIdx != -1) {
1841     // We have an MUBUF instruction
1842     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1843     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1844     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1845                                              RI.getRegClass(SRsrcRC))) {
1846       // The operands are legal.
1847       // FIXME: We may need to legalize operands besided srsrc.
1848       return;
1849     }
1850
1851     MachineBasicBlock &MBB = *MI->getParent();
1852
1853     // Extract the ptr from the resource descriptor.
1854     unsigned SRsrcPtr = buildExtractSubReg(MI, MRI, *SRsrc,
1855       &AMDGPU::VReg_128RegClass, AMDGPU::sub0_sub1, &AMDGPU::VReg_64RegClass);
1856
1857     // Create an empty resource descriptor
1858     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1859     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1860     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1861     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1862     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1863
1864     // Zero64 = 0
1865     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1866             Zero64)
1867             .addImm(0);
1868
1869     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1870     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1871             SRsrcFormatLo)
1872             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1873
1874     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1875     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1876             SRsrcFormatHi)
1877             .addImm(RsrcDataFormat >> 32);
1878
1879     // NewSRsrc = {Zero64, SRsrcFormat}
1880     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewSRsrc)
1881       .addReg(Zero64)
1882       .addImm(AMDGPU::sub0_sub1)
1883       .addReg(SRsrcFormatLo)
1884       .addImm(AMDGPU::sub2)
1885       .addReg(SRsrcFormatHi)
1886       .addImm(AMDGPU::sub3);
1887
1888     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1889     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1890     if (VAddr) {
1891       // This is already an ADDR64 instruction so we need to add the pointer
1892       // extracted from the resource descriptor to the current value of VAddr.
1893       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1894       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1895
1896       // NewVaddrLo = SRsrcPtr:sub0 + VAddr:sub0
1897       DebugLoc DL = MI->getDebugLoc();
1898       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), NewVAddrLo)
1899         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
1900         .addReg(VAddr->getReg(), 0, AMDGPU::sub0);
1901
1902       // NewVaddrHi = SRsrcPtr:sub1 + VAddr:sub1
1903       BuildMI(MBB, MI, DL, get(AMDGPU::V_ADDC_U32_e32), NewVAddrHi)
1904         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
1905         .addReg(VAddr->getReg(), 0, AMDGPU::sub1);
1906
1907       // NewVaddr = {NewVaddrHi, NewVaddrLo}
1908       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
1909         .addReg(NewVAddrLo)
1910         .addImm(AMDGPU::sub0)
1911         .addReg(NewVAddrHi)
1912         .addImm(AMDGPU::sub1);
1913     } else {
1914       // This instructions is the _OFFSET variant, so we need to convert it to
1915       // ADDR64.
1916       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1917       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1918       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1919
1920       // Create the new instruction.
1921       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1922       MachineInstr *Addr64 =
1923         BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1924         .addOperand(*VData)
1925         .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1926                                     // This will be replaced later
1927                                     // with the new value of vaddr.
1928         .addOperand(*SRsrc)
1929         .addOperand(*SOffset)
1930         .addOperand(*Offset)
1931         .addImm(0) // glc
1932         .addImm(0) // slc
1933         .addImm(0) // tfe
1934         .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
1935
1936       MI->removeFromParent();
1937       MI = Addr64;
1938
1939       // NewVaddr = {NewVaddrHi, NewVaddrLo}
1940       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), NewVAddr)
1941         .addReg(SRsrcPtr, 0, AMDGPU::sub0)
1942         .addImm(AMDGPU::sub0)
1943         .addReg(SRsrcPtr, 0, AMDGPU::sub1)
1944         .addImm(AMDGPU::sub1);
1945
1946       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1947       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1948     }
1949
1950     // Update the instruction to use NewVaddr
1951     VAddr->setReg(NewVAddr);
1952     // Update the instruction to use NewSRsrc
1953     SRsrc->setReg(NewSRsrc);
1954   }
1955 }
1956
1957 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1958                             const TargetRegisterClass *HalfRC,
1959                             unsigned HalfImmOp, unsigned HalfSGPROp,
1960                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1961
1962   DebugLoc DL = MI->getDebugLoc();
1963   MachineBasicBlock *MBB = MI->getParent();
1964   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1965   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1966   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1967   unsigned HalfSize = HalfRC->getSize();
1968   const MachineOperand *OffOp =
1969       getNamedOperand(*MI, AMDGPU::OpName::offset);
1970   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1971
1972   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1973   // on VI.
1974
1975   bool IsKill = SBase->isKill();
1976   if (OffOp) {
1977     bool isVI =
1978         MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() >=
1979         AMDGPUSubtarget::VOLCANIC_ISLANDS;
1980     unsigned OffScale = isVI ? 1 : 4;
1981     // Handle the _IMM variant
1982     unsigned LoOffset = OffOp->getImm() * OffScale;
1983     unsigned HiOffset = LoOffset + HalfSize;
1984     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1985                   // Use addReg instead of addOperand
1986                   // to make sure kill flag is cleared.
1987                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
1988                   .addImm(LoOffset / OffScale);
1989
1990     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1991       unsigned OffsetSGPR =
1992           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1993       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1994               .addImm(HiOffset); // The offset in register is in bytes.
1995       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1996                     .addReg(SBase->getReg(), getKillRegState(IsKill),
1997                             SBase->getSubReg())
1998                     .addReg(OffsetSGPR);
1999     } else {
2000       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
2001                      .addReg(SBase->getReg(), getKillRegState(IsKill),
2002                              SBase->getSubReg())
2003                      .addImm(HiOffset / OffScale);
2004     }
2005   } else {
2006     // Handle the _SGPR variant
2007     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
2008     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
2009                   .addReg(SBase->getReg(), 0, SBase->getSubReg())
2010                   .addOperand(*SOff);
2011     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
2012     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
2013             .addOperand(*SOff)
2014             .addImm(HalfSize);
2015     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
2016                   .addReg(SBase->getReg(), getKillRegState(IsKill),
2017                           SBase->getSubReg())
2018                   .addReg(OffsetSGPR);
2019   }
2020
2021   unsigned SubLo, SubHi;
2022   const TargetRegisterClass *NewDstRC;
2023   switch (HalfSize) {
2024     case 4:
2025       SubLo = AMDGPU::sub0;
2026       SubHi = AMDGPU::sub1;
2027       NewDstRC = &AMDGPU::VReg_64RegClass;
2028       break;
2029     case 8:
2030       SubLo = AMDGPU::sub0_sub1;
2031       SubHi = AMDGPU::sub2_sub3;
2032       NewDstRC = &AMDGPU::VReg_128RegClass;
2033       break;
2034     case 16:
2035       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
2036       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
2037       NewDstRC = &AMDGPU::VReg_256RegClass;
2038       break;
2039     case 32:
2040       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
2041       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
2042       NewDstRC = &AMDGPU::VReg_512RegClass;
2043       break;
2044     default:
2045       llvm_unreachable("Unhandled HalfSize");
2046   }
2047
2048   unsigned OldDst = MI->getOperand(0).getReg();
2049   unsigned NewDst = MRI.createVirtualRegister(NewDstRC);
2050
2051   MRI.replaceRegWith(OldDst, NewDst);
2052
2053   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE), NewDst)
2054     .addReg(RegLo)
2055     .addImm(SubLo)
2056     .addReg(RegHi)
2057     .addImm(SubHi);
2058 }
2059
2060 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI,
2061                                  MachineRegisterInfo &MRI,
2062                                  SmallVectorImpl<MachineInstr *> &Worklist) const {
2063   MachineBasicBlock *MBB = MI->getParent();
2064   int DstIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::dst);
2065   assert(DstIdx != -1);
2066   unsigned DstRCID = get(MI->getOpcode()).OpInfo[DstIdx].RegClass;
2067   switch(RI.getRegClass(DstRCID)->getSize()) {
2068     case 4:
2069     case 8:
2070     case 16: {
2071       unsigned NewOpcode = getVALUOp(*MI);
2072       unsigned RegOffset;
2073       unsigned ImmOffset;
2074
2075       if (MI->getOperand(2).isReg()) {
2076         RegOffset = MI->getOperand(2).getReg();
2077         ImmOffset = 0;
2078       } else {
2079         assert(MI->getOperand(2).isImm());
2080         // SMRD instructions take a dword offsets on SI and byte offset on VI
2081         // and MUBUF instructions always take a byte offset.
2082         ImmOffset = MI->getOperand(2).getImm();
2083         if (MBB->getParent()->getSubtarget<AMDGPUSubtarget>().getGeneration() <=
2084             AMDGPUSubtarget::SEA_ISLANDS)
2085           ImmOffset <<= 2;
2086         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2087
2088         if (isUInt<12>(ImmOffset)) {
2089           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2090                   RegOffset)
2091                   .addImm(0);
2092         } else {
2093           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2094                   RegOffset)
2095                   .addImm(ImmOffset);
2096           ImmOffset = 0;
2097         }
2098       }
2099
2100       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2101       unsigned DWord0 = RegOffset;
2102       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2103       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2104       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2105       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2106
2107       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
2108               .addImm(0);
2109       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
2110               .addImm(RsrcDataFormat & 0xFFFFFFFF);
2111       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
2112               .addImm(RsrcDataFormat >> 32);
2113       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
2114         .addReg(DWord0)
2115         .addImm(AMDGPU::sub0)
2116         .addReg(DWord1)
2117         .addImm(AMDGPU::sub1)
2118         .addReg(DWord2)
2119         .addImm(AMDGPU::sub2)
2120         .addReg(DWord3)
2121         .addImm(AMDGPU::sub3);
2122
2123       const MCInstrDesc &NewInstDesc = get(NewOpcode);
2124       const TargetRegisterClass *NewDstRC
2125         = RI.getRegClass(NewInstDesc.OpInfo[0].RegClass);
2126       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2127       unsigned DstReg = MI->getOperand(0).getReg();
2128       MRI.replaceRegWith(DstReg, NewDstReg);
2129
2130       MachineInstr *NewInst =
2131         BuildMI(*MBB, MI, MI->getDebugLoc(), NewInstDesc, NewDstReg)
2132         .addOperand(MI->getOperand(1)) // sbase
2133         .addReg(SRsrc)
2134         .addImm(0)
2135         .addImm(ImmOffset)
2136         .addImm(0) // glc
2137         .addImm(0) // slc
2138         .addImm(0) // tfe
2139         .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
2140       MI->eraseFromParent();
2141
2142       legalizeOperands(NewInst);
2143       addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2144       break;
2145     }
2146     case 32: {
2147       MachineInstr *Lo, *Hi;
2148       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
2149                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
2150       MI->eraseFromParent();
2151       moveSMRDToVALU(Lo, MRI, Worklist);
2152       moveSMRDToVALU(Hi, MRI, Worklist);
2153       break;
2154     }
2155
2156     case 64: {
2157       MachineInstr *Lo, *Hi;
2158       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
2159                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
2160       MI->eraseFromParent();
2161       moveSMRDToVALU(Lo, MRI, Worklist);
2162       moveSMRDToVALU(Hi, MRI, Worklist);
2163       break;
2164     }
2165   }
2166 }
2167
2168 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
2169   SmallVector<MachineInstr *, 128> Worklist;
2170   Worklist.push_back(&TopInst);
2171
2172   while (!Worklist.empty()) {
2173     MachineInstr *Inst = Worklist.pop_back_val();
2174     MachineBasicBlock *MBB = Inst->getParent();
2175     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2176
2177     unsigned Opcode = Inst->getOpcode();
2178     unsigned NewOpcode = getVALUOp(*Inst);
2179
2180     // Handle some special cases
2181     switch (Opcode) {
2182     default:
2183       if (isSMRD(Inst->getOpcode())) {
2184         moveSMRDToVALU(Inst, MRI, Worklist);
2185         continue;
2186       }
2187       break;
2188     case AMDGPU::S_AND_B64:
2189       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_AND_B32_e64);
2190       Inst->eraseFromParent();
2191       continue;
2192
2193     case AMDGPU::S_OR_B64:
2194       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_OR_B32_e64);
2195       Inst->eraseFromParent();
2196       continue;
2197
2198     case AMDGPU::S_XOR_B64:
2199       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::V_XOR_B32_e64);
2200       Inst->eraseFromParent();
2201       continue;
2202
2203     case AMDGPU::S_NOT_B64:
2204       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::V_NOT_B32_e32);
2205       Inst->eraseFromParent();
2206       continue;
2207
2208     case AMDGPU::S_BCNT1_I32_B64:
2209       splitScalar64BitBCNT(Worklist, Inst);
2210       Inst->eraseFromParent();
2211       continue;
2212
2213     case AMDGPU::S_BFE_I64: {
2214       splitScalar64BitBFE(Worklist, Inst);
2215       Inst->eraseFromParent();
2216       continue;
2217     }
2218
2219     case AMDGPU::S_LSHL_B32:
2220       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2221         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2222         swapOperands(Inst);
2223       }
2224       break;
2225     case AMDGPU::S_ASHR_I32:
2226       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2227         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2228         swapOperands(Inst);
2229       }
2230       break;
2231     case AMDGPU::S_LSHR_B32:
2232       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2233         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2234         swapOperands(Inst);
2235       }
2236       break;
2237     case AMDGPU::S_LSHL_B64:
2238       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2239         NewOpcode = AMDGPU::V_LSHLREV_B64;
2240         swapOperands(Inst);
2241       }
2242       break;
2243     case AMDGPU::S_ASHR_I64:
2244       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2245         NewOpcode = AMDGPU::V_ASHRREV_I64;
2246         swapOperands(Inst);
2247       }
2248       break;
2249     case AMDGPU::S_LSHR_B64:
2250       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2251         NewOpcode = AMDGPU::V_LSHRREV_B64;
2252         swapOperands(Inst);
2253       }
2254       break;
2255
2256     case AMDGPU::S_BFE_U64:
2257     case AMDGPU::S_BFM_B64:
2258       llvm_unreachable("Moving this op to VALU not implemented");
2259     }
2260
2261     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2262       // We cannot move this instruction to the VALU, so we should try to
2263       // legalize its operands instead.
2264       legalizeOperands(Inst);
2265       continue;
2266     }
2267
2268     // Use the new VALU Opcode.
2269     const MCInstrDesc &NewDesc = get(NewOpcode);
2270     Inst->setDesc(NewDesc);
2271
2272     // Remove any references to SCC. Vector instructions can't read from it, and
2273     // We're just about to add the implicit use / defs of VCC, and we don't want
2274     // both.
2275     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2276       MachineOperand &Op = Inst->getOperand(i);
2277       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2278         Inst->RemoveOperand(i);
2279     }
2280
2281     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2282       // We are converting these to a BFE, so we need to add the missing
2283       // operands for the size and offset.
2284       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2285       Inst->addOperand(MachineOperand::CreateImm(0));
2286       Inst->addOperand(MachineOperand::CreateImm(Size));
2287
2288     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2289       // The VALU version adds the second operand to the result, so insert an
2290       // extra 0 operand.
2291       Inst->addOperand(MachineOperand::CreateImm(0));
2292     }
2293
2294     Inst->addImplicitDefUseOperands(*Inst->getParent()->getParent());
2295
2296     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2297       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2298       // If we need to move this to VGPRs, we need to unpack the second operand
2299       // back into the 2 separate ones for bit offset and width.
2300       assert(OffsetWidthOp.isImm() &&
2301              "Scalar BFE is only implemented for constant width and offset");
2302       uint32_t Imm = OffsetWidthOp.getImm();
2303
2304       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2305       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2306       Inst->RemoveOperand(2); // Remove old immediate.
2307       Inst->addOperand(MachineOperand::CreateImm(Offset));
2308       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2309     }
2310
2311     // Update the destination register class.
2312
2313     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2314
2315     switch (Opcode) {
2316       // For target instructions, getOpRegClass just returns the virtual
2317       // register class associated with the operand, so we need to find an
2318       // equivalent VGPR register class in order to move the instruction to the
2319       // VALU.
2320     case AMDGPU::COPY:
2321     case AMDGPU::PHI:
2322     case AMDGPU::REG_SEQUENCE:
2323     case AMDGPU::INSERT_SUBREG:
2324       if (RI.hasVGPRs(NewDstRC))
2325         continue;
2326       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2327       if (!NewDstRC)
2328         continue;
2329       break;
2330     default:
2331       break;
2332     }
2333
2334     unsigned DstReg = Inst->getOperand(0).getReg();
2335     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2336     MRI.replaceRegWith(DstReg, NewDstReg);
2337
2338     // Legalize the operands
2339     legalizeOperands(Inst);
2340
2341     addUsersToMoveToVALUWorklist(NewDstReg, MRI, Worklist);
2342   }
2343 }
2344
2345 //===----------------------------------------------------------------------===//
2346 // Indirect addressing callbacks
2347 //===----------------------------------------------------------------------===//
2348
2349 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2350                                                  unsigned Channel) const {
2351   assert(Channel == 0);
2352   return RegIndex;
2353 }
2354
2355 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2356   return &AMDGPU::VGPR_32RegClass;
2357 }
2358
2359 void SIInstrInfo::splitScalar64BitUnaryOp(
2360   SmallVectorImpl<MachineInstr *> &Worklist,
2361   MachineInstr *Inst,
2362   unsigned Opcode) const {
2363   MachineBasicBlock &MBB = *Inst->getParent();
2364   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2365
2366   MachineOperand &Dest = Inst->getOperand(0);
2367   MachineOperand &Src0 = Inst->getOperand(1);
2368   DebugLoc DL = Inst->getDebugLoc();
2369
2370   MachineBasicBlock::iterator MII = Inst;
2371
2372   const MCInstrDesc &InstDesc = get(Opcode);
2373   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2374     MRI.getRegClass(Src0.getReg()) :
2375     &AMDGPU::SGPR_32RegClass;
2376
2377   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2378
2379   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2380                                                        AMDGPU::sub0, Src0SubRC);
2381
2382   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2383   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2384   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2385
2386   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2387   BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2388     .addOperand(SrcReg0Sub0);
2389
2390   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2391                                                        AMDGPU::sub1, Src0SubRC);
2392
2393   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2394   BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2395     .addOperand(SrcReg0Sub1);
2396
2397   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2398   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2399     .addReg(DestSub0)
2400     .addImm(AMDGPU::sub0)
2401     .addReg(DestSub1)
2402     .addImm(AMDGPU::sub1);
2403
2404   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2405
2406   // We don't need to legalizeOperands here because for a single operand, src0
2407   // will support any kind of input.
2408
2409   // Move all users of this moved value.
2410   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2411 }
2412
2413 void SIInstrInfo::splitScalar64BitBinaryOp(
2414   SmallVectorImpl<MachineInstr *> &Worklist,
2415   MachineInstr *Inst,
2416   unsigned Opcode) const {
2417   MachineBasicBlock &MBB = *Inst->getParent();
2418   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2419
2420   MachineOperand &Dest = Inst->getOperand(0);
2421   MachineOperand &Src0 = Inst->getOperand(1);
2422   MachineOperand &Src1 = Inst->getOperand(2);
2423   DebugLoc DL = Inst->getDebugLoc();
2424
2425   MachineBasicBlock::iterator MII = Inst;
2426
2427   const MCInstrDesc &InstDesc = get(Opcode);
2428   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2429     MRI.getRegClass(Src0.getReg()) :
2430     &AMDGPU::SGPR_32RegClass;
2431
2432   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2433   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2434     MRI.getRegClass(Src1.getReg()) :
2435     &AMDGPU::SGPR_32RegClass;
2436
2437   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2438
2439   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2440                                                        AMDGPU::sub0, Src0SubRC);
2441   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2442                                                        AMDGPU::sub0, Src1SubRC);
2443
2444   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2445   const TargetRegisterClass *NewDestRC = RI.getEquivalentVGPRClass(DestRC);
2446   const TargetRegisterClass *NewDestSubRC = RI.getSubRegClass(NewDestRC, AMDGPU::sub0);
2447
2448   unsigned DestSub0 = MRI.createVirtualRegister(NewDestSubRC);
2449   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2450     .addOperand(SrcReg0Sub0)
2451     .addOperand(SrcReg1Sub0);
2452
2453   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2454                                                        AMDGPU::sub1, Src0SubRC);
2455   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2456                                                        AMDGPU::sub1, Src1SubRC);
2457
2458   unsigned DestSub1 = MRI.createVirtualRegister(NewDestSubRC);
2459   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2460     .addOperand(SrcReg0Sub1)
2461     .addOperand(SrcReg1Sub1);
2462
2463   unsigned FullDestReg = MRI.createVirtualRegister(NewDestRC);
2464   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2465     .addReg(DestSub0)
2466     .addImm(AMDGPU::sub0)
2467     .addReg(DestSub1)
2468     .addImm(AMDGPU::sub1);
2469
2470   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2471
2472   // Try to legalize the operands in case we need to swap the order to keep it
2473   // valid.
2474   legalizeOperands(LoHalf);
2475   legalizeOperands(HiHalf);
2476
2477   // Move all users of this moved vlaue.
2478   addUsersToMoveToVALUWorklist(FullDestReg, MRI, Worklist);
2479 }
2480
2481 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2482                                        MachineInstr *Inst) const {
2483   MachineBasicBlock &MBB = *Inst->getParent();
2484   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2485
2486   MachineBasicBlock::iterator MII = Inst;
2487   DebugLoc DL = Inst->getDebugLoc();
2488
2489   MachineOperand &Dest = Inst->getOperand(0);
2490   MachineOperand &Src = Inst->getOperand(1);
2491
2492   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2493   const TargetRegisterClass *SrcRC = Src.isReg() ?
2494     MRI.getRegClass(Src.getReg()) :
2495     &AMDGPU::SGPR_32RegClass;
2496
2497   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2498   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2499
2500   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2501
2502   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2503                                                       AMDGPU::sub0, SrcSubRC);
2504   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2505                                                       AMDGPU::sub1, SrcSubRC);
2506
2507   BuildMI(MBB, MII, DL, InstDesc, MidReg)
2508     .addOperand(SrcRegSub0)
2509     .addImm(0);
2510
2511   BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2512     .addOperand(SrcRegSub1)
2513     .addReg(MidReg);
2514
2515   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2516
2517   // We don't need to legalize operands here. src0 for etiher instruction can be
2518   // an SGPR, and the second input is unused or determined here.
2519   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2520 }
2521
2522 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2523                                       MachineInstr *Inst) const {
2524   MachineBasicBlock &MBB = *Inst->getParent();
2525   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2526   MachineBasicBlock::iterator MII = Inst;
2527   DebugLoc DL = Inst->getDebugLoc();
2528
2529   MachineOperand &Dest = Inst->getOperand(0);
2530   uint32_t Imm = Inst->getOperand(2).getImm();
2531   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2532   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2533
2534   (void) Offset;
2535
2536   // Only sext_inreg cases handled.
2537   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2538          BitWidth <= 32 &&
2539          Offset == 0 &&
2540          "Not implemented");
2541
2542   if (BitWidth < 32) {
2543     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2544     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2545     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2546
2547     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2548       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2549       .addImm(0)
2550       .addImm(BitWidth);
2551
2552     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2553       .addImm(31)
2554       .addReg(MidRegLo);
2555
2556     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2557       .addReg(MidRegLo)
2558       .addImm(AMDGPU::sub0)
2559       .addReg(MidRegHi)
2560       .addImm(AMDGPU::sub1);
2561
2562     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2563     addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2564     return;
2565   }
2566
2567   MachineOperand &Src = Inst->getOperand(1);
2568   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2569   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2570
2571   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2572     .addImm(31)
2573     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2574
2575   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2576     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2577     .addImm(AMDGPU::sub0)
2578     .addReg(TmpReg)
2579     .addImm(AMDGPU::sub1);
2580
2581   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2582   addUsersToMoveToVALUWorklist(ResultReg, MRI, Worklist);
2583 }
2584
2585 void SIInstrInfo::addUsersToMoveToVALUWorklist(
2586   unsigned DstReg,
2587   MachineRegisterInfo &MRI,
2588   SmallVectorImpl<MachineInstr *> &Worklist) const {
2589   for (MachineRegisterInfo::use_iterator I = MRI.use_begin(DstReg),
2590          E = MRI.use_end(); I != E; ++I) {
2591     MachineInstr &UseMI = *I->getParent();
2592     if (!canReadVGPR(UseMI, I.getOperandNo())) {
2593       Worklist.push_back(&UseMI);
2594     }
2595   }
2596 }
2597
2598 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2599                                    int OpIndices[3]) const {
2600   const MCInstrDesc &Desc = get(MI->getOpcode());
2601
2602   // Find the one SGPR operand we are allowed to use.
2603   unsigned SGPRReg = AMDGPU::NoRegister;
2604
2605   // First we need to consider the instruction's operand requirements before
2606   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2607   // of VCC, but we are still bound by the constant bus requirement to only use
2608   // one.
2609   //
2610   // If the operand's class is an SGPR, we can never move it.
2611
2612   for (const MachineOperand &MO : MI->implicit_operands()) {
2613     // We only care about reads.
2614     if (MO.isDef())
2615       continue;
2616
2617     if (MO.getReg() == AMDGPU::VCC)
2618       return AMDGPU::VCC;
2619
2620     if (MO.getReg() == AMDGPU::FLAT_SCR)
2621       return AMDGPU::FLAT_SCR;
2622   }
2623
2624   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2625   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2626
2627   for (unsigned i = 0; i < 3; ++i) {
2628     int Idx = OpIndices[i];
2629     if (Idx == -1)
2630       break;
2631
2632     const MachineOperand &MO = MI->getOperand(Idx);
2633     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2634       SGPRReg = MO.getReg();
2635
2636     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2637       UsedSGPRs[i] = MO.getReg();
2638   }
2639
2640   if (SGPRReg != AMDGPU::NoRegister)
2641     return SGPRReg;
2642
2643   // We don't have a required SGPR operand, so we have a bit more freedom in
2644   // selecting operands to move.
2645
2646   // Try to select the most used SGPR. If an SGPR is equal to one of the
2647   // others, we choose that.
2648   //
2649   // e.g.
2650   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2651   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2652
2653   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2654     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2655       SGPRReg = UsedSGPRs[0];
2656   }
2657
2658   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2659     if (UsedSGPRs[1] == UsedSGPRs[2])
2660       SGPRReg = UsedSGPRs[1];
2661   }
2662
2663   return SGPRReg;
2664 }
2665
2666 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2667                                    MachineBasicBlock *MBB,
2668                                    MachineBasicBlock::iterator I,
2669                                    unsigned ValueReg,
2670                                    unsigned Address, unsigned OffsetReg) const {
2671   const DebugLoc &DL = MBB->findDebugLoc(I);
2672   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2673                                       getIndirectIndexBegin(*MBB->getParent()));
2674
2675   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2676           .addReg(IndirectBaseReg, RegState::Define)
2677           .addOperand(I->getOperand(0))
2678           .addReg(IndirectBaseReg)
2679           .addReg(OffsetReg)
2680           .addImm(0)
2681           .addReg(ValueReg);
2682 }
2683
2684 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2685                                    MachineBasicBlock *MBB,
2686                                    MachineBasicBlock::iterator I,
2687                                    unsigned ValueReg,
2688                                    unsigned Address, unsigned OffsetReg) const {
2689   const DebugLoc &DL = MBB->findDebugLoc(I);
2690   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2691                                       getIndirectIndexBegin(*MBB->getParent()));
2692
2693   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2694           .addOperand(I->getOperand(0))
2695           .addOperand(I->getOperand(1))
2696           .addReg(IndirectBaseReg)
2697           .addReg(OffsetReg)
2698           .addImm(0);
2699
2700 }
2701
2702 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2703                                             const MachineFunction &MF) const {
2704   int End = getIndirectIndexEnd(MF);
2705   int Begin = getIndirectIndexBegin(MF);
2706
2707   if (End == -1)
2708     return;
2709
2710
2711   for (int Index = Begin; Index <= End; ++Index)
2712     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2713
2714   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2715     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2716
2717   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2718     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2719
2720   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2721     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2722
2723   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2724     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2725
2726   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2727     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2728 }
2729
2730 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2731                                              unsigned OperandName) const {
2732   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2733   if (Idx == -1)
2734     return nullptr;
2735
2736   return &MI.getOperand(Idx);
2737 }
2738
2739 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2740   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2741   if (ST.isAmdHsaOS()) {
2742     RsrcDataFormat |= (1ULL << 56);
2743
2744   if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
2745     // Set MTYPE = 2
2746     RsrcDataFormat |= (2ULL << 59);
2747   }
2748
2749   return RsrcDataFormat;
2750 }