lib/Target/AMDGPU/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifdef _MSC_VER
  16 // Provide M_PI.
  17 #define _USE_MATH_DEFINES
  18 #include <cmath>
  19 #endif
  20
  21 #include "SIISelLowering.h"
  22 #include "AMDGPU.h"
  23 #include "AMDGPUDiagnosticInfoUnsupported.h"
  24 #include "AMDGPUIntrinsicInfo.h"
  25 #include "AMDGPUSubtarget.h"
  26 #include "SIInstrInfo.h"
  27 #include "SIMachineFunctionInfo.h"
  28 #include "SIRegisterInfo.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/CodeGen/CallingConvLower.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/IR/Function.h"
  35 #include "llvm/ADT/SmallString.h"
  36
  37 using namespace llvm;
  38
  39 SITargetLowering::SITargetLowering(TargetMachine &TM,
  40                                    const AMDGPUSubtarget &STI)
  41     : AMDGPUTargetLowering(TM, STI) {
  42   addRegisterClass(MVT::i1, &AMDGPU::VReg_1RegClass);
  43   addRegisterClass(MVT::i64, &AMDGPU::SReg_64RegClass);
  44
  45   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  46   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  47
  48   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  49   addRegisterClass(MVT::f32, &AMDGPU::VGPR_32RegClass);
  50
  51   addRegisterClass(MVT::f64, &AMDGPU::VReg_64RegClass);
  52   addRegisterClass(MVT::v2i32, &AMDGPU::SReg_64RegClass);
  53   addRegisterClass(MVT::v2f32, &AMDGPU::VReg_64RegClass);
  54
  55   addRegisterClass(MVT::v2i64, &AMDGPU::SReg_128RegClass);
  56   addRegisterClass(MVT::v2f64, &AMDGPU::SReg_128RegClass);
  57
  58   addRegisterClass(MVT::v4i32, &AMDGPU::SReg_128RegClass);
  59   addRegisterClass(MVT::v4f32, &AMDGPU::VReg_128RegClass);
  60
  61   addRegisterClass(MVT::v8i32, &AMDGPU::SReg_256RegClass);
  62   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  63
  64   addRegisterClass(MVT::v16i32, &AMDGPU::SReg_512RegClass);
  65   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  66
  67   computeRegisterProperties(STI.getRegisterInfo());
  68
  69   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  70   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  71   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  72   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  73
  74   setOperationAction(ISD::ADD, MVT::i32, Legal);
  75   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  76   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  77   setOperationAction(ISD::SUBC, MVT::i32, Legal);
  78   setOperationAction(ISD::SUBE, MVT::i32, Legal);
  79
  80   setOperationAction(ISD::FSIN, MVT::f32, Custom);
  81   setOperationAction(ISD::FCOS, MVT::f32, Custom);
  82
  83   setOperationAction(ISD::FMINNUM, MVT::f64, Legal);
  84   setOperationAction(ISD::FMAXNUM, MVT::f64, Legal);
  85
  86   // We need to custom lower vector stores from local memory
  87   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  88   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  89   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  90
  91   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  92   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
  93
  94   setOperationAction(ISD::STORE, MVT::i1, Custom);
  95   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
  96
  97   setOperationAction(ISD::SELECT, MVT::i64, Custom);
  98   setOperationAction(ISD::SELECT, MVT::f64, Promote);
  99   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
 100
 101   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 102   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 103   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 104   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 105
 106   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 107   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 108
 109   setOperationAction(ISD::BSWAP, MVT::i32, Legal);
 110   setOperationAction(ISD::BITREVERSE, MVT::i32, Legal);
 111
 112   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 113   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 114   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 115
 116   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 117   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 118   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 119
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 121   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 123
 124   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 125   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 126
 127   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 128   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 129   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 130   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 131
 132   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 133   setOperationAction(ISD::BRCOND, MVT::Other, Custom);
 134
 135   for (MVT VT : MVT::integer_valuetypes()) {
 136     if (VT == MVT::i64)
 137       continue;
 138
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i8, Legal);
 141     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i16, Legal);
 142     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i32, Expand);
 143
 144     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 145     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i8, Legal);
 146     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i16, Legal);
 147     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i32, Expand);
 148
 149     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i1, Promote);
 150     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i8, Legal);
 151     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i16, Legal);
 152     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i32, Expand);
 153   }
 154
 155   for (MVT VT : MVT::integer_vector_valuetypes()) {
 156     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i16, Expand);
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v16i16, Expand);
 158   }
 159
 160   for (MVT VT : MVT::fp_valuetypes())
 161     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 162
 163   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 164   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f32, Expand);
 165
 166   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 167   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 168   setTruncStoreAction(MVT::v16i32, MVT::v16i8, Expand);
 169   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 170
 171
 172   setTruncStoreAction(MVT::v2i64, MVT::v2i32, Expand);
 173
 174   setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 175   setTruncStoreAction(MVT::v2f64, MVT::v2f16, Expand);
 176
 177   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 178
 179   setOperationAction(ISD::LOAD, MVT::v2i64, Promote);
 180   AddPromotedToType(ISD::LOAD, MVT::v2i64, MVT::v4i32);
 181
 182   setOperationAction(ISD::STORE, MVT::v2i64, Promote);
 183   AddPromotedToType(ISD::STORE, MVT::v2i64, MVT::v4i32);
 184
 185   setOperationAction(ISD::ConstantPool, MVT::v2i64, Expand);
 186
 187   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 188   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 189   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 190
 191   // These should use UDIVREM, so set them to expand
 192   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 193   setOperationAction(ISD::UREM, MVT::i64, Expand);
 194
 195   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 196   setOperationAction(ISD::SELECT, MVT::i1, Promote);
 197
 198   setOperationAction(ISD::TRUNCATE, MVT::v2i32, Expand);
 199
 200
 201   setOperationAction(ISD::FP_ROUND, MVT::v2f32, Expand);
 202
 203   // We only support LOAD/STORE and vector manipulation ops for vectors
 204   // with > 4 elements.
 205   for (MVT VT : {MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32, MVT::v2i64, MVT::v2f64}) {
 206     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 207       switch(Op) {
 208       case ISD::LOAD:
 209       case ISD::STORE:
 210       case ISD::BUILD_VECTOR:
 211       case ISD::BITCAST:
 212       case ISD::EXTRACT_VECTOR_ELT:
 213       case ISD::INSERT_VECTOR_ELT:
 214       case ISD::INSERT_SUBVECTOR:
 215       case ISD::EXTRACT_SUBVECTOR:
 216       case ISD::SCALAR_TO_VECTOR:
 217         break;
 218       case ISD::CONCAT_VECTORS:
 219         setOperationAction(Op, VT, Custom);
 220         break;
 221       default:
 222         setOperationAction(Op, VT, Expand);
 223         break;
 224       }
 225     }
 226   }
 227
 228   // Most operations are naturally 32-bit vector operations. We only support
 229   // load and store of i64 vectors, so promote v2i64 vector operations to v4i32.
 230   for (MVT Vec64 : { MVT::v2i64, MVT::v2f64 }) {
 231     setOperationAction(ISD::BUILD_VECTOR, Vec64, Promote);
 232     AddPromotedToType(ISD::BUILD_VECTOR, Vec64, MVT::v4i32);
 233
 234     setOperationAction(ISD::EXTRACT_VECTOR_ELT, Vec64, Promote);
 235     AddPromotedToType(ISD::EXTRACT_VECTOR_ELT, Vec64, MVT::v4i32);
 236
 237     setOperationAction(ISD::INSERT_VECTOR_ELT, Vec64, Promote);
 238     AddPromotedToType(ISD::INSERT_VECTOR_ELT, Vec64, MVT::v4i32);
 239
 240     setOperationAction(ISD::SCALAR_TO_VECTOR, Vec64, Promote);
 241     AddPromotedToType(ISD::SCALAR_TO_VECTOR, Vec64, MVT::v4i32);
 242   }
 243
 244   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 245     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 246     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 247     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 248   }
 249
 250   setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 251   setOperationAction(ISD::FDIV, MVT::f32, Custom);
 252   setOperationAction(ISD::FDIV, MVT::f64, Custom);
 253
 254   setTargetDAGCombine(ISD::FADD);
 255   setTargetDAGCombine(ISD::FSUB);
 256   setTargetDAGCombine(ISD::FMINNUM);
 257   setTargetDAGCombine(ISD::FMAXNUM);
 258   setTargetDAGCombine(ISD::SMIN);
 259   setTargetDAGCombine(ISD::SMAX);
 260   setTargetDAGCombine(ISD::UMIN);
 261   setTargetDAGCombine(ISD::UMAX);
 262   setTargetDAGCombine(ISD::SETCC);
 263   setTargetDAGCombine(ISD::AND);
 264   setTargetDAGCombine(ISD::OR);
 265   setTargetDAGCombine(ISD::UINT_TO_FP);
 266
 267   // All memory operations. Some folding on the pointer operand is done to help
 268   // matching the constant offsets in the addressing modes.
 269   setTargetDAGCombine(ISD::LOAD);
 270   setTargetDAGCombine(ISD::STORE);
 271   setTargetDAGCombine(ISD::ATOMIC_LOAD);
 272   setTargetDAGCombine(ISD::ATOMIC_STORE);
 273   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP);
 274   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS);
 275   setTargetDAGCombine(ISD::ATOMIC_SWAP);
 276   setTargetDAGCombine(ISD::ATOMIC_LOAD_ADD);
 277   setTargetDAGCombine(ISD::ATOMIC_LOAD_SUB);
 278   setTargetDAGCombine(ISD::ATOMIC_LOAD_AND);
 279   setTargetDAGCombine(ISD::ATOMIC_LOAD_OR);
 280   setTargetDAGCombine(ISD::ATOMIC_LOAD_XOR);
 281   setTargetDAGCombine(ISD::ATOMIC_LOAD_NAND);
 282   setTargetDAGCombine(ISD::ATOMIC_LOAD_MIN);
 283   setTargetDAGCombine(ISD::ATOMIC_LOAD_MAX);
 284   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMIN);
 285   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMAX);
 286
 287   setSchedulingPreference(Sched::RegPressure);
 288 }
 289
 290 //===----------------------------------------------------------------------===//
 291 // TargetLowering queries
 292 //===----------------------------------------------------------------------===//
 293
 294 bool SITargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &,
 295                                           EVT) const {
 296   // SI has some legal vector types, but no legal vector operations. Say no
 297   // shuffles are legal in order to prefer scalarizing some vector operations.
 298   return false;
 299 }
 300
 301 bool SITargetLowering::isLegalFlatAddressingMode(const AddrMode &AM) const {
 302   // Flat instructions do not have offsets, and only have the register
 303   // address.
 304   return AM.BaseOffs == 0 && (AM.Scale == 0 || AM.Scale == 1);
 305 }
 306
 307 bool SITargetLowering::isLegalMUBUFAddressingMode(const AddrMode &AM) const {
 308   // MUBUF / MTBUF instructions have a 12-bit unsigned byte offset, and
 309   // additionally can do r + r + i with addr64. 32-bit has more addressing
 310   // mode options. Depending on the resource constant, it can also do
 311   // (i64 r0) + (i32 r1) * (i14 i).
 312   //
 313   // Private arrays end up using a scratch buffer most of the time, so also
 314   // assume those use MUBUF instructions. Scratch loads / stores are currently
 315   // implemented as mubuf instructions with offen bit set, so slightly
 316   // different than the normal addr64.
 317   if (!isUInt<12>(AM.BaseOffs))
 318     return false;
 319
 320   // FIXME: Since we can split immediate into soffset and immediate offset,
 321   // would it make sense to allow any immediate?
 322
 323   switch (AM.Scale) {
 324   case 0: // r + i or just i, depending on HasBaseReg.
 325     return true;
 326   case 1:
 327     return true; // We have r + r or r + i.
 328   case 2:
 329     if (AM.HasBaseReg) {
 330       // Reject 2 * r + r.
 331       return false;
 332     }
 333
 334     // Allow 2 * r as r + r
 335     // Or  2 * r + i is allowed as r + r + i.
 336     return true;
 337   default: // Don't allow n * r
 338     return false;
 339   }
 340 }
 341
 342 bool SITargetLowering::isLegalAddressingMode(const DataLayout &DL,
 343                                              const AddrMode &AM, Type *Ty,
 344                                              unsigned AS) const {
 345   // No global is ever allowed as a base.
 346   if (AM.BaseGV)
 347     return false;
 348
 349   switch (AS) {
 350   case AMDGPUAS::GLOBAL_ADDRESS: {
 351     if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 352       // Assume the we will use FLAT for all global memory accesses
 353       // on VI.
 354       // FIXME: This assumption is currently wrong.  On VI we still use
 355       // MUBUF instructions for the r + i addressing mode.  As currently
 356       // implemented, the MUBUF instructions only work on buffer < 4GB.
 357       // It may be possible to support > 4GB buffers with MUBUF instructions,
 358       // by setting the stride value in the resource descriptor which would
 359       // increase the size limit to (stride * 4GB).  However, this is risky,
 360       // because it has never been validated.
 361       return isLegalFlatAddressingMode(AM);
 362     }
 363
 364     return isLegalMUBUFAddressingMode(AM);
 365   }
 366   case AMDGPUAS::CONSTANT_ADDRESS: {
 367     // If the offset isn't a multiple of 4, it probably isn't going to be
 368     // correctly aligned.
 369     if (AM.BaseOffs % 4 != 0)
 370       return isLegalMUBUFAddressingMode(AM);
 371
 372     // There are no SMRD extloads, so if we have to do a small type access we
 373     // will use a MUBUF load.
 374     // FIXME?: We also need to do this if unaligned, but we don't know the
 375     // alignment here.
 376     if (DL.getTypeStoreSize(Ty) < 4)
 377       return isLegalMUBUFAddressingMode(AM);
 378
 379     if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 380       // SMRD instructions have an 8-bit, dword offset on SI.
 381       if (!isUInt<8>(AM.BaseOffs / 4))
 382         return false;
 383     } else if (Subtarget->getGeneration() == AMDGPUSubtarget::SEA_ISLANDS) {
 384       // On CI+, this can also be a 32-bit literal constant offset. If it fits
 385       // in 8-bits, it can use a smaller encoding.
 386       if (!isUInt<32>(AM.BaseOffs / 4))
 387         return false;
 388     } else if (Subtarget->getGeneration() == AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 389       // On VI, these use the SMEM format and the offset is 20-bit in bytes.
 390       if (!isUInt<20>(AM.BaseOffs))
 391         return false;
 392     } else
 393       llvm_unreachable("unhandled generation");
 394
 395     if (AM.Scale == 0) // r + i or just i, depending on HasBaseReg.
 396       return true;
 397
 398     if (AM.Scale == 1 && AM.HasBaseReg)
 399       return true;
 400
 401     return false;
 402   }
 403
 404   case AMDGPUAS::PRIVATE_ADDRESS:
 405   case AMDGPUAS::UNKNOWN_ADDRESS_SPACE:
 406     return isLegalMUBUFAddressingMode(AM);
 407
 408   case AMDGPUAS::LOCAL_ADDRESS:
 409   case AMDGPUAS::REGION_ADDRESS: {
 410     // Basic, single offset DS instructions allow a 16-bit unsigned immediate
 411     // field.
 412     // XXX - If doing a 4-byte aligned 8-byte type access, we effectively have
 413     // an 8-bit dword offset but we don't know the alignment here.
 414     if (!isUInt<16>(AM.BaseOffs))
 415       return false;
 416
 417     if (AM.Scale == 0) // r + i or just i, depending on HasBaseReg.
 418       return true;
 419
 420     if (AM.Scale == 1 && AM.HasBaseReg)
 421       return true;
 422
 423     return false;
 424   }
 425   case AMDGPUAS::FLAT_ADDRESS:
 426     return isLegalFlatAddressingMode(AM);
 427
 428   default:
 429     llvm_unreachable("unhandled address space");
 430   }
 431 }
 432
 433 bool SITargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
 434                                                       unsigned AddrSpace,
 435                                                       unsigned Align,
 436                                                       bool *IsFast) const {
 437   if (IsFast)
 438     *IsFast = false;
 439
 440   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 441   // which isn't a simple VT.
 442   if (!VT.isSimple() || VT == MVT::Other)
 443     return false;
 444
 445   // TODO - CI+ supports unaligned memory accesses, but this requires driver
 446   // support.
 447
 448   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 449   // reads the "byte address and must be dword aligned". Is it also true for the
 450   // normal loads and stores?
 451   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS) {
 452     // ds_read/write_b64 require 8-byte alignment, but we can do a 4 byte
 453     // aligned, 8 byte access in a single operation using ds_read2/write2_b32
 454     // with adjacent offsets.
 455     bool AlignedBy4 = (Align % 4 == 0);
 456     if (IsFast)
 457       *IsFast = AlignedBy4;
 458     return AlignedBy4;
 459   }
 460
 461   // Smaller than dword value must be aligned.
 462   // FIXME: This should be allowed on CI+
 463   if (VT.bitsLT(MVT::i32))
 464     return false;
 465
 466   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 467   // byte-address are ignored, thus forcing Dword alignment.
 468   // This applies to private, global, and constant memory.
 469   if (IsFast)
 470     *IsFast = true;
 471
 472   return VT.bitsGT(MVT::i32) && Align % 4 == 0;
 473 }
 474
 475 EVT SITargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 476                                           unsigned SrcAlign, bool IsMemset,
 477                                           bool ZeroMemset,
 478                                           bool MemcpyStrSrc,
 479                                           MachineFunction &MF) const {
 480   // FIXME: Should account for address space here.
 481
 482   // The default fallback uses the private pointer size as a guess for a type to
 483   // use. Make sure we switch these to 64-bit accesses.
 484
 485   if (Size >= 16 && DstAlign >= 4) // XXX: Should only do for global
 486     return MVT::v4i32;
 487
 488   if (Size >= 8 && DstAlign >= 4)
 489     return MVT::v2i32;
 490
 491   // Use the default.
 492   return MVT::Other;
 493 }
 494
 495 static bool isFlatGlobalAddrSpace(unsigned AS) {
 496   return AS == AMDGPUAS::GLOBAL_ADDRESS ||
 497     AS == AMDGPUAS::FLAT_ADDRESS ||
 498     AS == AMDGPUAS::CONSTANT_ADDRESS;
 499 }
 500
 501 bool SITargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
 502                                            unsigned DestAS) const {
 503   return isFlatGlobalAddrSpace(SrcAS) &&  isFlatGlobalAddrSpace(DestAS);
 504 }
 505
 506
 507 bool SITargetLowering::isMemOpUniform(const SDNode *N) const {
 508   const MemSDNode *MemNode = cast<MemSDNode>(N);
 509   const Value *Ptr = MemNode->getMemOperand()->getValue();
 510
 511   // UndefValue means this is a load of a kernel input.  These are uniform.
 512   // Sometimes LDS instructions have constant pointers
 513   if (isa<UndefValue>(Ptr) || isa<Argument>(Ptr) || isa<Constant>(Ptr) ||
 514       isa<GlobalValue>(Ptr))
 515     return true;
 516
 517   const Instruction *I = dyn_cast_or_null<Instruction>(Ptr);
 518   return I && I->getMetadata("amdgpu.uniform");
 519 }
 520
 521 TargetLoweringBase::LegalizeTypeAction
 522 SITargetLowering::getPreferredVectorAction(EVT VT) const {
 523   if (VT.getVectorNumElements() != 1 && VT.getScalarType().bitsLE(MVT::i16))
 524     return TypeSplitVector;
 525
 526   return TargetLoweringBase::getPreferredVectorAction(VT);
 527 }
 528
 529 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 530                                                          Type *Ty) const {
 531   const SIInstrInfo *TII =
 532       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
 533   return TII->isInlineConstant(Imm);
 534 }
 535
 536 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 537                                          SDLoc SL, SDValue Chain,
 538                                          unsigned Offset, bool Signed) const {
 539   const DataLayout &DL = DAG.getDataLayout();
 540   MachineFunction &MF = DAG.getMachineFunction();
 541   const SIRegisterInfo *TRI =
 542       static_cast<const SIRegisterInfo*>(Subtarget->getRegisterInfo());
 543   unsigned InputPtrReg = TRI->getPreloadedValue(MF, SIRegisterInfo::KERNARG_SEGMENT_PTR);
 544
 545   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
 546
 547   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 548   MVT PtrVT = getPointerTy(DL, AMDGPUAS::CONSTANT_ADDRESS);
 549   PointerType *PtrTy = PointerType::get(Ty, AMDGPUAS::CONSTANT_ADDRESS);
 550   SDValue BasePtr = DAG.getCopyFromReg(Chain, SL,
 551                                        MRI.getLiveInVirtReg(InputPtrReg), PtrVT);
 552   SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
 553                             DAG.getConstant(Offset, SL, PtrVT));
 554   SDValue PtrOffset = DAG.getUNDEF(PtrVT);
 555   MachinePointerInfo PtrInfo(UndefValue::get(PtrTy));
 556
 557   unsigned Align = DL.getABITypeAlignment(Ty);
 558
 559   ISD::LoadExtType ExtTy = Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
 560   if (MemVT.isFloatingPoint())
 561     ExtTy = ISD::EXTLOAD;
 562
 563   return DAG.getLoad(ISD::UNINDEXED, ExtTy,
 564                      VT, SL, Chain, Ptr, PtrOffset, PtrInfo, MemVT,
 565                      false, // isVolatile
 566                      true, // isNonTemporal
 567                      true, // isInvariant
 568                      Align); // Alignment
 569 }
 570
 571 SDValue SITargetLowering::LowerFormalArguments(
 572     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 573     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
 574     SmallVectorImpl<SDValue> &InVals) const {
 575   const SIRegisterInfo *TRI =
 576       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 577
 578   MachineFunction &MF = DAG.getMachineFunction();
 579   FunctionType *FType = MF.getFunction()->getFunctionType();
 580   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 581   const AMDGPUSubtarget &ST = MF.getSubtarget<AMDGPUSubtarget>();
 582
 583   if (Subtarget->isAmdHsaOS() && Info->getShaderType() != ShaderType::COMPUTE) {
 584     const Function *Fn = MF.getFunction();
 585     DiagnosticInfoUnsupported NoGraphicsHSA(*Fn, "non-compute shaders with HSA");
 586     DAG.getContext()->diagnose(NoGraphicsHSA);
 587     return SDValue();
 588   }
 589
 590   // FIXME: We currently assume all calling conventions are kernels.
 591
 592   SmallVector<ISD::InputArg, 16> Splits;
 593   BitVector Skipped(Ins.size());
 594
 595   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 596     const ISD::InputArg &Arg = Ins[i];
 597
 598     // First check if it's a PS input addr
 599     if (Info->getShaderType() == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 600         !Arg.Flags.isByVal() && PSInputNum <= 15) {
 601
 602       if (!Arg.Used && !Info->isPSInputAllocated(PSInputNum)) {
 603         // We can safely skip PS inputs
 604         Skipped.set(i);
 605         ++PSInputNum;
 606         continue;
 607       }
 608
 609       Info->markPSInputAllocated(PSInputNum);
 610       if (Arg.Used)
 611         Info->PSInputEna |= 1 << PSInputNum;
 612
 613       ++PSInputNum;
 614     }
 615
 616     // Second split vertices into their elements
 617     if (Info->getShaderType() != ShaderType::COMPUTE && Arg.VT.isVector()) {
 618       ISD::InputArg NewArg = Arg;
 619       NewArg.Flags.setSplit();
 620       NewArg.VT = Arg.VT.getVectorElementType();
 621
 622       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 623       // three or five element vertex only needs three or five registers,
 624       // NOT four or eight.
 625       Type *ParamType = FType->getParamType(Arg.getOrigArgIndex());
 626       unsigned NumElements = ParamType->getVectorNumElements();
 627
 628       for (unsigned j = 0; j != NumElements; ++j) {
 629         Splits.push_back(NewArg);
 630         NewArg.PartOffset += NewArg.VT.getStoreSize();
 631       }
 632
 633     } else if (Info->getShaderType() != ShaderType::COMPUTE) {
 634       Splits.push_back(Arg);
 635     }
 636   }
 637
 638   SmallVector<CCValAssign, 16> ArgLocs;
 639   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 640                  *DAG.getContext());
 641
 642   // At least one interpolation mode must be enabled or else the GPU will hang.
 643   //
 644   // Check PSInputAddr instead of PSInputEna. The idea is that if the user set
 645   // PSInputAddr, the user wants to enable some bits after the compilation
 646   // based on run-time states. Since we can't know what the final PSInputEna
 647   // will look like, so we shouldn't do anything here and the user should take
 648   // responsibility for the correct programming.
 649   if (Info->getShaderType() == ShaderType::PIXEL &&
 650       (Info->getPSInputAddr() & 0x7F) == 0) {
 651     CCInfo.AllocateReg(AMDGPU::VGPR0);
 652     CCInfo.AllocateReg(AMDGPU::VGPR1);
 653     Info->markPSInputAllocated(0);
 654     Info->PSInputEna |= 1;
 655   }
 656
 657   if (Info->getShaderType() == ShaderType::COMPUTE) {
 658     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 659                             Splits);
 660   }
 661
 662   // FIXME: How should these inputs interact with inreg / custom SGPR inputs?
 663   if (Info->hasPrivateSegmentBuffer()) {
 664     unsigned PrivateSegmentBufferReg = Info->addPrivateSegmentBuffer(*TRI);
 665     MF.addLiveIn(PrivateSegmentBufferReg, &AMDGPU::SReg_128RegClass);
 666     CCInfo.AllocateReg(PrivateSegmentBufferReg);
 667   }
 668
 669   if (Info->hasDispatchPtr()) {
 670     unsigned DispatchPtrReg = Info->addDispatchPtr(*TRI);
 671     MF.addLiveIn(DispatchPtrReg, &AMDGPU::SReg_64RegClass);
 672     CCInfo.AllocateReg(DispatchPtrReg);
 673   }
 674
 675   if (Info->hasKernargSegmentPtr()) {
 676     unsigned InputPtrReg = Info->addKernargSegmentPtr(*TRI);
 677     MF.addLiveIn(InputPtrReg, &AMDGPU::SReg_64RegClass);
 678     CCInfo.AllocateReg(InputPtrReg);
 679   }
 680
 681   AnalyzeFormalArguments(CCInfo, Splits);
 682
 683   SmallVector<SDValue, 16> Chains;
 684
 685   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 686
 687     const ISD::InputArg &Arg = Ins[i];
 688     if (Skipped[i]) {
 689       InVals.push_back(DAG.getUNDEF(Arg.VT));
 690       continue;
 691     }
 692
 693     CCValAssign &VA = ArgLocs[ArgIdx++];
 694     MVT VT = VA.getLocVT();
 695
 696     if (VA.isMemLoc()) {
 697       VT = Ins[i].VT;
 698       EVT MemVT = Splits[i].VT;
 699       const unsigned Offset = Subtarget->getExplicitKernelArgOffset() +
 700                               VA.getLocMemOffset();
 701       // The first 36 bytes of the input buffer contains information about
 702       // thread group and global sizes.
 703       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, Chain,
 704                                    Offset, Ins[i].Flags.isSExt());
 705       Chains.push_back(Arg.getValue(1));
 706
 707       auto *ParamTy =
 708         dyn_cast<PointerType>(FType->getParamType(Ins[i].getOrigArgIndex()));
 709       if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS &&
 710           ParamTy && ParamTy->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS) {
 711         // On SI local pointers are just offsets into LDS, so they are always
 712         // less than 16-bits.  On CI and newer they could potentially be
 713         // real pointers, so we can't guarantee their size.
 714         Arg = DAG.getNode(ISD::AssertZext, DL, Arg.getValueType(), Arg,
 715                           DAG.getValueType(MVT::i16));
 716       }
 717
 718       InVals.push_back(Arg);
 719       Info->ABIArgOffset = Offset + MemVT.getStoreSize();
 720       continue;
 721     }
 722     assert(VA.isRegLoc() && "Parameter must be in a register!");
 723
 724     unsigned Reg = VA.getLocReg();
 725
 726     if (VT == MVT::i64) {
 727       // For now assume it is a pointer
 728       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 729                                      &AMDGPU::SReg_64RegClass);
 730       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 731       SDValue Copy = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 732       InVals.push_back(Copy);
 733       continue;
 734     }
 735
 736     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 737
 738     Reg = MF.addLiveIn(Reg, RC);
 739     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 740
 741     if (Arg.VT.isVector()) {
 742
 743       // Build a vector from the registers
 744       Type *ParamType = FType->getParamType(Arg.getOrigArgIndex());
 745       unsigned NumElements = ParamType->getVectorNumElements();
 746
 747       SmallVector<SDValue, 4> Regs;
 748       Regs.push_back(Val);
 749       for (unsigned j = 1; j != NumElements; ++j) {
 750         Reg = ArgLocs[ArgIdx++].getLocReg();
 751         Reg = MF.addLiveIn(Reg, RC);
 752
 753         SDValue Copy = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 754         Regs.push_back(Copy);
 755       }
 756
 757       // Fill up the missing vector elements
 758       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 759       Regs.append(NumElements, DAG.getUNDEF(VT));
 760
 761       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 762       continue;
 763     }
 764
 765     InVals.push_back(Val);
 766   }
 767
 768   // TODO: Add GridWorkGroupCount user SGPRs when used. For now with HSA we read
 769   // these from the dispatch pointer.
 770
 771   // Start adding system SGPRs.
 772   if (Info->hasWorkGroupIDX()) {
 773     unsigned Reg = Info->addWorkGroupIDX();
 774     MF.addLiveIn(Reg, &AMDGPU::SReg_32RegClass);
 775     CCInfo.AllocateReg(Reg);
 776   } else
 777     llvm_unreachable("work group id x is always enabled");
 778
 779   if (Info->hasWorkGroupIDY()) {
 780     unsigned Reg = Info->addWorkGroupIDY();
 781     MF.addLiveIn(Reg, &AMDGPU::SReg_32RegClass);
 782     CCInfo.AllocateReg(Reg);
 783   }
 784
 785   if (Info->hasWorkGroupIDZ()) {
 786     unsigned Reg = Info->addWorkGroupIDZ();
 787     MF.addLiveIn(Reg, &AMDGPU::SReg_32RegClass);
 788     CCInfo.AllocateReg(Reg);
 789   }
 790
 791   if (Info->hasWorkGroupInfo()) {
 792     unsigned Reg = Info->addWorkGroupInfo();
 793     MF.addLiveIn(Reg, &AMDGPU::SReg_32RegClass);
 794     CCInfo.AllocateReg(Reg);
 795   }
 796
 797   if (Info->hasPrivateSegmentWaveByteOffset()) {
 798     // Scratch wave offset passed in system SGPR.
 799     unsigned PrivateSegmentWaveByteOffsetReg
 800       = Info->addPrivateSegmentWaveByteOffset();
 801
 802     MF.addLiveIn(PrivateSegmentWaveByteOffsetReg, &AMDGPU::SGPR_32RegClass);
 803     CCInfo.AllocateReg(PrivateSegmentWaveByteOffsetReg);
 804   }
 805
 806   // Now that we've figured out where the scratch register inputs are, see if
 807   // should reserve the arguments and use them directly.
 808
 809   bool HasStackObjects = MF.getFrameInfo()->hasStackObjects();
 810
 811   if (ST.isAmdHsaOS()) {
 812     // TODO: Assume we will spill without optimizations.
 813     if (HasStackObjects) {
 814       // If we have stack objects, we unquestionably need the private buffer
 815       // resource. For the HSA ABI, this will be the first 4 user SGPR
 816       // inputs. We can reserve those and use them directly.
 817
 818       unsigned PrivateSegmentBufferReg = TRI->getPreloadedValue(
 819         MF, SIRegisterInfo::PRIVATE_SEGMENT_BUFFER);
 820       Info->setScratchRSrcReg(PrivateSegmentBufferReg);
 821
 822       unsigned PrivateSegmentWaveByteOffsetReg = TRI->getPreloadedValue(
 823         MF, SIRegisterInfo::PRIVATE_SEGMENT_WAVE_BYTE_OFFSET);
 824       Info->setScratchWaveOffsetReg(PrivateSegmentWaveByteOffsetReg);
 825     } else {
 826       unsigned ReservedBufferReg
 827         = TRI->reservedPrivateSegmentBufferReg(MF);
 828       unsigned ReservedOffsetReg
 829         = TRI->reservedPrivateSegmentWaveByteOffsetReg(MF);
 830
 831       // We tentatively reserve the last registers (skipping the last two
 832       // which may contain VCC). After register allocation, we'll replace
 833       // these with the ones immediately after those which were really
 834       // allocated. In the prologue copies will be inserted from the argument
 835       // to these reserved registers.
 836       Info->setScratchRSrcReg(ReservedBufferReg);
 837       Info->setScratchWaveOffsetReg(ReservedOffsetReg);
 838     }
 839   } else {
 840     unsigned ReservedBufferReg = TRI->reservedPrivateSegmentBufferReg(MF);
 841
 842     // Without HSA, relocations are used for the scratch pointer and the
 843     // buffer resource setup is always inserted in the prologue. Scratch wave
 844     // offset is still in an input SGPR.
 845     Info->setScratchRSrcReg(ReservedBufferReg);
 846
 847     if (HasStackObjects) {
 848       unsigned ScratchWaveOffsetReg = TRI->getPreloadedValue(
 849         MF, SIRegisterInfo::PRIVATE_SEGMENT_WAVE_BYTE_OFFSET);
 850       Info->setScratchWaveOffsetReg(ScratchWaveOffsetReg);
 851     } else {
 852       unsigned ReservedOffsetReg
 853         = TRI->reservedPrivateSegmentWaveByteOffsetReg(MF);
 854       Info->setScratchWaveOffsetReg(ReservedOffsetReg);
 855     }
 856   }
 857
 858   if (Info->hasWorkItemIDX()) {
 859     unsigned Reg = TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_X);
 860     MF.addLiveIn(Reg, &AMDGPU::VGPR_32RegClass);
 861     CCInfo.AllocateReg(Reg);
 862   } else
 863     llvm_unreachable("workitem id x should always be enabled");
 864
 865   if (Info->hasWorkItemIDY()) {
 866     unsigned Reg = TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_Y);
 867     MF.addLiveIn(Reg, &AMDGPU::VGPR_32RegClass);
 868     CCInfo.AllocateReg(Reg);
 869   }
 870
 871   if (Info->hasWorkItemIDZ()) {
 872     unsigned Reg = TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_Z);
 873     MF.addLiveIn(Reg, &AMDGPU::VGPR_32RegClass);
 874     CCInfo.AllocateReg(Reg);
 875   }
 876
 877   if (Chains.empty())
 878     return Chain;
 879
 880   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 881 }
 882
 883 SDValue SITargetLowering::LowerReturn(SDValue Chain,
 884                                       CallingConv::ID CallConv,
 885                                       bool isVarArg,
 886                                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 887                                       const SmallVectorImpl<SDValue> &OutVals,
 888                                       SDLoc DL, SelectionDAG &DAG) const {
 889   MachineFunction &MF = DAG.getMachineFunction();
 890   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 891
 892   if (Info->getShaderType() == ShaderType::COMPUTE)
 893     return AMDGPUTargetLowering::LowerReturn(Chain, CallConv, isVarArg, Outs,
 894                                              OutVals, DL, DAG);
 895
 896   Info->setIfReturnsVoid(Outs.size() == 0);
 897
 898   SmallVector<ISD::OutputArg, 48> Splits;
 899   SmallVector<SDValue, 48> SplitVals;
 900
 901   // Split vectors into their elements.
 902   for (unsigned i = 0, e = Outs.size(); i != e; ++i) {
 903     const ISD::OutputArg &Out = Outs[i];
 904
 905     if (Out.VT.isVector()) {
 906       MVT VT = Out.VT.getVectorElementType();
 907       ISD::OutputArg NewOut = Out;
 908       NewOut.Flags.setSplit();
 909       NewOut.VT = VT;
 910
 911       // We want the original number of vector elements here, e.g.
 912       // three or five, not four or eight.
 913       unsigned NumElements = Out.ArgVT.getVectorNumElements();
 914
 915       for (unsigned j = 0; j != NumElements; ++j) {
 916         SDValue Elem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT, OutVals[i],
 917                                    DAG.getConstant(j, DL, MVT::i32));
 918         SplitVals.push_back(Elem);
 919         Splits.push_back(NewOut);
 920         NewOut.PartOffset += NewOut.VT.getStoreSize();
 921       }
 922     } else {
 923       SplitVals.push_back(OutVals[i]);
 924       Splits.push_back(Out);
 925     }
 926   }
 927
 928   // CCValAssign - represent the assignment of the return value to a location.
 929   SmallVector<CCValAssign, 48> RVLocs;
 930
 931   // CCState - Info about the registers and stack slots.
 932   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
 933                  *DAG.getContext());
 934
 935   // Analyze outgoing return values.
 936   AnalyzeReturn(CCInfo, Splits);
 937
 938   SDValue Flag;
 939   SmallVector<SDValue, 48> RetOps;
 940   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 941
 942   // Copy the result values into the output registers.
 943   for (unsigned i = 0, realRVLocIdx = 0;
 944        i != RVLocs.size();
 945        ++i, ++realRVLocIdx) {
 946     CCValAssign &VA = RVLocs[i];
 947     assert(VA.isRegLoc() && "Can only return in registers!");
 948
 949     SDValue Arg = SplitVals[realRVLocIdx];
 950
 951     // Copied from other backends.
 952     switch (VA.getLocInfo()) {
 953     default: llvm_unreachable("Unknown loc info!");
 954     case CCValAssign::Full:
 955       break;
 956     case CCValAssign::BCvt:
 957       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
 958       break;
 959     }
 960
 961     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
 962     Flag = Chain.getValue(1);
 963     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 964   }
 965
 966   // Update chain and glue.
 967   RetOps[0] = Chain;
 968   if (Flag.getNode())
 969     RetOps.push_back(Flag);
 970
 971   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, RetOps);
 972 }
 973
 974 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 975     MachineInstr * MI, MachineBasicBlock * BB) const {
 976
 977   switch (MI->getOpcode()) {
 978   default:
 979     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 980   case AMDGPU::BRANCH:
 981     return BB;
 982   }
 983   return BB;
 984 }
 985
 986 bool SITargetLowering::enableAggressiveFMAFusion(EVT VT) const {
 987   // This currently forces unfolding various combinations of fsub into fma with
 988   // free fneg'd operands. As long as we have fast FMA (controlled by
 989   // isFMAFasterThanFMulAndFAdd), we should perform these.
 990
 991   // When fma is quarter rate, for f64 where add / sub are at best half rate,
 992   // most of these combines appear to be cycle neutral but save on instruction
 993   // count / code size.
 994   return true;
 995 }
 996
 997 EVT SITargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &Ctx,
 998                                          EVT VT) const {
 999   if (!VT.isVector()) {
1000     return MVT::i1;
1001   }
1002   return EVT::getVectorVT(Ctx, MVT::i1, VT.getVectorNumElements());
1003 }
1004
1005 MVT SITargetLowering::getScalarShiftAmountTy(const DataLayout &, EVT) const {
1006   return MVT::i32;
1007 }
1008
1009 // Answering this is somewhat tricky and depends on the specific device which
1010 // have different rates for fma or all f64 operations.
1011 //
1012 // v_fma_f64 and v_mul_f64 always take the same number of cycles as each other
1013 // regardless of which device (although the number of cycles differs between
1014 // devices), so it is always profitable for f64.
1015 //
1016 // v_fma_f32 takes 4 or 16 cycles depending on the device, so it is profitable
1017 // only on full rate devices. Normally, we should prefer selecting v_mad_f32
1018 // which we can always do even without fused FP ops since it returns the same
1019 // result as the separate operations and since it is always full
1020 // rate. Therefore, we lie and report that it is not faster for f32. v_mad_f32
1021 // however does not support denormals, so we do report fma as faster if we have
1022 // a fast fma device and require denormals.
1023 //
1024 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
1025   VT = VT.getScalarType();
1026
1027   if (!VT.isSimple())
1028     return false;
1029
1030   switch (VT.getSimpleVT().SimpleTy) {
1031   case MVT::f32:
1032     // This is as fast on some subtargets. However, we always have full rate f32
1033     // mad available which returns the same result as the separate operations
1034     // which we should prefer over fma. We can't use this if we want to support
1035     // denormals, so only report this in these cases.
1036     return Subtarget->hasFP32Denormals() && Subtarget->hasFastFMAF32();
1037   case MVT::f64:
1038     return true;
1039   default:
1040     break;
1041   }
1042
1043   return false;
1044 }
1045
1046 //===----------------------------------------------------------------------===//
1047 // Custom DAG Lowering Operations
1048 //===----------------------------------------------------------------------===//
1049
1050 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1051   switch (Op.getOpcode()) {
1052   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
1053   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
1054   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
1055   case ISD::LOAD: {
1056     SDValue Result = LowerLOAD(Op, DAG);
1057     assert((!Result.getNode() ||
1058             Result.getNode()->getNumValues() == 2) &&
1059            "Load should return a value and a chain");
1060     return Result;
1061   }
1062
1063   case ISD::FSIN:
1064   case ISD::FCOS:
1065     return LowerTrig(Op, DAG);
1066   case ISD::SELECT: return LowerSELECT(Op, DAG);
1067   case ISD::FDIV: return LowerFDIV(Op, DAG);
1068   case ISD::STORE: return LowerSTORE(Op, DAG);
1069   case ISD::GlobalAddress: {
1070     MachineFunction &MF = DAG.getMachineFunction();
1071     SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
1072     return LowerGlobalAddress(MFI, Op, DAG);
1073   }
1074   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1075   case ISD::INTRINSIC_VOID: return LowerINTRINSIC_VOID(Op, DAG);
1076   }
1077   return SDValue();
1078 }
1079
1080 /// \brief Helper function for LowerBRCOND
1081 static SDNode *findUser(SDValue Value, unsigned Opcode) {
1082
1083   SDNode *Parent = Value.getNode();
1084   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
1085        I != E; ++I) {
1086
1087     if (I.getUse().get() != Value)
1088       continue;
1089
1090     if (I->getOpcode() == Opcode)
1091       return *I;
1092   }
1093   return nullptr;
1094 }
1095
1096 SDValue SITargetLowering::LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const {
1097
1098   SDLoc SL(Op);
1099   FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Op);
1100   unsigned FrameIndex = FINode->getIndex();
1101
1102   // A FrameIndex node represents a 32-bit offset into scratch memory.  If
1103   // the high bit of a frame index offset were to be set, this would mean
1104   // that it represented an offset of ~2GB * 64 = ~128GB from the start of the
1105   // scratch buffer, with 64 being the number of threads per wave.
1106   //
1107   // If we know the machine uses less than 128GB of scratch, then we can
1108   // amrk the high bit of the FrameIndex node as known zero,
1109   // which is important, because it means in most situations we can
1110   // prove that values derived from FrameIndex nodes are non-negative.
1111   // This enables us to take advantage of more addressing modes when
1112   // accessing scratch buffers, since for scratch reads/writes, the register
1113   // offset must always be positive.
1114
1115   SDValue TFI = DAG.getTargetFrameIndex(FrameIndex, MVT::i32);
1116   if (Subtarget->enableHugeScratchBuffer())
1117     return TFI;
1118
1119   return DAG.getNode(ISD::AssertZext, SL, MVT::i32, TFI,
1120                     DAG.getValueType(EVT::getIntegerVT(*DAG.getContext(), 31)));
1121 }
1122
1123 /// This transforms the control flow intrinsics to get the branch destination as
1124 /// last parameter, also switches branch target with BR if the need arise
1125 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
1126                                       SelectionDAG &DAG) const {
1127
1128   SDLoc DL(BRCOND);
1129
1130   SDNode *Intr = BRCOND.getOperand(1).getNode();
1131   SDValue Target = BRCOND.getOperand(2);
1132   SDNode *BR = nullptr;
1133
1134   if (Intr->getOpcode() == ISD::SETCC) {
1135     // As long as we negate the condition everything is fine
1136     SDNode *SetCC = Intr;
1137     assert(SetCC->getConstantOperandVal(1) == 1);
1138     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
1139            ISD::SETNE);
1140     Intr = SetCC->getOperand(0).getNode();
1141
1142   } else {
1143     // Get the target from BR if we don't negate the condition
1144     BR = findUser(BRCOND, ISD::BR);
1145     Target = BR->getOperand(1);
1146   }
1147
1148   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
1149
1150   // Build the result and
1151   ArrayRef<EVT> Res(Intr->value_begin() + 1, Intr->value_end());
1152
1153   // operands of the new intrinsic call
1154   SmallVector<SDValue, 4> Ops;
1155   Ops.push_back(BRCOND.getOperand(0));
1156   Ops.append(Intr->op_begin() + 1, Intr->op_end());
1157   Ops.push_back(Target);
1158
1159   // build the new intrinsic call
1160   SDNode *Result = DAG.getNode(
1161     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
1162     DAG.getVTList(Res), Ops).getNode();
1163
1164   if (BR) {
1165     // Give the branch instruction our target
1166     SDValue Ops[] = {
1167       BR->getOperand(0),
1168       BRCOND.getOperand(2)
1169     };
1170     SDValue NewBR = DAG.getNode(ISD::BR, DL, BR->getVTList(), Ops);
1171     DAG.ReplaceAllUsesWith(BR, NewBR.getNode());
1172     BR = NewBR.getNode();
1173   }
1174
1175   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
1176
1177   // Copy the intrinsic results to registers
1178   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
1179     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
1180     if (!CopyToReg)
1181       continue;
1182
1183     Chain = DAG.getCopyToReg(
1184       Chain, DL,
1185       CopyToReg->getOperand(1),
1186       SDValue(Result, i - 1),
1187       SDValue());
1188
1189     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
1190   }
1191
1192   // Remove the old intrinsic from the chain
1193   DAG.ReplaceAllUsesOfValueWith(
1194     SDValue(Intr, Intr->getNumValues() - 1),
1195     Intr->getOperand(0));
1196
1197   return Chain;
1198 }
1199
1200 SDValue SITargetLowering::LowerGlobalAddress(AMDGPUMachineFunction *MFI,
1201                                              SDValue Op,
1202                                              SelectionDAG &DAG) const {
1203   GlobalAddressSDNode *GSD = cast<GlobalAddressSDNode>(Op);
1204
1205   if (GSD->getAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS)
1206     return AMDGPUTargetLowering::LowerGlobalAddress(MFI, Op, DAG);
1207
1208   SDLoc DL(GSD);
1209   const GlobalValue *GV = GSD->getGlobal();
1210   MVT PtrVT = getPointerTy(DAG.getDataLayout(), GSD->getAddressSpace());
1211
1212   SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32);
1213   return DAG.getNode(AMDGPUISD::CONST_DATA_PTR, DL, PtrVT, GA);
1214 }
1215
1216 SDValue SITargetLowering::copyToM0(SelectionDAG &DAG, SDValue Chain, SDLoc DL,
1217                                    SDValue V) const {
1218   // We can't use CopyToReg, because MachineCSE won't combine COPY instructions,
1219   // so we will end up with redundant moves to m0.
1220   //
1221   // We can't use S_MOV_B32, because there is no way to specify m0 as the
1222   // destination register.
1223   //
1224   // We have to use them both.  Machine cse will combine all the S_MOV_B32
1225   // instructions and the register coalescer eliminate the extra copies.
1226   SDNode *M0 = DAG.getMachineNode(AMDGPU::S_MOV_B32, DL, V.getValueType(), V);
1227   return DAG.getCopyToReg(Chain, DL, DAG.getRegister(AMDGPU::M0, MVT::i32),
1228                           SDValue(M0, 0), SDValue()); // Glue
1229                                                       // A Null SDValue creates
1230                                                       // a glue result.
1231 }
1232
1233 SDValue SITargetLowering::lowerImplicitZextParam(SelectionDAG &DAG,
1234                                                  SDValue Op,
1235                                                  MVT VT,
1236                                                  unsigned Offset) const {
1237   SDLoc SL(Op);
1238   SDValue Param = LowerParameter(DAG, MVT::i32, MVT::i32, SL,
1239                                  DAG.getEntryNode(), Offset, false);
1240   // The local size values will have the hi 16-bits as zero.
1241   return DAG.getNode(ISD::AssertZext, SL, MVT::i32, Param,
1242                      DAG.getValueType(VT));
1243 }
1244
1245 SDValue SITargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
1246                                                   SelectionDAG &DAG) const {
1247   MachineFunction &MF = DAG.getMachineFunction();
1248   auto MFI = MF.getInfo<SIMachineFunctionInfo>();
1249   const SIRegisterInfo *TRI =
1250       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
1251
1252   EVT VT = Op.getValueType();
1253   SDLoc DL(Op);
1254   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1255
1256   // TODO: Should this propagate fast-math-flags?
1257
1258   switch (IntrinsicID) {
1259   case Intrinsic::amdgcn_dispatch_ptr:
1260     if (!Subtarget->isAmdHsaOS()) {
1261       DiagnosticInfoUnsupported BadIntrin(*MF.getFunction(),
1262                                           "hsa intrinsic without hsa target");
1263       DAG.getContext()->diagnose(BadIntrin);
1264       return DAG.getUNDEF(VT);
1265     }
1266
1267     return CreateLiveInRegister(DAG, &AMDGPU::SReg_64RegClass,
1268       TRI->getPreloadedValue(MF, SIRegisterInfo::DISPATCH_PTR), VT);
1269
1270   case Intrinsic::r600_read_ngroups_x:
1271     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1272                           SI::KernelInputOffsets::NGROUPS_X, false);
1273   case Intrinsic::r600_read_ngroups_y:
1274     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1275                           SI::KernelInputOffsets::NGROUPS_Y, false);
1276   case Intrinsic::r600_read_ngroups_z:
1277     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1278                           SI::KernelInputOffsets::NGROUPS_Z, false);
1279   case Intrinsic::r600_read_global_size_x:
1280     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1281                           SI::KernelInputOffsets::GLOBAL_SIZE_X, false);
1282   case Intrinsic::r600_read_global_size_y:
1283     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1284                           SI::KernelInputOffsets::GLOBAL_SIZE_Y, false);
1285   case Intrinsic::r600_read_global_size_z:
1286     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
1287                           SI::KernelInputOffsets::GLOBAL_SIZE_Z, false);
1288   case Intrinsic::r600_read_local_size_x:
1289     return lowerImplicitZextParam(DAG, Op, MVT::i16,
1290                                   SI::KernelInputOffsets::LOCAL_SIZE_X);
1291   case Intrinsic::r600_read_local_size_y:
1292     return lowerImplicitZextParam(DAG, Op, MVT::i16,
1293                                   SI::KernelInputOffsets::LOCAL_SIZE_Y);
1294   case Intrinsic::r600_read_local_size_z:
1295     return lowerImplicitZextParam(DAG, Op, MVT::i16,
1296                                   SI::KernelInputOffsets::LOCAL_SIZE_Z);
1297   case Intrinsic::AMDGPU_read_workdim:
1298     // Really only 2 bits.
1299     return lowerImplicitZextParam(DAG, Op, MVT::i8,
1300                                   getImplicitParameterOffset(MFI, GRID_DIM));
1301   case Intrinsic::r600_read_tgid_x:
1302     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
1303       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKGROUP_ID_X), VT);
1304   case Intrinsic::r600_read_tgid_y:
1305     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
1306       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKGROUP_ID_Y), VT);
1307   case Intrinsic::r600_read_tgid_z:
1308     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
1309       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKGROUP_ID_Z), VT);
1310   case Intrinsic::r600_read_tidig_x:
1311     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
1312       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_X), VT);
1313   case Intrinsic::r600_read_tidig_y:
1314     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
1315       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_Y), VT);
1316   case Intrinsic::r600_read_tidig_z:
1317     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
1318       TRI->getPreloadedValue(MF, SIRegisterInfo::WORKITEM_ID_Z), VT);
1319   case AMDGPUIntrinsic::SI_load_const: {
1320     SDValue Ops[] = {
1321       Op.getOperand(1),
1322       Op.getOperand(2)
1323     };
1324
1325     MachineMemOperand *MMO = MF.getMachineMemOperand(
1326       MachinePointerInfo(),
1327       MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
1328       VT.getStoreSize(), 4);
1329     return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
1330                                    Op->getVTList(), Ops, VT, MMO);
1331   }
1332   case AMDGPUIntrinsic::SI_sample:
1333     return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
1334   case AMDGPUIntrinsic::SI_sampleb:
1335     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
1336   case AMDGPUIntrinsic::SI_sampled:
1337     return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
1338   case AMDGPUIntrinsic::SI_samplel:
1339     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
1340   case AMDGPUIntrinsic::SI_vs_load_input:
1341     return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
1342                        Op.getOperand(1),
1343                        Op.getOperand(2),
1344                        Op.getOperand(3));
1345
1346   case AMDGPUIntrinsic::AMDGPU_fract:
1347   case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
1348     return DAG.getNode(ISD::FSUB, DL, VT, Op.getOperand(1),
1349                        DAG.getNode(ISD::FFLOOR, DL, VT, Op.getOperand(1)));
1350   case AMDGPUIntrinsic::SI_fs_constant: {
1351     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(3));
1352     SDValue Glue = M0.getValue(1);
1353     return DAG.getNode(AMDGPUISD::INTERP_MOV, DL, MVT::f32,
1354                        DAG.getConstant(2, DL, MVT::i32), // P0
1355                        Op.getOperand(1), Op.getOperand(2), Glue);
1356   }
1357   case AMDGPUIntrinsic::SI_packf16:
1358     if (Op.getOperand(1).isUndef() && Op.getOperand(2).isUndef())
1359       return DAG.getUNDEF(MVT::i32);
1360     return Op;
1361   case AMDGPUIntrinsic::SI_fs_interp: {
1362     SDValue IJ = Op.getOperand(4);
1363     SDValue I = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, IJ,
1364                             DAG.getConstant(0, DL, MVT::i32));
1365     SDValue J = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, IJ,
1366                             DAG.getConstant(1, DL, MVT::i32));
1367     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(3));
1368     SDValue Glue = M0.getValue(1);
1369     SDValue P1 = DAG.getNode(AMDGPUISD::INTERP_P1, DL,
1370                              DAG.getVTList(MVT::f32, MVT::Glue),
1371                              I, Op.getOperand(1), Op.getOperand(2), Glue);
1372     Glue = SDValue(P1.getNode(), 1);
1373     return DAG.getNode(AMDGPUISD::INTERP_P2, DL, MVT::f32, P1, J,
1374                              Op.getOperand(1), Op.getOperand(2), Glue);
1375   }
1376   case Intrinsic::amdgcn_interp_p1: {
1377     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(4));
1378     SDValue Glue = M0.getValue(1);
1379     return DAG.getNode(AMDGPUISD::INTERP_P1, DL, MVT::f32, Op.getOperand(1),
1380                        Op.getOperand(2), Op.getOperand(3), Glue);
1381   }
1382   case Intrinsic::amdgcn_interp_p2: {
1383     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(5));
1384     SDValue Glue = SDValue(M0.getNode(), 1);
1385     return DAG.getNode(AMDGPUISD::INTERP_P2, DL, MVT::f32, Op.getOperand(1),
1386                        Op.getOperand(2), Op.getOperand(3), Op.getOperand(4),
1387                        Glue);
1388   }
1389   default:
1390     return AMDGPUTargetLowering::LowerOperation(Op, DAG);
1391   }
1392 }
1393
1394 SDValue SITargetLowering::LowerINTRINSIC_VOID(SDValue Op,
1395                                               SelectionDAG &DAG) const {
1396   MachineFunction &MF = DAG.getMachineFunction();
1397   SDLoc DL(Op);
1398   SDValue Chain = Op.getOperand(0);
1399   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1400
1401   switch (IntrinsicID) {
1402   case AMDGPUIntrinsic::SI_sendmsg: {
1403     Chain = copyToM0(DAG, Chain, DL, Op.getOperand(3));
1404     SDValue Glue = Chain.getValue(1);
1405     return DAG.getNode(AMDGPUISD::SENDMSG, DL, MVT::Other, Chain,
1406                        Op.getOperand(2), Glue);
1407   }
1408   case AMDGPUIntrinsic::SI_tbuffer_store: {
1409     SDValue Ops[] = {
1410       Chain,
1411       Op.getOperand(2),
1412       Op.getOperand(3),
1413       Op.getOperand(4),
1414       Op.getOperand(5),
1415       Op.getOperand(6),
1416       Op.getOperand(7),
1417       Op.getOperand(8),
1418       Op.getOperand(9),
1419       Op.getOperand(10),
1420       Op.getOperand(11),
1421       Op.getOperand(12),
1422       Op.getOperand(13),
1423       Op.getOperand(14)
1424     };
1425
1426     EVT VT = Op.getOperand(3).getValueType();
1427
1428     MachineMemOperand *MMO = MF.getMachineMemOperand(
1429       MachinePointerInfo(),
1430       MachineMemOperand::MOStore,
1431       VT.getStoreSize(), 4);
1432     return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
1433                                    Op->getVTList(), Ops, VT, MMO);
1434   }
1435   default:
1436     return SDValue();
1437   }
1438 }
1439
1440 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1441   SDLoc DL(Op);
1442   LoadSDNode *Load = cast<LoadSDNode>(Op);
1443
1444   if (Op.getValueType().isVector()) {
1445     assert(Op.getValueType().getVectorElementType() == MVT::i32 &&
1446            "Custom lowering for non-i32 vectors hasn't been implemented.");
1447     unsigned NumElements = Op.getValueType().getVectorNumElements();
1448     assert(NumElements != 2 && "v2 loads are supported for all address spaces.");
1449
1450     switch (Load->getAddressSpace()) {
1451       default: break;
1452       case AMDGPUAS::CONSTANT_ADDRESS:
1453       if (isMemOpUniform(Load))
1454         break;
1455         // Non-uniform loads will be selected to MUBUF instructions, so they
1456         // have the same legalization requires ments as global and private
1457         // loads.
1458         //
1459         // Fall-through
1460       case AMDGPUAS::GLOBAL_ADDRESS:
1461       case AMDGPUAS::PRIVATE_ADDRESS:
1462         if (NumElements >= 8)
1463           return SplitVectorLoad(Op, DAG);
1464
1465         // v4 loads are supported for private and global memory.
1466         if (NumElements <= 4)
1467           break;
1468         // fall-through
1469       case AMDGPUAS::LOCAL_ADDRESS:
1470         // If properly aligned, if we split we might be able to use ds_read_b64.
1471         return SplitVectorLoad(Op, DAG);
1472     }
1473   }
1474
1475   return AMDGPUTargetLowering::LowerLOAD(Op, DAG);
1476 }
1477
1478 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
1479                                                const SDValue &Op,
1480                                                SelectionDAG &DAG) const {
1481   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
1482                      Op.getOperand(2),
1483                      Op.getOperand(3),
1484                      Op.getOperand(4));
1485 }
1486
1487 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
1488   if (Op.getValueType() != MVT::i64)
1489     return SDValue();
1490
1491   SDLoc DL(Op);
1492   SDValue Cond = Op.getOperand(0);
1493
1494   SDValue Zero = DAG.getConstant(0, DL, MVT::i32);
1495   SDValue One = DAG.getConstant(1, DL, MVT::i32);
1496
1497   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
1498   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
1499
1500   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
1501   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
1502
1503   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
1504
1505   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
1506   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
1507
1508   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
1509
1510   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
1511   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
1512 }
1513
1514 // Catch division cases where we can use shortcuts with rcp and rsq
1515 // instructions.
1516 SDValue SITargetLowering::LowerFastFDIV(SDValue Op, SelectionDAG &DAG) const {
1517   SDLoc SL(Op);
1518   SDValue LHS = Op.getOperand(0);
1519   SDValue RHS = Op.getOperand(1);
1520   EVT VT = Op.getValueType();
1521   bool Unsafe = DAG.getTarget().Options.UnsafeFPMath;
1522
1523   if (const ConstantFPSDNode *CLHS = dyn_cast<ConstantFPSDNode>(LHS)) {
1524     if ((Unsafe || (VT == MVT::f32 && !Subtarget->hasFP32Denormals())) &&
1525         CLHS->isExactlyValue(1.0)) {
1526       // v_rcp_f32 and v_rsq_f32 do not support denormals, and according to
1527       // the CI documentation has a worst case error of 1 ulp.
1528       // OpenCL requires <= 2.5 ulp for 1.0 / x, so it should always be OK to
1529       // use it as long as we aren't trying to use denormals.
1530
1531       // 1.0 / sqrt(x) -> rsq(x)
1532       //
1533       // XXX - Is UnsafeFPMath sufficient to do this for f64? The maximum ULP
1534       // error seems really high at 2^29 ULP.
1535       if (RHS.getOpcode() == ISD::FSQRT)
1536         return DAG.getNode(AMDGPUISD::RSQ, SL, VT, RHS.getOperand(0));
1537
1538       // 1.0 / x -> rcp(x)
1539       return DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1540     }
1541   }
1542
1543   if (Unsafe) {
1544     // Turn into multiply by the reciprocal.
1545     // x / y -> x * (1.0 / y)
1546     SDNodeFlags Flags;
1547     Flags.setUnsafeAlgebra(true);
1548     SDValue Recip = DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1549     return DAG.getNode(ISD::FMUL, SL, VT, LHS, Recip, &Flags);
1550   }
1551
1552   return SDValue();
1553 }
1554
1555 SDValue SITargetLowering::LowerFDIV32(SDValue Op, SelectionDAG &DAG) const {
1556   SDValue FastLowered = LowerFastFDIV(Op, DAG);
1557   if (FastLowered.getNode())
1558     return FastLowered;
1559
1560   // This uses v_rcp_f32 which does not handle denormals. Let this hit a
1561   // selection error for now rather than do something incorrect.
1562   if (Subtarget->hasFP32Denormals())
1563     return SDValue();
1564
1565   SDLoc SL(Op);
1566   SDValue LHS = Op.getOperand(0);
1567   SDValue RHS = Op.getOperand(1);
1568
1569   SDValue r1 = DAG.getNode(ISD::FABS, SL, MVT::f32, RHS);
1570
1571   const APFloat K0Val(BitsToFloat(0x6f800000));
1572   const SDValue K0 = DAG.getConstantFP(K0Val, SL, MVT::f32);
1573
1574   const APFloat K1Val(BitsToFloat(0x2f800000));
1575   const SDValue K1 = DAG.getConstantFP(K1Val, SL, MVT::f32);
1576
1577   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
1578
1579   EVT SetCCVT =
1580       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f32);
1581
1582   SDValue r2 = DAG.getSetCC(SL, SetCCVT, r1, K0, ISD::SETOGT);
1583
1584   SDValue r3 = DAG.getNode(ISD::SELECT, SL, MVT::f32, r2, K1, One);
1585
1586   // TODO: Should this propagate fast-math-flags?
1587
1588   r1 = DAG.getNode(ISD::FMUL, SL, MVT::f32, RHS, r3);
1589
1590   SDValue r0 = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f32, r1);
1591
1592   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f32, LHS, r0);
1593
1594   return DAG.getNode(ISD::FMUL, SL, MVT::f32, r3, Mul);
1595 }
1596
1597 SDValue SITargetLowering::LowerFDIV64(SDValue Op, SelectionDAG &DAG) const {
1598   if (DAG.getTarget().Options.UnsafeFPMath)
1599     return LowerFastFDIV(Op, DAG);
1600
1601   SDLoc SL(Op);
1602   SDValue X = Op.getOperand(0);
1603   SDValue Y = Op.getOperand(1);
1604
1605   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1606
1607   SDVTList ScaleVT = DAG.getVTList(MVT::f64, MVT::i1);
1608
1609   SDValue DivScale0 = DAG.getNode(AMDGPUISD::DIV_SCALE, SL, ScaleVT, Y, Y, X);
1610
1611   SDValue NegDivScale0 = DAG.getNode(ISD::FNEG, SL, MVT::f64, DivScale0);
1612
1613   SDValue Rcp = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f64, DivScale0);
1614
1615   SDValue Fma0 = DAG.getNode(ISD::FMA, SL, MVT::f64, NegDivScale0, Rcp, One);
1616
1617   SDValue Fma1 = DAG.getNode(ISD::FMA, SL, MVT::f64, Rcp, Fma0, Rcp);
1618
1619   SDValue Fma2 = DAG.getNode(ISD::FMA, SL, MVT::f64, NegDivScale0, Fma1, One);
1620
1621   SDValue DivScale1 = DAG.getNode(AMDGPUISD::DIV_SCALE, SL, ScaleVT, X, Y, X);
1622
1623   SDValue Fma3 = DAG.getNode(ISD::FMA, SL, MVT::f64, Fma1, Fma2, Fma1);
1624   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, DivScale1, Fma3);
1625
1626   SDValue Fma4 = DAG.getNode(ISD::FMA, SL, MVT::f64,
1627                              NegDivScale0, Mul, DivScale1);
1628
1629   SDValue Scale;
1630
1631   if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS) {
1632     // Workaround a hardware bug on SI where the condition output from div_scale
1633     // is not usable.
1634
1635     const SDValue Hi = DAG.getConstant(1, SL, MVT::i32);
1636
1637     // Figure out if the scale to use for div_fmas.
1638     SDValue NumBC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
1639     SDValue DenBC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Y);
1640     SDValue Scale0BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, DivScale0);
1641     SDValue Scale1BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, DivScale1);
1642
1643     SDValue NumHi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, NumBC, Hi);
1644     SDValue DenHi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, DenBC, Hi);
1645
1646     SDValue Scale0Hi
1647       = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, Scale0BC, Hi);
1648     SDValue Scale1Hi
1649       = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, Scale1BC, Hi);
1650
1651     SDValue CmpDen = DAG.getSetCC(SL, MVT::i1, DenHi, Scale0Hi, ISD::SETEQ);
1652     SDValue CmpNum = DAG.getSetCC(SL, MVT::i1, NumHi, Scale1Hi, ISD::SETEQ);
1653     Scale = DAG.getNode(ISD::XOR, SL, MVT::i1, CmpNum, CmpDen);
1654   } else {
1655     Scale = DivScale1.getValue(1);
1656   }
1657
1658   SDValue Fmas = DAG.getNode(AMDGPUISD::DIV_FMAS, SL, MVT::f64,
1659                              Fma4, Fma3, Mul, Scale);
1660
1661   return DAG.getNode(AMDGPUISD::DIV_FIXUP, SL, MVT::f64, Fmas, Y, X);
1662 }
1663
1664 SDValue SITargetLowering::LowerFDIV(SDValue Op, SelectionDAG &DAG) const {
1665   EVT VT = Op.getValueType();
1666
1667   if (VT == MVT::f32)
1668     return LowerFDIV32(Op, DAG);
1669
1670   if (VT == MVT::f64)
1671     return LowerFDIV64(Op, DAG);
1672
1673   llvm_unreachable("Unexpected type for fdiv");
1674 }
1675
1676 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1677   SDLoc DL(Op);
1678   StoreSDNode *Store = cast<StoreSDNode>(Op);
1679   EVT VT = Store->getMemoryVT();
1680
1681   // These stores are legal.
1682   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) {
1683     if (VT.isVector() && VT.getVectorNumElements() > 4)
1684       return ScalarizeVectorStore(Op, DAG);
1685     return SDValue();
1686   }
1687
1688   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
1689   if (Ret.getNode())
1690     return Ret;
1691
1692   if (VT.isVector() && VT.getVectorNumElements() >= 8)
1693       return SplitVectorStore(Op, DAG);
1694
1695   if (VT == MVT::i1)
1696     return DAG.getTruncStore(Store->getChain(), DL,
1697                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
1698                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
1699
1700   return SDValue();
1701 }
1702
1703 SDValue SITargetLowering::LowerTrig(SDValue Op, SelectionDAG &DAG) const {
1704   SDLoc DL(Op);
1705   EVT VT = Op.getValueType();
1706   SDValue Arg = Op.getOperand(0);
1707   // TODO: Should this propagate fast-math-flags?
1708   SDValue FractPart = DAG.getNode(AMDGPUISD::FRACT, DL, VT,
1709                                   DAG.getNode(ISD::FMUL, DL, VT, Arg,
1710                                               DAG.getConstantFP(0.5/M_PI, DL,
1711                                                                 VT)));
1712
1713   switch (Op.getOpcode()) {
1714   case ISD::FCOS:
1715     return DAG.getNode(AMDGPUISD::COS_HW, SDLoc(Op), VT, FractPart);
1716   case ISD::FSIN:
1717     return DAG.getNode(AMDGPUISD::SIN_HW, SDLoc(Op), VT, FractPart);
1718   default:
1719     llvm_unreachable("Wrong trig opcode");
1720   }
1721 }
1722
1723 //===----------------------------------------------------------------------===//
1724 // Custom DAG optimizations
1725 //===----------------------------------------------------------------------===//
1726
1727 SDValue SITargetLowering::performUCharToFloatCombine(SDNode *N,
1728                                                      DAGCombinerInfo &DCI) const {
1729   EVT VT = N->getValueType(0);
1730   EVT ScalarVT = VT.getScalarType();
1731   if (ScalarVT != MVT::f32)
1732     return SDValue();
1733
1734   SelectionDAG &DAG = DCI.DAG;
1735   SDLoc DL(N);
1736
1737   SDValue Src = N->getOperand(0);
1738   EVT SrcVT = Src.getValueType();
1739
1740   // TODO: We could try to match extracting the higher bytes, which would be
1741   // easier if i8 vectors weren't promoted to i32 vectors, particularly after
1742   // types are legalized. v4i8 -> v4f32 is probably the only case to worry
1743   // about in practice.
1744   if (DCI.isAfterLegalizeVectorOps() && SrcVT == MVT::i32) {
1745     if (DAG.MaskedValueIsZero(Src, APInt::getHighBitsSet(32, 24))) {
1746       SDValue Cvt = DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Src);
1747       DCI.AddToWorklist(Cvt.getNode());
1748       return Cvt;
1749     }
1750   }
1751
1752   // We are primarily trying to catch operations on illegal vector types
1753   // before they are expanded.
1754   // For scalars, we can use the more flexible method of checking masked bits
1755   // after legalization.
1756   if (!DCI.isBeforeLegalize() ||
1757       !SrcVT.isVector() ||
1758       SrcVT.getVectorElementType() != MVT::i8) {
1759     return SDValue();
1760   }
1761
1762   assert(DCI.isBeforeLegalize() && "Unexpected legal type");
1763
1764   // Weird sized vectors are a pain to handle, but we know 3 is really the same
1765   // size as 4.
1766   unsigned NElts = SrcVT.getVectorNumElements();
1767   if (!SrcVT.isSimple() && NElts != 3)
1768     return SDValue();
1769
1770   // Handle v4i8 -> v4f32 extload. Replace the v4i8 with a legal i32 load to
1771   // prevent a mess from expanding to v4i32 and repacking.
1772   if (ISD::isNormalLoad(Src.getNode()) && Src.hasOneUse()) {
1773     EVT LoadVT = getEquivalentMemType(*DAG.getContext(), SrcVT);
1774     EVT RegVT = getEquivalentLoadRegType(*DAG.getContext(), SrcVT);
1775     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f32, NElts);
1776     LoadSDNode *Load = cast<LoadSDNode>(Src);
1777
1778     unsigned AS = Load->getAddressSpace();
1779     unsigned Align = Load->getAlignment();
1780     Type *Ty = LoadVT.getTypeForEVT(*DAG.getContext());
1781     unsigned ABIAlignment = DAG.getDataLayout().getABITypeAlignment(Ty);
1782
1783     // Don't try to replace the load if we have to expand it due to alignment
1784     // problems. Otherwise we will end up scalarizing the load, and trying to
1785     // repack into the vector for no real reason.
1786     if (Align < ABIAlignment &&
1787         !allowsMisalignedMemoryAccesses(LoadVT, AS, Align, nullptr)) {
1788       return SDValue();
1789     }
1790
1791     SDValue NewLoad = DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegVT,
1792                                      Load->getChain(),
1793                                      Load->getBasePtr(),
1794                                      LoadVT,
1795                                      Load->getMemOperand());
1796
1797     // Make sure successors of the original load stay after it by updating
1798     // them to use the new Chain.
1799     DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), NewLoad.getValue(1));
1800
1801     SmallVector<SDValue, 4> Elts;
1802     if (RegVT.isVector())
1803       DAG.ExtractVectorElements(NewLoad, Elts);
1804     else
1805       Elts.push_back(NewLoad);
1806
1807     SmallVector<SDValue, 4> Ops;
1808
1809     unsigned EltIdx = 0;
1810     for (SDValue Elt : Elts) {
1811       unsigned ComponentsInElt = std::min(4u, NElts - 4 * EltIdx);
1812       for (unsigned I = 0; I < ComponentsInElt; ++I) {
1813         unsigned Opc = AMDGPUISD::CVT_F32_UBYTE0 + I;
1814         SDValue Cvt = DAG.getNode(Opc, DL, MVT::f32, Elt);
1815         DCI.AddToWorklist(Cvt.getNode());
1816         Ops.push_back(Cvt);
1817       }
1818
1819       ++EltIdx;
1820     }
1821
1822     assert(Ops.size() == NElts);
1823
1824     return DAG.getNode(ISD::BUILD_VECTOR, DL, FloatVT, Ops);
1825   }
1826
1827   return SDValue();
1828 }
1829
1830 /// \brief Return true if the given offset Size in bytes can be folded into
1831 /// the immediate offsets of a memory instruction for the given address space.
1832 static bool canFoldOffset(unsigned OffsetSize, unsigned AS,
1833                           const AMDGPUSubtarget &STI) {
1834   switch (AS) {
1835   case AMDGPUAS::GLOBAL_ADDRESS: {
1836     // MUBUF instructions a 12-bit offset in bytes.
1837     return isUInt<12>(OffsetSize);
1838   }
1839   case AMDGPUAS::CONSTANT_ADDRESS: {
1840     // SMRD instructions have an 8-bit offset in dwords on SI and
1841     // a 20-bit offset in bytes on VI.
1842     if (STI.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1843       return isUInt<20>(OffsetSize);
1844     else
1845       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1846   }
1847   case AMDGPUAS::LOCAL_ADDRESS:
1848   case AMDGPUAS::REGION_ADDRESS: {
1849     // The single offset versions have a 16-bit offset in bytes.
1850     return isUInt<16>(OffsetSize);
1851   }
1852   case AMDGPUAS::PRIVATE_ADDRESS:
1853   // Indirect register addressing does not use any offsets.
1854   default:
1855     return 0;
1856   }
1857 }
1858
1859 // (shl (add x, c1), c2) -> add (shl x, c2), (shl c1, c2)
1860
1861 // This is a variant of
1862 // (mul (add x, c1), c2) -> add (mul x, c2), (mul c1, c2),
1863 //
1864 // The normal DAG combiner will do this, but only if the add has one use since
1865 // that would increase the number of instructions.
1866 //
1867 // This prevents us from seeing a constant offset that can be folded into a
1868 // memory instruction's addressing mode. If we know the resulting add offset of
1869 // a pointer can be folded into an addressing offset, we can replace the pointer
1870 // operand with the add of new constant offset. This eliminates one of the uses,
1871 // and may allow the remaining use to also be simplified.
1872 //
1873 SDValue SITargetLowering::performSHLPtrCombine(SDNode *N,
1874                                                unsigned AddrSpace,
1875                                                DAGCombinerInfo &DCI) const {
1876   SDValue N0 = N->getOperand(0);
1877   SDValue N1 = N->getOperand(1);
1878
1879   if (N0.getOpcode() != ISD::ADD)
1880     return SDValue();
1881
1882   const ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(N1);
1883   if (!CN1)
1884     return SDValue();
1885
1886   const ConstantSDNode *CAdd = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1887   if (!CAdd)
1888     return SDValue();
1889
1890   // If the resulting offset is too large, we can't fold it into the addressing
1891   // mode offset.
1892   APInt Offset = CAdd->getAPIntValue() << CN1->getAPIntValue();
1893   if (!canFoldOffset(Offset.getZExtValue(), AddrSpace, *Subtarget))
1894     return SDValue();
1895
1896   SelectionDAG &DAG = DCI.DAG;
1897   SDLoc SL(N);
1898   EVT VT = N->getValueType(0);
1899
1900   SDValue ShlX = DAG.getNode(ISD::SHL, SL, VT, N0.getOperand(0), N1);
1901   SDValue COffset = DAG.getConstant(Offset, SL, MVT::i32);
1902
1903   return DAG.getNode(ISD::ADD, SL, VT, ShlX, COffset);
1904 }
1905
1906 SDValue SITargetLowering::performAndCombine(SDNode *N,
1907                                             DAGCombinerInfo &DCI) const {
1908   if (DCI.isBeforeLegalize())
1909     return SDValue();
1910
1911   SelectionDAG &DAG = DCI.DAG;
1912
1913   // (and (fcmp ord x, x), (fcmp une (fabs x), inf)) ->
1914   // fp_class x, ~(s_nan | q_nan | n_infinity | p_infinity)
1915   SDValue LHS = N->getOperand(0);
1916   SDValue RHS = N->getOperand(1);
1917
1918   if (LHS.getOpcode() == ISD::SETCC &&
1919       RHS.getOpcode() == ISD::SETCC) {
1920     ISD::CondCode LCC = cast<CondCodeSDNode>(LHS.getOperand(2))->get();
1921     ISD::CondCode RCC = cast<CondCodeSDNode>(RHS.getOperand(2))->get();
1922
1923     SDValue X = LHS.getOperand(0);
1924     SDValue Y = RHS.getOperand(0);
1925     if (Y.getOpcode() != ISD::FABS || Y.getOperand(0) != X)
1926       return SDValue();
1927
1928     if (LCC == ISD::SETO) {
1929       if (X != LHS.getOperand(1))
1930         return SDValue();
1931
1932       if (RCC == ISD::SETUNE) {
1933         const ConstantFPSDNode *C1 = dyn_cast<ConstantFPSDNode>(RHS.getOperand(1));
1934         if (!C1 || !C1->isInfinity() || C1->isNegative())
1935           return SDValue();
1936
1937         const uint32_t Mask = SIInstrFlags::N_NORMAL |
1938                               SIInstrFlags::N_SUBNORMAL |
1939                               SIInstrFlags::N_ZERO |
1940                               SIInstrFlags::P_ZERO |
1941                               SIInstrFlags::P_SUBNORMAL |
1942                               SIInstrFlags::P_NORMAL;
1943
1944         static_assert(((~(SIInstrFlags::S_NAN |
1945                           SIInstrFlags::Q_NAN |
1946                           SIInstrFlags::N_INFINITY |
1947                           SIInstrFlags::P_INFINITY)) & 0x3ff) == Mask,
1948                       "mask not equal");
1949
1950         SDLoc DL(N);
1951         return DAG.getNode(AMDGPUISD::FP_CLASS, DL, MVT::i1,
1952                            X, DAG.getConstant(Mask, DL, MVT::i32));
1953       }
1954     }
1955   }
1956
1957   return SDValue();
1958 }
1959
1960 SDValue SITargetLowering::performOrCombine(SDNode *N,
1961                                            DAGCombinerInfo &DCI) const {
1962   SelectionDAG &DAG = DCI.DAG;
1963   SDValue LHS = N->getOperand(0);
1964   SDValue RHS = N->getOperand(1);
1965
1966   // or (fp_class x, c1), (fp_class x, c2) -> fp_class x, (c1 | c2)
1967   if (LHS.getOpcode() == AMDGPUISD::FP_CLASS &&
1968       RHS.getOpcode() == AMDGPUISD::FP_CLASS) {
1969     SDValue Src = LHS.getOperand(0);
1970     if (Src != RHS.getOperand(0))
1971       return SDValue();
1972
1973     const ConstantSDNode *CLHS = dyn_cast<ConstantSDNode>(LHS.getOperand(1));
1974     const ConstantSDNode *CRHS = dyn_cast<ConstantSDNode>(RHS.getOperand(1));
1975     if (!CLHS || !CRHS)
1976       return SDValue();
1977
1978     // Only 10 bits are used.
1979     static const uint32_t MaxMask = 0x3ff;
1980
1981     uint32_t NewMask = (CLHS->getZExtValue() | CRHS->getZExtValue()) & MaxMask;
1982     SDLoc DL(N);
1983     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, MVT::i1,
1984                        Src, DAG.getConstant(NewMask, DL, MVT::i32));
1985   }
1986
1987   return SDValue();
1988 }
1989
1990 SDValue SITargetLowering::performClassCombine(SDNode *N,
1991                                               DAGCombinerInfo &DCI) const {
1992   SelectionDAG &DAG = DCI.DAG;
1993   SDValue Mask = N->getOperand(1);
1994
1995   // fp_class x, 0 -> false
1996   if (const ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(Mask)) {
1997     if (CMask->isNullValue())
1998       return DAG.getConstant(0, SDLoc(N), MVT::i1);
1999   }
2000
2001   return SDValue();
2002 }
2003
2004 static unsigned minMaxOpcToMin3Max3Opc(unsigned Opc) {
2005   switch (Opc) {
2006   case ISD::FMAXNUM:
2007     return AMDGPUISD::FMAX3;
2008   case ISD::SMAX:
2009     return AMDGPUISD::SMAX3;
2010   case ISD::UMAX:
2011     return AMDGPUISD::UMAX3;
2012   case ISD::FMINNUM:
2013     return AMDGPUISD::FMIN3;
2014   case ISD::SMIN:
2015     return AMDGPUISD::SMIN3;
2016   case ISD::UMIN:
2017     return AMDGPUISD::UMIN3;
2018   default:
2019     llvm_unreachable("Not a min/max opcode");
2020   }
2021 }
2022
2023 SDValue SITargetLowering::performMin3Max3Combine(SDNode *N,
2024                                                  DAGCombinerInfo &DCI) const {
2025   SelectionDAG &DAG = DCI.DAG;
2026
2027   unsigned Opc = N->getOpcode();
2028   SDValue Op0 = N->getOperand(0);
2029   SDValue Op1 = N->getOperand(1);
2030
2031   // Only do this if the inner op has one use since this will just increases
2032   // register pressure for no benefit.
2033
2034   // max(max(a, b), c)
2035   if (Op0.getOpcode() == Opc && Op0.hasOneUse()) {
2036     SDLoc DL(N);
2037     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
2038                        DL,
2039                        N->getValueType(0),
2040                        Op0.getOperand(0),
2041                        Op0.getOperand(1),
2042                        Op1);
2043   }
2044
2045   // max(a, max(b, c))
2046   if (Op1.getOpcode() == Opc && Op1.hasOneUse()) {
2047     SDLoc DL(N);
2048     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
2049                        DL,
2050                        N->getValueType(0),
2051                        Op0,
2052                        Op1.getOperand(0),
2053                        Op1.getOperand(1));
2054   }
2055
2056   return SDValue();
2057 }
2058
2059 SDValue SITargetLowering::performSetCCCombine(SDNode *N,
2060                                               DAGCombinerInfo &DCI) const {
2061   SelectionDAG &DAG = DCI.DAG;
2062   SDLoc SL(N);
2063
2064   SDValue LHS = N->getOperand(0);
2065   SDValue RHS = N->getOperand(1);
2066   EVT VT = LHS.getValueType();
2067
2068   if (VT != MVT::f32 && VT != MVT::f64)
2069     return SDValue();
2070
2071   // Match isinf pattern
2072   // (fcmp oeq (fabs x), inf) -> (fp_class x, (p_infinity | n_infinity))
2073   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
2074   if (CC == ISD::SETOEQ && LHS.getOpcode() == ISD::FABS) {
2075     const ConstantFPSDNode *CRHS = dyn_cast<ConstantFPSDNode>(RHS);
2076     if (!CRHS)
2077       return SDValue();
2078
2079     const APFloat &APF = CRHS->getValueAPF();
2080     if (APF.isInfinity() && !APF.isNegative()) {
2081       unsigned Mask = SIInstrFlags::P_INFINITY | SIInstrFlags::N_INFINITY;
2082       return DAG.getNode(AMDGPUISD::FP_CLASS, SL, MVT::i1, LHS.getOperand(0),
2083                          DAG.getConstant(Mask, SL, MVT::i32));
2084     }
2085   }
2086
2087   return SDValue();
2088 }
2089
2090 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
2091                                             DAGCombinerInfo &DCI) const {
2092   SelectionDAG &DAG = DCI.DAG;
2093   SDLoc DL(N);
2094
2095   switch (N->getOpcode()) {
2096   default:
2097     return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
2098   case ISD::SETCC:
2099     return performSetCCCombine(N, DCI);
2100   case ISD::FMAXNUM: // TODO: What about fmax_legacy?
2101   case ISD::FMINNUM:
2102   case ISD::SMAX:
2103   case ISD::SMIN:
2104   case ISD::UMAX:
2105   case ISD::UMIN: {
2106     if (DCI.getDAGCombineLevel() >= AfterLegalizeDAG &&
2107         N->getValueType(0) != MVT::f64 &&
2108         getTargetMachine().getOptLevel() > CodeGenOpt::None)
2109       return performMin3Max3Combine(N, DCI);
2110     break;
2111   }
2112
2113   case AMDGPUISD::CVT_F32_UBYTE0:
2114   case AMDGPUISD::CVT_F32_UBYTE1:
2115   case AMDGPUISD::CVT_F32_UBYTE2:
2116   case AMDGPUISD::CVT_F32_UBYTE3: {
2117     unsigned Offset = N->getOpcode() - AMDGPUISD::CVT_F32_UBYTE0;
2118
2119     SDValue Src = N->getOperand(0);
2120     APInt Demanded = APInt::getBitsSet(32, 8 * Offset, 8 * Offset + 8);
2121
2122     APInt KnownZero, KnownOne;
2123     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2124                                           !DCI.isBeforeLegalizeOps());
2125     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2126     if (TLO.ShrinkDemandedConstant(Src, Demanded) ||
2127         TLI.SimplifyDemandedBits(Src, Demanded, KnownZero, KnownOne, TLO)) {
2128       DCI.CommitTargetLoweringOpt(TLO);
2129     }
2130
2131     break;
2132   }
2133
2134   case ISD::UINT_TO_FP: {
2135     return performUCharToFloatCombine(N, DCI);
2136   }
2137   case ISD::FADD: {
2138     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2139       break;
2140
2141     EVT VT = N->getValueType(0);
2142     if (VT != MVT::f32)
2143       break;
2144
2145     // Only do this if we are not trying to support denormals. v_mad_f32 does
2146     // not support denormals ever.
2147     if (Subtarget->hasFP32Denormals())
2148       break;
2149
2150     SDValue LHS = N->getOperand(0);
2151     SDValue RHS = N->getOperand(1);
2152
2153     // These should really be instruction patterns, but writing patterns with
2154     // source modiifiers is a pain.
2155
2156     // fadd (fadd (a, a), b) -> mad 2.0, a, b
2157     if (LHS.getOpcode() == ISD::FADD) {
2158       SDValue A = LHS.getOperand(0);
2159       if (A == LHS.getOperand(1)) {
2160         const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
2161         return DAG.getNode(ISD::FMAD, DL, VT, Two, A, RHS);
2162       }
2163     }
2164
2165     // fadd (b, fadd (a, a)) -> mad 2.0, a, b
2166     if (RHS.getOpcode() == ISD::FADD) {
2167       SDValue A = RHS.getOperand(0);
2168       if (A == RHS.getOperand(1)) {
2169         const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
2170         return DAG.getNode(ISD::FMAD, DL, VT, Two, A, LHS);
2171       }
2172     }
2173
2174     return SDValue();
2175   }
2176   case ISD::FSUB: {
2177     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2178       break;
2179
2180     EVT VT = N->getValueType(0);
2181
2182     // Try to get the fneg to fold into the source modifier. This undoes generic
2183     // DAG combines and folds them into the mad.
2184     //
2185     // Only do this if we are not trying to support denormals. v_mad_f32 does
2186     // not support denormals ever.
2187     if (VT == MVT::f32 &&
2188         !Subtarget->hasFP32Denormals()) {
2189       SDValue LHS = N->getOperand(0);
2190       SDValue RHS = N->getOperand(1);
2191       if (LHS.getOpcode() == ISD::FADD) {
2192         // (fsub (fadd a, a), c) -> mad 2.0, a, (fneg c)
2193
2194         SDValue A = LHS.getOperand(0);
2195         if (A == LHS.getOperand(1)) {
2196           const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
2197           SDValue NegRHS = DAG.getNode(ISD::FNEG, DL, VT, RHS);
2198
2199           return DAG.getNode(ISD::FMAD, DL, VT, Two, A, NegRHS);
2200         }
2201       }
2202
2203       if (RHS.getOpcode() == ISD::FADD) {
2204         // (fsub c, (fadd a, a)) -> mad -2.0, a, c
2205
2206         SDValue A = RHS.getOperand(0);
2207         if (A == RHS.getOperand(1)) {
2208           const SDValue NegTwo = DAG.getConstantFP(-2.0, DL, MVT::f32);
2209           return DAG.getNode(ISD::FMAD, DL, VT, NegTwo, A, LHS);
2210         }
2211       }
2212
2213       return SDValue();
2214     }
2215
2216     break;
2217   }
2218   case ISD::LOAD:
2219   case ISD::STORE:
2220   case ISD::ATOMIC_LOAD:
2221   case ISD::ATOMIC_STORE:
2222   case ISD::ATOMIC_CMP_SWAP:
2223   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
2224   case ISD::ATOMIC_SWAP:
2225   case ISD::ATOMIC_LOAD_ADD:
2226   case ISD::ATOMIC_LOAD_SUB:
2227   case ISD::ATOMIC_LOAD_AND:
2228   case ISD::ATOMIC_LOAD_OR:
2229   case ISD::ATOMIC_LOAD_XOR:
2230   case ISD::ATOMIC_LOAD_NAND:
2231   case ISD::ATOMIC_LOAD_MIN:
2232   case ISD::ATOMIC_LOAD_MAX:
2233   case ISD::ATOMIC_LOAD_UMIN:
2234   case ISD::ATOMIC_LOAD_UMAX: { // TODO: Target mem intrinsics.
2235     if (DCI.isBeforeLegalize())
2236       break;
2237
2238     MemSDNode *MemNode = cast<MemSDNode>(N);
2239     SDValue Ptr = MemNode->getBasePtr();
2240
2241     // TODO: We could also do this for multiplies.
2242     unsigned AS = MemNode->getAddressSpace();
2243     if (Ptr.getOpcode() == ISD::SHL && AS != AMDGPUAS::PRIVATE_ADDRESS) {
2244       SDValue NewPtr = performSHLPtrCombine(Ptr.getNode(), AS, DCI);
2245       if (NewPtr) {
2246         SmallVector<SDValue, 8> NewOps(MemNode->op_begin(), MemNode->op_end());
2247
2248         NewOps[N->getOpcode() == ISD::STORE ? 2 : 1] = NewPtr;
2249         return SDValue(DAG.UpdateNodeOperands(MemNode, NewOps), 0);
2250       }
2251     }
2252     break;
2253   }
2254   case ISD::AND:
2255     return performAndCombine(N, DCI);
2256   case ISD::OR:
2257     return performOrCombine(N, DCI);
2258   case AMDGPUISD::FP_CLASS:
2259     return performClassCombine(N, DCI);
2260   }
2261   return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
2262 }
2263
2264 /// \brief Analyze the possible immediate value Op
2265 ///
2266 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
2267 /// and the immediate value if it's a literal immediate
2268 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
2269
2270   const SIInstrInfo *TII =
2271       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2272
2273   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
2274     if (TII->isInlineConstant(Node->getAPIntValue()))
2275       return 0;
2276
2277     uint64_t Val = Node->getZExtValue();
2278     return isUInt<32>(Val) ? Val : -1;
2279   }
2280
2281   if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
2282     if (TII->isInlineConstant(Node->getValueAPF().bitcastToAPInt()))
2283       return 0;
2284
2285     if (Node->getValueType(0) == MVT::f32)
2286       return FloatToBits(Node->getValueAPF().convertToFloat());
2287
2288     return -1;
2289   }
2290
2291   return -1;
2292 }
2293
2294 /// \brief Helper function for adjustWritemask
2295 static unsigned SubIdx2Lane(unsigned Idx) {
2296   switch (Idx) {
2297   default: return 0;
2298   case AMDGPU::sub0: return 0;
2299   case AMDGPU::sub1: return 1;
2300   case AMDGPU::sub2: return 2;
2301   case AMDGPU::sub3: return 3;
2302   }
2303 }
2304
2305 /// \brief Adjust the writemask of MIMG instructions
2306 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
2307                                        SelectionDAG &DAG) const {
2308   SDNode *Users[4] = { };
2309   unsigned Lane = 0;
2310   unsigned OldDmask = Node->getConstantOperandVal(0);
2311   unsigned NewDmask = 0;
2312
2313   // Try to figure out the used register components
2314   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
2315        I != E; ++I) {
2316
2317     // Abort if we can't understand the usage
2318     if (!I->isMachineOpcode() ||
2319         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
2320       return;
2321
2322     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
2323     // Note that subregs are packed, i.e. Lane==0 is the first bit set
2324     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
2325     // set, etc.
2326     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
2327
2328     // Set which texture component corresponds to the lane.
2329     unsigned Comp;
2330     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
2331       assert(Dmask);
2332       Comp = countTrailingZeros(Dmask);
2333       Dmask &= ~(1 << Comp);
2334     }
2335
2336     // Abort if we have more than one user per component
2337     if (Users[Lane])
2338       return;
2339
2340     Users[Lane] = *I;
2341     NewDmask |= 1 << Comp;
2342   }
2343
2344   // Abort if there's no change
2345   if (NewDmask == OldDmask)
2346     return;
2347
2348   // Adjust the writemask in the node
2349   std::vector<SDValue> Ops;
2350   Ops.push_back(DAG.getTargetConstant(NewDmask, SDLoc(Node), MVT::i32));
2351   Ops.insert(Ops.end(), Node->op_begin() + 1, Node->op_end());
2352   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops);
2353
2354   // If we only got one lane, replace it with a copy
2355   // (if NewDmask has only one bit set...)
2356   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
2357     SDValue RC = DAG.getTargetConstant(AMDGPU::VGPR_32RegClassID, SDLoc(),
2358                                        MVT::i32);
2359     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
2360                                       SDLoc(), Users[Lane]->getValueType(0),
2361                                       SDValue(Node, 0), RC);
2362     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
2363     return;
2364   }
2365
2366   // Update the users of the node with the new indices
2367   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
2368
2369     SDNode *User = Users[i];
2370     if (!User)
2371       continue;
2372
2373     SDValue Op = DAG.getTargetConstant(Idx, SDLoc(User), MVT::i32);
2374     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
2375
2376     switch (Idx) {
2377     default: break;
2378     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
2379     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
2380     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
2381     }
2382   }
2383 }
2384
2385 static bool isFrameIndexOp(SDValue Op) {
2386   if (Op.getOpcode() == ISD::AssertZext)
2387     Op = Op.getOperand(0);
2388
2389   return isa<FrameIndexSDNode>(Op);
2390 }
2391
2392 /// \brief Legalize target independent instructions (e.g. INSERT_SUBREG)
2393 /// with frame index operands.
2394 /// LLVM assumes that inputs are to these instructions are registers.
2395 void SITargetLowering::legalizeTargetIndependentNode(SDNode *Node,
2396                                                      SelectionDAG &DAG) const {
2397
2398   SmallVector<SDValue, 8> Ops;
2399   for (unsigned i = 0; i < Node->getNumOperands(); ++i) {
2400     if (!isFrameIndexOp(Node->getOperand(i))) {
2401       Ops.push_back(Node->getOperand(i));
2402       continue;
2403     }
2404
2405     SDLoc DL(Node);
2406     Ops.push_back(SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL,
2407                                      Node->getOperand(i).getValueType(),
2408                                      Node->getOperand(i)), 0));
2409   }
2410
2411   DAG.UpdateNodeOperands(Node, Ops);
2412 }
2413
2414 /// \brief Fold the instructions after selecting them.
2415 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
2416                                           SelectionDAG &DAG) const {
2417   const SIInstrInfo *TII =
2418       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2419
2420   if (TII->isMIMG(Node->getMachineOpcode()))
2421     adjustWritemask(Node, DAG);
2422
2423   if (Node->getMachineOpcode() == AMDGPU::INSERT_SUBREG ||
2424       Node->getMachineOpcode() == AMDGPU::REG_SEQUENCE) {
2425     legalizeTargetIndependentNode(Node, DAG);
2426     return Node;
2427   }
2428   return Node;
2429 }
2430
2431 /// \brief Assign the register class depending on the number of
2432 /// bits set in the writemask
2433 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
2434                                                      SDNode *Node) const {
2435   const SIInstrInfo *TII =
2436       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2437
2438   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2439
2440   if (TII->isVOP3(MI->getOpcode())) {
2441     // Make sure constant bus requirements are respected.
2442     TII->legalizeOperandsVOP3(MRI, MI);
2443     return;
2444   }
2445
2446   if (TII->isMIMG(*MI)) {
2447     unsigned VReg = MI->getOperand(0).getReg();
2448     unsigned Writemask = MI->getOperand(1).getImm();
2449     unsigned BitsSet = 0;
2450     for (unsigned i = 0; i < 4; ++i)
2451       BitsSet += Writemask & (1 << i) ? 1 : 0;
2452
2453     const TargetRegisterClass *RC;
2454     switch (BitsSet) {
2455     default: return;
2456     case 1:  RC = &AMDGPU::VGPR_32RegClass; break;
2457     case 2:  RC = &AMDGPU::VReg_64RegClass; break;
2458     case 3:  RC = &AMDGPU::VReg_96RegClass; break;
2459     }
2460
2461     unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
2462     MI->setDesc(TII->get(NewOpcode));
2463     MRI.setRegClass(VReg, RC);
2464     return;
2465   }
2466
2467   // Replace unused atomics with the no return version.
2468   int NoRetAtomicOp = AMDGPU::getAtomicNoRetOp(MI->getOpcode());
2469   if (NoRetAtomicOp != -1) {
2470     if (!Node->hasAnyUseOfValue(0)) {
2471       MI->setDesc(TII->get(NoRetAtomicOp));
2472       MI->RemoveOperand(0);
2473     }
2474
2475     return;
2476   }
2477 }
2478
2479 static SDValue buildSMovImm32(SelectionDAG &DAG, SDLoc DL, uint64_t Val) {
2480   SDValue K = DAG.getTargetConstant(Val, DL, MVT::i32);
2481   return SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL, MVT::i32, K), 0);
2482 }
2483
2484 MachineSDNode *SITargetLowering::wrapAddr64Rsrc(SelectionDAG &DAG,
2485                                                 SDLoc DL,
2486                                                 SDValue Ptr) const {
2487   const SIInstrInfo *TII =
2488     static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2489
2490   // Build the half of the subregister with the constants before building the
2491   // full 128-bit register. If we are building multiple resource descriptors,
2492   // this will allow CSEing of the 2-component register.
2493   const SDValue Ops0[] = {
2494     DAG.getTargetConstant(AMDGPU::SGPR_64RegClassID, DL, MVT::i32),
2495     buildSMovImm32(DAG, DL, 0),
2496     DAG.getTargetConstant(AMDGPU::sub0, DL, MVT::i32),
2497     buildSMovImm32(DAG, DL, TII->getDefaultRsrcDataFormat() >> 32),
2498     DAG.getTargetConstant(AMDGPU::sub1, DL, MVT::i32)
2499   };
2500
2501   SDValue SubRegHi = SDValue(DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL,
2502                                                 MVT::v2i32, Ops0), 0);
2503
2504   // Combine the constants and the pointer.
2505   const SDValue Ops1[] = {
2506     DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, DL, MVT::i32),
2507     Ptr,
2508     DAG.getTargetConstant(AMDGPU::sub0_sub1, DL, MVT::i32),
2509     SubRegHi,
2510     DAG.getTargetConstant(AMDGPU::sub2_sub3, DL, MVT::i32)
2511   };
2512
2513   return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops1);
2514 }
2515
2516 /// \brief Return a resource descriptor with the 'Add TID' bit enabled
2517 ///        The TID (Thread ID) is multiplied by the stride value (bits [61:48]
2518 ///        of the resource descriptor) to create an offset, which is added to
2519 ///        the resource pointer.
2520 MachineSDNode *SITargetLowering::buildRSRC(SelectionDAG &DAG,
2521                                            SDLoc DL,
2522                                            SDValue Ptr,
2523                                            uint32_t RsrcDword1,
2524                                            uint64_t RsrcDword2And3) const {
2525   SDValue PtrLo = DAG.getTargetExtractSubreg(AMDGPU::sub0, DL, MVT::i32, Ptr);
2526   SDValue PtrHi = DAG.getTargetExtractSubreg(AMDGPU::sub1, DL, MVT::i32, Ptr);
2527   if (RsrcDword1) {
2528     PtrHi = SDValue(DAG.getMachineNode(AMDGPU::S_OR_B32, DL, MVT::i32, PtrHi,
2529                                      DAG.getConstant(RsrcDword1, DL, MVT::i32)),
2530                     0);
2531   }
2532
2533   SDValue DataLo = buildSMovImm32(DAG, DL,
2534                                   RsrcDword2And3 & UINT64_C(0xFFFFFFFF));
2535   SDValue DataHi = buildSMovImm32(DAG, DL, RsrcDword2And3 >> 32);
2536
2537   const SDValue Ops[] = {
2538     DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, DL, MVT::i32),
2539     PtrLo,
2540     DAG.getTargetConstant(AMDGPU::sub0, DL, MVT::i32),
2541     PtrHi,
2542     DAG.getTargetConstant(AMDGPU::sub1, DL, MVT::i32),
2543     DataLo,
2544     DAG.getTargetConstant(AMDGPU::sub2, DL, MVT::i32),
2545     DataHi,
2546     DAG.getTargetConstant(AMDGPU::sub3, DL, MVT::i32)
2547   };
2548
2549   return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops);
2550 }
2551
2552 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2553                                                const TargetRegisterClass *RC,
2554                                                unsigned Reg, EVT VT) const {
2555   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
2556
2557   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
2558                             cast<RegisterSDNode>(VReg)->getReg(), VT);
2559 }
2560
2561 //===----------------------------------------------------------------------===//
2562 //                         SI Inline Assembly Support
2563 //===----------------------------------------------------------------------===//
2564
2565 std::pair<unsigned, const TargetRegisterClass *>
2566 SITargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
2567                                                StringRef Constraint,
2568                                                MVT VT) const {
2569
2570   if (Constraint.size() == 1) {
2571     switch (Constraint[0]) {
2572     case 's':
2573     case 'r':
2574       switch (VT.getSizeInBits()) {
2575       default:
2576         return std::make_pair(0U, nullptr);
2577       case 32:
2578         return std::make_pair(0U, &AMDGPU::SGPR_32RegClass);
2579       case 64:
2580         return std::make_pair(0U, &AMDGPU::SGPR_64RegClass);
2581       case 128:
2582         return std::make_pair(0U, &AMDGPU::SReg_128RegClass);
2583       case 256:
2584         return std::make_pair(0U, &AMDGPU::SReg_256RegClass);
2585       }
2586
2587     case 'v':
2588       switch (VT.getSizeInBits()) {
2589       default:
2590         return std::make_pair(0U, nullptr);
2591       case 32:
2592         return std::make_pair(0U, &AMDGPU::VGPR_32RegClass);
2593       case 64:
2594         return std::make_pair(0U, &AMDGPU::VReg_64RegClass);
2595       case 96:
2596         return std::make_pair(0U, &AMDGPU::VReg_96RegClass);
2597       case 128:
2598         return std::make_pair(0U, &AMDGPU::VReg_128RegClass);
2599       case 256:
2600         return std::make_pair(0U, &AMDGPU::VReg_256RegClass);
2601       case 512:
2602         return std::make_pair(0U, &AMDGPU::VReg_512RegClass);
2603       }
2604     }
2605   }
2606
2607   if (Constraint.size() > 1) {
2608     const TargetRegisterClass *RC = nullptr;
2609     if (Constraint[1] == 'v') {
2610       RC = &AMDGPU::VGPR_32RegClass;
2611     } else if (Constraint[1] == 's') {
2612       RC = &AMDGPU::SGPR_32RegClass;
2613     }
2614
2615     if (RC) {
2616       uint32_t Idx;
2617       bool Failed = Constraint.substr(2).getAsInteger(10, Idx);
2618       if (!Failed && Idx < RC->getNumRegs())
2619         return std::make_pair(RC->getRegister(Idx), RC);
2620     }
2621   }
2622   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
2623 }
2624
2625 SITargetLowering::ConstraintType
2626 SITargetLowering::getConstraintType(StringRef Constraint) const {
2627   if (Constraint.size() == 1) {
2628     switch (Constraint[0]) {
2629     default: break;
2630     case 's':
2631     case 'v':
2632       return C_RegisterClass;
2633     }
2634   }
2635   return TargetLowering::getConstraintType(Constraint);
2636 }