lib/Target/AMDGPU/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUDiagnosticInfoUnsupported.h"
  19 #include "AMDGPUFrameLowering.h"
  20 #include "AMDGPUIntrinsicInfo.h"
  21 #include "AMDGPURegisterInfo.h"
  22 #include "AMDGPUSubtarget.h"
  23 #include "R600MachineFunctionInfo.h"
  24 #include "SIMachineFunctionInfo.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31
  32 using namespace llvm;
  33
  34 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  35                       CCValAssign::LocInfo LocInfo,
  36                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  37   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  38                                         ArgFlags.getOrigAlign());
  39   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  40
  41   return true;
  42 }
  43
  44 #include "AMDGPUGenCallingConv.inc"
  45
  46 // Find a larger type to do a load / store of a vector with.
  47 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  48   unsigned StoreSize = VT.getStoreSizeInBits();
  49   if (StoreSize <= 32)
  50     return EVT::getIntegerVT(Ctx, StoreSize);
  51
  52   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  53   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  54 }
  55
  56 // Type for a vector that will be loaded to.
  57 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  58   unsigned StoreSize = VT.getStoreSizeInBits();
  59   if (StoreSize <= 32)
  60     return EVT::getIntegerVT(Ctx, 32);
  61
  62   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  63 }
  64
  65 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM,
  66                                            const AMDGPUSubtarget &STI)
  67     : TargetLowering(TM), Subtarget(&STI) {
  68   setOperationAction(ISD::Constant, MVT::i32, Legal);
  69   setOperationAction(ISD::Constant, MVT::i64, Legal);
  70   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
  71   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
  72
  73   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
  74   setOperationAction(ISD::BRIND, MVT::Other, Expand);
  75
  76   // This is totally unsupported, just custom lower to produce an error.
  77   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
  78
  79   // We need to custom lower some of the intrinsics
  80   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  81
  82   // Library functions.  These default to Expand, but we have instructions
  83   // for them.
  84   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
  85   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
  86   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
  87   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
  88   setOperationAction(ISD::FABS,   MVT::f32, Legal);
  89   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
  90   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
  91   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
  92   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
  93   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
  94
  95   setOperationAction(ISD::FROUND, MVT::f32, Custom);
  96   setOperationAction(ISD::FROUND, MVT::f64, Custom);
  97
  98   setOperationAction(ISD::FREM, MVT::f32, Custom);
  99   setOperationAction(ISD::FREM, MVT::f64, Custom);
 100
 101   // v_mad_f32 does not support denormals according to some sources.
 102   if (!Subtarget->hasFP32Denormals())
 103     setOperationAction(ISD::FMAD, MVT::f32, Legal);
 104
 105   // Expand to fneg + fadd.
 106   setOperationAction(ISD::FSUB, MVT::f64, Expand);
 107
 108   // Lower floating point store/load to integer store/load to reduce the number
 109   // of patterns in tablegen.
 110   setOperationAction(ISD::STORE, MVT::f32, Promote);
 111   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 112
 113   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 114   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 115
 116   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 117   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 118
 119   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 120   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 121
 122   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 123   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 124
 125   setOperationAction(ISD::STORE, MVT::f64, Promote);
 126   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 127
 128   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 129   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 130
 131   // Custom lowering of vector stores is required for local address space
 132   // stores.
 133   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 134
 135   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 136   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 137   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 138
 139   // XXX: This can be change to Custom, once ExpandVectorStores can
 140   // handle 64-bit stores.
 141   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 142
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 146   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 147   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 148
 149
 150   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 151   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 152
 153   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 154   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 155
 156   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 157   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 158
 159   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 160   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 161
 162   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 163   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 164
 165   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 166   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 167
 168   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 169   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 170
 171   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 172   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 173   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 174   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 175   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 176   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 177   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 178   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 179   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 180   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 181
 182   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 183   // an extension to 64-bit.
 184   for (MVT VT : MVT::integer_valuetypes()) {
 185     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 186     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 187     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 188   }
 189
 190   for (MVT VT : MVT::integer_vector_valuetypes()) {
 191     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 192     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 193     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 194     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 195     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 196     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 197     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 198     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 199     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 200     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 201     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 202     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 203   }
 204
 205   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 206
 207   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 208     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 209     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 210     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 211     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 212   }
 213
 214   if (!Subtarget->hasBFI()) {
 215     // fcopysign can be done in a single instruction with BFI.
 216     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 217     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 218   }
 219
 220   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 221
 222   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 223   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
 224   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v8f32, MVT::v8f16, Expand);
 226
 227   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 229   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
 230   setLoadExtAction(ISD::EXTLOAD, MVT::v8f64, MVT::v8f16, Expand);
 231
 232   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 233   setTruncStoreAction(MVT::v2f32, MVT::v2f16, Expand);
 234   setTruncStoreAction(MVT::v4f32, MVT::v4f16, Expand);
 235   setTruncStoreAction(MVT::v8f32, MVT::v8f16, Expand);
 236
 237   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 238   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239
 240   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 241   for (MVT VT : ScalarIntVTs) {
 242     setOperationAction(ISD::SREM, VT, Expand);
 243     setOperationAction(ISD::SDIV, VT, Expand);
 244
 245     // GPU does not have divrem function for signed or unsigned.
 246     setOperationAction(ISD::SDIVREM, VT, Custom);
 247     setOperationAction(ISD::UDIVREM, VT, Custom);
 248
 249     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 250     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 251     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 252
 253     setOperationAction(ISD::BSWAP, VT, Expand);
 254     setOperationAction(ISD::CTTZ, VT, Expand);
 255     setOperationAction(ISD::CTLZ, VT, Expand);
 256   }
 257
 258   if (!Subtarget->hasBCNT(32))
 259     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 260
 261   if (!Subtarget->hasBCNT(64))
 262     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 263
 264   // The hardware supports 32-bit ROTR, but not ROTL.
 265   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 266   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 267   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 268
 269   setOperationAction(ISD::MUL, MVT::i64, Expand);
 270   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 271   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 272   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 273   setOperationAction(ISD::UREM, MVT::i32, Expand);
 274   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 275   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 276   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 277   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 278   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 279
 280   setOperationAction(ISD::SMIN, MVT::i32, Legal);
 281   setOperationAction(ISD::UMIN, MVT::i32, Legal);
 282   setOperationAction(ISD::SMAX, MVT::i32, Legal);
 283   setOperationAction(ISD::UMAX, MVT::i32, Legal);
 284
 285   if (!Subtarget->hasFFBH())
 286     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 287
 288   if (!Subtarget->hasFFBL())
 289     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 290
 291   static const MVT::SimpleValueType VectorIntTypes[] = {
 292     MVT::v2i32, MVT::v4i32
 293   };
 294
 295   for (MVT VT : VectorIntTypes) {
 296     // Expand the following operations for the current type by default.
 297     setOperationAction(ISD::ADD,  VT, Expand);
 298     setOperationAction(ISD::AND,  VT, Expand);
 299     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 300     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 301     setOperationAction(ISD::MUL,  VT, Expand);
 302     setOperationAction(ISD::OR,   VT, Expand);
 303     setOperationAction(ISD::SHL,  VT, Expand);
 304     setOperationAction(ISD::SRA,  VT, Expand);
 305     setOperationAction(ISD::SRL,  VT, Expand);
 306     setOperationAction(ISD::ROTL, VT, Expand);
 307     setOperationAction(ISD::ROTR, VT, Expand);
 308     setOperationAction(ISD::SUB,  VT, Expand);
 309     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 310     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 311     setOperationAction(ISD::SDIV, VT, Expand);
 312     setOperationAction(ISD::UDIV, VT, Expand);
 313     setOperationAction(ISD::SREM, VT, Expand);
 314     setOperationAction(ISD::UREM, VT, Expand);
 315     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 316     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 317     setOperationAction(ISD::SDIVREM, VT, Custom);
 318     setOperationAction(ISD::UDIVREM, VT, Expand);
 319     setOperationAction(ISD::ADDC, VT, Expand);
 320     setOperationAction(ISD::SUBC, VT, Expand);
 321     setOperationAction(ISD::ADDE, VT, Expand);
 322     setOperationAction(ISD::SUBE, VT, Expand);
 323     setOperationAction(ISD::SELECT, VT, Expand);
 324     setOperationAction(ISD::VSELECT, VT, Expand);
 325     setOperationAction(ISD::SELECT_CC, VT, Expand);
 326     setOperationAction(ISD::XOR,  VT, Expand);
 327     setOperationAction(ISD::BSWAP, VT, Expand);
 328     setOperationAction(ISD::CTPOP, VT, Expand);
 329     setOperationAction(ISD::CTTZ, VT, Expand);
 330     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 331     setOperationAction(ISD::CTLZ, VT, Expand);
 332     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 333     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 334   }
 335
 336   static const MVT::SimpleValueType FloatVectorTypes[] = {
 337     MVT::v2f32, MVT::v4f32
 338   };
 339
 340   for (MVT VT : FloatVectorTypes) {
 341     setOperationAction(ISD::FABS, VT, Expand);
 342     setOperationAction(ISD::FMINNUM, VT, Expand);
 343     setOperationAction(ISD::FMAXNUM, VT, Expand);
 344     setOperationAction(ISD::FADD, VT, Expand);
 345     setOperationAction(ISD::FCEIL, VT, Expand);
 346     setOperationAction(ISD::FCOS, VT, Expand);
 347     setOperationAction(ISD::FDIV, VT, Expand);
 348     setOperationAction(ISD::FEXP2, VT, Expand);
 349     setOperationAction(ISD::FLOG2, VT, Expand);
 350     setOperationAction(ISD::FREM, VT, Expand);
 351     setOperationAction(ISD::FPOW, VT, Expand);
 352     setOperationAction(ISD::FFLOOR, VT, Expand);
 353     setOperationAction(ISD::FTRUNC, VT, Expand);
 354     setOperationAction(ISD::FMUL, VT, Expand);
 355     setOperationAction(ISD::FMA, VT, Expand);
 356     setOperationAction(ISD::FRINT, VT, Expand);
 357     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 358     setOperationAction(ISD::FSQRT, VT, Expand);
 359     setOperationAction(ISD::FSIN, VT, Expand);
 360     setOperationAction(ISD::FSUB, VT, Expand);
 361     setOperationAction(ISD::FNEG, VT, Expand);
 362     setOperationAction(ISD::SELECT, VT, Expand);
 363     setOperationAction(ISD::VSELECT, VT, Expand);
 364     setOperationAction(ISD::SELECT_CC, VT, Expand);
 365     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 366     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 367   }
 368
 369   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 370   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 371
 372   setTargetDAGCombine(ISD::SHL);
 373   setTargetDAGCombine(ISD::MUL);
 374   setTargetDAGCombine(ISD::SELECT);
 375   setTargetDAGCombine(ISD::SELECT_CC);
 376   setTargetDAGCombine(ISD::STORE);
 377
 378   setTargetDAGCombine(ISD::FADD);
 379   setTargetDAGCombine(ISD::FSUB);
 380
 381   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 382   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 383
 384   setSchedulingPreference(Sched::RegPressure);
 385   setJumpIsExpensive(true);
 386
 387   // SI at least has hardware support for floating point exceptions, but no way
 388   // of using or handling them is implemented. They are also optional in OpenCL
 389   // (Section 7.3)
 390   setHasFloatingPointExceptions(false);
 391
 392   setSelectIsExpensive(false);
 393   PredictableSelectIsExpensive = false;
 394
 395   setFsqrtIsCheap(true);
 396
 397   // We want to find all load dependencies for long chains of stores to enable
 398   // merging into very wide vectors. The problem is with vectors with > 4
 399   // elements. MergeConsecutiveStores will attempt to merge these because x8/x16
 400   // vectors are a legal type, even though we have to split the loads
 401   // usually. When we can more precisely specify load legality per address
 402   // space, we should be able to make FindBetterChain/MergeConsecutiveStores
 403   // smarter so that they can figure out what to do in 2 iterations without all
 404   // N > 4 stores on the same chain.
 405   GatherAllAliasesMaxDepth = 16;
 406
 407   // FIXME: Need to really handle these.
 408   MaxStoresPerMemcpy  = 4096;
 409   MaxStoresPerMemmove = 4096;
 410   MaxStoresPerMemset  = 4096;
 411 }
 412
 413 //===----------------------------------------------------------------------===//
 414 // Target Information
 415 //===----------------------------------------------------------------------===//
 416
 417 MVT AMDGPUTargetLowering::getVectorIdxTy(const DataLayout &) const {
 418   return MVT::i32;
 419 }
 420
 421 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 422   return true;
 423 }
 424
 425 // The backend supports 32 and 64 bit floating point immediates.
 426 // FIXME: Why are we reporting vectors of FP immediates as legal?
 427 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 428   EVT ScalarVT = VT.getScalarType();
 429   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 430 }
 431
 432 // We don't want to shrink f64 / f32 constants.
 433 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 434   EVT ScalarVT = VT.getScalarType();
 435   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 436 }
 437
 438 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 439                                                  ISD::LoadExtType,
 440                                                  EVT NewVT) const {
 441
 442   unsigned NewSize = NewVT.getStoreSizeInBits();
 443
 444   // If we are reducing to a 32-bit load, this is always better.
 445   if (NewSize == 32)
 446     return true;
 447
 448   EVT OldVT = N->getValueType(0);
 449   unsigned OldSize = OldVT.getStoreSizeInBits();
 450
 451   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 452   // extloads, so doing one requires using a buffer_load. In cases where we
 453   // still couldn't use a scalar load, using the wider load shouldn't really
 454   // hurt anything.
 455
 456   // If the old size already had to be an extload, there's no harm in continuing
 457   // to reduce the width.
 458   return (OldSize < 32);
 459 }
 460
 461 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 462                                                    EVT CastTy) const {
 463   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 464     return true;
 465
 466   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 467   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 468
 469   return ((LScalarSize <= CastScalarSize) ||
 470           (CastScalarSize >= 32) ||
 471           (LScalarSize < 32));
 472 }
 473
 474 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 475 // profitable with the expansion for 64-bit since it's generally good to
 476 // speculate things.
 477 // FIXME: These should really have the size as a parameter.
 478 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 479   return true;
 480 }
 481
 482 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 483   return true;
 484 }
 485
 486 //===---------------------------------------------------------------------===//
 487 // Target Properties
 488 //===---------------------------------------------------------------------===//
 489
 490 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 491   assert(VT.isFloatingPoint());
 492   return VT == MVT::f32 || VT == MVT::f64;
 493 }
 494
 495 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 496   assert(VT.isFloatingPoint());
 497   return VT == MVT::f32 || VT == MVT::f64;
 498 }
 499
 500 bool AMDGPUTargetLowering:: storeOfVectorConstantIsCheap(EVT MemVT,
 501                                                          unsigned NumElem,
 502                                                          unsigned AS) const {
 503   return true;
 504 }
 505
 506 bool AMDGPUTargetLowering::aggressivelyPreferBuildVectorSources(EVT VecVT) const {
 507   // There are few operations which truly have vector input operands. Any vector
 508   // operation is going to involve operations on each component, and a
 509   // build_vector will be a copy per element, so it always makes sense to use a
 510   // build_vector input in place of the extracted element to avoid a copy into a
 511   // super register.
 512   //
 513   // We should probably only do this if all users are extracts only, but this
 514   // should be the common case.
 515   return true;
 516 }
 517
 518 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 519   // Truncate is just accessing a subregister.
 520   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 521 }
 522
 523 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 524   // Truncate is just accessing a subregister.
 525   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 526          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 527 }
 528
 529 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 530   unsigned SrcSize = Src->getScalarSizeInBits();
 531   unsigned DestSize = Dest->getScalarSizeInBits();
 532
 533   return SrcSize == 32 && DestSize == 64;
 534 }
 535
 536 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 537   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 538   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 539   // this will enable reducing 64-bit operations the 32-bit, which is always
 540   // good.
 541   return Src == MVT::i32 && Dest == MVT::i64;
 542 }
 543
 544 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 545   return isZExtFree(Val.getValueType(), VT2);
 546 }
 547
 548 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 549   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 550   // limited number of native 64-bit operations. Shrinking an operation to fit
 551   // in a single 32-bit register should always be helpful. As currently used,
 552   // this is much less general than the name suggests, and is only used in
 553   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 554   // not profitable, and may actually be harmful.
 555   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 556 }
 557
 558 //===---------------------------------------------------------------------===//
 559 // TargetLowering Callbacks
 560 //===---------------------------------------------------------------------===//
 561
 562 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 563                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 564
 565   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 566 }
 567
 568 SDValue AMDGPUTargetLowering::LowerReturn(
 569                                      SDValue Chain,
 570                                      CallingConv::ID CallConv,
 571                                      bool isVarArg,
 572                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 573                                      const SmallVectorImpl<SDValue> &OutVals,
 574                                      SDLoc DL, SelectionDAG &DAG) const {
 575   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 576 }
 577
 578 //===---------------------------------------------------------------------===//
 579 // Target specific lowering
 580 //===---------------------------------------------------------------------===//
 581
 582 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 583                                         SmallVectorImpl<SDValue> &InVals) const {
 584   SDValue Callee = CLI.Callee;
 585   SelectionDAG &DAG = CLI.DAG;
 586
 587   const Function &Fn = *DAG.getMachineFunction().getFunction();
 588
 589   StringRef FuncName("<unknown>");
 590
 591   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 592     FuncName = G->getSymbol();
 593   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 594     FuncName = G->getGlobal()->getName();
 595
 596   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 597   DAG.getContext()->diagnose(NoCalls);
 598   return SDValue();
 599 }
 600
 601 SDValue AMDGPUTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
 602                                                       SelectionDAG &DAG) const {
 603   const Function &Fn = *DAG.getMachineFunction().getFunction();
 604
 605   DiagnosticInfoUnsupported NoDynamicAlloca(Fn, "dynamic alloca");
 606   DAG.getContext()->diagnose(NoDynamicAlloca);
 607   return SDValue();
 608 }
 609
 610 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 611                                              SelectionDAG &DAG) const {
 612   switch (Op.getOpcode()) {
 613   default:
 614     Op.getNode()->dump();
 615     llvm_unreachable("Custom lowering code for this"
 616                      "instruction is not implemented yet!");
 617     break;
 618   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 619   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 620   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 621   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 622   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 623   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 624   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 625   case ISD::FREM: return LowerFREM(Op, DAG);
 626   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 627   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 628   case ISD::FRINT: return LowerFRINT(Op, DAG);
 629   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 630   case ISD::FROUND: return LowerFROUND(Op, DAG);
 631   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 632   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 633   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 634   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 635   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 636   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 637   }
 638   return Op;
 639 }
 640
 641 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 642                                               SmallVectorImpl<SDValue> &Results,
 643                                               SelectionDAG &DAG) const {
 644   switch (N->getOpcode()) {
 645   case ISD::SIGN_EXTEND_INREG:
 646     // Different parts of legalization seem to interpret which type of
 647     // sign_extend_inreg is the one to check for custom lowering. The extended
 648     // from type is what really matters, but some places check for custom
 649     // lowering of the result type. This results in trying to use
 650     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 651     // nothing here and let the illegal result integer be handled normally.
 652     return;
 653   case ISD::LOAD: {
 654     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 655     if (!Node)
 656       return;
 657
 658     Results.push_back(SDValue(Node, 0));
 659     Results.push_back(SDValue(Node, 1));
 660     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 661     // function
 662     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 663     return;
 664   }
 665   case ISD::STORE: {
 666     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 667     if (Lowered.getNode())
 668       Results.push_back(Lowered);
 669     return;
 670   }
 671   default:
 672     return;
 673   }
 674 }
 675
 676 // FIXME: This implements accesses to initialized globals in the constant
 677 // address space by copying them to private and accessing that. It does not
 678 // properly handle illegal types or vectors. The private vector loads are not
 679 // scalarized, and the illegal scalars hit an assertion. This technique will not
 680 // work well with large initializers, and this should eventually be
 681 // removed. Initialized globals should be placed into a data section that the
 682 // runtime will load into a buffer before the kernel is executed. Uses of the
 683 // global need to be replaced with a pointer loaded from an implicit kernel
 684 // argument into this buffer holding the copy of the data, which will remove the
 685 // need for any of this.
 686 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 687                                                        const GlobalValue *GV,
 688                                                        const SDValue &InitPtr,
 689                                                        SDValue Chain,
 690                                                        SelectionDAG &DAG) const {
 691   const DataLayout &TD = DAG.getDataLayout();
 692   SDLoc DL(InitPtr);
 693   Type *InitTy = Init->getType();
 694
 695   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 696     EVT VT = EVT::getEVT(InitTy);
 697     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 698     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, DL, VT), InitPtr,
 699                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 700                         false, TD.getPrefTypeAlignment(InitTy));
 701   }
 702
 703   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 704     EVT VT = EVT::getEVT(CFP->getType());
 705     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 706     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, DL, VT), InitPtr,
 707                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 708                         false, TD.getPrefTypeAlignment(CFP->getType()));
 709   }
 710
 711   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 712     const StructLayout *SL = TD.getStructLayout(ST);
 713
 714     EVT PtrVT = InitPtr.getValueType();
 715     SmallVector<SDValue, 8> Chains;
 716
 717     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 718       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), DL, PtrVT);
 719       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 720
 721       Constant *Elt = Init->getAggregateElement(I);
 722       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 723     }
 724
 725     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 726   }
 727
 728   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 729     EVT PtrVT = InitPtr.getValueType();
 730
 731     unsigned NumElements;
 732     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 733       NumElements = AT->getNumElements();
 734     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 735       NumElements = VT->getNumElements();
 736     else
 737       llvm_unreachable("Unexpected type");
 738
 739     unsigned EltSize = TD.getTypeAllocSize(SeqTy->getElementType());
 740     SmallVector<SDValue, 8> Chains;
 741     for (unsigned i = 0; i < NumElements; ++i) {
 742       SDValue Offset = DAG.getConstant(i * EltSize, DL, PtrVT);
 743       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 744
 745       Constant *Elt = Init->getAggregateElement(i);
 746       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 747     }
 748
 749     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 750   }
 751
 752   if (isa<UndefValue>(Init)) {
 753     EVT VT = EVT::getEVT(InitTy);
 754     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 755     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 756                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 757                         false, TD.getPrefTypeAlignment(InitTy));
 758   }
 759
 760   Init->dump();
 761   llvm_unreachable("Unhandled constant initializer");
 762 }
 763
 764 static bool hasDefinedInitializer(const GlobalValue *GV) {
 765   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 766   if (!GVar || !GVar->hasInitializer())
 767     return false;
 768
 769   if (isa<UndefValue>(GVar->getInitializer()))
 770     return false;
 771
 772   return true;
 773 }
 774
 775 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 776                                                  SDValue Op,
 777                                                  SelectionDAG &DAG) const {
 778
 779   const DataLayout &DL = DAG.getDataLayout();
 780   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 781   const GlobalValue *GV = G->getGlobal();
 782
 783   switch (G->getAddressSpace()) {
 784   case AMDGPUAS::LOCAL_ADDRESS: {
 785     // XXX: What does the value of G->getOffset() mean?
 786     assert(G->getOffset() == 0 &&
 787          "Do not know what to do with an non-zero offset");
 788
 789     // TODO: We could emit code to handle the initialization somewhere.
 790     if (hasDefinedInitializer(GV))
 791       break;
 792
 793     unsigned Offset;
 794     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 795       uint64_t Size = DL.getTypeAllocSize(GV->getType()->getElementType());
 796       Offset = MFI->LDSSize;
 797       MFI->LocalMemoryObjects[GV] = Offset;
 798       // XXX: Account for alignment?
 799       MFI->LDSSize += Size;
 800     } else {
 801       Offset = MFI->LocalMemoryObjects[GV];
 802     }
 803
 804     return DAG.getConstant(Offset, SDLoc(Op),
 805                            getPointerTy(DL, AMDGPUAS::LOCAL_ADDRESS));
 806   }
 807   case AMDGPUAS::CONSTANT_ADDRESS: {
 808     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 809     Type *EltType = GV->getType()->getElementType();
 810     unsigned Size = DL.getTypeAllocSize(EltType);
 811     unsigned Alignment = DL.getPrefTypeAlignment(EltType);
 812
 813     MVT PrivPtrVT = getPointerTy(DL, AMDGPUAS::PRIVATE_ADDRESS);
 814     MVT ConstPtrVT = getPointerTy(DL, AMDGPUAS::CONSTANT_ADDRESS);
 815
 816     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 817     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 818
 819     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 820     if (!Var->hasInitializer()) {
 821       // This has no use, but bugpoint will hit it.
 822       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 823     }
 824
 825     const Constant *Init = Var->getInitializer();
 826     SmallVector<SDNode*, 8> WorkList;
 827
 828     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 829                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 830       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 831         continue;
 832       WorkList.push_back(*I);
 833     }
 834     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 835     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 836                                            E = WorkList.end(); I != E; ++I) {
 837       SmallVector<SDValue, 8> Ops;
 838       Ops.push_back(Chain);
 839       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 840         Ops.push_back((*I)->getOperand(i));
 841       }
 842       DAG.UpdateNodeOperands(*I, Ops);
 843     }
 844     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 845   }
 846   }
 847
 848   const Function &Fn = *DAG.getMachineFunction().getFunction();
 849   DiagnosticInfoUnsupported BadInit(Fn,
 850                                     "initializer for address space");
 851   DAG.getContext()->diagnose(BadInit);
 852   return SDValue();
 853 }
 854
 855 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 856                                                   SelectionDAG &DAG) const {
 857   SmallVector<SDValue, 8> Args;
 858
 859   for (const SDUse &U : Op->ops())
 860     DAG.ExtractVectorElements(U.get(), Args);
 861
 862   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 863 }
 864
 865 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 866                                                      SelectionDAG &DAG) const {
 867
 868   SmallVector<SDValue, 8> Args;
 869   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 870   EVT VT = Op.getValueType();
 871   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 872                             VT.getVectorNumElements());
 873
 874   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 875 }
 876
 877 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 878                                               SelectionDAG &DAG) const {
 879
 880   MachineFunction &MF = DAG.getMachineFunction();
 881   const AMDGPUFrameLowering *TFL = Subtarget->getFrameLowering();
 882
 883   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 884
 885   unsigned FrameIndex = FIN->getIndex();
 886   unsigned IgnoredFrameReg;
 887   unsigned Offset =
 888       TFL->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 889   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF), SDLoc(Op),
 890                          Op.getValueType());
 891 }
 892
 893 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 894     SelectionDAG &DAG) const {
 895   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 896   SDLoc DL(Op);
 897   EVT VT = Op.getValueType();
 898
 899   switch (IntrinsicID) {
 900     default: return Op;
 901     case AMDGPUIntrinsic::AMDGPU_abs:
 902     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 903       return LowerIntrinsicIABS(Op, DAG);
 904     case AMDGPUIntrinsic::AMDGPU_lrp:
 905       return LowerIntrinsicLRP(Op, DAG);
 906
 907     case AMDGPUIntrinsic::AMDGPU_clamp:
 908     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 909       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 910                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 911
 912     case Intrinsic::AMDGPU_div_scale: {
 913       // 3rd parameter required to be a constant.
 914       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 915       if (!Param)
 916         return DAG.getUNDEF(VT);
 917
 918       // Translate to the operands expected by the machine instruction. The
 919       // first parameter must be the same as the first instruction.
 920       SDValue Numerator = Op.getOperand(1);
 921       SDValue Denominator = Op.getOperand(2);
 922
 923       // Note this order is opposite of the machine instruction's operations,
 924       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 925       // intrinsic has the numerator as the first operand to match a normal
 926       // division operation.
 927
 928       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 929
 930       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 931                          Denominator, Numerator);
 932     }
 933
 934     case Intrinsic::AMDGPU_div_fmas:
 935       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 936                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3),
 937                          Op.getOperand(4));
 938
 939     case Intrinsic::AMDGPU_div_fixup:
 940       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 941                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 942
 943     case Intrinsic::AMDGPU_trig_preop:
 944       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 945                          Op.getOperand(1), Op.getOperand(2));
 946
 947     case Intrinsic::AMDGPU_rcp:
 948       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 949
 950     case Intrinsic::AMDGPU_rsq:
 951       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 952
 953     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 954       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 955
 956     case Intrinsic::AMDGPU_rsq_clamped:
 957       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 958         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 959         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 960         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 961
 962         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 963         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 964                                   DAG.getConstantFP(Max, DL, VT));
 965         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 966                            DAG.getConstantFP(Min, DL, VT));
 967       } else {
 968         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 969       }
 970
 971     case Intrinsic::AMDGPU_ldexp:
 972       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 973                                                    Op.getOperand(2));
 974
 975     case AMDGPUIntrinsic::AMDGPU_imax:
 976       return DAG.getNode(ISD::SMAX, DL, VT, Op.getOperand(1),
 977                                             Op.getOperand(2));
 978     case AMDGPUIntrinsic::AMDGPU_umax:
 979       return DAG.getNode(ISD::UMAX, DL, VT, Op.getOperand(1),
 980                                             Op.getOperand(2));
 981     case AMDGPUIntrinsic::AMDGPU_imin:
 982       return DAG.getNode(ISD::SMIN, DL, VT, Op.getOperand(1),
 983                                             Op.getOperand(2));
 984     case AMDGPUIntrinsic::AMDGPU_umin:
 985       return DAG.getNode(ISD::UMIN, DL, VT, Op.getOperand(1),
 986                                             Op.getOperand(2));
 987
 988     case AMDGPUIntrinsic::AMDGPU_umul24:
 989       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 990                          Op.getOperand(1), Op.getOperand(2));
 991
 992     case AMDGPUIntrinsic::AMDGPU_imul24:
 993       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 994                          Op.getOperand(1), Op.getOperand(2));
 995
 996     case AMDGPUIntrinsic::AMDGPU_umad24:
 997       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 998                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 999
1000     case AMDGPUIntrinsic::AMDGPU_imad24:
1001       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
1002                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1003
1004     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
1005       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
1006
1007     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
1008       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
1009
1010     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
1011       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
1012
1013     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
1014       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
1015
1016     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1017       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1018                          Op.getOperand(1),
1019                          Op.getOperand(2),
1020                          Op.getOperand(3));
1021
1022     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1023       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1024                          Op.getOperand(1),
1025                          Op.getOperand(2),
1026                          Op.getOperand(3));
1027
1028     case AMDGPUIntrinsic::AMDGPU_bfi:
1029       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1030                          Op.getOperand(1),
1031                          Op.getOperand(2),
1032                          Op.getOperand(3));
1033
1034     case AMDGPUIntrinsic::AMDGPU_bfm:
1035       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1036                          Op.getOperand(1),
1037                          Op.getOperand(2));
1038
1039   case Intrinsic::AMDGPU_class:
1040     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1041                        Op.getOperand(1), Op.getOperand(2));
1042
1043     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1044       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1045
1046     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1047       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1048     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1049       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1050     case AMDGPUIntrinsic::AMDGPU_brev: // Legacy name
1051       return DAG.getNode(ISD::BITREVERSE, DL, VT, Op.getOperand(1));
1052   }
1053 }
1054
1055 ///IABS(a) = SMAX(sub(0, a), a)
1056 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1057                                                  SelectionDAG &DAG) const {
1058   SDLoc DL(Op);
1059   EVT VT = Op.getValueType();
1060   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1061                             Op.getOperand(1));
1062
1063   return DAG.getNode(ISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1064 }
1065
1066 /// Linear Interpolation
1067 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1068 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1069                                                 SelectionDAG &DAG) const {
1070   SDLoc DL(Op);
1071   EVT VT = Op.getValueType();
1072   // TODO: Should this propagate fast-math-flags?
1073   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1074                                 DAG.getConstantFP(1.0f, DL, MVT::f32),
1075                                 Op.getOperand(1));
1076   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1077                                                     Op.getOperand(3));
1078   return DAG.getNode(ISD::FADD, DL, VT,
1079       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1080       OneSubAC);
1081 }
1082
1083 /// \brief Generate Min/Max node
1084 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1085                                                    EVT VT,
1086                                                    SDValue LHS,
1087                                                    SDValue RHS,
1088                                                    SDValue True,
1089                                                    SDValue False,
1090                                                    SDValue CC,
1091                                                    DAGCombinerInfo &DCI) const {
1092   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1093     return SDValue();
1094
1095   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1096     return SDValue();
1097
1098   SelectionDAG &DAG = DCI.DAG;
1099   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1100   switch (CCOpcode) {
1101   case ISD::SETOEQ:
1102   case ISD::SETONE:
1103   case ISD::SETUNE:
1104   case ISD::SETNE:
1105   case ISD::SETUEQ:
1106   case ISD::SETEQ:
1107   case ISD::SETFALSE:
1108   case ISD::SETFALSE2:
1109   case ISD::SETTRUE:
1110   case ISD::SETTRUE2:
1111   case ISD::SETUO:
1112   case ISD::SETO:
1113     break;
1114   case ISD::SETULE:
1115   case ISD::SETULT: {
1116     if (LHS == True)
1117       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1118     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1119   }
1120   case ISD::SETOLE:
1121   case ISD::SETOLT:
1122   case ISD::SETLE:
1123   case ISD::SETLT: {
1124     // Ordered. Assume ordered for undefined.
1125
1126     // Only do this after legalization to avoid interfering with other combines
1127     // which might occur.
1128     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1129         !DCI.isCalledByLegalizer())
1130       return SDValue();
1131
1132     // We need to permute the operands to get the correct NaN behavior. The
1133     // selected operand is the second one based on the failing compare with NaN,
1134     // so permute it based on the compare type the hardware uses.
1135     if (LHS == True)
1136       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1137     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1138   }
1139   case ISD::SETUGE:
1140   case ISD::SETUGT: {
1141     if (LHS == True)
1142       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1143     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1144   }
1145   case ISD::SETGT:
1146   case ISD::SETGE:
1147   case ISD::SETOGE:
1148   case ISD::SETOGT: {
1149     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1150         !DCI.isCalledByLegalizer())
1151       return SDValue();
1152
1153     if (LHS == True)
1154       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1155     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1156   }
1157   case ISD::SETCC_INVALID:
1158     llvm_unreachable("Invalid setcc condcode!");
1159   }
1160   return SDValue();
1161 }
1162
1163 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1164                                                   SelectionDAG &DAG) const {
1165   LoadSDNode *Load = cast<LoadSDNode>(Op);
1166   EVT MemVT = Load->getMemoryVT();
1167   EVT MemEltVT = MemVT.getVectorElementType();
1168
1169   EVT LoadVT = Op.getValueType();
1170   EVT EltVT = LoadVT.getVectorElementType();
1171   EVT PtrVT = Load->getBasePtr().getValueType();
1172
1173   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1174   SmallVector<SDValue, 8> Loads;
1175   SmallVector<SDValue, 8> Chains;
1176
1177   SDLoc SL(Op);
1178   unsigned MemEltSize = MemEltVT.getStoreSize();
1179   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1180
1181   for (unsigned i = 0; i < NumElts; ++i) {
1182     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1183                               DAG.getConstant(i * MemEltSize, SL, PtrVT));
1184
1185     SDValue NewLoad
1186       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1187                        Load->getChain(), Ptr,
1188                        SrcValue.getWithOffset(i * MemEltSize),
1189                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1190                        Load->isInvariant(), Load->getAlignment());
1191     Loads.push_back(NewLoad.getValue(0));
1192     Chains.push_back(NewLoad.getValue(1));
1193   }
1194
1195   SDValue Ops[] = {
1196     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1197     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1198   };
1199
1200   return DAG.getMergeValues(Ops, SL);
1201 }
1202
1203 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1204                                               SelectionDAG &DAG) const {
1205   EVT VT = Op.getValueType();
1206
1207   // If this is a 2 element vector, we really want to scalarize and not create
1208   // weird 1 element vectors.
1209   if (VT.getVectorNumElements() == 2)
1210     return ScalarizeVectorLoad(Op, DAG);
1211
1212   LoadSDNode *Load = cast<LoadSDNode>(Op);
1213   SDValue BasePtr = Load->getBasePtr();
1214   EVT PtrVT = BasePtr.getValueType();
1215   EVT MemVT = Load->getMemoryVT();
1216   SDLoc SL(Op);
1217
1218   const MachinePointerInfo &SrcValue = Load->getMemOperand()->getPointerInfo();
1219
1220   EVT LoVT, HiVT;
1221   EVT LoMemVT, HiMemVT;
1222   SDValue Lo, Hi;
1223
1224   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1225   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1226   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1227
1228   unsigned Size = LoMemVT.getStoreSize();
1229   unsigned BaseAlign = Load->getAlignment();
1230   unsigned HiAlign = MinAlign(BaseAlign, Size);
1231
1232   SDValue LoLoad
1233     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1234                      Load->getChain(), BasePtr,
1235                      SrcValue,
1236                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1237                      Load->isInvariant(), BaseAlign);
1238
1239   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1240                               DAG.getConstant(Size, SL, PtrVT));
1241
1242   SDValue HiLoad
1243     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1244                      Load->getChain(), HiPtr,
1245                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1246                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1247                      Load->isInvariant(), HiAlign);
1248
1249   SDValue Ops[] = {
1250     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1251     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1252                 LoLoad.getValue(1), HiLoad.getValue(1))
1253   };
1254
1255   return DAG.getMergeValues(Ops, SL);
1256 }
1257
1258 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1259                                                SelectionDAG &DAG) const {
1260   StoreSDNode *Store = cast<StoreSDNode>(Op);
1261   EVT MemVT = Store->getMemoryVT();
1262   unsigned MemBits = MemVT.getSizeInBits();
1263
1264   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1265   // truncating store into an i32 store.
1266   // XXX: We could also handle optimize other vector bitwidths.
1267   if (!MemVT.isVector() || MemBits > 32) {
1268     return SDValue();
1269   }
1270
1271   SDLoc DL(Op);
1272   SDValue Value = Store->getValue();
1273   EVT VT = Value.getValueType();
1274   EVT ElemVT = VT.getVectorElementType();
1275   SDValue Ptr = Store->getBasePtr();
1276   EVT MemEltVT = MemVT.getVectorElementType();
1277   unsigned MemEltBits = MemEltVT.getSizeInBits();
1278   unsigned MemNumElements = MemVT.getVectorNumElements();
1279   unsigned PackedSize = MemVT.getStoreSizeInBits();
1280   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, DL, MVT::i32);
1281
1282   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1283
1284   SDValue PackedValue;
1285   for (unsigned i = 0; i < MemNumElements; ++i) {
1286     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1287                               DAG.getConstant(i, DL, MVT::i32));
1288     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1289     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1290
1291     SDValue Shift = DAG.getConstant(MemEltBits * i, DL, MVT::i32);
1292     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1293
1294     if (i == 0) {
1295       PackedValue = Elt;
1296     } else {
1297       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1298     }
1299   }
1300
1301   if (PackedSize < 32) {
1302     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1303     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1304                              Store->getMemOperand()->getPointerInfo(),
1305                              PackedVT,
1306                              Store->isNonTemporal(), Store->isVolatile(),
1307                              Store->getAlignment());
1308   }
1309
1310   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1311                       Store->getMemOperand()->getPointerInfo(),
1312                       Store->isVolatile(),  Store->isNonTemporal(),
1313                       Store->getAlignment());
1314 }
1315
1316 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1317                                                    SelectionDAG &DAG) const {
1318   StoreSDNode *Store = cast<StoreSDNode>(Op);
1319   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1320   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1321   EVT PtrVT = Store->getBasePtr().getValueType();
1322   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1323   SDLoc SL(Op);
1324
1325   SmallVector<SDValue, 8> Chains;
1326
1327   unsigned EltSize = MemEltVT.getStoreSize();
1328   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1329
1330   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1331     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1332                               Store->getValue(),
1333                               DAG.getConstant(i, SL, MVT::i32));
1334
1335     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), SL, PtrVT);
1336     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1337     SDValue NewStore =
1338       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1339                         SrcValue.getWithOffset(i * EltSize),
1340                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1341                         Store->getAlignment());
1342     Chains.push_back(NewStore);
1343   }
1344
1345   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1346 }
1347
1348 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1349                                                SelectionDAG &DAG) const {
1350   StoreSDNode *Store = cast<StoreSDNode>(Op);
1351   SDValue Val = Store->getValue();
1352   EVT VT = Val.getValueType();
1353
1354   // If this is a 2 element vector, we really want to scalarize and not create
1355   // weird 1 element vectors.
1356   if (VT.getVectorNumElements() == 2)
1357     return ScalarizeVectorStore(Op, DAG);
1358
1359   EVT MemVT = Store->getMemoryVT();
1360   SDValue Chain = Store->getChain();
1361   SDValue BasePtr = Store->getBasePtr();
1362   SDLoc SL(Op);
1363
1364   EVT LoVT, HiVT;
1365   EVT LoMemVT, HiMemVT;
1366   SDValue Lo, Hi;
1367
1368   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1369   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1370   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1371
1372   EVT PtrVT = BasePtr.getValueType();
1373   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1374                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1375                                               PtrVT));
1376
1377   const MachinePointerInfo &SrcValue = Store->getMemOperand()->getPointerInfo();
1378   unsigned BaseAlign = Store->getAlignment();
1379   unsigned Size = LoMemVT.getStoreSize();
1380   unsigned HiAlign = MinAlign(BaseAlign, Size);
1381
1382   SDValue LoStore
1383     = DAG.getTruncStore(Chain, SL, Lo,
1384                         BasePtr,
1385                         SrcValue,
1386                         LoMemVT,
1387                         Store->isNonTemporal(),
1388                         Store->isVolatile(),
1389                         BaseAlign);
1390   SDValue HiStore
1391     = DAG.getTruncStore(Chain, SL, Hi,
1392                         HiPtr,
1393                         SrcValue.getWithOffset(Size),
1394                         HiMemVT,
1395                         Store->isNonTemporal(),
1396                         Store->isVolatile(),
1397                         HiAlign);
1398
1399   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1400 }
1401
1402
1403 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1404   SDLoc DL(Op);
1405   LoadSDNode *Load = cast<LoadSDNode>(Op);
1406   ISD::LoadExtType ExtType = Load->getExtensionType();
1407   EVT VT = Op.getValueType();
1408   EVT MemVT = Load->getMemoryVT();
1409
1410   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1411     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1412     // FIXME: Copied from PPC
1413     // First, load into 32 bits, then truncate to 1 bit.
1414
1415     SDValue Chain = Load->getChain();
1416     SDValue BasePtr = Load->getBasePtr();
1417     MachineMemOperand *MMO = Load->getMemOperand();
1418
1419     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1420                                    BasePtr, MVT::i8, MMO);
1421
1422     SDValue Ops[] = {
1423       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1424       NewLD.getValue(1)
1425     };
1426
1427     return DAG.getMergeValues(Ops, DL);
1428   }
1429
1430   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1431       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1432       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1433     return SDValue();
1434
1435   // <SI && AS=PRIVATE && EXTLOAD && size < 32bit,
1436   // register (2-)byte extract.
1437
1438   // Get Register holding the target.
1439   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1440                             DAG.getConstant(2, DL, MVT::i32));
1441   // Load the Register.
1442   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1443                             Load->getChain(), Ptr,
1444                             DAG.getTargetConstant(0, DL, MVT::i32),
1445                             Op.getOperand(2));
1446
1447   // Get offset within the register.
1448   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1449                                 Load->getBasePtr(),
1450                                 DAG.getConstant(0x3, DL, MVT::i32));
1451
1452   // Bit offset of target byte (byteIdx * 8).
1453   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1454                                  DAG.getConstant(3, DL, MVT::i32));
1455
1456   // Shift to the right.
1457   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1458
1459   // Eliminate the upper bits by setting them to ...
1460   EVT MemEltVT = MemVT.getScalarType();
1461
1462   // ... ones.
1463   if (ExtType == ISD::SEXTLOAD) {
1464     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1465
1466     SDValue Ops[] = {
1467       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1468       Load->getChain()
1469     };
1470
1471     return DAG.getMergeValues(Ops, DL);
1472   }
1473
1474   // ... or zeros.
1475   SDValue Ops[] = {
1476     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1477     Load->getChain()
1478   };
1479
1480   return DAG.getMergeValues(Ops, DL);
1481 }
1482
1483 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1484   SDLoc DL(Op);
1485   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1486   if (Result.getNode()) {
1487     return Result;
1488   }
1489
1490   StoreSDNode *Store = cast<StoreSDNode>(Op);
1491   SDValue Chain = Store->getChain();
1492   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1493        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1494       Store->getValue().getValueType().isVector()) {
1495     return SplitVectorStore(Op, DAG);
1496   }
1497
1498   EVT MemVT = Store->getMemoryVT();
1499   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1500       MemVT.bitsLT(MVT::i32)) {
1501     unsigned Mask = 0;
1502     if (Store->getMemoryVT() == MVT::i8) {
1503       Mask = 0xff;
1504     } else if (Store->getMemoryVT() == MVT::i16) {
1505       Mask = 0xffff;
1506     }
1507     SDValue BasePtr = Store->getBasePtr();
1508     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1509                               DAG.getConstant(2, DL, MVT::i32));
1510     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1511                               Chain, Ptr,
1512                               DAG.getTargetConstant(0, DL, MVT::i32));
1513
1514     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1515                                   DAG.getConstant(0x3, DL, MVT::i32));
1516
1517     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1518                                    DAG.getConstant(3, DL, MVT::i32));
1519
1520     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1521                                     Store->getValue());
1522
1523     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1524
1525     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1526                                        MaskedValue, ShiftAmt);
1527
1528     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32,
1529                                   DAG.getConstant(Mask, DL, MVT::i32),
1530                                   ShiftAmt);
1531     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1532                           DAG.getConstant(0xffffffff, DL, MVT::i32));
1533     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1534
1535     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1536     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1537                        Chain, Value, Ptr,
1538                        DAG.getTargetConstant(0, DL, MVT::i32));
1539   }
1540   return SDValue();
1541 }
1542
1543 // This is a shortcut for integer division because we have fast i32<->f32
1544 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1545 // float is enough to accurately represent up to a 24-bit integer.
1546 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1547   SDLoc DL(Op);
1548   EVT VT = Op.getValueType();
1549   SDValue LHS = Op.getOperand(0);
1550   SDValue RHS = Op.getOperand(1);
1551   MVT IntVT = MVT::i32;
1552   MVT FltVT = MVT::f32;
1553
1554   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1555   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1556
1557   if (VT.isVector()) {
1558     unsigned NElts = VT.getVectorNumElements();
1559     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1560     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1561   }
1562
1563   unsigned BitSize = VT.getScalarType().getSizeInBits();
1564
1565   SDValue jq = DAG.getConstant(1, DL, IntVT);
1566
1567   if (sign) {
1568     // char|short jq = ia ^ ib;
1569     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1570
1571     // jq = jq >> (bitsize - 2)
1572     jq = DAG.getNode(ISD::SRA, DL, VT, jq,
1573                      DAG.getConstant(BitSize - 2, DL, VT));
1574
1575     // jq = jq | 0x1
1576     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, DL, VT));
1577
1578     // jq = (int)jq
1579     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1580   }
1581
1582   // int ia = (int)LHS;
1583   SDValue ia = sign ?
1584     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1585
1586   // int ib, (int)RHS;
1587   SDValue ib = sign ?
1588     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1589
1590   // float fa = (float)ia;
1591   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1592
1593   // float fb = (float)ib;
1594   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1595
1596   // TODO: Should this propagate fast-math-flags?
1597   // float fq = native_divide(fa, fb);
1598   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1599                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1600
1601   // fq = trunc(fq);
1602   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1603
1604   // float fqneg = -fq;
1605   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1606
1607   // float fr = mad(fqneg, fb, fa);
1608   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1609                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1610
1611   // int iq = (int)fq;
1612   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1613
1614   // fr = fabs(fr);
1615   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1616
1617   // fb = fabs(fb);
1618   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1619
1620   EVT SetCCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
1621
1622   // int cv = fr >= fb;
1623   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1624
1625   // jq = (cv ? jq : 0);
1626   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, DL, VT));
1627
1628   // dst = trunc/extend to legal type
1629   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1630
1631   // dst = iq + jq;
1632   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1633
1634   // Rem needs compensation, it's easier to recompute it
1635   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1636   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1637
1638   SDValue Res[2] = {
1639     Div,
1640     Rem
1641   };
1642   return DAG.getMergeValues(Res, DL);
1643 }
1644
1645 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1646                                       SelectionDAG &DAG,
1647                                       SmallVectorImpl<SDValue> &Results) const {
1648   assert(Op.getValueType() == MVT::i64);
1649
1650   SDLoc DL(Op);
1651   EVT VT = Op.getValueType();
1652   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1653
1654   SDValue one = DAG.getConstant(1, DL, HalfVT);
1655   SDValue zero = DAG.getConstant(0, DL, HalfVT);
1656
1657   //HiLo split
1658   SDValue LHS = Op.getOperand(0);
1659   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1660   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1661
1662   SDValue RHS = Op.getOperand(1);
1663   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1664   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1665
1666   if (VT == MVT::i64 &&
1667     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1668     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1669
1670     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1671                               LHS_Lo, RHS_Lo);
1672
1673     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1674     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1675     Results.push_back(DIV);
1676     Results.push_back(REM);
1677     return;
1678   }
1679
1680   // Get Speculative values
1681   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1682   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1683
1684   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1685   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1686
1687   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1688   SDValue DIV_Lo = zero;
1689
1690   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1691
1692   for (unsigned i = 0; i < halfBitWidth; ++i) {
1693     const unsigned bitPos = halfBitWidth - i - 1;
1694     SDValue POS = DAG.getConstant(bitPos, DL, HalfVT);
1695     // Get value of high bit
1696     SDValue HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1697     HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1698     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1699
1700     // Shift
1701     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, DL, VT));
1702     // Add LHS high bit
1703     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1704
1705     SDValue BIT = DAG.getConstant(1 << bitPos, DL, HalfVT);
1706     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1707
1708     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1709
1710     // Update REM
1711     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1712     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1713   }
1714
1715   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1716   Results.push_back(DIV);
1717   Results.push_back(REM);
1718 }
1719
1720 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1721                                            SelectionDAG &DAG) const {
1722   SDLoc DL(Op);
1723   EVT VT = Op.getValueType();
1724
1725   if (VT == MVT::i64) {
1726     SmallVector<SDValue, 2> Results;
1727     LowerUDIVREM64(Op, DAG, Results);
1728     return DAG.getMergeValues(Results, DL);
1729   }
1730
1731   SDValue Num = Op.getOperand(0);
1732   SDValue Den = Op.getOperand(1);
1733
1734   if (VT == MVT::i32) {
1735     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1736         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1737       // TODO: We technically could do this for i64, but shouldn't that just be
1738       // handled by something generally reducing 64-bit division on 32-bit
1739       // values to 32-bit?
1740       return LowerDIVREM24(Op, DAG, false);
1741     }
1742   }
1743
1744   // RCP =  URECIP(Den) = 2^32 / Den + e
1745   // e is rounding error.
1746   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1747
1748   // RCP_LO = mul(RCP, Den) */
1749   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1750
1751   // RCP_HI = mulhu (RCP, Den) */
1752   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1753
1754   // NEG_RCP_LO = -RCP_LO
1755   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1756                                                      RCP_LO);
1757
1758   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1759   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1760                                            NEG_RCP_LO, RCP_LO,
1761                                            ISD::SETEQ);
1762   // Calculate the rounding error from the URECIP instruction
1763   // E = mulhu(ABS_RCP_LO, RCP)
1764   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1765
1766   // RCP_A_E = RCP + E
1767   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1768
1769   // RCP_S_E = RCP - E
1770   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1771
1772   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1773   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1774                                      RCP_A_E, RCP_S_E,
1775                                      ISD::SETEQ);
1776   // Quotient = mulhu(Tmp0, Num)
1777   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1778
1779   // Num_S_Remainder = Quotient * Den
1780   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1781
1782   // Remainder = Num - Num_S_Remainder
1783   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1784
1785   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1786   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1787                                                  DAG.getConstant(-1, DL, VT),
1788                                                  DAG.getConstant(0, DL, VT),
1789                                                  ISD::SETUGE);
1790   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1791   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1792                                                   Num_S_Remainder,
1793                                                   DAG.getConstant(-1, DL, VT),
1794                                                   DAG.getConstant(0, DL, VT),
1795                                                   ISD::SETUGE);
1796   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1797   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1798                                                Remainder_GE_Zero);
1799
1800   // Calculate Division result:
1801
1802   // Quotient_A_One = Quotient + 1
1803   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1804                                        DAG.getConstant(1, DL, VT));
1805
1806   // Quotient_S_One = Quotient - 1
1807   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1808                                        DAG.getConstant(1, DL, VT));
1809
1810   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1811   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1812                                      Quotient, Quotient_A_One, ISD::SETEQ);
1813
1814   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1815   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1816                             Quotient_S_One, Div, ISD::SETEQ);
1817
1818   // Calculate Rem result:
1819
1820   // Remainder_S_Den = Remainder - Den
1821   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1822
1823   // Remainder_A_Den = Remainder + Den
1824   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1825
1826   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1827   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1828                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1829
1830   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1831   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1832                             Remainder_A_Den, Rem, ISD::SETEQ);
1833   SDValue Ops[2] = {
1834     Div,
1835     Rem
1836   };
1837   return DAG.getMergeValues(Ops, DL);
1838 }
1839
1840 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1841                                            SelectionDAG &DAG) const {
1842   SDLoc DL(Op);
1843   EVT VT = Op.getValueType();
1844
1845   SDValue LHS = Op.getOperand(0);
1846   SDValue RHS = Op.getOperand(1);
1847
1848   SDValue Zero = DAG.getConstant(0, DL, VT);
1849   SDValue NegOne = DAG.getConstant(-1, DL, VT);
1850
1851   if (VT == MVT::i32 &&
1852       DAG.ComputeNumSignBits(LHS) > 8 &&
1853       DAG.ComputeNumSignBits(RHS) > 8) {
1854     return LowerDIVREM24(Op, DAG, true);
1855   }
1856   if (VT == MVT::i64 &&
1857       DAG.ComputeNumSignBits(LHS) > 32 &&
1858       DAG.ComputeNumSignBits(RHS) > 32) {
1859     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1860
1861     //HiLo split
1862     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1863     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1864     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1865                                  LHS_Lo, RHS_Lo);
1866     SDValue Res[2] = {
1867       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1868       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1869     };
1870     return DAG.getMergeValues(Res, DL);
1871   }
1872
1873   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1874   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1875   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1876   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1877
1878   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1879   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1880
1881   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1882   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1883
1884   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1885   SDValue Rem = Div.getValue(1);
1886
1887   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1888   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1889
1890   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1891   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1892
1893   SDValue Res[2] = {
1894     Div,
1895     Rem
1896   };
1897   return DAG.getMergeValues(Res, DL);
1898 }
1899
1900 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1901 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1902   SDLoc SL(Op);
1903   EVT VT = Op.getValueType();
1904   SDValue X = Op.getOperand(0);
1905   SDValue Y = Op.getOperand(1);
1906
1907   // TODO: Should this propagate fast-math-flags?
1908
1909   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1910   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1911   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1912
1913   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1914 }
1915
1916 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1917   SDLoc SL(Op);
1918   SDValue Src = Op.getOperand(0);
1919
1920   // result = trunc(src)
1921   // if (src > 0.0 && src != result)
1922   //   result += 1.0
1923
1924   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1925
1926   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
1927   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1928
1929   EVT SetCCVT =
1930       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
1931
1932   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1933   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1934   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1935
1936   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1937   // TODO: Should this propagate fast-math-flags?
1938   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1939 }
1940
1941 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1942   const unsigned FractBits = 52;
1943   const unsigned ExpBits = 11;
1944
1945   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1946                                 Hi,
1947                                 DAG.getConstant(FractBits - 32, SL, MVT::i32),
1948                                 DAG.getConstant(ExpBits, SL, MVT::i32));
1949   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1950                             DAG.getConstant(1023, SL, MVT::i32));
1951
1952   return Exp;
1953 }
1954
1955 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1956   SDLoc SL(Op);
1957   SDValue Src = Op.getOperand(0);
1958
1959   assert(Op.getValueType() == MVT::f64);
1960
1961   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
1962   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
1963
1964   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1965
1966   // Extract the upper half, since this is where we will find the sign and
1967   // exponent.
1968   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1969
1970   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1971
1972   const unsigned FractBits = 52;
1973
1974   // Extract the sign bit.
1975   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, SL, MVT::i32);
1976   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1977
1978   // Extend back to to 64-bits.
1979   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1980                                   Zero, SignBit);
1981   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1982
1983   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1984   const SDValue FractMask
1985     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, SL, MVT::i64);
1986
1987   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1988   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1989   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1990
1991   EVT SetCCVT =
1992       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
1993
1994   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, SL, MVT::i32);
1995
1996   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1997   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1998
1999   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
2000   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
2001
2002   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
2003 }
2004
2005 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2006   SDLoc SL(Op);
2007   SDValue Src = Op.getOperand(0);
2008
2009   assert(Op.getValueType() == MVT::f64);
2010
2011   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2012   SDValue C1 = DAG.getConstantFP(C1Val, SL, MVT::f64);
2013   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2014
2015   // TODO: Should this propagate fast-math-flags?
2016
2017   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2018   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2019
2020   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2021
2022   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2023   SDValue C2 = DAG.getConstantFP(C2Val, SL, MVT::f64);
2024
2025   EVT SetCCVT =
2026       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2027   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2028
2029   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2030 }
2031
2032 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2033   // FNEARBYINT and FRINT are the same, except in their handling of FP
2034   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2035   // rint, so just treat them as equivalent.
2036   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2037 }
2038
2039 // XXX - May require not supporting f32 denormals?
2040 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2041   SDLoc SL(Op);
2042   SDValue X = Op.getOperand(0);
2043
2044   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2045
2046   // TODO: Should this propagate fast-math-flags?
2047
2048   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2049
2050   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2051
2052   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f32);
2053   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
2054   const SDValue Half = DAG.getConstantFP(0.5, SL, MVT::f32);
2055
2056   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2057
2058   EVT SetCCVT =
2059       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f32);
2060
2061   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2062
2063   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2064
2065   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2066 }
2067
2068 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2069   SDLoc SL(Op);
2070   SDValue X = Op.getOperand(0);
2071
2072   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2073
2074   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2075   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
2076   const SDValue NegOne = DAG.getConstant(-1, SL, MVT::i32);
2077   const SDValue FiftyOne = DAG.getConstant(51, SL, MVT::i32);
2078   EVT SetCCVT =
2079       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
2080
2081   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2082
2083   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2084
2085   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2086
2087   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), SL,
2088                                        MVT::i64);
2089
2090   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2091   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2092                           DAG.getConstant(INT64_C(0x0008000000000000), SL,
2093                                           MVT::i64),
2094                           Exp);
2095
2096   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2097   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2098                               DAG.getConstant(0, SL, MVT::i64), Tmp0,
2099                               ISD::SETNE);
2100
2101   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2102                              D, DAG.getConstant(0, SL, MVT::i64));
2103   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2104
2105   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2106   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2107
2108   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2109   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2110   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2111
2112   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2113                             ExpEqNegOne,
2114                             DAG.getConstantFP(1.0, SL, MVT::f64),
2115                             DAG.getConstantFP(0.0, SL, MVT::f64));
2116
2117   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2118
2119   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2120   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2121
2122   return K;
2123 }
2124
2125 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2126   EVT VT = Op.getValueType();
2127
2128   if (VT == MVT::f32)
2129     return LowerFROUND32(Op, DAG);
2130
2131   if (VT == MVT::f64)
2132     return LowerFROUND64(Op, DAG);
2133
2134   llvm_unreachable("unhandled type");
2135 }
2136
2137 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2138   SDLoc SL(Op);
2139   SDValue Src = Op.getOperand(0);
2140
2141   // result = trunc(src);
2142   // if (src < 0.0 && src != result)
2143   //   result += -1.0.
2144
2145   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2146
2147   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
2148   const SDValue NegOne = DAG.getConstantFP(-1.0, SL, MVT::f64);
2149
2150   EVT SetCCVT =
2151       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2152
2153   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2154   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2155   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2156
2157   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2158   // TODO: Should this propagate fast-math-flags?
2159   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2160 }
2161
2162 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2163                                                bool Signed) const {
2164   SDLoc SL(Op);
2165   SDValue Src = Op.getOperand(0);
2166
2167   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2168
2169   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2170                            DAG.getConstant(0, SL, MVT::i32));
2171   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2172                            DAG.getConstant(1, SL, MVT::i32));
2173
2174   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2175                               SL, MVT::f64, Hi);
2176
2177   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2178
2179   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2180                               DAG.getConstant(32, SL, MVT::i32));
2181   // TODO: Should this propagate fast-math-flags?
2182   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2183 }
2184
2185 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2186                                                SelectionDAG &DAG) const {
2187   SDValue S0 = Op.getOperand(0);
2188   if (S0.getValueType() != MVT::i64)
2189     return SDValue();
2190
2191   EVT DestVT = Op.getValueType();
2192   if (DestVT == MVT::f64)
2193     return LowerINT_TO_FP64(Op, DAG, false);
2194
2195   assert(DestVT == MVT::f32);
2196
2197   SDLoc DL(Op);
2198
2199   // f32 uint_to_fp i64
2200   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2201                            DAG.getConstant(0, DL, MVT::i32));
2202   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2203   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2204                            DAG.getConstant(1, DL, MVT::i32));
2205   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2206   // TODO: Should this propagate fast-math-flags?
2207   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2208                         DAG.getConstantFP(4294967296.0f, DL, MVT::f32)); // 2^32
2209   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2210 }
2211
2212 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2213                                               SelectionDAG &DAG) const {
2214   SDValue Src = Op.getOperand(0);
2215   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2216     return LowerINT_TO_FP64(Op, DAG, true);
2217
2218   return SDValue();
2219 }
2220
2221 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2222                                                bool Signed) const {
2223   SDLoc SL(Op);
2224
2225   SDValue Src = Op.getOperand(0);
2226
2227   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2228
2229   SDValue K0 = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), SL,
2230                                  MVT::f64);
2231   SDValue K1 = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), SL,
2232                                  MVT::f64);
2233   // TODO: Should this propagate fast-math-flags?
2234   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2235
2236   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2237
2238
2239   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2240
2241   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2242                            MVT::i32, FloorMul);
2243   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2244
2245   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2246
2247   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2248 }
2249
2250 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2251                                               SelectionDAG &DAG) const {
2252   SDValue Src = Op.getOperand(0);
2253
2254   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2255     return LowerFP64_TO_INT(Op, DAG, true);
2256
2257   return SDValue();
2258 }
2259
2260 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2261                                               SelectionDAG &DAG) const {
2262   SDValue Src = Op.getOperand(0);
2263
2264   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2265     return LowerFP64_TO_INT(Op, DAG, false);
2266
2267   return SDValue();
2268 }
2269
2270 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2271                                                      SelectionDAG &DAG) const {
2272   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2273   MVT VT = Op.getSimpleValueType();
2274   MVT ScalarVT = VT.getScalarType();
2275
2276   if (!VT.isVector())
2277     return SDValue();
2278
2279   SDValue Src = Op.getOperand(0);
2280   SDLoc DL(Op);
2281
2282   // TODO: Don't scalarize on Evergreen?
2283   unsigned NElts = VT.getVectorNumElements();
2284   SmallVector<SDValue, 8> Args;
2285   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2286
2287   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2288   for (unsigned I = 0; I < NElts; ++I)
2289     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2290
2291   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2292 }
2293
2294 //===----------------------------------------------------------------------===//
2295 // Custom DAG optimizations
2296 //===----------------------------------------------------------------------===//
2297
2298 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2299   APInt KnownZero, KnownOne;
2300   EVT VT = Op.getValueType();
2301   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2302
2303   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2304 }
2305
2306 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2307   EVT VT = Op.getValueType();
2308
2309   // In order for this to be a signed 24-bit value, bit 23, must
2310   // be a sign bit.
2311   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2312                                      // as unsigned 24-bit values.
2313          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2314 }
2315
2316 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2317
2318   SelectionDAG &DAG = DCI.DAG;
2319   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2320   EVT VT = Op.getValueType();
2321
2322   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2323   APInt KnownZero, KnownOne;
2324   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2325   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2326     DCI.CommitTargetLoweringOpt(TLO);
2327 }
2328
2329 template <typename IntTy>
2330 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2331                                uint32_t Offset, uint32_t Width, SDLoc DL) {
2332   if (Width + Offset < 32) {
2333     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2334     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2335     return DAG.getConstant(Result, DL, MVT::i32);
2336   }
2337
2338   return DAG.getConstant(Src0 >> Offset, DL, MVT::i32);
2339 }
2340
2341 static bool usesAllNormalStores(SDNode *LoadVal) {
2342   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2343     if (!ISD::isNormalStore(*I))
2344       return false;
2345   }
2346
2347   return true;
2348 }
2349
2350 // If we have a copy of an illegal type, replace it with a load / store of an
2351 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2352 // instructions emitted when handling extloads and truncstores. Ideally we could
2353 // recognize the pack / unpack pattern to eliminate it.
2354 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2355                                                   DAGCombinerInfo &DCI) const {
2356   if (!DCI.isBeforeLegalize())
2357     return SDValue();
2358
2359   StoreSDNode *SN = cast<StoreSDNode>(N);
2360   SDValue Value = SN->getValue();
2361   EVT VT = Value.getValueType();
2362
2363   if (isTypeLegal(VT) || SN->isVolatile() ||
2364       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2365     return SDValue();
2366
2367   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2368   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2369     return SDValue();
2370
2371   EVT MemVT = LoadVal->getMemoryVT();
2372
2373   SDLoc SL(N);
2374   SelectionDAG &DAG = DCI.DAG;
2375   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2376
2377   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2378                                 LoadVT, SL,
2379                                 LoadVal->getChain(),
2380                                 LoadVal->getBasePtr(),
2381                                 LoadVal->getOffset(),
2382                                 LoadVT,
2383                                 LoadVal->getMemOperand());
2384
2385   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2386   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2387
2388   return DAG.getStore(SN->getChain(), SL, NewLoad,
2389                       SN->getBasePtr(), SN->getMemOperand());
2390 }
2391
2392 SDValue AMDGPUTargetLowering::performShlCombine(SDNode *N,
2393                                                 DAGCombinerInfo &DCI) const {
2394   if (N->getValueType(0) != MVT::i64)
2395     return SDValue();
2396
2397   // i64 (shl x, 32) -> (build_pair 0, x)
2398
2399   // Doing this with moves theoretically helps MI optimizations that understand
2400   // copies. 2 v_mov_b32_e32 will have the same code size / cycle count as
2401   // v_lshl_b64. In the SALU case, I think this is slightly worse since it
2402   // doubles the code size and I'm unsure about cycle count.
2403   const ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N->getOperand(1));
2404   if (!RHS || RHS->getZExtValue() != 32)
2405     return SDValue();
2406
2407   SDValue LHS = N->getOperand(0);
2408
2409   SDLoc SL(N);
2410   SelectionDAG &DAG = DCI.DAG;
2411
2412   // Extract low 32-bits.
2413   SDValue Lo = DAG.getNode(ISD::TRUNCATE, SL, MVT::i32, LHS);
2414
2415   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2416   return DAG.getNode(ISD::BUILD_PAIR, SL, MVT::i64, Zero, Lo);
2417 }
2418
2419 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2420                                                 DAGCombinerInfo &DCI) const {
2421   EVT VT = N->getValueType(0);
2422
2423   if (VT.isVector() || VT.getSizeInBits() > 32)
2424     return SDValue();
2425
2426   SelectionDAG &DAG = DCI.DAG;
2427   SDLoc DL(N);
2428
2429   SDValue N0 = N->getOperand(0);
2430   SDValue N1 = N->getOperand(1);
2431   SDValue Mul;
2432
2433   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2434     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2435     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2436     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2437   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2438     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2439     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2440     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2441   } else {
2442     return SDValue();
2443   }
2444
2445   // We need to use sext even for MUL_U24, because MUL_U24 is used
2446   // for signed multiply of 8 and 16-bit types.
2447   return DAG.getSExtOrTrunc(Mul, DL, VT);
2448 }
2449
2450 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2451                                                 DAGCombinerInfo &DCI) const {
2452   SelectionDAG &DAG = DCI.DAG;
2453   SDLoc DL(N);
2454
2455   switch(N->getOpcode()) {
2456   default:
2457     break;
2458   case ISD::SHL: {
2459     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2460       break;
2461
2462     return performShlCombine(N, DCI);
2463   }
2464   case ISD::MUL:
2465     return performMulCombine(N, DCI);
2466   case AMDGPUISD::MUL_I24:
2467   case AMDGPUISD::MUL_U24: {
2468     SDValue N0 = N->getOperand(0);
2469     SDValue N1 = N->getOperand(1);
2470     simplifyI24(N0, DCI);
2471     simplifyI24(N1, DCI);
2472     return SDValue();
2473   }
2474   case ISD::SELECT: {
2475     SDValue Cond = N->getOperand(0);
2476     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2477       EVT VT = N->getValueType(0);
2478       SDValue LHS = Cond.getOperand(0);
2479       SDValue RHS = Cond.getOperand(1);
2480       SDValue CC = Cond.getOperand(2);
2481
2482       SDValue True = N->getOperand(1);
2483       SDValue False = N->getOperand(2);
2484
2485       if (VT == MVT::f32)
2486         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2487     }
2488
2489     break;
2490   }
2491   case AMDGPUISD::BFE_I32:
2492   case AMDGPUISD::BFE_U32: {
2493     assert(!N->getValueType(0).isVector() &&
2494            "Vector handling of BFE not implemented");
2495     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2496     if (!Width)
2497       break;
2498
2499     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2500     if (WidthVal == 0)
2501       return DAG.getConstant(0, DL, MVT::i32);
2502
2503     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2504     if (!Offset)
2505       break;
2506
2507     SDValue BitsFrom = N->getOperand(0);
2508     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2509
2510     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2511
2512     if (OffsetVal == 0) {
2513       // This is already sign / zero extended, so try to fold away extra BFEs.
2514       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2515
2516       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2517       if (OpSignBits >= SignBits)
2518         return BitsFrom;
2519
2520       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2521       if (Signed) {
2522         // This is a sign_extend_inreg. Replace it to take advantage of existing
2523         // DAG Combines. If not eliminated, we will match back to BFE during
2524         // selection.
2525
2526         // TODO: The sext_inreg of extended types ends, although we can could
2527         // handle them in a single BFE.
2528         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2529                            DAG.getValueType(SmallVT));
2530       }
2531
2532       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2533     }
2534
2535     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2536       if (Signed) {
2537         return constantFoldBFE<int32_t>(DAG,
2538                                         CVal->getSExtValue(),
2539                                         OffsetVal,
2540                                         WidthVal,
2541                                         DL);
2542       }
2543
2544       return constantFoldBFE<uint32_t>(DAG,
2545                                        CVal->getZExtValue(),
2546                                        OffsetVal,
2547                                        WidthVal,
2548                                        DL);
2549     }
2550
2551     if ((OffsetVal + WidthVal) >= 32) {
2552       SDValue ShiftVal = DAG.getConstant(OffsetVal, DL, MVT::i32);
2553       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2554                          BitsFrom, ShiftVal);
2555     }
2556
2557     if (BitsFrom.hasOneUse()) {
2558       APInt Demanded = APInt::getBitsSet(32,
2559                                          OffsetVal,
2560                                          OffsetVal + WidthVal);
2561
2562       APInt KnownZero, KnownOne;
2563       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2564                                             !DCI.isBeforeLegalizeOps());
2565       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2566       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2567           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2568                                    KnownZero, KnownOne, TLO)) {
2569         DCI.CommitTargetLoweringOpt(TLO);
2570       }
2571     }
2572
2573     break;
2574   }
2575
2576   case ISD::STORE:
2577     return performStoreCombine(N, DCI);
2578   }
2579   return SDValue();
2580 }
2581
2582 //===----------------------------------------------------------------------===//
2583 // Helper functions
2584 //===----------------------------------------------------------------------===//
2585
2586 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2587                                SelectionDAG &DAG,
2588                                const Function *F,
2589                                const SmallVectorImpl<ISD::InputArg> &Ins,
2590                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2591
2592   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2593     if (Ins[i].ArgVT == Ins[i].VT) {
2594       OrigIns.push_back(Ins[i]);
2595       continue;
2596     }
2597
2598     EVT VT;
2599     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2600       // Vector has been split into scalars.
2601       VT = Ins[i].ArgVT.getVectorElementType();
2602     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2603                Ins[i].ArgVT.getVectorElementType() !=
2604                Ins[i].VT.getVectorElementType()) {
2605       // Vector elements have been promoted
2606       VT = Ins[i].ArgVT;
2607     } else {
2608       // Vector has been spilt into smaller vectors.
2609       VT = Ins[i].VT;
2610     }
2611
2612     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2613                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2614     OrigIns.push_back(Arg);
2615   }
2616 }
2617
2618 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2619   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2620     return CFP->isExactlyValue(1.0);
2621   }
2622   return isAllOnesConstant(Op);
2623 }
2624
2625 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2626   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2627     return CFP->getValueAPF().isZero();
2628   }
2629   return isNullConstant(Op);
2630 }
2631
2632 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2633                                                   const TargetRegisterClass *RC,
2634                                                    unsigned Reg, EVT VT) const {
2635   MachineFunction &MF = DAG.getMachineFunction();
2636   MachineRegisterInfo &MRI = MF.getRegInfo();
2637   unsigned VirtualRegister;
2638   if (!MRI.isLiveIn(Reg)) {
2639     VirtualRegister = MRI.createVirtualRegister(RC);
2640     MRI.addLiveIn(Reg, VirtualRegister);
2641   } else {
2642     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2643   }
2644   return DAG.getRegister(VirtualRegister, VT);
2645 }
2646
2647 uint32_t AMDGPUTargetLowering::getImplicitParameterOffset(
2648     const AMDGPUMachineFunction *MFI, const ImplicitParameter Param) const {
2649   uint64_t ArgOffset = MFI->ABIArgOffset;
2650   switch (Param) {
2651   case GRID_DIM:
2652     return ArgOffset;
2653   case GRID_OFFSET:
2654     return ArgOffset + 4;
2655   }
2656   llvm_unreachable("unexpected implicit parameter type");
2657 }
2658
2659 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2660
2661 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2662   switch ((AMDGPUISD::NodeType)Opcode) {
2663   case AMDGPUISD::FIRST_NUMBER: break;
2664   // AMDIL DAG nodes
2665   NODE_NAME_CASE(CALL);
2666   NODE_NAME_CASE(UMUL);
2667   NODE_NAME_CASE(RET_FLAG);
2668   NODE_NAME_CASE(BRANCH_COND);
2669
2670   // AMDGPU DAG nodes
2671   NODE_NAME_CASE(DWORDADDR)
2672   NODE_NAME_CASE(FRACT)
2673   NODE_NAME_CASE(CLAMP)
2674   NODE_NAME_CASE(COS_HW)
2675   NODE_NAME_CASE(SIN_HW)
2676   NODE_NAME_CASE(FMAX_LEGACY)
2677   NODE_NAME_CASE(FMIN_LEGACY)
2678   NODE_NAME_CASE(FMAX3)
2679   NODE_NAME_CASE(SMAX3)
2680   NODE_NAME_CASE(UMAX3)
2681   NODE_NAME_CASE(FMIN3)
2682   NODE_NAME_CASE(SMIN3)
2683   NODE_NAME_CASE(UMIN3)
2684   NODE_NAME_CASE(URECIP)
2685   NODE_NAME_CASE(DIV_SCALE)
2686   NODE_NAME_CASE(DIV_FMAS)
2687   NODE_NAME_CASE(DIV_FIXUP)
2688   NODE_NAME_CASE(TRIG_PREOP)
2689   NODE_NAME_CASE(RCP)
2690   NODE_NAME_CASE(RSQ)
2691   NODE_NAME_CASE(RSQ_LEGACY)
2692   NODE_NAME_CASE(RSQ_CLAMPED)
2693   NODE_NAME_CASE(LDEXP)
2694   NODE_NAME_CASE(FP_CLASS)
2695   NODE_NAME_CASE(DOT4)
2696   NODE_NAME_CASE(CARRY)
2697   NODE_NAME_CASE(BORROW)
2698   NODE_NAME_CASE(BFE_U32)
2699   NODE_NAME_CASE(BFE_I32)
2700   NODE_NAME_CASE(BFI)
2701   NODE_NAME_CASE(BFM)
2702   NODE_NAME_CASE(MUL_U24)
2703   NODE_NAME_CASE(MUL_I24)
2704   NODE_NAME_CASE(MAD_U24)
2705   NODE_NAME_CASE(MAD_I24)
2706   NODE_NAME_CASE(TEXTURE_FETCH)
2707   NODE_NAME_CASE(EXPORT)
2708   NODE_NAME_CASE(CONST_ADDRESS)
2709   NODE_NAME_CASE(REGISTER_LOAD)
2710   NODE_NAME_CASE(REGISTER_STORE)
2711   NODE_NAME_CASE(LOAD_CONSTANT)
2712   NODE_NAME_CASE(LOAD_INPUT)
2713   NODE_NAME_CASE(SAMPLE)
2714   NODE_NAME_CASE(SAMPLEB)
2715   NODE_NAME_CASE(SAMPLED)
2716   NODE_NAME_CASE(SAMPLEL)
2717   NODE_NAME_CASE(CVT_F32_UBYTE0)
2718   NODE_NAME_CASE(CVT_F32_UBYTE1)
2719   NODE_NAME_CASE(CVT_F32_UBYTE2)
2720   NODE_NAME_CASE(CVT_F32_UBYTE3)
2721   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2722   NODE_NAME_CASE(CONST_DATA_PTR)
2723   case AMDGPUISD::FIRST_MEM_OPCODE_NUMBER: break;
2724   NODE_NAME_CASE(SENDMSG)
2725   NODE_NAME_CASE(INTERP_MOV)
2726   NODE_NAME_CASE(INTERP_P1)
2727   NODE_NAME_CASE(INTERP_P2)
2728   NODE_NAME_CASE(STORE_MSKOR)
2729   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2730   case AMDGPUISD::LAST_AMDGPU_ISD_NUMBER: break;
2731   }
2732   return nullptr;
2733 }
2734
2735 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2736                                                DAGCombinerInfo &DCI,
2737                                                unsigned &RefinementSteps,
2738                                                bool &UseOneConstNR) const {
2739   SelectionDAG &DAG = DCI.DAG;
2740   EVT VT = Operand.getValueType();
2741
2742   if (VT == MVT::f32) {
2743     RefinementSteps = 0;
2744     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2745   }
2746
2747   // TODO: There is also f64 rsq instruction, but the documentation is less
2748   // clear on its precision.
2749
2750   return SDValue();
2751 }
2752
2753 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2754                                                DAGCombinerInfo &DCI,
2755                                                unsigned &RefinementSteps) const {
2756   SelectionDAG &DAG = DCI.DAG;
2757   EVT VT = Operand.getValueType();
2758
2759   if (VT == MVT::f32) {
2760     // Reciprocal, < 1 ulp error.
2761     //
2762     // This reciprocal approximation converges to < 0.5 ulp error with one
2763     // newton rhapson performed with two fused multiple adds (FMAs).
2764
2765     RefinementSteps = 0;
2766     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2767   }
2768
2769   // TODO: There is also f64 rcp instruction, but the documentation is less
2770   // clear on its precision.
2771
2772   return SDValue();
2773 }
2774
2775 static void computeKnownBitsForMinMax(const SDValue Op0,
2776                                       const SDValue Op1,
2777                                       APInt &KnownZero,
2778                                       APInt &KnownOne,
2779                                       const SelectionDAG &DAG,
2780                                       unsigned Depth) {
2781   APInt Op0Zero, Op0One;
2782   APInt Op1Zero, Op1One;
2783   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2784   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2785
2786   KnownZero = Op0Zero & Op1Zero;
2787   KnownOne = Op0One & Op1One;
2788 }
2789
2790 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2791   const SDValue Op,
2792   APInt &KnownZero,
2793   APInt &KnownOne,
2794   const SelectionDAG &DAG,
2795   unsigned Depth) const {
2796
2797   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2798
2799   APInt KnownZero2;
2800   APInt KnownOne2;
2801   unsigned Opc = Op.getOpcode();
2802
2803   switch (Opc) {
2804   default:
2805     break;
2806   case ISD::INTRINSIC_WO_CHAIN: {
2807     // FIXME: The intrinsic should just use the node.
2808     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2809     case AMDGPUIntrinsic::AMDGPU_imax:
2810     case AMDGPUIntrinsic::AMDGPU_umax:
2811     case AMDGPUIntrinsic::AMDGPU_imin:
2812     case AMDGPUIntrinsic::AMDGPU_umin:
2813       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2814                                 KnownZero, KnownOne, DAG, Depth);
2815       break;
2816     default:
2817       break;
2818     }
2819
2820     break;
2821   }
2822   case AMDGPUISD::CARRY:
2823   case AMDGPUISD::BORROW: {
2824     KnownZero = APInt::getHighBitsSet(32, 31);
2825     break;
2826   }
2827
2828   case AMDGPUISD::BFE_I32:
2829   case AMDGPUISD::BFE_U32: {
2830     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2831     if (!CWidth)
2832       return;
2833
2834     unsigned BitWidth = 32;
2835     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2836
2837     if (Opc == AMDGPUISD::BFE_U32)
2838       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2839
2840     break;
2841   }
2842   }
2843 }
2844
2845 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2846   SDValue Op,
2847   const SelectionDAG &DAG,
2848   unsigned Depth) const {
2849   switch (Op.getOpcode()) {
2850   case AMDGPUISD::BFE_I32: {
2851     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2852     if (!Width)
2853       return 1;
2854
2855     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2856     if (!isNullConstant(Op.getOperand(1)))
2857       return SignBits;
2858
2859     // TODO: Could probably figure something out with non-0 offsets.
2860     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2861     return std::max(SignBits, Op0SignBits);
2862   }
2863
2864   case AMDGPUISD::BFE_U32: {
2865     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2866     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2867   }
2868
2869   case AMDGPUISD::CARRY:
2870   case AMDGPUISD::BORROW:
2871     return 31;
2872
2873   default:
2874     return 1;
2875   }
2876 }