lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // Make floating-point constants legal for the large code model, so they don't
 391   // become loads from the constant pool.
 392   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 393     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 394     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 395   }
 396
 397   // AArch64 does not have floating-point extending loads, i1 sign-extending
 398   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 399   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 400   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 401   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 402   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 403   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 404   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 405   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 407   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 408   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 409   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 411
 412   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 413   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 414
 415   // Indexed loads and stores are supported.
 416   for (unsigned im = (unsigned)ISD::PRE_INC;
 417        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 418     setIndexedLoadAction(im, MVT::i8, Legal);
 419     setIndexedLoadAction(im, MVT::i16, Legal);
 420     setIndexedLoadAction(im, MVT::i32, Legal);
 421     setIndexedLoadAction(im, MVT::i64, Legal);
 422     setIndexedLoadAction(im, MVT::f64, Legal);
 423     setIndexedLoadAction(im, MVT::f32, Legal);
 424     setIndexedStoreAction(im, MVT::i8, Legal);
 425     setIndexedStoreAction(im, MVT::i16, Legal);
 426     setIndexedStoreAction(im, MVT::i32, Legal);
 427     setIndexedStoreAction(im, MVT::i64, Legal);
 428     setIndexedStoreAction(im, MVT::f64, Legal);
 429     setIndexedStoreAction(im, MVT::f32, Legal);
 430   }
 431
 432   // Trap.
 433   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 434
 435   // We combine OR nodes for bitfield operations.
 436   setTargetDAGCombine(ISD::OR);
 437
 438   // Vector add and sub nodes may conceal a high-half opportunity.
 439   // Also, try to fold ADD into CSINC/CSINV..
 440   setTargetDAGCombine(ISD::ADD);
 441   setTargetDAGCombine(ISD::SUB);
 442
 443   setTargetDAGCombine(ISD::XOR);
 444   setTargetDAGCombine(ISD::SINT_TO_FP);
 445   setTargetDAGCombine(ISD::UINT_TO_FP);
 446
 447   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 448
 449   setTargetDAGCombine(ISD::ANY_EXTEND);
 450   setTargetDAGCombine(ISD::ZERO_EXTEND);
 451   setTargetDAGCombine(ISD::SIGN_EXTEND);
 452   setTargetDAGCombine(ISD::BITCAST);
 453   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 454   setTargetDAGCombine(ISD::STORE);
 455
 456   setTargetDAGCombine(ISD::MUL);
 457
 458   setTargetDAGCombine(ISD::SELECT);
 459   setTargetDAGCombine(ISD::VSELECT);
 460
 461   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 462   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 463   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 464
 465   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 466   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 467   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 468
 469   setStackPointerRegisterToSaveRestore(AArch64::SP);
 470
 471   setSchedulingPreference(Sched::Hybrid);
 472
 473   // Enable TBZ/TBNZ
 474   MaskAndBranchFoldingIsLegal = true;
 475
 476   setMinFunctionAlignment(2);
 477
 478   RequireStrictAlign = (Align == StrictAlign);
 479
 480   setHasExtractBitsInsn(true);
 481
 482   if (Subtarget->hasNEON()) {
 483     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 484     // silliness like this:
 485     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 486     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 505     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 506     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 507     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 510
 511     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 512     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 513     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 514     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 515     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 516
 517     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 518
 519     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 520     // elements smaller than i32, so promote the input to i32 first.
 521     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 522     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 523     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 524     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 525     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 526     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 527     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 528     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 529     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 530
 531     // AArch64 doesn't have MUL.2d:
 532     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 533     // Custom handling for some quad-vector types to detect MULL.
 534     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 535     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 536     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 537
 538     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 539     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 540     // Likewise, narrowing and extending vector loads/stores aren't handled
 541     // directly.
 542     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 543          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 544
 545       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 546                          Expand);
 547
 548       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 549       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 550       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 551       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 552
 553       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 554
 555       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 556            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 557         setTruncStoreAction((MVT::SimpleValueType)VT,
 558                             (MVT::SimpleValueType)InnerVT, Expand);
 559       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 560       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 561       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 562     }
 563
 564     // AArch64 has implementations of a lot of rounding-like FP operations.
 565     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 566     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 567       MVT Ty = RoundingVecTypes[I];
 568       setOperationAction(ISD::FFLOOR, Ty, Legal);
 569       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 570       setOperationAction(ISD::FCEIL, Ty, Legal);
 571       setOperationAction(ISD::FRINT, Ty, Legal);
 572       setOperationAction(ISD::FTRUNC, Ty, Legal);
 573       setOperationAction(ISD::FROUND, Ty, Legal);
 574     }
 575   }
 576
 577   // Prefer likely predicted branches to selects on out-of-order cores.
 578   if (Subtarget->isCortexA57())
 579     PredictableSelectIsExpensive = true;
 580 }
 581
 582 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 583   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 584     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 585     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 586
 587     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 588     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 589   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 590     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 591     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 592
 593     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 594     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 595   }
 596
 597   // Mark vector float intrinsics as expand.
 598   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 599     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 607     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 608   }
 609
 610   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 621   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 622
 623   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 625   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 626   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 627
 628   // CNT supports only B element sizes.
 629   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 630     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 631
 632   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 633   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 637
 638   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 639   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 640
 641   if (Subtarget->isLittleEndian()) {
 642     for (unsigned im = (unsigned)ISD::PRE_INC;
 643          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 644       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 645       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 646     }
 647   }
 648 }
 649
 650 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 651   addRegisterClass(VT, &AArch64::FPR64RegClass);
 652   addTypeForNEON(VT, MVT::v2i32);
 653 }
 654
 655 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 656   addRegisterClass(VT, &AArch64::FPR128RegClass);
 657   addTypeForNEON(VT, MVT::v4i32);
 658 }
 659
 660 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 661   if (!VT.isVector())
 662     return MVT::i32;
 663   return VT.changeVectorElementTypeToInteger();
 664 }
 665
 666 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 667 /// Mask are known to be either zero or one and return them in the
 668 /// KnownZero/KnownOne bitsets.
 669 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 670     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 671     const SelectionDAG &DAG, unsigned Depth) const {
 672   switch (Op.getOpcode()) {
 673   default:
 674     break;
 675   case AArch64ISD::CSEL: {
 676     APInt KnownZero2, KnownOne2;
 677     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 678     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 679     KnownZero &= KnownZero2;
 680     KnownOne &= KnownOne2;
 681     break;
 682   }
 683   case ISD::INTRINSIC_W_CHAIN: {
 684    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 685     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 686     switch (IntID) {
 687     default: return;
 688     case Intrinsic::aarch64_ldaxr:
 689     case Intrinsic::aarch64_ldxr: {
 690       unsigned BitWidth = KnownOne.getBitWidth();
 691       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 692       unsigned MemBits = VT.getScalarType().getSizeInBits();
 693       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 694       return;
 695     }
 696     }
 697     break;
 698   }
 699   case ISD::INTRINSIC_WO_CHAIN:
 700   case ISD::INTRINSIC_VOID: {
 701     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 702     switch (IntNo) {
 703     default:
 704       break;
 705     case Intrinsic::aarch64_neon_umaxv:
 706     case Intrinsic::aarch64_neon_uminv: {
 707       // Figure out the datatype of the vector operand. The UMINV instruction
 708       // will zero extend the result, so we can mark as known zero all the
 709       // bits larger than the element datatype. 32-bit or larget doesn't need
 710       // this as those are legal types and will be handled by isel directly.
 711       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 712       unsigned BitWidth = KnownZero.getBitWidth();
 713       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 714         assert(BitWidth >= 8 && "Unexpected width!");
 715         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 716         KnownZero |= Mask;
 717       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 718         assert(BitWidth >= 16 && "Unexpected width!");
 719         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 720         KnownZero |= Mask;
 721       }
 722       break;
 723     } break;
 724     }
 725   }
 726   }
 727 }
 728
 729 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 730   return MVT::i64;
 731 }
 732
 733 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 734   // FIXME: On AArch64, this depends on the type.
 735   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 736   // and the offset has to be a multiple of the related size in bytes.
 737   return 4095;
 738 }
 739
 740 FastISel *
 741 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 742                                       const TargetLibraryInfo *libInfo) const {
 743   return AArch64::createFastISel(funcInfo, libInfo);
 744 }
 745
 746 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 747   switch (Opcode) {
 748   default:
 749     return nullptr;
 750   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 751   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 752   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 753   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 754   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 755   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 756   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 757   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 758   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 759   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 760   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 761   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 762   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 763   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 764   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 765   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 766   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 767   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 768   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 769   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 770   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 771   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 772   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 773   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 774   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 775   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 776   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 777   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 778   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 779   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 780   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 781   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 782   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 783   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 784   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 785   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 786   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 787   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 788   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 789   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 790   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 791   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 792   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 793   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 794   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 795   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 796   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 797   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 798   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 799   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 800   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 801   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 802   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 803   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 804   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 805   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 806   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 807   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 808   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 809   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 810   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 811   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 812   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 813   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 814   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 815   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 816   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 817   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 818   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 819   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 820   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 821   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 822   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 823   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 824   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 825   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 826   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 827   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 828   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 829   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 830   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 831   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 832   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 833   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 834   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 835   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 836   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 837   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 838   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 839   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 840   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 841   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 842   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 843   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 844   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 845   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 846   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 847   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 848   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 849   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 850   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 851   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 852   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 853   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 854   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 855   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 856   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 857   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 858   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 859   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 860   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 861   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 862   }
 863 }
 864
 865 MachineBasicBlock *
 866 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 867                                     MachineBasicBlock *MBB) const {
 868   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 869   // phi node:
 870
 871   // OrigBB:
 872   //     [... previous instrs leading to comparison ...]
 873   //     b.ne TrueBB
 874   //     b EndBB
 875   // TrueBB:
 876   //     ; Fallthrough
 877   // EndBB:
 878   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 879
 880   const TargetInstrInfo *TII =
 881       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 882   MachineFunction *MF = MBB->getParent();
 883   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 884   DebugLoc DL = MI->getDebugLoc();
 885   MachineFunction::iterator It = MBB;
 886   ++It;
 887
 888   unsigned DestReg = MI->getOperand(0).getReg();
 889   unsigned IfTrueReg = MI->getOperand(1).getReg();
 890   unsigned IfFalseReg = MI->getOperand(2).getReg();
 891   unsigned CondCode = MI->getOperand(3).getImm();
 892   bool NZCVKilled = MI->getOperand(4).isKill();
 893
 894   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 895   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 896   MF->insert(It, TrueBB);
 897   MF->insert(It, EndBB);
 898
 899   // Transfer rest of current basic-block to EndBB
 900   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 901                 MBB->end());
 902   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 903
 904   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 905   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 906   MBB->addSuccessor(TrueBB);
 907   MBB->addSuccessor(EndBB);
 908
 909   // TrueBB falls through to the end.
 910   TrueBB->addSuccessor(EndBB);
 911
 912   if (!NZCVKilled) {
 913     TrueBB->addLiveIn(AArch64::NZCV);
 914     EndBB->addLiveIn(AArch64::NZCV);
 915   }
 916
 917   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 918       .addReg(IfTrueReg)
 919       .addMBB(TrueBB)
 920       .addReg(IfFalseReg)
 921       .addMBB(MBB);
 922
 923   MI->eraseFromParent();
 924   return EndBB;
 925 }
 926
 927 MachineBasicBlock *
 928 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 929                                                  MachineBasicBlock *BB) const {
 930   switch (MI->getOpcode()) {
 931   default:
 932 #ifndef NDEBUG
 933     MI->dump();
 934 #endif
 935     llvm_unreachable("Unexpected instruction for custom inserter!");
 936
 937   case AArch64::F128CSEL:
 938     return EmitF128CSEL(MI, BB);
 939
 940   case TargetOpcode::STACKMAP:
 941   case TargetOpcode::PATCHPOINT:
 942     return emitPatchPoint(MI, BB);
 943   }
 944 }
 945
 946 //===----------------------------------------------------------------------===//
 947 // AArch64 Lowering private implementation.
 948 //===----------------------------------------------------------------------===//
 949
 950 //===----------------------------------------------------------------------===//
 951 // Lowering Code
 952 //===----------------------------------------------------------------------===//
 953
 954 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 955 /// CC
 956 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 957   switch (CC) {
 958   default:
 959     llvm_unreachable("Unknown condition code!");
 960   case ISD::SETNE:
 961     return AArch64CC::NE;
 962   case ISD::SETEQ:
 963     return AArch64CC::EQ;
 964   case ISD::SETGT:
 965     return AArch64CC::GT;
 966   case ISD::SETGE:
 967     return AArch64CC::GE;
 968   case ISD::SETLT:
 969     return AArch64CC::LT;
 970   case ISD::SETLE:
 971     return AArch64CC::LE;
 972   case ISD::SETUGT:
 973     return AArch64CC::HI;
 974   case ISD::SETUGE:
 975     return AArch64CC::HS;
 976   case ISD::SETULT:
 977     return AArch64CC::LO;
 978   case ISD::SETULE:
 979     return AArch64CC::LS;
 980   }
 981 }
 982
 983 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 984 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 985                                   AArch64CC::CondCode &CondCode,
 986                                   AArch64CC::CondCode &CondCode2) {
 987   CondCode2 = AArch64CC::AL;
 988   switch (CC) {
 989   default:
 990     llvm_unreachable("Unknown FP condition!");
 991   case ISD::SETEQ:
 992   case ISD::SETOEQ:
 993     CondCode = AArch64CC::EQ;
 994     break;
 995   case ISD::SETGT:
 996   case ISD::SETOGT:
 997     CondCode = AArch64CC::GT;
 998     break;
 999   case ISD::SETGE:
1000   case ISD::SETOGE:
1001     CondCode = AArch64CC::GE;
1002     break;
1003   case ISD::SETOLT:
1004     CondCode = AArch64CC::MI;
1005     break;
1006   case ISD::SETOLE:
1007     CondCode = AArch64CC::LS;
1008     break;
1009   case ISD::SETONE:
1010     CondCode = AArch64CC::MI;
1011     CondCode2 = AArch64CC::GT;
1012     break;
1013   case ISD::SETO:
1014     CondCode = AArch64CC::VC;
1015     break;
1016   case ISD::SETUO:
1017     CondCode = AArch64CC::VS;
1018     break;
1019   case ISD::SETUEQ:
1020     CondCode = AArch64CC::EQ;
1021     CondCode2 = AArch64CC::VS;
1022     break;
1023   case ISD::SETUGT:
1024     CondCode = AArch64CC::HI;
1025     break;
1026   case ISD::SETUGE:
1027     CondCode = AArch64CC::PL;
1028     break;
1029   case ISD::SETLT:
1030   case ISD::SETULT:
1031     CondCode = AArch64CC::LT;
1032     break;
1033   case ISD::SETLE:
1034   case ISD::SETULE:
1035     CondCode = AArch64CC::LE;
1036     break;
1037   case ISD::SETNE:
1038   case ISD::SETUNE:
1039     CondCode = AArch64CC::NE;
1040     break;
1041   }
1042 }
1043
1044 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1045 /// CC usable with the vector instructions. Fewer operations are available
1046 /// without a real NZCV register, so we have to use less efficient combinations
1047 /// to get the same effect.
1048 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1049                                         AArch64CC::CondCode &CondCode,
1050                                         AArch64CC::CondCode &CondCode2,
1051                                         bool &Invert) {
1052   Invert = false;
1053   switch (CC) {
1054   default:
1055     // Mostly the scalar mappings work fine.
1056     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1057     break;
1058   case ISD::SETUO:
1059     Invert = true; // Fallthrough
1060   case ISD::SETO:
1061     CondCode = AArch64CC::MI;
1062     CondCode2 = AArch64CC::GE;
1063     break;
1064   case ISD::SETUEQ:
1065   case ISD::SETULT:
1066   case ISD::SETULE:
1067   case ISD::SETUGT:
1068   case ISD::SETUGE:
1069     // All of the compare-mask comparisons are ordered, but we can switch
1070     // between the two by a double inversion. E.g. ULE == !OGT.
1071     Invert = true;
1072     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1073     break;
1074   }
1075 }
1076
1077 static bool isLegalArithImmed(uint64_t C) {
1078   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1079   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1080 }
1081
1082 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1083                               SDLoc dl, SelectionDAG &DAG) {
1084   EVT VT = LHS.getValueType();
1085
1086   if (VT.isFloatingPoint())
1087     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1088
1089   // The CMP instruction is just an alias for SUBS, and representing it as
1090   // SUBS means that it's possible to get CSE with subtract operations.
1091   // A later phase can perform the optimization of setting the destination
1092   // register to WZR/XZR if it ends up being unused.
1093   unsigned Opcode = AArch64ISD::SUBS;
1094
1095   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1096       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1097       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1098     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1099     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1100     // can be set differently by this operation. It comes down to whether
1101     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1102     // everything is fine. If not then the optimization is wrong. Thus general
1103     // comparisons are only valid if op2 != 0.
1104
1105     // So, finally, the only LLVM-native comparisons that don't mention C and V
1106     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1107     // the absence of information about op2.
1108     Opcode = AArch64ISD::ADDS;
1109     RHS = RHS.getOperand(1);
1110   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1111              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1112              !isUnsignedIntSetCC(CC)) {
1113     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1114     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1115     // of the signed comparisons.
1116     Opcode = AArch64ISD::ANDS;
1117     RHS = LHS.getOperand(1);
1118     LHS = LHS.getOperand(0);
1119   }
1120
1121   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1122       .getValue(1);
1123 }
1124
1125 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1126                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1127   SDValue Cmp;
1128   AArch64CC::CondCode AArch64CC;
1129   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1130     EVT VT = RHS.getValueType();
1131     uint64_t C = RHSC->getZExtValue();
1132     if (!isLegalArithImmed(C)) {
1133       // Constant does not fit, try adjusting it by one?
1134       switch (CC) {
1135       default:
1136         break;
1137       case ISD::SETLT:
1138       case ISD::SETGE:
1139         if ((VT == MVT::i32 && C != 0x80000000 &&
1140              isLegalArithImmed((uint32_t)(C - 1))) ||
1141             (VT == MVT::i64 && C != 0x80000000ULL &&
1142              isLegalArithImmed(C - 1ULL))) {
1143           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1144           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1145           RHS = DAG.getConstant(C, VT);
1146         }
1147         break;
1148       case ISD::SETULT:
1149       case ISD::SETUGE:
1150         if ((VT == MVT::i32 && C != 0 &&
1151              isLegalArithImmed((uint32_t)(C - 1))) ||
1152             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1153           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1154           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1155           RHS = DAG.getConstant(C, VT);
1156         }
1157         break;
1158       case ISD::SETLE:
1159       case ISD::SETGT:
1160         if ((VT == MVT::i32 && C != INT32_MAX &&
1161              isLegalArithImmed((uint32_t)(C + 1))) ||
1162             (VT == MVT::i64 && C != INT64_MAX &&
1163              isLegalArithImmed(C + 1ULL))) {
1164           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1165           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1166           RHS = DAG.getConstant(C, VT);
1167         }
1168         break;
1169       case ISD::SETULE:
1170       case ISD::SETUGT:
1171         if ((VT == MVT::i32 && C != UINT32_MAX &&
1172              isLegalArithImmed((uint32_t)(C + 1))) ||
1173             (VT == MVT::i64 && C != UINT64_MAX &&
1174              isLegalArithImmed(C + 1ULL))) {
1175           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1176           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1177           RHS = DAG.getConstant(C, VT);
1178         }
1179         break;
1180       }
1181     }
1182   }
1183   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1184   // For the i8 operand, the largest immediate is 255, so this can be easily
1185   // encoded in the compare instruction. For the i16 operand, however, the
1186   // largest immediate cannot be encoded in the compare.
1187   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1188   // constant. For example,
1189   // movz w1, #65535
1190   // ldrh w0, [x0, #0]
1191   // cmp w0, w1
1192   // >
1193   // ldrsh w0, [x0, #0]
1194   // cmn w0, #1
1195   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1196   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1197   // both the LHS and RHS are truely zero extended and to make sure the
1198   // transformation is profitable.
1199   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1200     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1201         isa<LoadSDNode>(LHS)) {
1202       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1203           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1204           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1205         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1206         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1207           SDValue SExt =
1208               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1209                           DAG.getValueType(MVT::i16));
1210           Cmp = emitComparison(SExt,
1211                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1212                                CC, dl, DAG);
1213           AArch64CC = changeIntCCToAArch64CC(CC);
1214           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1215           return Cmp;
1216         }
1217       }
1218     }
1219   }
1220   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1221   AArch64CC = changeIntCCToAArch64CC(CC);
1222   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1223   return Cmp;
1224 }
1225
1226 static std::pair<SDValue, SDValue>
1227 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1228   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1229          "Unsupported value type");
1230   SDValue Value, Overflow;
1231   SDLoc DL(Op);
1232   SDValue LHS = Op.getOperand(0);
1233   SDValue RHS = Op.getOperand(1);
1234   unsigned Opc = 0;
1235   switch (Op.getOpcode()) {
1236   default:
1237     llvm_unreachable("Unknown overflow instruction!");
1238   case ISD::SADDO:
1239     Opc = AArch64ISD::ADDS;
1240     CC = AArch64CC::VS;
1241     break;
1242   case ISD::UADDO:
1243     Opc = AArch64ISD::ADDS;
1244     CC = AArch64CC::HS;
1245     break;
1246   case ISD::SSUBO:
1247     Opc = AArch64ISD::SUBS;
1248     CC = AArch64CC::VS;
1249     break;
1250   case ISD::USUBO:
1251     Opc = AArch64ISD::SUBS;
1252     CC = AArch64CC::LO;
1253     break;
1254   // Multiply needs a little bit extra work.
1255   case ISD::SMULO:
1256   case ISD::UMULO: {
1257     CC = AArch64CC::NE;
1258     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1259     if (Op.getValueType() == MVT::i32) {
1260       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1261       // For a 32 bit multiply with overflow check we want the instruction
1262       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1263       // need to generate the following pattern:
1264       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1265       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1266       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1267       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1268       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1269                                 DAG.getConstant(0, MVT::i64));
1270       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1271       // operation. We need to clear out the upper 32 bits, because we used a
1272       // widening multiply that wrote all 64 bits. In the end this should be a
1273       // noop.
1274       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1275       if (IsSigned) {
1276         // The signed overflow check requires more than just a simple check for
1277         // any bit set in the upper 32 bits of the result. These bits could be
1278         // just the sign bits of a negative number. To perform the overflow
1279         // check we have to arithmetic shift right the 32nd bit of the result by
1280         // 31 bits. Then we compare the result to the upper 32 bits.
1281         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1282                                         DAG.getConstant(32, MVT::i64));
1283         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1284         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1285                                         DAG.getConstant(31, MVT::i64));
1286         // It is important that LowerBits is last, otherwise the arithmetic
1287         // shift will not be folded into the compare (SUBS).
1288         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1289         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1290                        .getValue(1);
1291       } else {
1292         // The overflow check for unsigned multiply is easy. We only need to
1293         // check if any of the upper 32 bits are set. This can be done with a
1294         // CMP (shifted register). For that we need to generate the following
1295         // pattern:
1296         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1297         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1298                                         DAG.getConstant(32, MVT::i64));
1299         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1300         Overflow =
1301             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1302                         UpperBits).getValue(1);
1303       }
1304       break;
1305     }
1306     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1307     // For the 64 bit multiply
1308     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1309     if (IsSigned) {
1310       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1311       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1312                                       DAG.getConstant(63, MVT::i64));
1313       // It is important that LowerBits is last, otherwise the arithmetic
1314       // shift will not be folded into the compare (SUBS).
1315       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1316       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1317                      .getValue(1);
1318     } else {
1319       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1320       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1321       Overflow =
1322           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1323                       UpperBits).getValue(1);
1324     }
1325     break;
1326   }
1327   } // switch (...)
1328
1329   if (Opc) {
1330     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1331
1332     // Emit the AArch64 operation with overflow check.
1333     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1334     Overflow = Value.getValue(1);
1335   }
1336   return std::make_pair(Value, Overflow);
1337 }
1338
1339 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1340                                              RTLIB::Libcall Call) const {
1341   SmallVector<SDValue, 2> Ops;
1342   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1343     Ops.push_back(Op.getOperand(i));
1344
1345   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1346                      SDLoc(Op)).first;
1347 }
1348
1349 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1350   SDValue Sel = Op.getOperand(0);
1351   SDValue Other = Op.getOperand(1);
1352
1353   // If neither operand is a SELECT_CC, give up.
1354   if (Sel.getOpcode() != ISD::SELECT_CC)
1355     std::swap(Sel, Other);
1356   if (Sel.getOpcode() != ISD::SELECT_CC)
1357     return Op;
1358
1359   // The folding we want to perform is:
1360   // (xor x, (select_cc a, b, cc, 0, -1) )
1361   //   -->
1362   // (csel x, (xor x, -1), cc ...)
1363   //
1364   // The latter will get matched to a CSINV instruction.
1365
1366   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1367   SDValue LHS = Sel.getOperand(0);
1368   SDValue RHS = Sel.getOperand(1);
1369   SDValue TVal = Sel.getOperand(2);
1370   SDValue FVal = Sel.getOperand(3);
1371   SDLoc dl(Sel);
1372
1373   // FIXME: This could be generalized to non-integer comparisons.
1374   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1375     return Op;
1376
1377   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1378   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1379
1380   // The the values aren't constants, this isn't the pattern we're looking for.
1381   if (!CFVal || !CTVal)
1382     return Op;
1383
1384   // We can commute the SELECT_CC by inverting the condition.  This
1385   // might be needed to make this fit into a CSINV pattern.
1386   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1387     std::swap(TVal, FVal);
1388     std::swap(CTVal, CFVal);
1389     CC = ISD::getSetCCInverse(CC, true);
1390   }
1391
1392   // If the constants line up, perform the transform!
1393   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1394     SDValue CCVal;
1395     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1396
1397     FVal = Other;
1398     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1399                        DAG.getConstant(-1ULL, Other.getValueType()));
1400
1401     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1402                        CCVal, Cmp);
1403   }
1404
1405   return Op;
1406 }
1407
1408 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1409   EVT VT = Op.getValueType();
1410
1411   // Let legalize expand this if it isn't a legal type yet.
1412   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1413     return SDValue();
1414
1415   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1416
1417   unsigned Opc;
1418   bool ExtraOp = false;
1419   switch (Op.getOpcode()) {
1420   default:
1421     llvm_unreachable("Invalid code");
1422   case ISD::ADDC:
1423     Opc = AArch64ISD::ADDS;
1424     break;
1425   case ISD::SUBC:
1426     Opc = AArch64ISD::SUBS;
1427     break;
1428   case ISD::ADDE:
1429     Opc = AArch64ISD::ADCS;
1430     ExtraOp = true;
1431     break;
1432   case ISD::SUBE:
1433     Opc = AArch64ISD::SBCS;
1434     ExtraOp = true;
1435     break;
1436   }
1437
1438   if (!ExtraOp)
1439     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1440   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1441                      Op.getOperand(2));
1442 }
1443
1444 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1445   // Let legalize expand this if it isn't a legal type yet.
1446   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1447     return SDValue();
1448
1449   AArch64CC::CondCode CC;
1450   // The actual operation that sets the overflow or carry flag.
1451   SDValue Value, Overflow;
1452   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1453
1454   // We use 0 and 1 as false and true values.
1455   SDValue TVal = DAG.getConstant(1, MVT::i32);
1456   SDValue FVal = DAG.getConstant(0, MVT::i32);
1457
1458   // We use an inverted condition, because the conditional select is inverted
1459   // too. This will allow it to be selected to a single instruction:
1460   // CSINC Wd, WZR, WZR, invert(cond).
1461   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1462   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1463                          CCVal, Overflow);
1464
1465   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1466   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1467 }
1468
1469 // Prefetch operands are:
1470 // 1: Address to prefetch
1471 // 2: bool isWrite
1472 // 3: int locality (0 = no locality ... 3 = extreme locality)
1473 // 4: bool isDataCache
1474 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1475   SDLoc DL(Op);
1476   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1477   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1478   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1479
1480   bool IsStream = !Locality;
1481   // When the locality number is set
1482   if (Locality) {
1483     // The front-end should have filtered out the out-of-range values
1484     assert(Locality <= 3 && "Prefetch locality out-of-range");
1485     // The locality degree is the opposite of the cache speed.
1486     // Put the number the other way around.
1487     // The encoding starts at 0 for level 1
1488     Locality = 3 - Locality;
1489   }
1490
1491   // built the mask value encoding the expected behavior.
1492   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1493                    (!IsData << 3) |     // IsDataCache bit
1494                    (Locality << 1) |    // Cache level bits
1495                    (unsigned)IsStream;  // Stream bit
1496   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1497                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1498 }
1499
1500 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1501                                               SelectionDAG &DAG) const {
1502   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1503
1504   RTLIB::Libcall LC;
1505   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1506
1507   return LowerF128Call(Op, DAG, LC);
1508 }
1509
1510 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1511                                              SelectionDAG &DAG) const {
1512   if (Op.getOperand(0).getValueType() != MVT::f128) {
1513     // It's legal except when f128 is involved
1514     return Op;
1515   }
1516
1517   RTLIB::Libcall LC;
1518   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1519
1520   // FP_ROUND node has a second operand indicating whether it is known to be
1521   // precise. That doesn't take part in the LibCall so we can't directly use
1522   // LowerF128Call.
1523   SDValue SrcVal = Op.getOperand(0);
1524   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1525                      /*isSigned*/ false, SDLoc(Op)).first;
1526 }
1527
1528 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1529   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1530   // Any additional optimization in this function should be recorded
1531   // in the cost tables.
1532   EVT InVT = Op.getOperand(0).getValueType();
1533   EVT VT = Op.getValueType();
1534
1535   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1536     SDLoc dl(Op);
1537     SDValue Cv =
1538         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1539                     Op.getOperand(0));
1540     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1541   }
1542
1543   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1544     SDLoc dl(Op);
1545     MVT ExtVT =
1546         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1547                          VT.getVectorNumElements());
1548     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1549     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1550   }
1551
1552   // Type changing conversions are illegal.
1553   return Op;
1554 }
1555
1556 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1557                                               SelectionDAG &DAG) const {
1558   if (Op.getOperand(0).getValueType().isVector())
1559     return LowerVectorFP_TO_INT(Op, DAG);
1560
1561   if (Op.getOperand(0).getValueType() != MVT::f128) {
1562     // It's legal except when f128 is involved
1563     return Op;
1564   }
1565
1566   RTLIB::Libcall LC;
1567   if (Op.getOpcode() == ISD::FP_TO_SINT)
1568     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1569   else
1570     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1571
1572   SmallVector<SDValue, 2> Ops;
1573   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1574     Ops.push_back(Op.getOperand(i));
1575
1576   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1577                      SDLoc(Op)).first;
1578 }
1579
1580 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1581   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1582   // Any additional optimization in this function should be recorded
1583   // in the cost tables.
1584   EVT VT = Op.getValueType();
1585   SDLoc dl(Op);
1586   SDValue In = Op.getOperand(0);
1587   EVT InVT = In.getValueType();
1588
1589   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1590     MVT CastVT =
1591         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1592                          InVT.getVectorNumElements());
1593     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1594     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1595   }
1596
1597   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1598     unsigned CastOpc =
1599         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1600     EVT CastVT = VT.changeVectorElementTypeToInteger();
1601     In = DAG.getNode(CastOpc, dl, CastVT, In);
1602     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1603   }
1604
1605   return Op;
1606 }
1607
1608 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1609                                             SelectionDAG &DAG) const {
1610   if (Op.getValueType().isVector())
1611     return LowerVectorINT_TO_FP(Op, DAG);
1612
1613   // i128 conversions are libcalls.
1614   if (Op.getOperand(0).getValueType() == MVT::i128)
1615     return SDValue();
1616
1617   // Other conversions are legal, unless it's to the completely software-based
1618   // fp128.
1619   if (Op.getValueType() != MVT::f128)
1620     return Op;
1621
1622   RTLIB::Libcall LC;
1623   if (Op.getOpcode() == ISD::SINT_TO_FP)
1624     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1625   else
1626     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1627
1628   return LowerF128Call(Op, DAG, LC);
1629 }
1630
1631 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1632                                             SelectionDAG &DAG) const {
1633   // For iOS, we want to call an alternative entry point: __sincos_stret,
1634   // which returns the values in two S / D registers.
1635   SDLoc dl(Op);
1636   SDValue Arg = Op.getOperand(0);
1637   EVT ArgVT = Arg.getValueType();
1638   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1639
1640   ArgListTy Args;
1641   ArgListEntry Entry;
1642
1643   Entry.Node = Arg;
1644   Entry.Ty = ArgTy;
1645   Entry.isSExt = false;
1646   Entry.isZExt = false;
1647   Args.push_back(Entry);
1648
1649   const char *LibcallName =
1650       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1651   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1652
1653   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1654   TargetLowering::CallLoweringInfo CLI(DAG);
1655   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1656     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1657
1658   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1659   return CallResult.first;
1660 }
1661
1662 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1663   if (Op.getValueType() != MVT::f16)
1664     return SDValue();
1665
1666   assert(Op.getOperand(0).getValueType() == MVT::i16);
1667   SDLoc DL(Op);
1668
1669   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1670   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1671   return SDValue(
1672       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1673                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1674       0);
1675 }
1676
1677 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1678   if (OrigVT.getSizeInBits() >= 64)
1679     return OrigVT;
1680
1681   assert(OrigVT.isSimple() && "Expecting a simple value type");
1682
1683   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1684   switch (OrigSimpleTy) {
1685   default: llvm_unreachable("Unexpected Vector Type");
1686   case MVT::v2i8:
1687   case MVT::v2i16:
1688      return MVT::v2i32;
1689   case MVT::v4i8:
1690     return  MVT::v4i16;
1691   }
1692 }
1693
1694 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1695                                                  const EVT &OrigTy,
1696                                                  const EVT &ExtTy,
1697                                                  unsigned ExtOpcode) {
1698   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1699   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1700   // 64-bits we need to insert a new extension so that it will be 64-bits.
1701   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1702   if (OrigTy.getSizeInBits() >= 64)
1703     return N;
1704
1705   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1706   EVT NewVT = getExtensionTo64Bits(OrigTy);
1707
1708   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1709 }
1710
1711 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1712                                    bool isSigned) {
1713   EVT VT = N->getValueType(0);
1714
1715   if (N->getOpcode() != ISD::BUILD_VECTOR)
1716     return false;
1717
1718   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1719     SDNode *Elt = N->getOperand(i).getNode();
1720     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1721       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1722       unsigned HalfSize = EltSize / 2;
1723       if (isSigned) {
1724         if (!isIntN(HalfSize, C->getSExtValue()))
1725           return false;
1726       } else {
1727         if (!isUIntN(HalfSize, C->getZExtValue()))
1728           return false;
1729       }
1730       continue;
1731     }
1732     return false;
1733   }
1734
1735   return true;
1736 }
1737
1738 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1739   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1740     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1741                                              N->getOperand(0)->getValueType(0),
1742                                              N->getValueType(0),
1743                                              N->getOpcode());
1744
1745   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1746   EVT VT = N->getValueType(0);
1747   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1748   unsigned NumElts = VT.getVectorNumElements();
1749   MVT TruncVT = MVT::getIntegerVT(EltSize);
1750   SmallVector<SDValue, 8> Ops;
1751   for (unsigned i = 0; i != NumElts; ++i) {
1752     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1753     const APInt &CInt = C->getAPIntValue();
1754     // Element types smaller than 32 bits are not legal, so use i32 elements.
1755     // The values are implicitly truncated so sext vs. zext doesn't matter.
1756     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1757   }
1758   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1759                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1760 }
1761
1762 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1763   if (N->getOpcode() == ISD::SIGN_EXTEND)
1764     return true;
1765   if (isExtendedBUILD_VECTOR(N, DAG, true))
1766     return true;
1767   return false;
1768 }
1769
1770 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1771   if (N->getOpcode() == ISD::ZERO_EXTEND)
1772     return true;
1773   if (isExtendedBUILD_VECTOR(N, DAG, false))
1774     return true;
1775   return false;
1776 }
1777
1778 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1779   unsigned Opcode = N->getOpcode();
1780   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1781     SDNode *N0 = N->getOperand(0).getNode();
1782     SDNode *N1 = N->getOperand(1).getNode();
1783     return N0->hasOneUse() && N1->hasOneUse() &&
1784       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1785   }
1786   return false;
1787 }
1788
1789 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1790   unsigned Opcode = N->getOpcode();
1791   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1792     SDNode *N0 = N->getOperand(0).getNode();
1793     SDNode *N1 = N->getOperand(1).getNode();
1794     return N0->hasOneUse() && N1->hasOneUse() &&
1795       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1796   }
1797   return false;
1798 }
1799
1800 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1801   // Multiplications are only custom-lowered for 128-bit vectors so that
1802   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1803   EVT VT = Op.getValueType();
1804   assert(VT.is128BitVector() && VT.isInteger() &&
1805          "unexpected type for custom-lowering ISD::MUL");
1806   SDNode *N0 = Op.getOperand(0).getNode();
1807   SDNode *N1 = Op.getOperand(1).getNode();
1808   unsigned NewOpc = 0;
1809   bool isMLA = false;
1810   bool isN0SExt = isSignExtended(N0, DAG);
1811   bool isN1SExt = isSignExtended(N1, DAG);
1812   if (isN0SExt && isN1SExt)
1813     NewOpc = AArch64ISD::SMULL;
1814   else {
1815     bool isN0ZExt = isZeroExtended(N0, DAG);
1816     bool isN1ZExt = isZeroExtended(N1, DAG);
1817     if (isN0ZExt && isN1ZExt)
1818       NewOpc = AArch64ISD::UMULL;
1819     else if (isN1SExt || isN1ZExt) {
1820       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1821       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1822       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1823         NewOpc = AArch64ISD::SMULL;
1824         isMLA = true;
1825       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1826         NewOpc =  AArch64ISD::UMULL;
1827         isMLA = true;
1828       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1829         std::swap(N0, N1);
1830         NewOpc =  AArch64ISD::UMULL;
1831         isMLA = true;
1832       }
1833     }
1834
1835     if (!NewOpc) {
1836       if (VT == MVT::v2i64)
1837         // Fall through to expand this.  It is not legal.
1838         return SDValue();
1839       else
1840         // Other vector multiplications are legal.
1841         return Op;
1842     }
1843   }
1844
1845   // Legalize to a S/UMULL instruction
1846   SDLoc DL(Op);
1847   SDValue Op0;
1848   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1849   if (!isMLA) {
1850     Op0 = skipExtensionForVectorMULL(N0, DAG);
1851     assert(Op0.getValueType().is64BitVector() &&
1852            Op1.getValueType().is64BitVector() &&
1853            "unexpected types for extended operands to VMULL");
1854     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1855   }
1856   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1857   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1858   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1859   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1860   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1861   EVT Op1VT = Op1.getValueType();
1862   return DAG.getNode(N0->getOpcode(), DL, VT,
1863                      DAG.getNode(NewOpc, DL, VT,
1864                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1865                      DAG.getNode(NewOpc, DL, VT,
1866                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1867 }
1868
1869 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1870                                               SelectionDAG &DAG) const {
1871   switch (Op.getOpcode()) {
1872   default:
1873     llvm_unreachable("unimplemented operand");
1874     return SDValue();
1875   case ISD::BITCAST:
1876     return LowerBITCAST(Op, DAG);
1877   case ISD::GlobalAddress:
1878     return LowerGlobalAddress(Op, DAG);
1879   case ISD::GlobalTLSAddress:
1880     return LowerGlobalTLSAddress(Op, DAG);
1881   case ISD::SETCC:
1882     return LowerSETCC(Op, DAG);
1883   case ISD::BR_CC:
1884     return LowerBR_CC(Op, DAG);
1885   case ISD::SELECT:
1886     return LowerSELECT(Op, DAG);
1887   case ISD::SELECT_CC:
1888     return LowerSELECT_CC(Op, DAG);
1889   case ISD::JumpTable:
1890     return LowerJumpTable(Op, DAG);
1891   case ISD::ConstantPool:
1892     return LowerConstantPool(Op, DAG);
1893   case ISD::BlockAddress:
1894     return LowerBlockAddress(Op, DAG);
1895   case ISD::VASTART:
1896     return LowerVASTART(Op, DAG);
1897   case ISD::VACOPY:
1898     return LowerVACOPY(Op, DAG);
1899   case ISD::VAARG:
1900     return LowerVAARG(Op, DAG);
1901   case ISD::ADDC:
1902   case ISD::ADDE:
1903   case ISD::SUBC:
1904   case ISD::SUBE:
1905     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1906   case ISD::SADDO:
1907   case ISD::UADDO:
1908   case ISD::SSUBO:
1909   case ISD::USUBO:
1910   case ISD::SMULO:
1911   case ISD::UMULO:
1912     return LowerXALUO(Op, DAG);
1913   case ISD::FADD:
1914     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1915   case ISD::FSUB:
1916     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1917   case ISD::FMUL:
1918     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1919   case ISD::FDIV:
1920     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1921   case ISD::FP_ROUND:
1922     return LowerFP_ROUND(Op, DAG);
1923   case ISD::FP_EXTEND:
1924     return LowerFP_EXTEND(Op, DAG);
1925   case ISD::FRAMEADDR:
1926     return LowerFRAMEADDR(Op, DAG);
1927   case ISD::RETURNADDR:
1928     return LowerRETURNADDR(Op, DAG);
1929   case ISD::INSERT_VECTOR_ELT:
1930     return LowerINSERT_VECTOR_ELT(Op, DAG);
1931   case ISD::EXTRACT_VECTOR_ELT:
1932     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1933   case ISD::BUILD_VECTOR:
1934     return LowerBUILD_VECTOR(Op, DAG);
1935   case ISD::VECTOR_SHUFFLE:
1936     return LowerVECTOR_SHUFFLE(Op, DAG);
1937   case ISD::EXTRACT_SUBVECTOR:
1938     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1939   case ISD::SRA:
1940   case ISD::SRL:
1941   case ISD::SHL:
1942     return LowerVectorSRA_SRL_SHL(Op, DAG);
1943   case ISD::SHL_PARTS:
1944     return LowerShiftLeftParts(Op, DAG);
1945   case ISD::SRL_PARTS:
1946   case ISD::SRA_PARTS:
1947     return LowerShiftRightParts(Op, DAG);
1948   case ISD::CTPOP:
1949     return LowerCTPOP(Op, DAG);
1950   case ISD::FCOPYSIGN:
1951     return LowerFCOPYSIGN(Op, DAG);
1952   case ISD::AND:
1953     return LowerVectorAND(Op, DAG);
1954   case ISD::OR:
1955     return LowerVectorOR(Op, DAG);
1956   case ISD::XOR:
1957     return LowerXOR(Op, DAG);
1958   case ISD::PREFETCH:
1959     return LowerPREFETCH(Op, DAG);
1960   case ISD::SINT_TO_FP:
1961   case ISD::UINT_TO_FP:
1962     return LowerINT_TO_FP(Op, DAG);
1963   case ISD::FP_TO_SINT:
1964   case ISD::FP_TO_UINT:
1965     return LowerFP_TO_INT(Op, DAG);
1966   case ISD::FSINCOS:
1967     return LowerFSINCOS(Op, DAG);
1968   case ISD::MUL:
1969     return LowerMUL(Op, DAG);
1970   }
1971 }
1972
1973 /// getFunctionAlignment - Return the Log2 alignment of this function.
1974 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1975   return 2;
1976 }
1977
1978 //===----------------------------------------------------------------------===//
1979 //                      Calling Convention Implementation
1980 //===----------------------------------------------------------------------===//
1981
1982 #include "AArch64GenCallingConv.inc"
1983
1984 /// Selects the correct CCAssignFn for a given CallingConvention value.
1985 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1986                                                      bool IsVarArg) const {
1987   switch (CC) {
1988   default:
1989     llvm_unreachable("Unsupported calling convention.");
1990   case CallingConv::WebKit_JS:
1991     return CC_AArch64_WebKit_JS;
1992   case CallingConv::C:
1993   case CallingConv::Fast:
1994     if (!Subtarget->isTargetDarwin())
1995       return CC_AArch64_AAPCS;
1996     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1997   }
1998 }
1999
2000 SDValue AArch64TargetLowering::LowerFormalArguments(
2001     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2002     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2003     SmallVectorImpl<SDValue> &InVals) const {
2004   MachineFunction &MF = DAG.getMachineFunction();
2005   MachineFrameInfo *MFI = MF.getFrameInfo();
2006
2007   // Assign locations to all of the incoming arguments.
2008   SmallVector<CCValAssign, 16> ArgLocs;
2009   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2010                  *DAG.getContext());
2011
2012   // At this point, Ins[].VT may already be promoted to i32. To correctly
2013   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2014   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2015   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2016   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2017   // LocVT.
2018   unsigned NumArgs = Ins.size();
2019   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2020   unsigned CurArgIdx = 0;
2021   for (unsigned i = 0; i != NumArgs; ++i) {
2022     MVT ValVT = Ins[i].VT;
2023     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2024     CurArgIdx = Ins[i].OrigArgIndex;
2025
2026     // Get type of the original argument.
2027     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2028     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2029     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2030     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2031       ValVT = MVT::i8;
2032     else if (ActualMVT == MVT::i16)
2033       ValVT = MVT::i16;
2034
2035     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2036     bool Res =
2037         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2038     assert(!Res && "Call operand has unhandled type");
2039     (void)Res;
2040   }
2041   assert(ArgLocs.size() == Ins.size());
2042   SmallVector<SDValue, 16> ArgValues;
2043   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2044     CCValAssign &VA = ArgLocs[i];
2045
2046     if (Ins[i].Flags.isByVal()) {
2047       // Byval is used for HFAs in the PCS, but the system should work in a
2048       // non-compliant manner for larger structs.
2049       EVT PtrTy = getPointerTy();
2050       int Size = Ins[i].Flags.getByValSize();
2051       unsigned NumRegs = (Size + 7) / 8;
2052
2053       // FIXME: This works on big-endian for composite byvals, which are the common
2054       // case. It should also work for fundamental types too.
2055       unsigned FrameIdx =
2056         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2057       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2058       InVals.push_back(FrameIdxN);
2059
2060       continue;
2061     }
2062
2063     if (VA.isRegLoc()) {
2064       // Arguments stored in registers.
2065       EVT RegVT = VA.getLocVT();
2066
2067       SDValue ArgValue;
2068       const TargetRegisterClass *RC;
2069
2070       if (RegVT == MVT::i32)
2071         RC = &AArch64::GPR32RegClass;
2072       else if (RegVT == MVT::i64)
2073         RC = &AArch64::GPR64RegClass;
2074       else if (RegVT == MVT::f16)
2075         RC = &AArch64::FPR16RegClass;
2076       else if (RegVT == MVT::f32)
2077         RC = &AArch64::FPR32RegClass;
2078       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2079         RC = &AArch64::FPR64RegClass;
2080       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2081         RC = &AArch64::FPR128RegClass;
2082       else
2083         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2084
2085       // Transform the arguments in physical registers into virtual ones.
2086       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2087       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2088
2089       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2090       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2091       // truncate to the right size.
2092       switch (VA.getLocInfo()) {
2093       default:
2094         llvm_unreachable("Unknown loc info!");
2095       case CCValAssign::Full:
2096         break;
2097       case CCValAssign::BCvt:
2098         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2099         break;
2100       case CCValAssign::AExt:
2101       case CCValAssign::SExt:
2102       case CCValAssign::ZExt:
2103         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2104         // nodes after our lowering.
2105         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2106         break;
2107       }
2108
2109       InVals.push_back(ArgValue);
2110
2111     } else { // VA.isRegLoc()
2112       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2113       unsigned ArgOffset = VA.getLocMemOffset();
2114       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2115
2116       uint32_t BEAlign = 0;
2117       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2118           !Ins[i].Flags.isInConsecutiveRegs())
2119         BEAlign = 8 - ArgSize;
2120
2121       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2122
2123       // Create load nodes to retrieve arguments from the stack.
2124       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2125       SDValue ArgValue;
2126
2127       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2128       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2129       MVT MemVT = VA.getValVT();
2130
2131       switch (VA.getLocInfo()) {
2132       default:
2133         break;
2134       case CCValAssign::BCvt:
2135         MemVT = VA.getLocVT();
2136         break;
2137       case CCValAssign::SExt:
2138         ExtType = ISD::SEXTLOAD;
2139         break;
2140       case CCValAssign::ZExt:
2141         ExtType = ISD::ZEXTLOAD;
2142         break;
2143       case CCValAssign::AExt:
2144         ExtType = ISD::EXTLOAD;
2145         break;
2146       }
2147
2148       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2149                                 MachinePointerInfo::getFixedStack(FI),
2150                                 MemVT, false, false, false, 0);
2151
2152       InVals.push_back(ArgValue);
2153     }
2154   }
2155
2156   // varargs
2157   if (isVarArg) {
2158     if (!Subtarget->isTargetDarwin()) {
2159       // The AAPCS variadic function ABI is identical to the non-variadic
2160       // one. As a result there may be more arguments in registers and we should
2161       // save them for future reference.
2162       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2163     }
2164
2165     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2166     // This will point to the next argument passed via stack.
2167     unsigned StackOffset = CCInfo.getNextStackOffset();
2168     // We currently pass all varargs at 8-byte alignment.
2169     StackOffset = ((StackOffset + 7) & ~7);
2170     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2171   }
2172
2173   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2174   unsigned StackArgSize = CCInfo.getNextStackOffset();
2175   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2176   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2177     // This is a non-standard ABI so by fiat I say we're allowed to make full
2178     // use of the stack area to be popped, which must be aligned to 16 bytes in
2179     // any case:
2180     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2181
2182     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2183     // a multiple of 16.
2184     FuncInfo->setArgumentStackToRestore(StackArgSize);
2185
2186     // This realignment carries over to the available bytes below. Our own
2187     // callers will guarantee the space is free by giving an aligned value to
2188     // CALLSEQ_START.
2189   }
2190   // Even if we're not expected to free up the space, it's useful to know how
2191   // much is there while considering tail calls (because we can reuse it).
2192   FuncInfo->setBytesInStackArgArea(StackArgSize);
2193
2194   return Chain;
2195 }
2196
2197 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2198                                                 SelectionDAG &DAG, SDLoc DL,
2199                                                 SDValue &Chain) const {
2200   MachineFunction &MF = DAG.getMachineFunction();
2201   MachineFrameInfo *MFI = MF.getFrameInfo();
2202   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2203
2204   SmallVector<SDValue, 8> MemOps;
2205
2206   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2207                                           AArch64::X3, AArch64::X4, AArch64::X5,
2208                                           AArch64::X6, AArch64::X7 };
2209   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2210   unsigned FirstVariadicGPR =
2211       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2212
2213   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2214   int GPRIdx = 0;
2215   if (GPRSaveSize != 0) {
2216     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2217
2218     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2219
2220     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2221       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2222       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2223       SDValue Store =
2224           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2225                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2226       MemOps.push_back(Store);
2227       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2228                         DAG.getConstant(8, getPointerTy()));
2229     }
2230   }
2231   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2232   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2233
2234   if (Subtarget->hasFPARMv8()) {
2235     static const MCPhysReg FPRArgRegs[] = {
2236         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2237         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2238     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2239     unsigned FirstVariadicFPR =
2240         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2241
2242     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2243     int FPRIdx = 0;
2244     if (FPRSaveSize != 0) {
2245       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2246
2247       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2248
2249       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2250         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2251         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2252
2253         SDValue Store =
2254             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2255                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2256         MemOps.push_back(Store);
2257         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2258                           DAG.getConstant(16, getPointerTy()));
2259       }
2260     }
2261     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2262     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2263   }
2264
2265   if (!MemOps.empty()) {
2266     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2267   }
2268 }
2269
2270 /// LowerCallResult - Lower the result values of a call into the
2271 /// appropriate copies out of appropriate physical registers.
2272 SDValue AArch64TargetLowering::LowerCallResult(
2273     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2274     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2275     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2276     SDValue ThisVal) const {
2277   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2278                           ? RetCC_AArch64_WebKit_JS
2279                           : RetCC_AArch64_AAPCS;
2280   // Assign locations to each value returned by this call.
2281   SmallVector<CCValAssign, 16> RVLocs;
2282   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2283                  *DAG.getContext());
2284   CCInfo.AnalyzeCallResult(Ins, RetCC);
2285
2286   // Copy all of the result registers out of their specified physreg.
2287   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2288     CCValAssign VA = RVLocs[i];
2289
2290     // Pass 'this' value directly from the argument to return value, to avoid
2291     // reg unit interference
2292     if (i == 0 && isThisReturn) {
2293       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2294              "unexpected return calling convention register assignment");
2295       InVals.push_back(ThisVal);
2296       continue;
2297     }
2298
2299     SDValue Val =
2300         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2301     Chain = Val.getValue(1);
2302     InFlag = Val.getValue(2);
2303
2304     switch (VA.getLocInfo()) {
2305     default:
2306       llvm_unreachable("Unknown loc info!");
2307     case CCValAssign::Full:
2308       break;
2309     case CCValAssign::BCvt:
2310       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2311       break;
2312     }
2313
2314     InVals.push_back(Val);
2315   }
2316
2317   return Chain;
2318 }
2319
2320 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2321     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2322     bool isCalleeStructRet, bool isCallerStructRet,
2323     const SmallVectorImpl<ISD::OutputArg> &Outs,
2324     const SmallVectorImpl<SDValue> &OutVals,
2325     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2326   // For CallingConv::C this function knows whether the ABI needs
2327   // changing. That's not true for other conventions so they will have to opt in
2328   // manually.
2329   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2330     return false;
2331
2332   const MachineFunction &MF = DAG.getMachineFunction();
2333   const Function *CallerF = MF.getFunction();
2334   CallingConv::ID CallerCC = CallerF->getCallingConv();
2335   bool CCMatch = CallerCC == CalleeCC;
2336
2337   // Byval parameters hand the function a pointer directly into the stack area
2338   // we want to reuse during a tail call. Working around this *is* possible (see
2339   // X86) but less efficient and uglier in LowerCall.
2340   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2341                                     e = CallerF->arg_end();
2342        i != e; ++i)
2343     if (i->hasByValAttr())
2344       return false;
2345
2346   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2347     if (IsTailCallConvention(CalleeCC) && CCMatch)
2348       return true;
2349     return false;
2350   }
2351
2352   // Externally-defined functions with weak linkage should not be
2353   // tail-called on AArch64 when the OS does not support dynamic
2354   // pre-emption of symbols, as the AAELF spec requires normal calls
2355   // to undefined weak functions to be replaced with a NOP or jump to the
2356   // next instruction. The behaviour of branch instructions in this
2357   // situation (as used for tail calls) is implementation-defined, so we
2358   // cannot rely on the linker replacing the tail call with a return.
2359   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2360     const GlobalValue *GV = G->getGlobal();
2361     const Triple TT(getTargetMachine().getTargetTriple());
2362     if (GV->hasExternalWeakLinkage() &&
2363         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2364       return false;
2365   }
2366
2367   // Now we search for cases where we can use a tail call without changing the
2368   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2369   // concept.
2370
2371   // I want anyone implementing a new calling convention to think long and hard
2372   // about this assert.
2373   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2374          "Unexpected variadic calling convention");
2375
2376   if (isVarArg && !Outs.empty()) {
2377     // At least two cases here: if caller is fastcc then we can't have any
2378     // memory arguments (we'd be expected to clean up the stack afterwards). If
2379     // caller is C then we could potentially use its argument area.
2380
2381     // FIXME: for now we take the most conservative of these in both cases:
2382     // disallow all variadic memory operands.
2383     SmallVector<CCValAssign, 16> ArgLocs;
2384     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2385                    *DAG.getContext());
2386
2387     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2388     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2389       if (!ArgLocs[i].isRegLoc())
2390         return false;
2391   }
2392
2393   // If the calling conventions do not match, then we'd better make sure the
2394   // results are returned in the same way as what the caller expects.
2395   if (!CCMatch) {
2396     SmallVector<CCValAssign, 16> RVLocs1;
2397     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2398                     *DAG.getContext());
2399     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2400
2401     SmallVector<CCValAssign, 16> RVLocs2;
2402     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2403                     *DAG.getContext());
2404     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2405
2406     if (RVLocs1.size() != RVLocs2.size())
2407       return false;
2408     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2409       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2410         return false;
2411       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2412         return false;
2413       if (RVLocs1[i].isRegLoc()) {
2414         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2415           return false;
2416       } else {
2417         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2418           return false;
2419       }
2420     }
2421   }
2422
2423   // Nothing more to check if the callee is taking no arguments
2424   if (Outs.empty())
2425     return true;
2426
2427   SmallVector<CCValAssign, 16> ArgLocs;
2428   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2429                  *DAG.getContext());
2430
2431   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2432
2433   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2434
2435   // If the stack arguments for this call would fit into our own save area then
2436   // the call can be made tail.
2437   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2438 }
2439
2440 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2441                                                    SelectionDAG &DAG,
2442                                                    MachineFrameInfo *MFI,
2443                                                    int ClobberedFI) const {
2444   SmallVector<SDValue, 8> ArgChains;
2445   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2446   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2447
2448   // Include the original chain at the beginning of the list. When this is
2449   // used by target LowerCall hooks, this helps legalize find the
2450   // CALLSEQ_BEGIN node.
2451   ArgChains.push_back(Chain);
2452
2453   // Add a chain value for each stack argument corresponding
2454   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2455                             UE = DAG.getEntryNode().getNode()->use_end();
2456        U != UE; ++U)
2457     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2458       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2459         if (FI->getIndex() < 0) {
2460           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2461           int64_t InLastByte = InFirstByte;
2462           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2463
2464           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2465               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2466             ArgChains.push_back(SDValue(L, 1));
2467         }
2468
2469   // Build a tokenfactor for all the chains.
2470   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2471 }
2472
2473 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2474                                                    bool TailCallOpt) const {
2475   return CallCC == CallingConv::Fast && TailCallOpt;
2476 }
2477
2478 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2479   return CallCC == CallingConv::Fast;
2480 }
2481
2482 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2483 /// and add input and output parameter nodes.
2484 SDValue
2485 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2486                                  SmallVectorImpl<SDValue> &InVals) const {
2487   SelectionDAG &DAG = CLI.DAG;
2488   SDLoc &DL = CLI.DL;
2489   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2490   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2491   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2492   SDValue Chain = CLI.Chain;
2493   SDValue Callee = CLI.Callee;
2494   bool &IsTailCall = CLI.IsTailCall;
2495   CallingConv::ID CallConv = CLI.CallConv;
2496   bool IsVarArg = CLI.IsVarArg;
2497
2498   MachineFunction &MF = DAG.getMachineFunction();
2499   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2500   bool IsThisReturn = false;
2501
2502   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2503   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2504   bool IsSibCall = false;
2505
2506   if (IsTailCall) {
2507     // Check if it's really possible to do a tail call.
2508     IsTailCall = isEligibleForTailCallOptimization(
2509         Callee, CallConv, IsVarArg, IsStructRet,
2510         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2511     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2512       report_fatal_error("failed to perform tail call elimination on a call "
2513                          "site marked musttail");
2514
2515     // A sibling call is one where we're under the usual C ABI and not planning
2516     // to change that but can still do a tail call:
2517     if (!TailCallOpt && IsTailCall)
2518       IsSibCall = true;
2519
2520     if (IsTailCall)
2521       ++NumTailCalls;
2522   }
2523
2524   // Analyze operands of the call, assigning locations to each operand.
2525   SmallVector<CCValAssign, 16> ArgLocs;
2526   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2527                  *DAG.getContext());
2528
2529   if (IsVarArg) {
2530     // Handle fixed and variable vector arguments differently.
2531     // Variable vector arguments always go into memory.
2532     unsigned NumArgs = Outs.size();
2533
2534     for (unsigned i = 0; i != NumArgs; ++i) {
2535       MVT ArgVT = Outs[i].VT;
2536       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2537       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2538                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2539       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2540       assert(!Res && "Call operand has unhandled type");
2541       (void)Res;
2542     }
2543   } else {
2544     // At this point, Outs[].VT may already be promoted to i32. To correctly
2545     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2546     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2547     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2548     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2549     // LocVT.
2550     unsigned NumArgs = Outs.size();
2551     for (unsigned i = 0; i != NumArgs; ++i) {
2552       MVT ValVT = Outs[i].VT;
2553       // Get type of the original argument.
2554       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2555                                   /*AllowUnknown*/ true);
2556       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2557       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2558       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2559       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2560         ValVT = MVT::i8;
2561       else if (ActualMVT == MVT::i16)
2562         ValVT = MVT::i16;
2563
2564       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2565       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2566       assert(!Res && "Call operand has unhandled type");
2567       (void)Res;
2568     }
2569   }
2570
2571   // Get a count of how many bytes are to be pushed on the stack.
2572   unsigned NumBytes = CCInfo.getNextStackOffset();
2573
2574   if (IsSibCall) {
2575     // Since we're not changing the ABI to make this a tail call, the memory
2576     // operands are already available in the caller's incoming argument space.
2577     NumBytes = 0;
2578   }
2579
2580   // FPDiff is the byte offset of the call's argument area from the callee's.
2581   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2582   // by this amount for a tail call. In a sibling call it must be 0 because the
2583   // caller will deallocate the entire stack and the callee still expects its
2584   // arguments to begin at SP+0. Completely unused for non-tail calls.
2585   int FPDiff = 0;
2586
2587   if (IsTailCall && !IsSibCall) {
2588     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2589
2590     // Since callee will pop argument stack as a tail call, we must keep the
2591     // popped size 16-byte aligned.
2592     NumBytes = RoundUpToAlignment(NumBytes, 16);
2593
2594     // FPDiff will be negative if this tail call requires more space than we
2595     // would automatically have in our incoming argument space. Positive if we
2596     // can actually shrink the stack.
2597     FPDiff = NumReusableBytes - NumBytes;
2598
2599     // The stack pointer must be 16-byte aligned at all times it's used for a
2600     // memory operation, which in practice means at *all* times and in
2601     // particular across call boundaries. Therefore our own arguments started at
2602     // a 16-byte aligned SP and the delta applied for the tail call should
2603     // satisfy the same constraint.
2604     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2605   }
2606
2607   // Adjust the stack pointer for the new arguments...
2608   // These operations are automatically eliminated by the prolog/epilog pass
2609   if (!IsSibCall)
2610     Chain =
2611         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2612
2613   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2614
2615   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2616   SmallVector<SDValue, 8> MemOpChains;
2617
2618   // Walk the register/memloc assignments, inserting copies/loads.
2619   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2620        ++i, ++realArgIdx) {
2621     CCValAssign &VA = ArgLocs[i];
2622     SDValue Arg = OutVals[realArgIdx];
2623     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2624
2625     // Promote the value if needed.
2626     switch (VA.getLocInfo()) {
2627     default:
2628       llvm_unreachable("Unknown loc info!");
2629     case CCValAssign::Full:
2630       break;
2631     case CCValAssign::SExt:
2632       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2633       break;
2634     case CCValAssign::ZExt:
2635       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2636       break;
2637     case CCValAssign::AExt:
2638       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2639         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2640         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2641         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2642       }
2643       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2644       break;
2645     case CCValAssign::BCvt:
2646       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2647       break;
2648     case CCValAssign::FPExt:
2649       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2650       break;
2651     }
2652
2653     if (VA.isRegLoc()) {
2654       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2655         assert(VA.getLocVT() == MVT::i64 &&
2656                "unexpected calling convention register assignment");
2657         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2658                "unexpected use of 'returned'");
2659         IsThisReturn = true;
2660       }
2661       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2662     } else {
2663       assert(VA.isMemLoc());
2664
2665       SDValue DstAddr;
2666       MachinePointerInfo DstInfo;
2667
2668       // FIXME: This works on big-endian for composite byvals, which are the
2669       // common case. It should also work for fundamental types too.
2670       uint32_t BEAlign = 0;
2671       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2672                                         : VA.getValVT().getSizeInBits();
2673       OpSize = (OpSize + 7) / 8;
2674       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2675           !Flags.isInConsecutiveRegs()) {
2676         if (OpSize < 8)
2677           BEAlign = 8 - OpSize;
2678       }
2679       unsigned LocMemOffset = VA.getLocMemOffset();
2680       int32_t Offset = LocMemOffset + BEAlign;
2681       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2682       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2683
2684       if (IsTailCall) {
2685         Offset = Offset + FPDiff;
2686         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2687
2688         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2689         DstInfo = MachinePointerInfo::getFixedStack(FI);
2690
2691         // Make sure any stack arguments overlapping with where we're storing
2692         // are loaded before this eventual operation. Otherwise they'll be
2693         // clobbered.
2694         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2695       } else {
2696         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2697
2698         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2699         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2700       }
2701
2702       if (Outs[i].Flags.isByVal()) {
2703         SDValue SizeNode =
2704             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2705         SDValue Cpy = DAG.getMemcpy(
2706             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2707             /*isVol = */ false,
2708             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2709
2710         MemOpChains.push_back(Cpy);
2711       } else {
2712         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2713         // promoted to a legal register type i32, we should truncate Arg back to
2714         // i1/i8/i16.
2715         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2716             VA.getValVT() == MVT::i16)
2717           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2718
2719         SDValue Store =
2720             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2721         MemOpChains.push_back(Store);
2722       }
2723     }
2724   }
2725
2726   if (!MemOpChains.empty())
2727     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2728
2729   // Build a sequence of copy-to-reg nodes chained together with token chain
2730   // and flag operands which copy the outgoing args into the appropriate regs.
2731   SDValue InFlag;
2732   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2733     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2734                              RegsToPass[i].second, InFlag);
2735     InFlag = Chain.getValue(1);
2736   }
2737
2738   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2739   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2740   // node so that legalize doesn't hack it.
2741   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2742       Subtarget->isTargetMachO()) {
2743     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2744       const GlobalValue *GV = G->getGlobal();
2745       bool InternalLinkage = GV->hasInternalLinkage();
2746       if (InternalLinkage)
2747         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2748       else {
2749         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2750                                             AArch64II::MO_GOT);
2751         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2752       }
2753     } else if (ExternalSymbolSDNode *S =
2754                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2755       const char *Sym = S->getSymbol();
2756       Callee =
2757           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2758       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2759     }
2760   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2761     const GlobalValue *GV = G->getGlobal();
2762     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2763   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2764     const char *Sym = S->getSymbol();
2765     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2766   }
2767
2768   // We don't usually want to end the call-sequence here because we would tidy
2769   // the frame up *after* the call, however in the ABI-changing tail-call case
2770   // we've carefully laid out the parameters so that when sp is reset they'll be
2771   // in the correct location.
2772   if (IsTailCall && !IsSibCall) {
2773     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2774                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2775     InFlag = Chain.getValue(1);
2776   }
2777
2778   std::vector<SDValue> Ops;
2779   Ops.push_back(Chain);
2780   Ops.push_back(Callee);
2781
2782   if (IsTailCall) {
2783     // Each tail call may have to adjust the stack by a different amount, so
2784     // this information must travel along with the operation for eventual
2785     // consumption by emitEpilogue.
2786     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2787   }
2788
2789   // Add argument registers to the end of the list so that they are known live
2790   // into the call.
2791   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2792     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2793                                   RegsToPass[i].second.getValueType()));
2794
2795   // Add a register mask operand representing the call-preserved registers.
2796   const uint32_t *Mask;
2797   const TargetRegisterInfo *TRI =
2798       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2799   const AArch64RegisterInfo *ARI =
2800       static_cast<const AArch64RegisterInfo *>(TRI);
2801   if (IsThisReturn) {
2802     // For 'this' returns, use the X0-preserving mask if applicable
2803     Mask = ARI->getThisReturnPreservedMask(CallConv);
2804     if (!Mask) {
2805       IsThisReturn = false;
2806       Mask = ARI->getCallPreservedMask(CallConv);
2807     }
2808   } else
2809     Mask = ARI->getCallPreservedMask(CallConv);
2810
2811   assert(Mask && "Missing call preserved mask for calling convention");
2812   Ops.push_back(DAG.getRegisterMask(Mask));
2813
2814   if (InFlag.getNode())
2815     Ops.push_back(InFlag);
2816
2817   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2818
2819   // If we're doing a tall call, use a TC_RETURN here rather than an
2820   // actual call instruction.
2821   if (IsTailCall)
2822     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2823
2824   // Returns a chain and a flag for retval copy to use.
2825   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2826   InFlag = Chain.getValue(1);
2827
2828   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2829                                 ? RoundUpToAlignment(NumBytes, 16)
2830                                 : 0;
2831
2832   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2833                              DAG.getIntPtrConstant(CalleePopBytes, true),
2834                              InFlag, DL);
2835   if (!Ins.empty())
2836     InFlag = Chain.getValue(1);
2837
2838   // Handle result values, copying them out of physregs into vregs that we
2839   // return.
2840   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2841                          InVals, IsThisReturn,
2842                          IsThisReturn ? OutVals[0] : SDValue());
2843 }
2844
2845 bool AArch64TargetLowering::CanLowerReturn(
2846     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2847     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2848   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2849                           ? RetCC_AArch64_WebKit_JS
2850                           : RetCC_AArch64_AAPCS;
2851   SmallVector<CCValAssign, 16> RVLocs;
2852   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2853   return CCInfo.CheckReturn(Outs, RetCC);
2854 }
2855
2856 SDValue
2857 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2858                                    bool isVarArg,
2859                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2860                                    const SmallVectorImpl<SDValue> &OutVals,
2861                                    SDLoc DL, SelectionDAG &DAG) const {
2862   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2863                           ? RetCC_AArch64_WebKit_JS
2864                           : RetCC_AArch64_AAPCS;
2865   SmallVector<CCValAssign, 16> RVLocs;
2866   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2867                  *DAG.getContext());
2868   CCInfo.AnalyzeReturn(Outs, RetCC);
2869
2870   // Copy the result values into the output registers.
2871   SDValue Flag;
2872   SmallVector<SDValue, 4> RetOps(1, Chain);
2873   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2874        ++i, ++realRVLocIdx) {
2875     CCValAssign &VA = RVLocs[i];
2876     assert(VA.isRegLoc() && "Can only return in registers!");
2877     SDValue Arg = OutVals[realRVLocIdx];
2878
2879     switch (VA.getLocInfo()) {
2880     default:
2881       llvm_unreachable("Unknown loc info!");
2882     case CCValAssign::Full:
2883       if (Outs[i].ArgVT == MVT::i1) {
2884         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2885         // value. This is strictly redundant on Darwin (which uses "zeroext
2886         // i1"), but will be optimised out before ISel.
2887         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2888         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2889       }
2890       break;
2891     case CCValAssign::BCvt:
2892       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2893       break;
2894     }
2895
2896     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2897     Flag = Chain.getValue(1);
2898     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2899   }
2900
2901   RetOps[0] = Chain; // Update chain.
2902
2903   // Add the flag if we have it.
2904   if (Flag.getNode())
2905     RetOps.push_back(Flag);
2906
2907   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2908 }
2909
2910 //===----------------------------------------------------------------------===//
2911 //  Other Lowering Code
2912 //===----------------------------------------------------------------------===//
2913
2914 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2915                                                   SelectionDAG &DAG) const {
2916   EVT PtrVT = getPointerTy();
2917   SDLoc DL(Op);
2918   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2919   const GlobalValue *GV = GN->getGlobal();
2920   unsigned char OpFlags =
2921       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2922
2923   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2924          "unexpected offset in global node");
2925
2926   // This also catched the large code model case for Darwin.
2927   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2928     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2929     // FIXME: Once remat is capable of dealing with instructions with register
2930     // operands, expand this into two nodes instead of using a wrapper node.
2931     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2932   }
2933
2934   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2935     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2936            "use of MO_CONSTPOOL only supported on small model");
2937     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2938     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2939     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2940     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2941     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2942     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2943                                      MachinePointerInfo::getConstantPool(),
2944                                      /*isVolatile=*/ false,
2945                                      /*isNonTemporal=*/ true,
2946                                      /*isInvariant=*/ true, 8);
2947     if (GN->getOffset() != 0)
2948       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2949                          DAG.getConstant(GN->getOffset(), PtrVT));
2950     return GlobalAddr;
2951   }
2952
2953   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2954     const unsigned char MO_NC = AArch64II::MO_NC;
2955     return DAG.getNode(
2956         AArch64ISD::WrapperLarge, DL, PtrVT,
2957         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2958         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2959         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2960         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2961   } else {
2962     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2963     // the only correct model on Darwin.
2964     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2965                                             OpFlags | AArch64II::MO_PAGE);
2966     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2967     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2968
2969     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2970     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2971   }
2972 }
2973
2974 /// \brief Convert a TLS address reference into the correct sequence of loads
2975 /// and calls to compute the variable's address (for Darwin, currently) and
2976 /// return an SDValue containing the final node.
2977
2978 /// Darwin only has one TLS scheme which must be capable of dealing with the
2979 /// fully general situation, in the worst case. This means:
2980 ///     + "extern __thread" declaration.
2981 ///     + Defined in a possibly unknown dynamic library.
2982 ///
2983 /// The general system is that each __thread variable has a [3 x i64] descriptor
2984 /// which contains information used by the runtime to calculate the address. The
2985 /// only part of this the compiler needs to know about is the first xword, which
2986 /// contains a function pointer that must be called with the address of the
2987 /// entire descriptor in "x0".
2988 ///
2989 /// Since this descriptor may be in a different unit, in general even the
2990 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2991 /// is:
2992 ///     adrp x0, _var@TLVPPAGE
2993 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2994 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2995 ///                                      ; the function pointer
2996 ///     blr x1                           ; Uses descriptor address in x0
2997 ///     ; Address of _var is now in x0.
2998 ///
2999 /// If the address of _var's descriptor *is* known to the linker, then it can
3000 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3001 /// a slight efficiency gain.
3002 SDValue
3003 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3004                                                    SelectionDAG &DAG) const {
3005   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3006
3007   SDLoc DL(Op);
3008   MVT PtrVT = getPointerTy();
3009   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3010
3011   SDValue TLVPAddr =
3012       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3013   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3014
3015   // The first entry in the descriptor is a function pointer that we must call
3016   // to obtain the address of the variable.
3017   SDValue Chain = DAG.getEntryNode();
3018   SDValue FuncTLVGet =
3019       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3020                   false, true, true, 8);
3021   Chain = FuncTLVGet.getValue(1);
3022
3023   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3024   MFI->setAdjustsStack(true);
3025
3026   // TLS calls preserve all registers except those that absolutely must be
3027   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3028   // silly).
3029   const TargetRegisterInfo *TRI =
3030       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3031   const AArch64RegisterInfo *ARI =
3032       static_cast<const AArch64RegisterInfo *>(TRI);
3033   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3034
3035   // Finally, we can make the call. This is just a degenerate version of a
3036   // normal AArch64 call node: x0 takes the address of the descriptor, and
3037   // returns the address of the variable in this thread.
3038   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3039   Chain =
3040       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3041                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3042                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3043   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3044 }
3045
3046 /// When accessing thread-local variables under either the general-dynamic or
3047 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3048 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3049 /// is a function pointer to carry out the resolution. This function takes the
3050 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3051 /// other registers (except LR, NZCV) are preserved.
3052 ///
3053 /// Thus, the ideal call sequence on AArch64 is:
3054 ///
3055 ///     adrp x0, :tlsdesc:thread_var
3056 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3057 ///     add x0, x0, :tlsdesc_lo12:thread_var
3058 ///     .tlsdesccall thread_var
3059 ///     blr x8
3060 ///     (TPIDR_EL0 offset now in x0).
3061 ///
3062 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3063 /// relocation to help the linker relax this sequence if it turns out to be too
3064 /// conservative.
3065 ///
3066 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3067 /// is harmless.
3068 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3069                                                    SDValue DescAddr, SDLoc DL,
3070                                                    SelectionDAG &DAG) const {
3071   EVT PtrVT = getPointerTy();
3072
3073   // The function we need to call is simply the first entry in the GOT for this
3074   // descriptor, load it in preparation.
3075   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3076
3077   // TLS calls preserve all registers except those that absolutely must be
3078   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3079   // silly).
3080   const TargetRegisterInfo *TRI =
3081       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3082   const AArch64RegisterInfo *ARI =
3083       static_cast<const AArch64RegisterInfo *>(TRI);
3084   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3085
3086   // The function takes only one argument: the address of the descriptor itself
3087   // in X0.
3088   SDValue Glue, Chain;
3089   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3090   Glue = Chain.getValue(1);
3091
3092   // We're now ready to populate the argument list, as with a normal call:
3093   SmallVector<SDValue, 6> Ops;
3094   Ops.push_back(Chain);
3095   Ops.push_back(Func);
3096   Ops.push_back(SymAddr);
3097   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3098   Ops.push_back(DAG.getRegisterMask(Mask));
3099   Ops.push_back(Glue);
3100
3101   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3102   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3103   Glue = Chain.getValue(1);
3104
3105   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3106 }
3107
3108 SDValue
3109 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3110                                                 SelectionDAG &DAG) const {
3111   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3112   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3113          "ELF TLS only supported in small memory model");
3114   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3115
3116   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3117
3118   SDValue TPOff;
3119   EVT PtrVT = getPointerTy();
3120   SDLoc DL(Op);
3121   const GlobalValue *GV = GA->getGlobal();
3122
3123   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3124
3125   if (Model == TLSModel::LocalExec) {
3126     SDValue HiVar = DAG.getTargetGlobalAddress(
3127         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3128     SDValue LoVar = DAG.getTargetGlobalAddress(
3129         GV, DL, PtrVT, 0,
3130         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3131
3132     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3133                                        DAG.getTargetConstant(16, MVT::i32)),
3134                     0);
3135     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3136                                        DAG.getTargetConstant(0, MVT::i32)),
3137                     0);
3138   } else if (Model == TLSModel::InitialExec) {
3139     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3140     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3141   } else if (Model == TLSModel::LocalDynamic) {
3142     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3143     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3144     // the beginning of the module's TLS region, followed by a DTPREL offset
3145     // calculation.
3146
3147     // These accesses will need deduplicating if there's more than one.
3148     AArch64FunctionInfo *MFI =
3149         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3150     MFI->incNumLocalDynamicTLSAccesses();
3151
3152     // Accesses used in this sequence go via the TLS descriptor which lives in
3153     // the GOT. Prepare an address we can use to handle this.
3154     SDValue HiDesc = DAG.getTargetExternalSymbol(
3155         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3156     SDValue LoDesc = DAG.getTargetExternalSymbol(
3157         "_TLS_MODULE_BASE_", PtrVT,
3158         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3159
3160     // First argument to the descriptor call is the address of the descriptor
3161     // itself.
3162     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3163     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3164
3165     // The call needs a relocation too for linker relaxation. It doesn't make
3166     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3167     // the address.
3168     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3169                                                   AArch64II::MO_TLS);
3170
3171     // Now we can calculate the offset from TPIDR_EL0 to this module's
3172     // thread-local area.
3173     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3174
3175     // Now use :dtprel_whatever: operations to calculate this variable's offset
3176     // in its thread-storage area.
3177     SDValue HiVar = DAG.getTargetGlobalAddress(
3178         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3179     SDValue LoVar = DAG.getTargetGlobalAddress(
3180         GV, DL, MVT::i64, 0,
3181         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3182
3183     SDValue DTPOff =
3184         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3185                                    DAG.getTargetConstant(16, MVT::i32)),
3186                 0);
3187     DTPOff =
3188         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3189                                    DAG.getTargetConstant(0, MVT::i32)),
3190                 0);
3191
3192     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3193   } else if (Model == TLSModel::GeneralDynamic) {
3194     // Accesses used in this sequence go via the TLS descriptor which lives in
3195     // the GOT. Prepare an address we can use to handle this.
3196     SDValue HiDesc = DAG.getTargetGlobalAddress(
3197         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3198     SDValue LoDesc = DAG.getTargetGlobalAddress(
3199         GV, DL, PtrVT, 0,
3200         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3201
3202     // First argument to the descriptor call is the address of the descriptor
3203     // itself.
3204     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3205     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3206
3207     // The call needs a relocation too for linker relaxation. It doesn't make
3208     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3209     // the address.
3210     SDValue SymAddr =
3211         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3212
3213     // Finally we can make a call to calculate the offset from tpidr_el0.
3214     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3215   } else
3216     llvm_unreachable("Unsupported ELF TLS access model");
3217
3218   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3219 }
3220
3221 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3222                                                      SelectionDAG &DAG) const {
3223   if (Subtarget->isTargetDarwin())
3224     return LowerDarwinGlobalTLSAddress(Op, DAG);
3225   else if (Subtarget->isTargetELF())
3226     return LowerELFGlobalTLSAddress(Op, DAG);
3227
3228   llvm_unreachable("Unexpected platform trying to use TLS");
3229 }
3230 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3231   SDValue Chain = Op.getOperand(0);
3232   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3233   SDValue LHS = Op.getOperand(2);
3234   SDValue RHS = Op.getOperand(3);
3235   SDValue Dest = Op.getOperand(4);
3236   SDLoc dl(Op);
3237
3238   // Handle f128 first, since lowering it will result in comparing the return
3239   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3240   // is expecting to deal with.
3241   if (LHS.getValueType() == MVT::f128) {
3242     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3243
3244     // If softenSetCCOperands returned a scalar, we need to compare the result
3245     // against zero to select between true and false values.
3246     if (!RHS.getNode()) {
3247       RHS = DAG.getConstant(0, LHS.getValueType());
3248       CC = ISD::SETNE;
3249     }
3250   }
3251
3252   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3253   // instruction.
3254   unsigned Opc = LHS.getOpcode();
3255   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3256       cast<ConstantSDNode>(RHS)->isOne() &&
3257       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3258        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3259     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3260            "Unexpected condition code.");
3261     // Only lower legal XALUO ops.
3262     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3263       return SDValue();
3264
3265     // The actual operation with overflow check.
3266     AArch64CC::CondCode OFCC;
3267     SDValue Value, Overflow;
3268     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3269
3270     if (CC == ISD::SETNE)
3271       OFCC = getInvertedCondCode(OFCC);
3272     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3273
3274     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3275                        CCVal, Overflow);
3276   }
3277
3278   if (LHS.getValueType().isInteger()) {
3279     assert((LHS.getValueType() == RHS.getValueType()) &&
3280            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3281
3282     // If the RHS of the comparison is zero, we can potentially fold this
3283     // to a specialized branch.
3284     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3285     if (RHSC && RHSC->getZExtValue() == 0) {
3286       if (CC == ISD::SETEQ) {
3287         // See if we can use a TBZ to fold in an AND as well.
3288         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3289         // out of bounds, a late MI-layer pass rewrites branches.
3290         // 403.gcc is an example that hits this case.
3291         if (LHS.getOpcode() == ISD::AND &&
3292             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3293             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3294           SDValue Test = LHS.getOperand(0);
3295           uint64_t Mask = LHS.getConstantOperandVal(1);
3296           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3297                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3298         }
3299
3300         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3301       } else if (CC == ISD::SETNE) {
3302         // See if we can use a TBZ to fold in an AND as well.
3303         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3304         // out of bounds, a late MI-layer pass rewrites branches.
3305         // 403.gcc is an example that hits this case.
3306         if (LHS.getOpcode() == ISD::AND &&
3307             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3308             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3309           SDValue Test = LHS.getOperand(0);
3310           uint64_t Mask = LHS.getConstantOperandVal(1);
3311           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3312                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3313         }
3314
3315         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3316       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3317         // Don't combine AND since emitComparison converts the AND to an ANDS
3318         // (a.k.a. TST) and the test in the test bit and branch instruction
3319         // becomes redundant.  This would also increase register pressure.
3320         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3321         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3322                            DAG.getConstant(Mask, MVT::i64), Dest);
3323       }
3324     }
3325     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3326         LHS.getOpcode() != ISD::AND) {
3327       // Don't combine AND since emitComparison converts the AND to an ANDS
3328       // (a.k.a. TST) and the test in the test bit and branch instruction
3329       // becomes redundant.  This would also increase register pressure.
3330       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3331       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3332                          DAG.getConstant(Mask, MVT::i64), Dest);
3333     }
3334
3335     SDValue CCVal;
3336     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3337     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3338                        Cmp);
3339   }
3340
3341   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3342
3343   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3344   // clean.  Some of them require two branches to implement.
3345   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3346   AArch64CC::CondCode CC1, CC2;
3347   changeFPCCToAArch64CC(CC, CC1, CC2);
3348   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3349   SDValue BR1 =
3350       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3351   if (CC2 != AArch64CC::AL) {
3352     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3353     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3354                        Cmp);
3355   }
3356
3357   return BR1;
3358 }
3359
3360 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3361                                               SelectionDAG &DAG) const {
3362   EVT VT = Op.getValueType();
3363   SDLoc DL(Op);
3364
3365   SDValue In1 = Op.getOperand(0);
3366   SDValue In2 = Op.getOperand(1);
3367   EVT SrcVT = In2.getValueType();
3368   if (SrcVT != VT) {
3369     if (SrcVT == MVT::f32 && VT == MVT::f64)
3370       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3371     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3372       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3373     else
3374       // FIXME: Src type is different, bail out for now. Can VT really be a
3375       // vector type?
3376       return SDValue();
3377   }
3378
3379   EVT VecVT;
3380   EVT EltVT;
3381   SDValue EltMask, VecVal1, VecVal2;
3382   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3383     EltVT = MVT::i32;
3384     VecVT = MVT::v4i32;
3385     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3386
3387     if (!VT.isVector()) {
3388       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3389                                           DAG.getUNDEF(VecVT), In1);
3390       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3391                                           DAG.getUNDEF(VecVT), In2);
3392     } else {
3393       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3394       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3395     }
3396   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3397     EltVT = MVT::i64;
3398     VecVT = MVT::v2i64;
3399
3400     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3401     // immediate moves cannot materialize that in a single instruction for
3402     // 64-bit elements. Instead, materialize zero and then negate it.
3403     EltMask = DAG.getConstant(0, EltVT);
3404
3405     if (!VT.isVector()) {
3406       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3407                                           DAG.getUNDEF(VecVT), In1);
3408       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3409                                           DAG.getUNDEF(VecVT), In2);
3410     } else {
3411       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3412       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3413     }
3414   } else {
3415     llvm_unreachable("Invalid type for copysign!");
3416   }
3417
3418   std::vector<SDValue> BuildVectorOps;
3419   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3420     BuildVectorOps.push_back(EltMask);
3421
3422   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3423
3424   // If we couldn't materialize the mask above, then the mask vector will be
3425   // the zero vector, and we need to negate it here.
3426   if (VT == MVT::f64 || VT == MVT::v2f64) {
3427     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3428     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3429     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3430   }
3431
3432   SDValue Sel =
3433       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3434
3435   if (VT == MVT::f32)
3436     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3437   else if (VT == MVT::f64)
3438     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3439   else
3440     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3441 }
3442
3443 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3444   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3445           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3446     return SDValue();
3447
3448   if (!Subtarget->hasNEON())
3449     return SDValue();
3450
3451   // While there is no integer popcount instruction, it can
3452   // be more efficiently lowered to the following sequence that uses
3453   // AdvSIMD registers/instructions as long as the copies to/from
3454   // the AdvSIMD registers are cheap.
3455   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3456   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3457   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3458   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3459   SDValue Val = Op.getOperand(0);
3460   SDLoc DL(Op);
3461   EVT VT = Op.getValueType();
3462   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3463
3464   SDValue VecVal;
3465   if (VT == MVT::i32) {
3466     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3467     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3468                                        VecVal);
3469   } else {
3470     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3471   }
3472
3473   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3474   SDValue UaddLV = DAG.getNode(
3475       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3476       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3477
3478   if (VT == MVT::i64)
3479     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3480   return UaddLV;
3481 }
3482
3483 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3484
3485   if (Op.getValueType().isVector())
3486     return LowerVSETCC(Op, DAG);
3487
3488   SDValue LHS = Op.getOperand(0);
3489   SDValue RHS = Op.getOperand(1);
3490   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3491   SDLoc dl(Op);
3492
3493   // We chose ZeroOrOneBooleanContents, so use zero and one.
3494   EVT VT = Op.getValueType();
3495   SDValue TVal = DAG.getConstant(1, VT);
3496   SDValue FVal = DAG.getConstant(0, VT);
3497
3498   // Handle f128 first, since one possible outcome is a normal integer
3499   // comparison which gets picked up by the next if statement.
3500   if (LHS.getValueType() == MVT::f128) {
3501     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3502
3503     // If softenSetCCOperands returned a scalar, use it.
3504     if (!RHS.getNode()) {
3505       assert(LHS.getValueType() == Op.getValueType() &&
3506              "Unexpected setcc expansion!");
3507       return LHS;
3508     }
3509   }
3510
3511   if (LHS.getValueType().isInteger()) {
3512     SDValue CCVal;
3513     SDValue Cmp =
3514         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3515
3516     // Note that we inverted the condition above, so we reverse the order of
3517     // the true and false operands here.  This will allow the setcc to be
3518     // matched to a single CSINC instruction.
3519     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3520   }
3521
3522   // Now we know we're dealing with FP values.
3523   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3524
3525   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3526   // and do the comparison.
3527   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3528
3529   AArch64CC::CondCode CC1, CC2;
3530   changeFPCCToAArch64CC(CC, CC1, CC2);
3531   if (CC2 == AArch64CC::AL) {
3532     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3533     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3534
3535     // Note that we inverted the condition above, so we reverse the order of
3536     // the true and false operands here.  This will allow the setcc to be
3537     // matched to a single CSINC instruction.
3538     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3539   } else {
3540     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3541     // totally clean.  Some of them require two CSELs to implement.  As is in
3542     // this case, we emit the first CSEL and then emit a second using the output
3543     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3544
3545     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3546     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3547     SDValue CS1 =
3548         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3549
3550     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3551     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3552   }
3553 }
3554
3555 /// A SELECT_CC operation is really some kind of max or min if both values being
3556 /// compared are, in some sense, equal to the results in either case. However,
3557 /// it is permissible to compare f32 values and produce directly extended f64
3558 /// values.
3559 ///
3560 /// Extending the comparison operands would also be allowed, but is less likely
3561 /// to happen in practice since their use is right here. Note that truncate
3562 /// operations would *not* be semantically equivalent.
3563 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3564   if (Cmp == Result)
3565     return true;
3566
3567   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3568   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3569   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3570       Result.getValueType() == MVT::f64) {
3571     bool Lossy;
3572     APFloat CmpVal = CCmp->getValueAPF();
3573     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3574     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3575   }
3576
3577   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3578 }
3579
3580 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3581                                            SelectionDAG &DAG) const {
3582   SDValue CC = Op->getOperand(0);
3583   SDValue TVal = Op->getOperand(1);
3584   SDValue FVal = Op->getOperand(2);
3585   SDLoc DL(Op);
3586
3587   unsigned Opc = CC.getOpcode();
3588   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3589   // instruction.
3590   if (CC.getResNo() == 1 &&
3591       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3592        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3593     // Only lower legal XALUO ops.
3594     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3595       return SDValue();
3596
3597     AArch64CC::CondCode OFCC;
3598     SDValue Value, Overflow;
3599     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3600     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3601
3602     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3603                        CCVal, Overflow);
3604   }
3605
3606   if (CC.getOpcode() == ISD::SETCC)
3607     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3608                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3609   else
3610     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3611                            FVal, ISD::SETNE);
3612 }
3613
3614 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3615                                               SelectionDAG &DAG) const {
3616   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3617   SDValue LHS = Op.getOperand(0);
3618   SDValue RHS = Op.getOperand(1);
3619   SDValue TVal = Op.getOperand(2);
3620   SDValue FVal = Op.getOperand(3);
3621   SDLoc dl(Op);
3622
3623   // Handle f128 first, because it will result in a comparison of some RTLIB
3624   // call result against zero.
3625   if (LHS.getValueType() == MVT::f128) {
3626     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3627
3628     // If softenSetCCOperands returned a scalar, we need to compare the result
3629     // against zero to select between true and false values.
3630     if (!RHS.getNode()) {
3631       RHS = DAG.getConstant(0, LHS.getValueType());
3632       CC = ISD::SETNE;
3633     }
3634   }
3635
3636   // Handle integers first.
3637   if (LHS.getValueType().isInteger()) {
3638     assert((LHS.getValueType() == RHS.getValueType()) &&
3639            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3640
3641     unsigned Opcode = AArch64ISD::CSEL;
3642
3643     // If both the TVal and the FVal are constants, see if we can swap them in
3644     // order to for a CSINV or CSINC out of them.
3645     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3646     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3647
3648     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3649       std::swap(TVal, FVal);
3650       std::swap(CTVal, CFVal);
3651       CC = ISD::getSetCCInverse(CC, true);
3652     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3653       std::swap(TVal, FVal);
3654       std::swap(CTVal, CFVal);
3655       CC = ISD::getSetCCInverse(CC, true);
3656     } else if (TVal.getOpcode() == ISD::XOR) {
3657       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3658       // with a CSINV rather than a CSEL.
3659       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3660
3661       if (CVal && CVal->isAllOnesValue()) {
3662         std::swap(TVal, FVal);
3663         std::swap(CTVal, CFVal);
3664         CC = ISD::getSetCCInverse(CC, true);
3665       }
3666     } else if (TVal.getOpcode() == ISD::SUB) {
3667       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3668       // that we can match with a CSNEG rather than a CSEL.
3669       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3670
3671       if (CVal && CVal->isNullValue()) {
3672         std::swap(TVal, FVal);
3673         std::swap(CTVal, CFVal);
3674         CC = ISD::getSetCCInverse(CC, true);
3675       }
3676     } else if (CTVal && CFVal) {
3677       const int64_t TrueVal = CTVal->getSExtValue();
3678       const int64_t FalseVal = CFVal->getSExtValue();
3679       bool Swap = false;
3680
3681       // If both TVal and FVal are constants, see if FVal is the
3682       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3683       // instead of a CSEL in that case.
3684       if (TrueVal == ~FalseVal) {
3685         Opcode = AArch64ISD::CSINV;
3686       } else if (TrueVal == -FalseVal) {
3687         Opcode = AArch64ISD::CSNEG;
3688       } else if (TVal.getValueType() == MVT::i32) {
3689         // If our operands are only 32-bit wide, make sure we use 32-bit
3690         // arithmetic for the check whether we can use CSINC. This ensures that
3691         // the addition in the check will wrap around properly in case there is
3692         // an overflow (which would not be the case if we do the check with
3693         // 64-bit arithmetic).
3694         const uint32_t TrueVal32 = CTVal->getZExtValue();
3695         const uint32_t FalseVal32 = CFVal->getZExtValue();
3696
3697         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3698           Opcode = AArch64ISD::CSINC;
3699
3700           if (TrueVal32 > FalseVal32) {
3701             Swap = true;
3702           }
3703         }
3704         // 64-bit check whether we can use CSINC.
3705       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3706         Opcode = AArch64ISD::CSINC;
3707
3708         if (TrueVal > FalseVal) {
3709           Swap = true;
3710         }
3711       }
3712
3713       // Swap TVal and FVal if necessary.
3714       if (Swap) {
3715         std::swap(TVal, FVal);
3716         std::swap(CTVal, CFVal);
3717         CC = ISD::getSetCCInverse(CC, true);
3718       }
3719
3720       if (Opcode != AArch64ISD::CSEL) {
3721         // Drop FVal since we can get its value by simply inverting/negating
3722         // TVal.
3723         FVal = TVal;
3724       }
3725     }
3726
3727     SDValue CCVal;
3728     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3729
3730     EVT VT = Op.getValueType();
3731     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3732   }
3733
3734   // Now we know we're dealing with FP values.
3735   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3736   assert(LHS.getValueType() == RHS.getValueType());
3737   EVT VT = Op.getValueType();
3738
3739   // Try to match this select into a max/min operation, which have dedicated
3740   // opcode in the instruction set.
3741   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3742   // in no-NaNs mode.
3743   if (getTargetMachine().Options.NoNaNsFPMath) {
3744     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3745     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3746         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3747       CC = ISD::getSetCCSwappedOperands(CC);
3748       std::swap(MinMaxLHS, MinMaxRHS);
3749     }
3750
3751     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3752         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3753       switch (CC) {
3754       default:
3755         break;
3756       case ISD::SETGT:
3757       case ISD::SETGE:
3758       case ISD::SETUGT:
3759       case ISD::SETUGE:
3760       case ISD::SETOGT:
3761       case ISD::SETOGE:
3762         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3763         break;
3764       case ISD::SETLT:
3765       case ISD::SETLE:
3766       case ISD::SETULT:
3767       case ISD::SETULE:
3768       case ISD::SETOLT:
3769       case ISD::SETOLE:
3770         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3771         break;
3772       }
3773     }
3774   }
3775
3776   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3777   // and do the comparison.
3778   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3779
3780   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3781   // clean.  Some of them require two CSELs to implement.
3782   AArch64CC::CondCode CC1, CC2;
3783   changeFPCCToAArch64CC(CC, CC1, CC2);
3784   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3785   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3786
3787   // If we need a second CSEL, emit it, using the output of the first as the
3788   // RHS.  We're effectively OR'ing the two CC's together.
3789   if (CC2 != AArch64CC::AL) {
3790     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3791     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3792   }
3793
3794   // Otherwise, return the output of the first CSEL.
3795   return CS1;
3796 }
3797
3798 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3799                                               SelectionDAG &DAG) const {
3800   // Jump table entries as PC relative offsets. No additional tweaking
3801   // is necessary here. Just get the address of the jump table.
3802   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3803   EVT PtrVT = getPointerTy();
3804   SDLoc DL(Op);
3805
3806   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3807       !Subtarget->isTargetMachO()) {
3808     const unsigned char MO_NC = AArch64II::MO_NC;
3809     return DAG.getNode(
3810         AArch64ISD::WrapperLarge, DL, PtrVT,
3811         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3812         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3813         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3814         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3815                                AArch64II::MO_G0 | MO_NC));
3816   }
3817
3818   SDValue Hi =
3819       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3820   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3821                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3822   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3823   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3824 }
3825
3826 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3827                                                  SelectionDAG &DAG) const {
3828   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3829   EVT PtrVT = getPointerTy();
3830   SDLoc DL(Op);
3831
3832   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3833     // Use the GOT for the large code model on iOS.
3834     if (Subtarget->isTargetMachO()) {
3835       SDValue GotAddr = DAG.getTargetConstantPool(
3836           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3837           AArch64II::MO_GOT);
3838       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3839     }
3840
3841     const unsigned char MO_NC = AArch64II::MO_NC;
3842     return DAG.getNode(
3843         AArch64ISD::WrapperLarge, DL, PtrVT,
3844         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3845                                   CP->getOffset(), AArch64II::MO_G3),
3846         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3847                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3848         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3849                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3850         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3851                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3852   } else {
3853     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3854     // ELF, the only valid one on Darwin.
3855     SDValue Hi =
3856         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3857                                   CP->getOffset(), AArch64II::MO_PAGE);
3858     SDValue Lo = DAG.getTargetConstantPool(
3859         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3860         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3861
3862     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3863     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3864   }
3865 }
3866
3867 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3868                                                SelectionDAG &DAG) const {
3869   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3870   EVT PtrVT = getPointerTy();
3871   SDLoc DL(Op);
3872   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3873       !Subtarget->isTargetMachO()) {
3874     const unsigned char MO_NC = AArch64II::MO_NC;
3875     return DAG.getNode(
3876         AArch64ISD::WrapperLarge, DL, PtrVT,
3877         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3878         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3879         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3880         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3881   } else {
3882     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3883     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3884                                                              AArch64II::MO_NC);
3885     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3886     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3887   }
3888 }
3889
3890 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3891                                                  SelectionDAG &DAG) const {
3892   AArch64FunctionInfo *FuncInfo =
3893       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3894
3895   SDLoc DL(Op);
3896   SDValue FR =
3897       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3898   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3899   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3900                       MachinePointerInfo(SV), false, false, 0);
3901 }
3902
3903 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3904                                                 SelectionDAG &DAG) const {
3905   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3906   // Standard, section B.3.
3907   MachineFunction &MF = DAG.getMachineFunction();
3908   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3909   SDLoc DL(Op);
3910
3911   SDValue Chain = Op.getOperand(0);
3912   SDValue VAList = Op.getOperand(1);
3913   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3914   SmallVector<SDValue, 4> MemOps;
3915
3916   // void *__stack at offset 0
3917   SDValue Stack =
3918       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3919   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3920                                 MachinePointerInfo(SV), false, false, 8));
3921
3922   // void *__gr_top at offset 8
3923   int GPRSize = FuncInfo->getVarArgsGPRSize();
3924   if (GPRSize > 0) {
3925     SDValue GRTop, GRTopAddr;
3926
3927     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3928                             DAG.getConstant(8, getPointerTy()));
3929
3930     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3931     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3932                         DAG.getConstant(GPRSize, getPointerTy()));
3933
3934     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3935                                   MachinePointerInfo(SV, 8), false, false, 8));
3936   }
3937
3938   // void *__vr_top at offset 16
3939   int FPRSize = FuncInfo->getVarArgsFPRSize();
3940   if (FPRSize > 0) {
3941     SDValue VRTop, VRTopAddr;
3942     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3943                             DAG.getConstant(16, getPointerTy()));
3944
3945     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3946     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3947                         DAG.getConstant(FPRSize, getPointerTy()));
3948
3949     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3950                                   MachinePointerInfo(SV, 16), false, false, 8));
3951   }
3952
3953   // int __gr_offs at offset 24
3954   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3955                                    DAG.getConstant(24, getPointerTy()));
3956   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3957                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3958                                 false, 4));
3959
3960   // int __vr_offs at offset 28
3961   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3962                                    DAG.getConstant(28, getPointerTy()));
3963   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3964                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3965                                 false, 4));
3966
3967   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3968 }
3969
3970 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3971                                             SelectionDAG &DAG) const {
3972   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3973                                      : LowerAAPCS_VASTART(Op, DAG);
3974 }
3975
3976 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3977                                            SelectionDAG &DAG) const {
3978   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3979   // pointer.
3980   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3981   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3982   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3983
3984   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3985                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3986                        8, false, false, MachinePointerInfo(DestSV),
3987                        MachinePointerInfo(SrcSV));
3988 }
3989
3990 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3991   assert(Subtarget->isTargetDarwin() &&
3992          "automatic va_arg instruction only works on Darwin");
3993
3994   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3995   EVT VT = Op.getValueType();
3996   SDLoc DL(Op);
3997   SDValue Chain = Op.getOperand(0);
3998   SDValue Addr = Op.getOperand(1);
3999   unsigned Align = Op.getConstantOperandVal(3);
4000
4001   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
4002                                MachinePointerInfo(V), false, false, false, 0);
4003   Chain = VAList.getValue(1);
4004
4005   if (Align > 8) {
4006     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4007     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4008                          DAG.getConstant(Align - 1, getPointerTy()));
4009     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4010                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4011   }
4012
4013   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4014   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4015
4016   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4017   // up to 64 bits.  At the very least, we have to increase the striding of the
4018   // vaargs list to match this, and for FP values we need to introduce
4019   // FP_ROUND nodes as well.
4020   if (VT.isInteger() && !VT.isVector())
4021     ArgSize = 8;
4022   bool NeedFPTrunc = false;
4023   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4024     ArgSize = 8;
4025     NeedFPTrunc = true;
4026   }
4027
4028   // Increment the pointer, VAList, to the next vaarg
4029   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4030                                DAG.getConstant(ArgSize, getPointerTy()));
4031   // Store the incremented VAList to the legalized pointer
4032   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4033                                  false, false, 0);
4034
4035   // Load the actual argument out of the pointer VAList
4036   if (NeedFPTrunc) {
4037     // Load the value as an f64.
4038     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4039                                  MachinePointerInfo(), false, false, false, 0);
4040     // Round the value down to an f32.
4041     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4042                                    DAG.getIntPtrConstant(1));
4043     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4044     // Merge the rounded value with the chain output of the load.
4045     return DAG.getMergeValues(Ops, DL);
4046   }
4047
4048   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4049                      false, false, 0);
4050 }
4051
4052 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4053                                               SelectionDAG &DAG) const {
4054   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4055   MFI->setFrameAddressIsTaken(true);
4056
4057   EVT VT = Op.getValueType();
4058   SDLoc DL(Op);
4059   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4060   SDValue FrameAddr =
4061       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4062   while (Depth--)
4063     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4064                             MachinePointerInfo(), false, false, false, 0);
4065   return FrameAddr;
4066 }
4067
4068 // FIXME? Maybe this could be a TableGen attribute on some registers and
4069 // this table could be generated automatically from RegInfo.
4070 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4071                                                   EVT VT) const {
4072   unsigned Reg = StringSwitch<unsigned>(RegName)
4073                        .Case("sp", AArch64::SP)
4074                        .Default(0);
4075   if (Reg)
4076     return Reg;
4077   report_fatal_error("Invalid register name global variable");
4078 }
4079
4080 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4081                                                SelectionDAG &DAG) const {
4082   MachineFunction &MF = DAG.getMachineFunction();
4083   MachineFrameInfo *MFI = MF.getFrameInfo();
4084   MFI->setReturnAddressIsTaken(true);
4085
4086   EVT VT = Op.getValueType();
4087   SDLoc DL(Op);
4088   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4089   if (Depth) {
4090     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4091     SDValue Offset = DAG.getConstant(8, getPointerTy());
4092     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4093                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4094                        MachinePointerInfo(), false, false, false, 0);
4095   }
4096
4097   // Return LR, which contains the return address. Mark it an implicit live-in.
4098   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4099   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4100 }
4101
4102 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4103 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4104 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4105                                                     SelectionDAG &DAG) const {
4106   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4107   EVT VT = Op.getValueType();
4108   unsigned VTBits = VT.getSizeInBits();
4109   SDLoc dl(Op);
4110   SDValue ShOpLo = Op.getOperand(0);
4111   SDValue ShOpHi = Op.getOperand(1);
4112   SDValue ShAmt = Op.getOperand(2);
4113   SDValue ARMcc;
4114   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4115
4116   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4117
4118   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4119                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4120   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4121   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4122                                    DAG.getConstant(VTBits, MVT::i64));
4123   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4124
4125   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4126                                ISD::SETGE, dl, DAG);
4127   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4128
4129   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4130   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4131   SDValue Lo =
4132       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4133
4134   // AArch64 shifts larger than the register width are wrapped rather than
4135   // clamped, so we can't just emit "hi >> x".
4136   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4137   SDValue TrueValHi = Opc == ISD::SRA
4138                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4139                                         DAG.getConstant(VTBits - 1, MVT::i64))
4140                           : DAG.getConstant(0, VT);
4141   SDValue Hi =
4142       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4143
4144   SDValue Ops[2] = { Lo, Hi };
4145   return DAG.getMergeValues(Ops, dl);
4146 }
4147
4148 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4149 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4150 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4151                                                  SelectionDAG &DAG) const {
4152   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4153   EVT VT = Op.getValueType();
4154   unsigned VTBits = VT.getSizeInBits();
4155   SDLoc dl(Op);
4156   SDValue ShOpLo = Op.getOperand(0);
4157   SDValue ShOpHi = Op.getOperand(1);
4158   SDValue ShAmt = Op.getOperand(2);
4159   SDValue ARMcc;
4160
4161   assert(Op.getOpcode() == ISD::SHL_PARTS);
4162   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4163                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4164   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4165   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4166                                    DAG.getConstant(VTBits, MVT::i64));
4167   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4168   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4169
4170   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4171
4172   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4173                                ISD::SETGE, dl, DAG);
4174   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4175   SDValue Hi =
4176       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4177
4178   // AArch64 shifts of larger than register sizes are wrapped rather than
4179   // clamped, so we can't just emit "lo << a" if a is too big.
4180   SDValue TrueValLo = DAG.getConstant(0, VT);
4181   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4182   SDValue Lo =
4183       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4184
4185   SDValue Ops[2] = { Lo, Hi };
4186   return DAG.getMergeValues(Ops, dl);
4187 }
4188
4189 bool AArch64TargetLowering::isOffsetFoldingLegal(
4190     const GlobalAddressSDNode *GA) const {
4191   // The AArch64 target doesn't support folding offsets into global addresses.
4192   return false;
4193 }
4194
4195 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4196   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4197   // FIXME: We should be able to handle f128 as well with a clever lowering.
4198   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4199     return true;
4200
4201   if (VT == MVT::f64)
4202     return AArch64_AM::getFP64Imm(Imm) != -1;
4203   else if (VT == MVT::f32)
4204     return AArch64_AM::getFP32Imm(Imm) != -1;
4205   return false;
4206 }
4207
4208 //===----------------------------------------------------------------------===//
4209 //                          AArch64 Optimization Hooks
4210 //===----------------------------------------------------------------------===//
4211
4212 //===----------------------------------------------------------------------===//
4213 //                          AArch64 Inline Assembly Support
4214 //===----------------------------------------------------------------------===//
4215
4216 // Table of Constraints
4217 // TODO: This is the current set of constraints supported by ARM for the
4218 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4219 //
4220 // r - A general register
4221 // w - An FP/SIMD register of some size in the range v0-v31
4222 // x - An FP/SIMD register of some size in the range v0-v15
4223 // I - Constant that can be used with an ADD instruction
4224 // J - Constant that can be used with a SUB instruction
4225 // K - Constant that can be used with a 32-bit logical instruction
4226 // L - Constant that can be used with a 64-bit logical instruction
4227 // M - Constant that can be used as a 32-bit MOV immediate
4228 // N - Constant that can be used as a 64-bit MOV immediate
4229 // Q - A memory reference with base register and no offset
4230 // S - A symbolic address
4231 // Y - Floating point constant zero
4232 // Z - Integer constant zero
4233 //
4234 //   Note that general register operands will be output using their 64-bit x
4235 // register name, whatever the size of the variable, unless the asm operand
4236 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4237 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4238 // %q modifier.
4239
4240 /// getConstraintType - Given a constraint letter, return the type of
4241 /// constraint it is for this target.
4242 AArch64TargetLowering::ConstraintType
4243 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4244   if (Constraint.size() == 1) {
4245     switch (Constraint[0]) {
4246     default:
4247       break;
4248     case 'z':
4249       return C_Other;
4250     case 'x':
4251     case 'w':
4252       return C_RegisterClass;
4253     // An address with a single base register. Due to the way we
4254     // currently handle addresses it is the same as 'r'.
4255     case 'Q':
4256       return C_Memory;
4257     }
4258   }
4259   return TargetLowering::getConstraintType(Constraint);
4260 }
4261
4262 /// Examine constraint type and operand type and determine a weight value.
4263 /// This object must already have been set up with the operand type
4264 /// and the current alternative constraint selected.
4265 TargetLowering::ConstraintWeight
4266 AArch64TargetLowering::getSingleConstraintMatchWeight(
4267     AsmOperandInfo &info, const char *constraint) const {
4268   ConstraintWeight weight = CW_Invalid;
4269   Value *CallOperandVal = info.CallOperandVal;
4270   // If we don't have a value, we can't do a match,
4271   // but allow it at the lowest weight.
4272   if (!CallOperandVal)
4273     return CW_Default;
4274   Type *type = CallOperandVal->getType();
4275   // Look at the constraint type.
4276   switch (*constraint) {
4277   default:
4278     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4279     break;
4280   case 'x':
4281   case 'w':
4282     if (type->isFloatingPointTy() || type->isVectorTy())
4283       weight = CW_Register;
4284     break;
4285   case 'z':
4286     weight = CW_Constant;
4287     break;
4288   }
4289   return weight;
4290 }
4291
4292 std::pair<unsigned, const TargetRegisterClass *>
4293 AArch64TargetLowering::getRegForInlineAsmConstraint(
4294     const std::string &Constraint, MVT VT) const {
4295   if (Constraint.size() == 1) {
4296     switch (Constraint[0]) {
4297     case 'r':
4298       if (VT.getSizeInBits() == 64)
4299         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4300       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4301     case 'w':
4302       if (VT == MVT::f32)
4303         return std::make_pair(0U, &AArch64::FPR32RegClass);
4304       if (VT.getSizeInBits() == 64)
4305         return std::make_pair(0U, &AArch64::FPR64RegClass);
4306       if (VT.getSizeInBits() == 128)
4307         return std::make_pair(0U, &AArch64::FPR128RegClass);
4308       break;
4309     // The instructions that this constraint is designed for can
4310     // only take 128-bit registers so just use that regclass.
4311     case 'x':
4312       if (VT.getSizeInBits() == 128)
4313         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4314       break;
4315     }
4316   }
4317   if (StringRef("{cc}").equals_lower(Constraint))
4318     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4319
4320   // Use the default implementation in TargetLowering to convert the register
4321   // constraint into a member of a register class.
4322   std::pair<unsigned, const TargetRegisterClass *> Res;
4323   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4324
4325   // Not found as a standard register?
4326   if (!Res.second) {
4327     unsigned Size = Constraint.size();
4328     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4329         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4330       const std::string Reg =
4331           std::string(&Constraint[2], &Constraint[Size - 1]);
4332       int RegNo = atoi(Reg.c_str());
4333       if (RegNo >= 0 && RegNo <= 31) {
4334         // v0 - v31 are aliases of q0 - q31.
4335         // By default we'll emit v0-v31 for this unless there's a modifier where
4336         // we'll emit the correct register as well.
4337         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4338         Res.second = &AArch64::FPR128RegClass;
4339       }
4340     }
4341   }
4342
4343   return Res;
4344 }
4345
4346 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4347 /// vector.  If it is invalid, don't add anything to Ops.
4348 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4349     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4350     SelectionDAG &DAG) const {
4351   SDValue Result;
4352
4353   // Currently only support length 1 constraints.
4354   if (Constraint.length() != 1)
4355     return;
4356
4357   char ConstraintLetter = Constraint[0];
4358   switch (ConstraintLetter) {
4359   default:
4360     break;
4361
4362   // This set of constraints deal with valid constants for various instructions.
4363   // Validate and return a target constant for them if we can.
4364   case 'z': {
4365     // 'z' maps to xzr or wzr so it needs an input of 0.
4366     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4367     if (!C || C->getZExtValue() != 0)
4368       return;
4369
4370     if (Op.getValueType() == MVT::i64)
4371       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4372     else
4373       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4374     break;
4375   }
4376
4377   case 'I':
4378   case 'J':
4379   case 'K':
4380   case 'L':
4381   case 'M':
4382   case 'N':
4383     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4384     if (!C)
4385       return;
4386
4387     // Grab the value and do some validation.
4388     uint64_t CVal = C->getZExtValue();
4389     switch (ConstraintLetter) {
4390     // The I constraint applies only to simple ADD or SUB immediate operands:
4391     // i.e. 0 to 4095 with optional shift by 12
4392     // The J constraint applies only to ADD or SUB immediates that would be
4393     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4394     // instruction [or vice versa], in other words -1 to -4095 with optional
4395     // left shift by 12.
4396     case 'I':
4397       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4398         break;
4399       return;
4400     case 'J': {
4401       uint64_t NVal = -C->getSExtValue();
4402       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4403         CVal = C->getSExtValue();
4404         break;
4405       }
4406       return;
4407     }
4408     // The K and L constraints apply *only* to logical immediates, including
4409     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4410     // been removed and MOV should be used). So these constraints have to
4411     // distinguish between bit patterns that are valid 32-bit or 64-bit
4412     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4413     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4414     // versa.
4415     case 'K':
4416       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4417         break;
4418       return;
4419     case 'L':
4420       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4421         break;
4422       return;
4423     // The M and N constraints are a superset of K and L respectively, for use
4424     // with the MOV (immediate) alias. As well as the logical immediates they
4425     // also match 32 or 64-bit immediates that can be loaded either using a
4426     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4427     // (M) or 64-bit 0x1234000000000000 (N) etc.
4428     // As a note some of this code is liberally stolen from the asm parser.
4429     case 'M': {
4430       if (!isUInt<32>(CVal))
4431         return;
4432       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4433         break;
4434       if ((CVal & 0xFFFF) == CVal)
4435         break;
4436       if ((CVal & 0xFFFF0000ULL) == CVal)
4437         break;
4438       uint64_t NCVal = ~(uint32_t)CVal;
4439       if ((NCVal & 0xFFFFULL) == NCVal)
4440         break;
4441       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4442         break;
4443       return;
4444     }
4445     case 'N': {
4446       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4447         break;
4448       if ((CVal & 0xFFFFULL) == CVal)
4449         break;
4450       if ((CVal & 0xFFFF0000ULL) == CVal)
4451         break;
4452       if ((CVal & 0xFFFF00000000ULL) == CVal)
4453         break;
4454       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4455         break;
4456       uint64_t NCVal = ~CVal;
4457       if ((NCVal & 0xFFFFULL) == NCVal)
4458         break;
4459       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4460         break;
4461       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4462         break;
4463       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4464         break;
4465       return;
4466     }
4467     default:
4468       return;
4469     }
4470
4471     // All assembler immediates are 64-bit integers.
4472     Result = DAG.getTargetConstant(CVal, MVT::i64);
4473     break;
4474   }
4475
4476   if (Result.getNode()) {
4477     Ops.push_back(Result);
4478     return;
4479   }
4480
4481   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4482 }
4483
4484 //===----------------------------------------------------------------------===//
4485 //                     AArch64 Advanced SIMD Support
4486 //===----------------------------------------------------------------------===//
4487
4488 /// WidenVector - Given a value in the V64 register class, produce the
4489 /// equivalent value in the V128 register class.
4490 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4491   EVT VT = V64Reg.getValueType();
4492   unsigned NarrowSize = VT.getVectorNumElements();
4493   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4494   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4495   SDLoc DL(V64Reg);
4496
4497   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4498                      V64Reg, DAG.getConstant(0, MVT::i32));
4499 }
4500
4501 /// getExtFactor - Determine the adjustment factor for the position when
4502 /// generating an "extract from vector registers" instruction.
4503 static unsigned getExtFactor(SDValue &V) {
4504   EVT EltType = V.getValueType().getVectorElementType();
4505   return EltType.getSizeInBits() / 8;
4506 }
4507
4508 /// NarrowVector - Given a value in the V128 register class, produce the
4509 /// equivalent value in the V64 register class.
4510 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4511   EVT VT = V128Reg.getValueType();
4512   unsigned WideSize = VT.getVectorNumElements();
4513   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4514   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4515   SDLoc DL(V128Reg);
4516
4517   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4518 }
4519
4520 // Gather data to see if the operation can be modelled as a
4521 // shuffle in combination with VEXTs.
4522 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4523                                                   SelectionDAG &DAG) const {
4524   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4525   SDLoc dl(Op);
4526   EVT VT = Op.getValueType();
4527   unsigned NumElts = VT.getVectorNumElements();
4528
4529   struct ShuffleSourceInfo {
4530     SDValue Vec;
4531     unsigned MinElt;
4532     unsigned MaxElt;
4533
4534     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4535     // be compatible with the shuffle we intend to construct. As a result
4536     // ShuffleVec will be some sliding window into the original Vec.
4537     SDValue ShuffleVec;
4538
4539     // Code should guarantee that element i in Vec starts at element "WindowBase
4540     // + i * WindowScale in ShuffleVec".
4541     int WindowBase;
4542     int WindowScale;
4543
4544     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4545     ShuffleSourceInfo(SDValue Vec)
4546         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4547           WindowScale(1) {}
4548   };
4549
4550   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4551   // node.
4552   SmallVector<ShuffleSourceInfo, 2> Sources;
4553   for (unsigned i = 0; i < NumElts; ++i) {
4554     SDValue V = Op.getOperand(i);
4555     if (V.getOpcode() == ISD::UNDEF)
4556       continue;
4557     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4558       // A shuffle can only come from building a vector from various
4559       // elements of other vectors.
4560       return SDValue();
4561     }
4562
4563     // Add this element source to the list if it's not already there.
4564     SDValue SourceVec = V.getOperand(0);
4565     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4566     if (Source == Sources.end())
4567       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4568
4569     // Update the minimum and maximum lane number seen.
4570     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4571     Source->MinElt = std::min(Source->MinElt, EltNo);
4572     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4573   }
4574
4575   // Currently only do something sane when at most two source vectors
4576   // are involved.
4577   if (Sources.size() > 2)
4578     return SDValue();
4579
4580   // Find out the smallest element size among result and two sources, and use
4581   // it as element size to build the shuffle_vector.
4582   EVT SmallestEltTy = VT.getVectorElementType();
4583   for (auto &Source : Sources) {
4584     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4585     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4586       SmallestEltTy = SrcEltTy;
4587     }
4588   }
4589   unsigned ResMultiplier =
4590       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4591   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4592   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4593
4594   // If the source vector is too wide or too narrow, we may nevertheless be able
4595   // to construct a compatible shuffle either by concatenating it with UNDEF or
4596   // extracting a suitable range of elements.
4597   for (auto &Src : Sources) {
4598     EVT SrcVT = Src.ShuffleVec.getValueType();
4599
4600     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4601       continue;
4602
4603     // This stage of the search produces a source with the same element type as
4604     // the original, but with a total width matching the BUILD_VECTOR output.
4605     EVT EltVT = SrcVT.getVectorElementType();
4606     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4607     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4608
4609     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4610       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4611       // We can pad out the smaller vector for free, so if it's part of a
4612       // shuffle...
4613       Src.ShuffleVec =
4614           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4615                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4616       continue;
4617     }
4618
4619     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4620
4621     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4622       // Span too large for a VEXT to cope
4623       return SDValue();
4624     }
4625
4626     if (Src.MinElt >= NumSrcElts) {
4627       // The extraction can just take the second half
4628       Src.ShuffleVec =
4629           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4630                       DAG.getConstant(NumSrcElts, MVT::i64));
4631       Src.WindowBase = -NumSrcElts;
4632     } else if (Src.MaxElt < NumSrcElts) {
4633       // The extraction can just take the first half
4634       Src.ShuffleVec =
4635           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4636                       DAG.getConstant(0, MVT::i64));
4637     } else {
4638       // An actual VEXT is needed
4639       SDValue VEXTSrc1 =
4640           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4641                       DAG.getConstant(0, MVT::i64));
4642       SDValue VEXTSrc2 =
4643           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4644                       DAG.getConstant(NumSrcElts, MVT::i64));
4645       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4646
4647       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4648                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4649       Src.WindowBase = -Src.MinElt;
4650     }
4651   }
4652
4653   // Another possible incompatibility occurs from the vector element types. We
4654   // can fix this by bitcasting the source vectors to the same type we intend
4655   // for the shuffle.
4656   for (auto &Src : Sources) {
4657     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4658     if (SrcEltTy == SmallestEltTy)
4659       continue;
4660     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4661     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4662     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4663     Src.WindowBase *= Src.WindowScale;
4664   }
4665
4666   // Final sanity check before we try to actually produce a shuffle.
4667   DEBUG(
4668     for (auto Src : Sources)
4669       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4670   );
4671
4672   // The stars all align, our next step is to produce the mask for the shuffle.
4673   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4674   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4675   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4676     SDValue Entry = Op.getOperand(i);
4677     if (Entry.getOpcode() == ISD::UNDEF)
4678       continue;
4679
4680     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4681     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4682
4683     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4684     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4685     // segment.
4686     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4687     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4688                                VT.getVectorElementType().getSizeInBits());
4689     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4690
4691     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4692     // starting at the appropriate offset.
4693     int *LaneMask = &Mask[i * ResMultiplier];
4694
4695     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4696     ExtractBase += NumElts * (Src - Sources.begin());
4697     for (int j = 0; j < LanesDefined; ++j)
4698       LaneMask[j] = ExtractBase + j;
4699   }
4700
4701   // Final check before we try to produce nonsense...
4702   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4703     return SDValue();
4704
4705   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4706   for (unsigned i = 0; i < Sources.size(); ++i)
4707     ShuffleOps[i] = Sources[i].ShuffleVec;
4708
4709   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4710                                          ShuffleOps[1], &Mask[0]);
4711   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4712 }
4713
4714 // check if an EXT instruction can handle the shuffle mask when the
4715 // vector sources of the shuffle are the same.
4716 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4717   unsigned NumElts = VT.getVectorNumElements();
4718
4719   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4720   if (M[0] < 0)
4721     return false;
4722
4723   Imm = M[0];
4724
4725   // If this is a VEXT shuffle, the immediate value is the index of the first
4726   // element.  The other shuffle indices must be the successive elements after
4727   // the first one.
4728   unsigned ExpectedElt = Imm;
4729   for (unsigned i = 1; i < NumElts; ++i) {
4730     // Increment the expected index.  If it wraps around, just follow it
4731     // back to index zero and keep going.
4732     ++ExpectedElt;
4733     if (ExpectedElt == NumElts)
4734       ExpectedElt = 0;
4735
4736     if (M[i] < 0)
4737       continue; // ignore UNDEF indices
4738     if (ExpectedElt != static_cast<unsigned>(M[i]))
4739       return false;
4740   }
4741
4742   return true;
4743 }
4744
4745 // check if an EXT instruction can handle the shuffle mask when the
4746 // vector sources of the shuffle are different.
4747 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4748                       unsigned &Imm) {
4749   // Look for the first non-undef element.
4750   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4751       [](int Elt) {return Elt >= 0;});
4752
4753   // Benefit form APInt to handle overflow when calculating expected element.
4754   unsigned NumElts = VT.getVectorNumElements();
4755   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4756   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4757   // The following shuffle indices must be the successive elements after the
4758   // first real element.
4759   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4760       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4761   if (FirstWrongElt != M.end())
4762     return false;
4763
4764   // The index of an EXT is the first element if it is not UNDEF.
4765   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4766   // value of the first element.  E.g.
4767   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4768   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4769   // ExpectedElt is the last mask index plus 1.
4770   Imm = ExpectedElt.getZExtValue();
4771
4772   // There are two difference cases requiring to reverse input vectors.
4773   // For example, for vector <4 x i32> we have the following cases,
4774   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4775   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4776   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4777   // to reverse two input vectors.
4778   if (Imm < NumElts)
4779     ReverseEXT = true;
4780   else
4781     Imm -= NumElts;
4782
4783   return true;
4784 }
4785
4786 /// isREVMask - Check if a vector shuffle corresponds to a REV
4787 /// instruction with the specified blocksize.  (The order of the elements
4788 /// within each block of the vector is reversed.)
4789 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4790   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4791          "Only possible block sizes for REV are: 16, 32, 64");
4792
4793   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4794   if (EltSz == 64)
4795     return false;
4796
4797   unsigned NumElts = VT.getVectorNumElements();
4798   unsigned BlockElts = M[0] + 1;
4799   // If the first shuffle index is UNDEF, be optimistic.
4800   if (M[0] < 0)
4801     BlockElts = BlockSize / EltSz;
4802
4803   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4804     return false;
4805
4806   for (unsigned i = 0; i < NumElts; ++i) {
4807     if (M[i] < 0)
4808       continue; // ignore UNDEF indices
4809     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4810       return false;
4811   }
4812
4813   return true;
4814 }
4815
4816 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4817   unsigned NumElts = VT.getVectorNumElements();
4818   WhichResult = (M[0] == 0 ? 0 : 1);
4819   unsigned Idx = WhichResult * NumElts / 2;
4820   for (unsigned i = 0; i != NumElts; i += 2) {
4821     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4822         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4823       return false;
4824     Idx += 1;
4825   }
4826
4827   return true;
4828 }
4829
4830 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4831   unsigned NumElts = VT.getVectorNumElements();
4832   WhichResult = (M[0] == 0 ? 0 : 1);
4833   for (unsigned i = 0; i != NumElts; ++i) {
4834     if (M[i] < 0)
4835       continue; // ignore UNDEF indices
4836     if ((unsigned)M[i] != 2 * i + WhichResult)
4837       return false;
4838   }
4839
4840   return true;
4841 }
4842
4843 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4844   unsigned NumElts = VT.getVectorNumElements();
4845   WhichResult = (M[0] == 0 ? 0 : 1);
4846   for (unsigned i = 0; i < NumElts; i += 2) {
4847     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4848         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4849       return false;
4850   }
4851   return true;
4852 }
4853
4854 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4855 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4856 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4857 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4858   unsigned NumElts = VT.getVectorNumElements();
4859   WhichResult = (M[0] == 0 ? 0 : 1);
4860   unsigned Idx = WhichResult * NumElts / 2;
4861   for (unsigned i = 0; i != NumElts; i += 2) {
4862     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4863         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4864       return false;
4865     Idx += 1;
4866   }
4867
4868   return true;
4869 }
4870
4871 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4872 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4873 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4874 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4875   unsigned Half = VT.getVectorNumElements() / 2;
4876   WhichResult = (M[0] == 0 ? 0 : 1);
4877   for (unsigned j = 0; j != 2; ++j) {
4878     unsigned Idx = WhichResult;
4879     for (unsigned i = 0; i != Half; ++i) {
4880       int MIdx = M[i + j * Half];
4881       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4882         return false;
4883       Idx += 2;
4884     }
4885   }
4886
4887   return true;
4888 }
4889
4890 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4891 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4892 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4893 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4894   unsigned NumElts = VT.getVectorNumElements();
4895   WhichResult = (M[0] == 0 ? 0 : 1);
4896   for (unsigned i = 0; i < NumElts; i += 2) {
4897     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4898         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4899       return false;
4900   }
4901   return true;
4902 }
4903
4904 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4905                       bool &DstIsLeft, int &Anomaly) {
4906   if (M.size() != static_cast<size_t>(NumInputElements))
4907     return false;
4908
4909   int NumLHSMatch = 0, NumRHSMatch = 0;
4910   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4911
4912   for (int i = 0; i < NumInputElements; ++i) {
4913     if (M[i] == -1) {
4914       ++NumLHSMatch;
4915       ++NumRHSMatch;
4916       continue;
4917     }
4918
4919     if (M[i] == i)
4920       ++NumLHSMatch;
4921     else
4922       LastLHSMismatch = i;
4923
4924     if (M[i] == i + NumInputElements)
4925       ++NumRHSMatch;
4926     else
4927       LastRHSMismatch = i;
4928   }
4929
4930   if (NumLHSMatch == NumInputElements - 1) {
4931     DstIsLeft = true;
4932     Anomaly = LastLHSMismatch;
4933     return true;
4934   } else if (NumRHSMatch == NumInputElements - 1) {
4935     DstIsLeft = false;
4936     Anomaly = LastRHSMismatch;
4937     return true;
4938   }
4939
4940   return false;
4941 }
4942
4943 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4944   if (VT.getSizeInBits() != 128)
4945     return false;
4946
4947   unsigned NumElts = VT.getVectorNumElements();
4948
4949   for (int I = 0, E = NumElts / 2; I != E; I++) {
4950     if (Mask[I] != I)
4951       return false;
4952   }
4953
4954   int Offset = NumElts / 2;
4955   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4956     if (Mask[I] != I + SplitLHS * Offset)
4957       return false;
4958   }
4959
4960   return true;
4961 }
4962
4963 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4964   SDLoc DL(Op);
4965   EVT VT = Op.getValueType();
4966   SDValue V0 = Op.getOperand(0);
4967   SDValue V1 = Op.getOperand(1);
4968   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4969
4970   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4971       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4972     return SDValue();
4973
4974   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4975
4976   if (!isConcatMask(Mask, VT, SplitV0))
4977     return SDValue();
4978
4979   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4980                                 VT.getVectorNumElements() / 2);
4981   if (SplitV0) {
4982     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4983                      DAG.getConstant(0, MVT::i64));
4984   }
4985   if (V1.getValueType().getSizeInBits() == 128) {
4986     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4987                      DAG.getConstant(0, MVT::i64));
4988   }
4989   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4990 }
4991
4992 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4993 /// the specified operations to build the shuffle.
4994 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4995                                       SDValue RHS, SelectionDAG &DAG,
4996                                       SDLoc dl) {
4997   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4998   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4999   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5000
5001   enum {
5002     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5003     OP_VREV,
5004     OP_VDUP0,
5005     OP_VDUP1,
5006     OP_VDUP2,
5007     OP_VDUP3,
5008     OP_VEXT1,
5009     OP_VEXT2,
5010     OP_VEXT3,
5011     OP_VUZPL, // VUZP, left result
5012     OP_VUZPR, // VUZP, right result
5013     OP_VZIPL, // VZIP, left result
5014     OP_VZIPR, // VZIP, right result
5015     OP_VTRNL, // VTRN, left result
5016     OP_VTRNR  // VTRN, right result
5017   };
5018
5019   if (OpNum == OP_COPY) {
5020     if (LHSID == (1 * 9 + 2) * 9 + 3)
5021       return LHS;
5022     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5023     return RHS;
5024   }
5025
5026   SDValue OpLHS, OpRHS;
5027   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5028   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5029   EVT VT = OpLHS.getValueType();
5030
5031   switch (OpNum) {
5032   default:
5033     llvm_unreachable("Unknown shuffle opcode!");
5034   case OP_VREV:
5035     // VREV divides the vector in half and swaps within the half.
5036     if (VT.getVectorElementType() == MVT::i32 ||
5037         VT.getVectorElementType() == MVT::f32)
5038       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5039     // vrev <4 x i16> -> REV32
5040     if (VT.getVectorElementType() == MVT::i16 ||
5041         VT.getVectorElementType() == MVT::f16)
5042       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5043     // vrev <4 x i8> -> REV16
5044     assert(VT.getVectorElementType() == MVT::i8);
5045     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5046   case OP_VDUP0:
5047   case OP_VDUP1:
5048   case OP_VDUP2:
5049   case OP_VDUP3: {
5050     EVT EltTy = VT.getVectorElementType();
5051     unsigned Opcode;
5052     if (EltTy == MVT::i8)
5053       Opcode = AArch64ISD::DUPLANE8;
5054     else if (EltTy == MVT::i16)
5055       Opcode = AArch64ISD::DUPLANE16;
5056     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5057       Opcode = AArch64ISD::DUPLANE32;
5058     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5059       Opcode = AArch64ISD::DUPLANE64;
5060     else
5061       llvm_unreachable("Invalid vector element type?");
5062
5063     if (VT.getSizeInBits() == 64)
5064       OpLHS = WidenVector(OpLHS, DAG);
5065     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5066     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5067   }
5068   case OP_VEXT1:
5069   case OP_VEXT2:
5070   case OP_VEXT3: {
5071     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5072     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5073                        DAG.getConstant(Imm, MVT::i32));
5074   }
5075   case OP_VUZPL:
5076     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5077                        OpRHS);
5078   case OP_VUZPR:
5079     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5080                        OpRHS);
5081   case OP_VZIPL:
5082     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5083                        OpRHS);
5084   case OP_VZIPR:
5085     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5086                        OpRHS);
5087   case OP_VTRNL:
5088     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5089                        OpRHS);
5090   case OP_VTRNR:
5091     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5092                        OpRHS);
5093   }
5094 }
5095
5096 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5097                            SelectionDAG &DAG) {
5098   // Check to see if we can use the TBL instruction.
5099   SDValue V1 = Op.getOperand(0);
5100   SDValue V2 = Op.getOperand(1);
5101   SDLoc DL(Op);
5102
5103   EVT EltVT = Op.getValueType().getVectorElementType();
5104   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5105
5106   SmallVector<SDValue, 8> TBLMask;
5107   for (int Val : ShuffleMask) {
5108     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5109       unsigned Offset = Byte + Val * BytesPerElt;
5110       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5111     }
5112   }
5113
5114   MVT IndexVT = MVT::v8i8;
5115   unsigned IndexLen = 8;
5116   if (Op.getValueType().getSizeInBits() == 128) {
5117     IndexVT = MVT::v16i8;
5118     IndexLen = 16;
5119   }
5120
5121   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5122   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5123
5124   SDValue Shuffle;
5125   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5126     if (IndexLen == 8)
5127       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5128     Shuffle = DAG.getNode(
5129         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5130         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5131         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5132                     makeArrayRef(TBLMask.data(), IndexLen)));
5133   } else {
5134     if (IndexLen == 8) {
5135       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5136       Shuffle = DAG.getNode(
5137           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5138           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5139           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5140                       makeArrayRef(TBLMask.data(), IndexLen)));
5141     } else {
5142       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5143       // cannot currently represent the register constraints on the input
5144       // table registers.
5145       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5146       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5147       //                               &TBLMask[0], IndexLen));
5148       Shuffle = DAG.getNode(
5149           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5150           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5151           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5152                       makeArrayRef(TBLMask.data(), IndexLen)));
5153     }
5154   }
5155   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5156 }
5157
5158 static unsigned getDUPLANEOp(EVT EltType) {
5159   if (EltType == MVT::i8)
5160     return AArch64ISD::DUPLANE8;
5161   if (EltType == MVT::i16 || EltType == MVT::f16)
5162     return AArch64ISD::DUPLANE16;
5163   if (EltType == MVT::i32 || EltType == MVT::f32)
5164     return AArch64ISD::DUPLANE32;
5165   if (EltType == MVT::i64 || EltType == MVT::f64)
5166     return AArch64ISD::DUPLANE64;
5167
5168   llvm_unreachable("Invalid vector element type?");
5169 }
5170
5171 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5172                                                    SelectionDAG &DAG) const {
5173   SDLoc dl(Op);
5174   EVT VT = Op.getValueType();
5175
5176   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5177
5178   // Convert shuffles that are directly supported on NEON to target-specific
5179   // DAG nodes, instead of keeping them as shuffles and matching them again
5180   // during code selection.  This is more efficient and avoids the possibility
5181   // of inconsistencies between legalization and selection.
5182   ArrayRef<int> ShuffleMask = SVN->getMask();
5183
5184   SDValue V1 = Op.getOperand(0);
5185   SDValue V2 = Op.getOperand(1);
5186
5187   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5188                                        V1.getValueType().getSimpleVT())) {
5189     int Lane = SVN->getSplatIndex();
5190     // If this is undef splat, generate it via "just" vdup, if possible.
5191     if (Lane == -1)
5192       Lane = 0;
5193
5194     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5195       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5196                          V1.getOperand(0));
5197     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5198     // constant. If so, we can just reference the lane's definition directly.
5199     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5200         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5201       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5202
5203     // Otherwise, duplicate from the lane of the input vector.
5204     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5205
5206     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5207     // to make a vector of the same size as this SHUFFLE. We can ignore the
5208     // extract entirely, and canonicalise the concat using WidenVector.
5209     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5210       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5211       V1 = V1.getOperand(0);
5212     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5213       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5214       Lane -= Idx * VT.getVectorNumElements() / 2;
5215       V1 = WidenVector(V1.getOperand(Idx), DAG);
5216     } else if (VT.getSizeInBits() == 64)
5217       V1 = WidenVector(V1, DAG);
5218
5219     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5220   }
5221
5222   if (isREVMask(ShuffleMask, VT, 64))
5223     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5224   if (isREVMask(ShuffleMask, VT, 32))
5225     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5226   if (isREVMask(ShuffleMask, VT, 16))
5227     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5228
5229   bool ReverseEXT = false;
5230   unsigned Imm;
5231   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5232     if (ReverseEXT)
5233       std::swap(V1, V2);
5234     Imm *= getExtFactor(V1);
5235     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5236                        DAG.getConstant(Imm, MVT::i32));
5237   } else if (V2->getOpcode() == ISD::UNDEF &&
5238              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5239     Imm *= getExtFactor(V1);
5240     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5241                        DAG.getConstant(Imm, MVT::i32));
5242   }
5243
5244   unsigned WhichResult;
5245   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5246     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5247     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5248   }
5249   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5250     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5251     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5252   }
5253   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5254     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5255     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5256   }
5257
5258   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5259     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5260     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5261   }
5262   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5263     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5264     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5265   }
5266   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5267     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5268     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5269   }
5270
5271   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5272   if (Concat.getNode())
5273     return Concat;
5274
5275   bool DstIsLeft;
5276   int Anomaly;
5277   int NumInputElements = V1.getValueType().getVectorNumElements();
5278   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5279     SDValue DstVec = DstIsLeft ? V1 : V2;
5280     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5281
5282     SDValue SrcVec = V1;
5283     int SrcLane = ShuffleMask[Anomaly];
5284     if (SrcLane >= NumInputElements) {
5285       SrcVec = V2;
5286       SrcLane -= VT.getVectorNumElements();
5287     }
5288     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5289
5290     EVT ScalarVT = VT.getVectorElementType();
5291
5292     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5293       ScalarVT = MVT::i32;
5294
5295     return DAG.getNode(
5296         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5297         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5298         DstLaneV);
5299   }
5300
5301   // If the shuffle is not directly supported and it has 4 elements, use
5302   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5303   unsigned NumElts = VT.getVectorNumElements();
5304   if (NumElts == 4) {
5305     unsigned PFIndexes[4];
5306     for (unsigned i = 0; i != 4; ++i) {
5307       if (ShuffleMask[i] < 0)
5308         PFIndexes[i] = 8;
5309       else
5310         PFIndexes[i] = ShuffleMask[i];
5311     }
5312
5313     // Compute the index in the perfect shuffle table.
5314     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5315                             PFIndexes[2] * 9 + PFIndexes[3];
5316     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5317     unsigned Cost = (PFEntry >> 30);
5318
5319     if (Cost <= 4)
5320       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5321   }
5322
5323   return GenerateTBL(Op, ShuffleMask, DAG);
5324 }
5325
5326 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5327                                APInt &UndefBits) {
5328   EVT VT = BVN->getValueType(0);
5329   APInt SplatBits, SplatUndef;
5330   unsigned SplatBitSize;
5331   bool HasAnyUndefs;
5332   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5333     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5334
5335     for (unsigned i = 0; i < NumSplats; ++i) {
5336       CnstBits <<= SplatBitSize;
5337       UndefBits <<= SplatBitSize;
5338       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5339       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5340     }
5341
5342     return true;
5343   }
5344
5345   return false;
5346 }
5347
5348 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5349                                               SelectionDAG &DAG) const {
5350   BuildVectorSDNode *BVN =
5351       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5352   SDValue LHS = Op.getOperand(0);
5353   SDLoc dl(Op);
5354   EVT VT = Op.getValueType();
5355
5356   if (!BVN)
5357     return Op;
5358
5359   APInt CnstBits(VT.getSizeInBits(), 0);
5360   APInt UndefBits(VT.getSizeInBits(), 0);
5361   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5362     // We only have BIC vector immediate instruction, which is and-not.
5363     CnstBits = ~CnstBits;
5364
5365     // We make use of a little bit of goto ickiness in order to avoid having to
5366     // duplicate the immediate matching logic for the undef toggled case.
5367     bool SecondTry = false;
5368   AttemptModImm:
5369
5370     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5371       CnstBits = CnstBits.zextOrTrunc(64);
5372       uint64_t CnstVal = CnstBits.getZExtValue();
5373
5374       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5375         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5376         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5377         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5378                                   DAG.getConstant(CnstVal, MVT::i32),
5379                                   DAG.getConstant(0, MVT::i32));
5380         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5381       }
5382
5383       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5384         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5385         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5386         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5387                                   DAG.getConstant(CnstVal, MVT::i32),
5388                                   DAG.getConstant(8, MVT::i32));
5389         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5390       }
5391
5392       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5393         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5394         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5395         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5396                                   DAG.getConstant(CnstVal, MVT::i32),
5397                                   DAG.getConstant(16, MVT::i32));
5398         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5399       }
5400
5401       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5402         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5403         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5404         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5405                                   DAG.getConstant(CnstVal, MVT::i32),
5406                                   DAG.getConstant(24, MVT::i32));
5407         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5408       }
5409
5410       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5411         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5412         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5413         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5414                                   DAG.getConstant(CnstVal, MVT::i32),
5415                                   DAG.getConstant(0, MVT::i32));
5416         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5417       }
5418
5419       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5420         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5421         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5422         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5423                                   DAG.getConstant(CnstVal, MVT::i32),
5424                                   DAG.getConstant(8, MVT::i32));
5425         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5426       }
5427     }
5428
5429     if (SecondTry)
5430       goto FailedModImm;
5431     SecondTry = true;
5432     CnstBits = ~UndefBits;
5433     goto AttemptModImm;
5434   }
5435
5436 // We can always fall back to a non-immediate AND.
5437 FailedModImm:
5438   return Op;
5439 }
5440
5441 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5442 // consists of only the same constant int value, returned in reference arg
5443 // ConstVal
5444 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5445                                      uint64_t &ConstVal) {
5446   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5447   if (!Bvec)
5448     return false;
5449   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5450   if (!FirstElt)
5451     return false;
5452   EVT VT = Bvec->getValueType(0);
5453   unsigned NumElts = VT.getVectorNumElements();
5454   for (unsigned i = 1; i < NumElts; ++i)
5455     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5456       return false;
5457   ConstVal = FirstElt->getZExtValue();
5458   return true;
5459 }
5460
5461 static unsigned getIntrinsicID(const SDNode *N) {
5462   unsigned Opcode = N->getOpcode();
5463   switch (Opcode) {
5464   default:
5465     return Intrinsic::not_intrinsic;
5466   case ISD::INTRINSIC_WO_CHAIN: {
5467     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5468     if (IID < Intrinsic::num_intrinsics)
5469       return IID;
5470     return Intrinsic::not_intrinsic;
5471   }
5472   }
5473 }
5474
5475 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5476 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5477 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5478 // Also, logical shift right -> sri, with the same structure.
5479 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5480   EVT VT = N->getValueType(0);
5481
5482   if (!VT.isVector())
5483     return SDValue();
5484
5485   SDLoc DL(N);
5486
5487   // Is the first op an AND?
5488   const SDValue And = N->getOperand(0);
5489   if (And.getOpcode() != ISD::AND)
5490     return SDValue();
5491
5492   // Is the second op an shl or lshr?
5493   SDValue Shift = N->getOperand(1);
5494   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5495   // or AArch64ISD::VLSHR vector, #shift
5496   unsigned ShiftOpc = Shift.getOpcode();
5497   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5498     return SDValue();
5499   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5500
5501   // Is the shift amount constant?
5502   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5503   if (!C2node)
5504     return SDValue();
5505
5506   // Is the and mask vector all constant?
5507   uint64_t C1;
5508   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5509     return SDValue();
5510
5511   // Is C1 == ~C2, taking into account how much one can shift elements of a
5512   // particular size?
5513   uint64_t C2 = C2node->getZExtValue();
5514   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5515   if (C2 > ElemSizeInBits)
5516     return SDValue();
5517   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5518   if ((C1 & ElemMask) != (~C2 & ElemMask))
5519     return SDValue();
5520
5521   SDValue X = And.getOperand(0);
5522   SDValue Y = Shift.getOperand(0);
5523
5524   unsigned Intrin =
5525       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5526   SDValue ResultSLI =
5527       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5528                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5529
5530   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5531   DEBUG(N->dump(&DAG));
5532   DEBUG(dbgs() << "into: \n");
5533   DEBUG(ResultSLI->dump(&DAG));
5534
5535   ++NumShiftInserts;
5536   return ResultSLI;
5537 }
5538
5539 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5540                                              SelectionDAG &DAG) const {
5541   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5542   if (EnableAArch64SlrGeneration) {
5543     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5544     if (Res.getNode())
5545       return Res;
5546   }
5547
5548   BuildVectorSDNode *BVN =
5549       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5550   SDValue LHS = Op.getOperand(1);
5551   SDLoc dl(Op);
5552   EVT VT = Op.getValueType();
5553
5554   // OR commutes, so try swapping the operands.
5555   if (!BVN) {
5556     LHS = Op.getOperand(0);
5557     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5558   }
5559   if (!BVN)
5560     return Op;
5561
5562   APInt CnstBits(VT.getSizeInBits(), 0);
5563   APInt UndefBits(VT.getSizeInBits(), 0);
5564   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5565     // We make use of a little bit of goto ickiness in order to avoid having to
5566     // duplicate the immediate matching logic for the undef toggled case.
5567     bool SecondTry = false;
5568   AttemptModImm:
5569
5570     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5571       CnstBits = CnstBits.zextOrTrunc(64);
5572       uint64_t CnstVal = CnstBits.getZExtValue();
5573
5574       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5575         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5576         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5577         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5578                                   DAG.getConstant(CnstVal, MVT::i32),
5579                                   DAG.getConstant(0, MVT::i32));
5580         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5581       }
5582
5583       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5584         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5585         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5586         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5587                                   DAG.getConstant(CnstVal, MVT::i32),
5588                                   DAG.getConstant(8, MVT::i32));
5589         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5590       }
5591
5592       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5593         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5594         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5595         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5596                                   DAG.getConstant(CnstVal, MVT::i32),
5597                                   DAG.getConstant(16, MVT::i32));
5598         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5599       }
5600
5601       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5602         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5603         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5604         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5605                                   DAG.getConstant(CnstVal, MVT::i32),
5606                                   DAG.getConstant(24, MVT::i32));
5607         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5608       }
5609
5610       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5611         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5612         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5613         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5614                                   DAG.getConstant(CnstVal, MVT::i32),
5615                                   DAG.getConstant(0, MVT::i32));
5616         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5617       }
5618
5619       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5620         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5621         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5622         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5623                                   DAG.getConstant(CnstVal, MVT::i32),
5624                                   DAG.getConstant(8, MVT::i32));
5625         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5626       }
5627     }
5628
5629     if (SecondTry)
5630       goto FailedModImm;
5631     SecondTry = true;
5632     CnstBits = UndefBits;
5633     goto AttemptModImm;
5634   }
5635
5636 // We can always fall back to a non-immediate OR.
5637 FailedModImm:
5638   return Op;
5639 }
5640
5641 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5642 // be truncated to fit element width.
5643 static SDValue NormalizeBuildVector(SDValue Op,
5644                                     SelectionDAG &DAG) {
5645   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5646   SDLoc dl(Op);
5647   EVT VT = Op.getValueType();
5648   EVT EltTy= VT.getVectorElementType();
5649
5650   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5651     return Op;
5652
5653   SmallVector<SDValue, 16> Ops;
5654   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5655     SDValue Lane = Op.getOperand(I);
5656     if (Lane.getOpcode() == ISD::Constant) {
5657       APInt LowBits(EltTy.getSizeInBits(),
5658                     cast<ConstantSDNode>(Lane)->getZExtValue());
5659       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5660     }
5661     Ops.push_back(Lane);
5662   }
5663   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5664 }
5665
5666 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5667                                                  SelectionDAG &DAG) const {
5668   SDLoc dl(Op);
5669   EVT VT = Op.getValueType();
5670   Op = NormalizeBuildVector(Op, DAG);
5671   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5672
5673   APInt CnstBits(VT.getSizeInBits(), 0);
5674   APInt UndefBits(VT.getSizeInBits(), 0);
5675   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5676     // We make use of a little bit of goto ickiness in order to avoid having to
5677     // duplicate the immediate matching logic for the undef toggled case.
5678     bool SecondTry = false;
5679   AttemptModImm:
5680
5681     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5682       CnstBits = CnstBits.zextOrTrunc(64);
5683       uint64_t CnstVal = CnstBits.getZExtValue();
5684
5685       // Certain magic vector constants (used to express things like NOT
5686       // and NEG) are passed through unmodified.  This allows codegen patterns
5687       // for these operations to match.  Special-purpose patterns will lower
5688       // these immediates to MOVIs if it proves necessary.
5689       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5690         return Op;
5691
5692       // The many faces of MOVI...
5693       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5694         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5695         if (VT.getSizeInBits() == 128) {
5696           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5697                                     DAG.getConstant(CnstVal, MVT::i32));
5698           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5699         }
5700
5701         // Support the V64 version via subregister insertion.
5702         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5703                                   DAG.getConstant(CnstVal, MVT::i32));
5704         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5705       }
5706
5707       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5708         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5709         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5710         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5711                                   DAG.getConstant(CnstVal, MVT::i32),
5712                                   DAG.getConstant(0, MVT::i32));
5713         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5714       }
5715
5716       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5717         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5718         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5719         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5720                                   DAG.getConstant(CnstVal, MVT::i32),
5721                                   DAG.getConstant(8, MVT::i32));
5722         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5723       }
5724
5725       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5726         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5727         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5728         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5729                                   DAG.getConstant(CnstVal, MVT::i32),
5730                                   DAG.getConstant(16, MVT::i32));
5731         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5732       }
5733
5734       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5735         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5736         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5737         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5738                                   DAG.getConstant(CnstVal, MVT::i32),
5739                                   DAG.getConstant(24, MVT::i32));
5740         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5741       }
5742
5743       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5744         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5745         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5746         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5747                                   DAG.getConstant(CnstVal, MVT::i32),
5748                                   DAG.getConstant(0, MVT::i32));
5749         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5750       }
5751
5752       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5753         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5754         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5755         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5756                                   DAG.getConstant(CnstVal, MVT::i32),
5757                                   DAG.getConstant(8, MVT::i32));
5758         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5759       }
5760
5761       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5762         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5763         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5764         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5765                                   DAG.getConstant(CnstVal, MVT::i32),
5766                                   DAG.getConstant(264, MVT::i32));
5767         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5768       }
5769
5770       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5771         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5772         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5773         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5774                                   DAG.getConstant(CnstVal, MVT::i32),
5775                                   DAG.getConstant(272, MVT::i32));
5776         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5777       }
5778
5779       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5780         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5781         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5782         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5783                                   DAG.getConstant(CnstVal, MVT::i32));
5784         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5785       }
5786
5787       // The few faces of FMOV...
5788       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5789         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5790         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5791         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5792                                   DAG.getConstant(CnstVal, MVT::i32));
5793         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5794       }
5795
5796       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5797           VT.getSizeInBits() == 128) {
5798         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5799         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5800                                   DAG.getConstant(CnstVal, MVT::i32));
5801         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5802       }
5803
5804       // The many faces of MVNI...
5805       CnstVal = ~CnstVal;
5806       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5807         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5808         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5809         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5810                                   DAG.getConstant(CnstVal, MVT::i32),
5811                                   DAG.getConstant(0, MVT::i32));
5812         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5813       }
5814
5815       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5816         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5817         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5818         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5819                                   DAG.getConstant(CnstVal, MVT::i32),
5820                                   DAG.getConstant(8, MVT::i32));
5821         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5822       }
5823
5824       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5825         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5826         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5827         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5828                                   DAG.getConstant(CnstVal, MVT::i32),
5829                                   DAG.getConstant(16, MVT::i32));
5830         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5831       }
5832
5833       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5834         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5835         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5836         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5837                                   DAG.getConstant(CnstVal, MVT::i32),
5838                                   DAG.getConstant(24, MVT::i32));
5839         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5840       }
5841
5842       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5843         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5844         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5845         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5846                                   DAG.getConstant(CnstVal, MVT::i32),
5847                                   DAG.getConstant(0, MVT::i32));
5848         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5849       }
5850
5851       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5852         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5853         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5854         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5855                                   DAG.getConstant(CnstVal, MVT::i32),
5856                                   DAG.getConstant(8, MVT::i32));
5857         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5858       }
5859
5860       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5861         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5862         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5863         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5864                                   DAG.getConstant(CnstVal, MVT::i32),
5865                                   DAG.getConstant(264, MVT::i32));
5866         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5867       }
5868
5869       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5870         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5871         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5872         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5873                                   DAG.getConstant(CnstVal, MVT::i32),
5874                                   DAG.getConstant(272, MVT::i32));
5875         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5876       }
5877     }
5878
5879     if (SecondTry)
5880       goto FailedModImm;
5881     SecondTry = true;
5882     CnstBits = UndefBits;
5883     goto AttemptModImm;
5884   }
5885 FailedModImm:
5886
5887   // Scan through the operands to find some interesting properties we can
5888   // exploit:
5889   //   1) If only one value is used, we can use a DUP, or
5890   //   2) if only the low element is not undef, we can just insert that, or
5891   //   3) if only one constant value is used (w/ some non-constant lanes),
5892   //      we can splat the constant value into the whole vector then fill
5893   //      in the non-constant lanes.
5894   //   4) FIXME: If different constant values are used, but we can intelligently
5895   //             select the values we'll be overwriting for the non-constant
5896   //             lanes such that we can directly materialize the vector
5897   //             some other way (MOVI, e.g.), we can be sneaky.
5898   unsigned NumElts = VT.getVectorNumElements();
5899   bool isOnlyLowElement = true;
5900   bool usesOnlyOneValue = true;
5901   bool usesOnlyOneConstantValue = true;
5902   bool isConstant = true;
5903   unsigned NumConstantLanes = 0;
5904   SDValue Value;
5905   SDValue ConstantValue;
5906   for (unsigned i = 0; i < NumElts; ++i) {
5907     SDValue V = Op.getOperand(i);
5908     if (V.getOpcode() == ISD::UNDEF)
5909       continue;
5910     if (i > 0)
5911       isOnlyLowElement = false;
5912     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5913       isConstant = false;
5914
5915     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5916       ++NumConstantLanes;
5917       if (!ConstantValue.getNode())
5918         ConstantValue = V;
5919       else if (ConstantValue != V)
5920         usesOnlyOneConstantValue = false;
5921     }
5922
5923     if (!Value.getNode())
5924       Value = V;
5925     else if (V != Value)
5926       usesOnlyOneValue = false;
5927   }
5928
5929   if (!Value.getNode())
5930     return DAG.getUNDEF(VT);
5931
5932   if (isOnlyLowElement)
5933     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5934
5935   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5936   // i32 and try again.
5937   if (usesOnlyOneValue) {
5938     if (!isConstant) {
5939       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5940           Value.getValueType() != VT)
5941         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5942
5943       // This is actually a DUPLANExx operation, which keeps everything vectory.
5944
5945       // DUPLANE works on 128-bit vectors, widen it if necessary.
5946       SDValue Lane = Value.getOperand(1);
5947       Value = Value.getOperand(0);
5948       if (Value.getValueType().getSizeInBits() == 64)
5949         Value = WidenVector(Value, DAG);
5950
5951       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5952       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5953     }
5954
5955     if (VT.getVectorElementType().isFloatingPoint()) {
5956       SmallVector<SDValue, 8> Ops;
5957       MVT NewType =
5958           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5959       for (unsigned i = 0; i < NumElts; ++i)
5960         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5961       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5962       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5963       Val = LowerBUILD_VECTOR(Val, DAG);
5964       if (Val.getNode())
5965         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5966     }
5967   }
5968
5969   // If there was only one constant value used and for more than one lane,
5970   // start by splatting that value, then replace the non-constant lanes. This
5971   // is better than the default, which will perform a separate initialization
5972   // for each lane.
5973   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5974     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5975     // Now insert the non-constant lanes.
5976     for (unsigned i = 0; i < NumElts; ++i) {
5977       SDValue V = Op.getOperand(i);
5978       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5979       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5980         // Note that type legalization likely mucked about with the VT of the
5981         // source operand, so we may have to convert it here before inserting.
5982         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5983       }
5984     }
5985     return Val;
5986   }
5987
5988   // If all elements are constants and the case above didn't get hit, fall back
5989   // to the default expansion, which will generate a load from the constant
5990   // pool.
5991   if (isConstant)
5992     return SDValue();
5993
5994   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5995   if (NumElts >= 4) {
5996     SDValue shuffle = ReconstructShuffle(Op, DAG);
5997     if (shuffle != SDValue())
5998       return shuffle;
5999   }
6000
6001   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6002   // know the default expansion would otherwise fall back on something even
6003   // worse. For a vector with one or two non-undef values, that's
6004   // scalar_to_vector for the elements followed by a shuffle (provided the
6005   // shuffle is valid for the target) and materialization element by element
6006   // on the stack followed by a load for everything else.
6007   if (!isConstant && !usesOnlyOneValue) {
6008     SDValue Vec = DAG.getUNDEF(VT);
6009     SDValue Op0 = Op.getOperand(0);
6010     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6011     unsigned i = 0;
6012     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6013     // a) Avoid a RMW dependency on the full vector register, and
6014     // b) Allow the register coalescer to fold away the copy if the
6015     //    value is already in an S or D register.
6016     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6017       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6018       MachineSDNode *N =
6019           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6020                              DAG.getTargetConstant(SubIdx, MVT::i32));
6021       Vec = SDValue(N, 0);
6022       ++i;
6023     }
6024     for (; i < NumElts; ++i) {
6025       SDValue V = Op.getOperand(i);
6026       if (V.getOpcode() == ISD::UNDEF)
6027         continue;
6028       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6029       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6030     }
6031     return Vec;
6032   }
6033
6034   // Just use the default expansion. We failed to find a better alternative.
6035   return SDValue();
6036 }
6037
6038 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6039                                                       SelectionDAG &DAG) const {
6040   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6041
6042   // Check for non-constant or out of range lane.
6043   EVT VT = Op.getOperand(0).getValueType();
6044   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6045   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6046     return SDValue();
6047
6048
6049   // Insertion/extraction are legal for V128 types.
6050   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6051       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6052       VT == MVT::v8f16)
6053     return Op;
6054
6055   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6056       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6057     return SDValue();
6058
6059   // For V64 types, we perform insertion by expanding the value
6060   // to a V128 type and perform the insertion on that.
6061   SDLoc DL(Op);
6062   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6063   EVT WideTy = WideVec.getValueType();
6064
6065   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6066                              Op.getOperand(1), Op.getOperand(2));
6067   // Re-narrow the resultant vector.
6068   return NarrowVector(Node, DAG);
6069 }
6070
6071 SDValue
6072 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6073                                                SelectionDAG &DAG) const {
6074   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6075
6076   // Check for non-constant or out of range lane.
6077   EVT VT = Op.getOperand(0).getValueType();
6078   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6079   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6080     return SDValue();
6081
6082
6083   // Insertion/extraction are legal for V128 types.
6084   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6085       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6086       VT == MVT::v8f16)
6087     return Op;
6088
6089   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6090       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6091     return SDValue();
6092
6093   // For V64 types, we perform extraction by expanding the value
6094   // to a V128 type and perform the extraction on that.
6095   SDLoc DL(Op);
6096   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6097   EVT WideTy = WideVec.getValueType();
6098
6099   EVT ExtrTy = WideTy.getVectorElementType();
6100   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6101     ExtrTy = MVT::i32;
6102
6103   // For extractions, we just return the result directly.
6104   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6105                      Op.getOperand(1));
6106 }
6107
6108 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6109                                                       SelectionDAG &DAG) const {
6110   EVT VT = Op.getOperand(0).getValueType();
6111   SDLoc dl(Op);
6112   // Just in case...
6113   if (!VT.isVector())
6114     return SDValue();
6115
6116   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6117   if (!Cst)
6118     return SDValue();
6119   unsigned Val = Cst->getZExtValue();
6120
6121   unsigned Size = Op.getValueType().getSizeInBits();
6122   if (Val == 0) {
6123     switch (Size) {
6124     case 8:
6125       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6126                                         Op.getOperand(0));
6127     case 16:
6128       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6129                                         Op.getOperand(0));
6130     case 32:
6131       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6132                                         Op.getOperand(0));
6133     case 64:
6134       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6135                                         Op.getOperand(0));
6136     default:
6137       llvm_unreachable("Unexpected vector type in extract_subvector!");
6138     }
6139   }
6140   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6141   // that directly.
6142   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6143     return Op;
6144
6145   return SDValue();
6146 }
6147
6148 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6149                                                EVT VT) const {
6150   if (VT.getVectorNumElements() == 4 &&
6151       (VT.is128BitVector() || VT.is64BitVector())) {
6152     unsigned PFIndexes[4];
6153     for (unsigned i = 0; i != 4; ++i) {
6154       if (M[i] < 0)
6155         PFIndexes[i] = 8;
6156       else
6157         PFIndexes[i] = M[i];
6158     }
6159
6160     // Compute the index in the perfect shuffle table.
6161     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6162                             PFIndexes[2] * 9 + PFIndexes[3];
6163     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6164     unsigned Cost = (PFEntry >> 30);
6165
6166     if (Cost <= 4)
6167       return true;
6168   }
6169
6170   bool DummyBool;
6171   int DummyInt;
6172   unsigned DummyUnsigned;
6173
6174   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6175           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6176           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6177           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6178           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6179           isZIPMask(M, VT, DummyUnsigned) ||
6180           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6181           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6182           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6183           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6184           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6185 }
6186
6187 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6188 /// operand of a vector shift operation, where all the elements of the
6189 /// build_vector must have the same constant integer value.
6190 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6191   // Ignore bit_converts.
6192   while (Op.getOpcode() == ISD::BITCAST)
6193     Op = Op.getOperand(0);
6194   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6195   APInt SplatBits, SplatUndef;
6196   unsigned SplatBitSize;
6197   bool HasAnyUndefs;
6198   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6199                                     HasAnyUndefs, ElementBits) ||
6200       SplatBitSize > ElementBits)
6201     return false;
6202   Cnt = SplatBits.getSExtValue();
6203   return true;
6204 }
6205
6206 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6207 /// operand of a vector shift left operation.  That value must be in the range:
6208 ///   0 <= Value < ElementBits for a left shift; or
6209 ///   0 <= Value <= ElementBits for a long left shift.
6210 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6211   assert(VT.isVector() && "vector shift count is not a vector type");
6212   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6213   if (!getVShiftImm(Op, ElementBits, Cnt))
6214     return false;
6215   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6216 }
6217
6218 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6219 /// operand of a vector shift right operation.  For a shift opcode, the value
6220 /// is positive, but for an intrinsic the value count must be negative. The
6221 /// absolute value must be in the range:
6222 ///   1 <= |Value| <= ElementBits for a right shift; or
6223 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6224 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6225                          int64_t &Cnt) {
6226   assert(VT.isVector() && "vector shift count is not a vector type");
6227   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6228   if (!getVShiftImm(Op, ElementBits, Cnt))
6229     return false;
6230   if (isIntrinsic)
6231     Cnt = -Cnt;
6232   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6233 }
6234
6235 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6236                                                       SelectionDAG &DAG) const {
6237   EVT VT = Op.getValueType();
6238   SDLoc DL(Op);
6239   int64_t Cnt;
6240
6241   if (!Op.getOperand(1).getValueType().isVector())
6242     return Op;
6243   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6244
6245   switch (Op.getOpcode()) {
6246   default:
6247     llvm_unreachable("unexpected shift opcode");
6248
6249   case ISD::SHL:
6250     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6251       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6252                          DAG.getConstant(Cnt, MVT::i32));
6253     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6254                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6255                        Op.getOperand(0), Op.getOperand(1));
6256   case ISD::SRA:
6257   case ISD::SRL:
6258     // Right shift immediate
6259     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6260         Cnt < EltSize) {
6261       unsigned Opc =
6262           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6263       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6264                          DAG.getConstant(Cnt, MVT::i32));
6265     }
6266
6267     // Right shift register.  Note, there is not a shift right register
6268     // instruction, but the shift left register instruction takes a signed
6269     // value, where negative numbers specify a right shift.
6270     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6271                                                 : Intrinsic::aarch64_neon_ushl;
6272     // negate the shift amount
6273     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6274     SDValue NegShiftLeft =
6275         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6276                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6277     return NegShiftLeft;
6278   }
6279
6280   return SDValue();
6281 }
6282
6283 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6284                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6285                                     SDLoc dl, SelectionDAG &DAG) {
6286   EVT SrcVT = LHS.getValueType();
6287
6288   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6289   APInt CnstBits(VT.getSizeInBits(), 0);
6290   APInt UndefBits(VT.getSizeInBits(), 0);
6291   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6292   bool IsZero = IsCnst && (CnstBits == 0);
6293
6294   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6295     switch (CC) {
6296     default:
6297       return SDValue();
6298     case AArch64CC::NE: {
6299       SDValue Fcmeq;
6300       if (IsZero)
6301         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6302       else
6303         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6304       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6305     }
6306     case AArch64CC::EQ:
6307       if (IsZero)
6308         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6309       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6310     case AArch64CC::GE:
6311       if (IsZero)
6312         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6313       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6314     case AArch64CC::GT:
6315       if (IsZero)
6316         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6317       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6318     case AArch64CC::LS:
6319       if (IsZero)
6320         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6321       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6322     case AArch64CC::LT:
6323       if (!NoNans)
6324         return SDValue();
6325     // If we ignore NaNs then we can use to the MI implementation.
6326     // Fallthrough.
6327     case AArch64CC::MI:
6328       if (IsZero)
6329         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6330       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6331     }
6332   }
6333
6334   switch (CC) {
6335   default:
6336     return SDValue();
6337   case AArch64CC::NE: {
6338     SDValue Cmeq;
6339     if (IsZero)
6340       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6341     else
6342       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6343     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6344   }
6345   case AArch64CC::EQ:
6346     if (IsZero)
6347       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6348     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6349   case AArch64CC::GE:
6350     if (IsZero)
6351       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6352     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6353   case AArch64CC::GT:
6354     if (IsZero)
6355       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6356     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6357   case AArch64CC::LE:
6358     if (IsZero)
6359       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6360     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6361   case AArch64CC::LS:
6362     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6363   case AArch64CC::LO:
6364     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6365   case AArch64CC::LT:
6366     if (IsZero)
6367       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6368     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6369   case AArch64CC::HI:
6370     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6371   case AArch64CC::HS:
6372     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6373   }
6374 }
6375
6376 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6377                                            SelectionDAG &DAG) const {
6378   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6379   SDValue LHS = Op.getOperand(0);
6380   SDValue RHS = Op.getOperand(1);
6381   SDLoc dl(Op);
6382
6383   if (LHS.getValueType().getVectorElementType().isInteger()) {
6384     assert(LHS.getValueType() == RHS.getValueType());
6385     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6386     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6387                                 dl, DAG);
6388   }
6389
6390   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6391          LHS.getValueType().getVectorElementType() == MVT::f64);
6392
6393   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6394   // clean.  Some of them require two branches to implement.
6395   AArch64CC::CondCode CC1, CC2;
6396   bool ShouldInvert;
6397   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6398
6399   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6400   SDValue Cmp =
6401       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6402   if (!Cmp.getNode())
6403     return SDValue();
6404
6405   if (CC2 != AArch64CC::AL) {
6406     SDValue Cmp2 =
6407         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6408     if (!Cmp2.getNode())
6409       return SDValue();
6410
6411     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6412   }
6413
6414   if (ShouldInvert)
6415     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6416
6417   return Cmp;
6418 }
6419
6420 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6421 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6422 /// specified in the intrinsic calls.
6423 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6424                                                const CallInst &I,
6425                                                unsigned Intrinsic) const {
6426   switch (Intrinsic) {
6427   case Intrinsic::aarch64_neon_ld2:
6428   case Intrinsic::aarch64_neon_ld3:
6429   case Intrinsic::aarch64_neon_ld4:
6430   case Intrinsic::aarch64_neon_ld1x2:
6431   case Intrinsic::aarch64_neon_ld1x3:
6432   case Intrinsic::aarch64_neon_ld1x4:
6433   case Intrinsic::aarch64_neon_ld2lane:
6434   case Intrinsic::aarch64_neon_ld3lane:
6435   case Intrinsic::aarch64_neon_ld4lane:
6436   case Intrinsic::aarch64_neon_ld2r:
6437   case Intrinsic::aarch64_neon_ld3r:
6438   case Intrinsic::aarch64_neon_ld4r: {
6439     Info.opc = ISD::INTRINSIC_W_CHAIN;
6440     // Conservatively set memVT to the entire set of vectors loaded.
6441     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6442     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6443     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6444     Info.offset = 0;
6445     Info.align = 0;
6446     Info.vol = false; // volatile loads with NEON intrinsics not supported
6447     Info.readMem = true;
6448     Info.writeMem = false;
6449     return true;
6450   }
6451   case Intrinsic::aarch64_neon_st2:
6452   case Intrinsic::aarch64_neon_st3:
6453   case Intrinsic::aarch64_neon_st4:
6454   case Intrinsic::aarch64_neon_st1x2:
6455   case Intrinsic::aarch64_neon_st1x3:
6456   case Intrinsic::aarch64_neon_st1x4:
6457   case Intrinsic::aarch64_neon_st2lane:
6458   case Intrinsic::aarch64_neon_st3lane:
6459   case Intrinsic::aarch64_neon_st4lane: {
6460     Info.opc = ISD::INTRINSIC_VOID;
6461     // Conservatively set memVT to the entire set of vectors stored.
6462     unsigned NumElts = 0;
6463     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6464       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6465       if (!ArgTy->isVectorTy())
6466         break;
6467       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6468     }
6469     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6470     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6471     Info.offset = 0;
6472     Info.align = 0;
6473     Info.vol = false; // volatile stores with NEON intrinsics not supported
6474     Info.readMem = false;
6475     Info.writeMem = true;
6476     return true;
6477   }
6478   case Intrinsic::aarch64_ldaxr:
6479   case Intrinsic::aarch64_ldxr: {
6480     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6481     Info.opc = ISD::INTRINSIC_W_CHAIN;
6482     Info.memVT = MVT::getVT(PtrTy->getElementType());
6483     Info.ptrVal = I.getArgOperand(0);
6484     Info.offset = 0;
6485     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6486     Info.vol = true;
6487     Info.readMem = true;
6488     Info.writeMem = false;
6489     return true;
6490   }
6491   case Intrinsic::aarch64_stlxr:
6492   case Intrinsic::aarch64_stxr: {
6493     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6494     Info.opc = ISD::INTRINSIC_W_CHAIN;
6495     Info.memVT = MVT::getVT(PtrTy->getElementType());
6496     Info.ptrVal = I.getArgOperand(1);
6497     Info.offset = 0;
6498     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6499     Info.vol = true;
6500     Info.readMem = false;
6501     Info.writeMem = true;
6502     return true;
6503   }
6504   case Intrinsic::aarch64_ldaxp:
6505   case Intrinsic::aarch64_ldxp: {
6506     Info.opc = ISD::INTRINSIC_W_CHAIN;
6507     Info.memVT = MVT::i128;
6508     Info.ptrVal = I.getArgOperand(0);
6509     Info.offset = 0;
6510     Info.align = 16;
6511     Info.vol = true;
6512     Info.readMem = true;
6513     Info.writeMem = false;
6514     return true;
6515   }
6516   case Intrinsic::aarch64_stlxp:
6517   case Intrinsic::aarch64_stxp: {
6518     Info.opc = ISD::INTRINSIC_W_CHAIN;
6519     Info.memVT = MVT::i128;
6520     Info.ptrVal = I.getArgOperand(2);
6521     Info.offset = 0;
6522     Info.align = 16;
6523     Info.vol = true;
6524     Info.readMem = false;
6525     Info.writeMem = true;
6526     return true;
6527   }
6528   default:
6529     break;
6530   }
6531
6532   return false;
6533 }
6534
6535 // Truncations from 64-bit GPR to 32-bit GPR is free.
6536 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6537   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6538     return false;
6539   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6540   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6541   return NumBits1 > NumBits2;
6542 }
6543 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6544   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6545     return false;
6546   unsigned NumBits1 = VT1.getSizeInBits();
6547   unsigned NumBits2 = VT2.getSizeInBits();
6548   return NumBits1 > NumBits2;
6549 }
6550
6551 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6552 // 64-bit GPR.
6553 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6554   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6555     return false;
6556   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6557   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6558   return NumBits1 == 32 && NumBits2 == 64;
6559 }
6560 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6561   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6562     return false;
6563   unsigned NumBits1 = VT1.getSizeInBits();
6564   unsigned NumBits2 = VT2.getSizeInBits();
6565   return NumBits1 == 32 && NumBits2 == 64;
6566 }
6567
6568 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6569   EVT VT1 = Val.getValueType();
6570   if (isZExtFree(VT1, VT2)) {
6571     return true;
6572   }
6573
6574   if (Val.getOpcode() != ISD::LOAD)
6575     return false;
6576
6577   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6578   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6579           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6580           VT1.getSizeInBits() <= 32);
6581 }
6582
6583 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6584                                           unsigned &RequiredAligment) const {
6585   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6586     return false;
6587   // Cyclone supports unaligned accesses.
6588   RequiredAligment = 0;
6589   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6590   return NumBits == 32 || NumBits == 64;
6591 }
6592
6593 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6594                                           unsigned &RequiredAligment) const {
6595   if (!LoadedType.isSimple() ||
6596       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6597     return false;
6598   // Cyclone supports unaligned accesses.
6599   RequiredAligment = 0;
6600   unsigned NumBits = LoadedType.getSizeInBits();
6601   return NumBits == 32 || NumBits == 64;
6602 }
6603
6604 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6605                        unsigned AlignCheck) {
6606   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6607           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6608 }
6609
6610 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6611                                                unsigned SrcAlign, bool IsMemset,
6612                                                bool ZeroMemset,
6613                                                bool MemcpyStrSrc,
6614                                                MachineFunction &MF) const {
6615   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6616   // instruction to materialize the v2i64 zero and one store (with restrictive
6617   // addressing mode). Just do two i64 store of zero-registers.
6618   bool Fast;
6619   const Function *F = MF.getFunction();
6620   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6621       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6622                                        Attribute::NoImplicitFloat) &&
6623       (memOpAlign(SrcAlign, DstAlign, 16) ||
6624        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6625     return MVT::f128;
6626
6627   return Size >= 8 ? MVT::i64 : MVT::i32;
6628 }
6629
6630 // 12-bit optionally shifted immediates are legal for adds.
6631 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6632   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6633     return true;
6634   return false;
6635 }
6636
6637 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6638 // immediates is the same as for an add or a sub.
6639 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6640   if (Immed < 0)
6641     Immed *= -1;
6642   return isLegalAddImmediate(Immed);
6643 }
6644
6645 /// isLegalAddressingMode - Return true if the addressing mode represented
6646 /// by AM is legal for this target, for a load/store of the specified type.
6647 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6648                                                   Type *Ty) const {
6649   // AArch64 has five basic addressing modes:
6650   //  reg
6651   //  reg + 9-bit signed offset
6652   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6653   //  reg1 + reg2
6654   //  reg + SIZE_IN_BYTES * reg
6655
6656   // No global is ever allowed as a base.
6657   if (AM.BaseGV)
6658     return false;
6659
6660   // No reg+reg+imm addressing.
6661   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6662     return false;
6663
6664   // check reg + imm case:
6665   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6666   uint64_t NumBytes = 0;
6667   if (Ty->isSized()) {
6668     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6669     NumBytes = NumBits / 8;
6670     if (!isPowerOf2_64(NumBits))
6671       NumBytes = 0;
6672   }
6673
6674   if (!AM.Scale) {
6675     int64_t Offset = AM.BaseOffs;
6676
6677     // 9-bit signed offset
6678     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6679       return true;
6680
6681     // 12-bit unsigned offset
6682     unsigned shift = Log2_64(NumBytes);
6683     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6684         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6685         (Offset >> shift) << shift == Offset)
6686       return true;
6687     return false;
6688   }
6689
6690   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6691
6692   if (!AM.Scale || AM.Scale == 1 ||
6693       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6694     return true;
6695   return false;
6696 }
6697
6698 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6699                                                 Type *Ty) const {
6700   // Scaling factors are not free at all.
6701   // Operands                     | Rt Latency
6702   // -------------------------------------------
6703   // Rt, [Xn, Xm]                 | 4
6704   // -------------------------------------------
6705   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6706   // Rt, [Xn, Wm, <extend> #imm]  |
6707   if (isLegalAddressingMode(AM, Ty))
6708     // Scale represents reg2 * scale, thus account for 1 if
6709     // it is not equal to 0 or 1.
6710     return AM.Scale != 0 && AM.Scale != 1;
6711   return -1;
6712 }
6713
6714 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6715   VT = VT.getScalarType();
6716
6717   if (!VT.isSimple())
6718     return false;
6719
6720   switch (VT.getSimpleVT().SimpleTy) {
6721   case MVT::f32:
6722   case MVT::f64:
6723     return true;
6724   default:
6725     break;
6726   }
6727
6728   return false;
6729 }
6730
6731 const MCPhysReg *
6732 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6733   // LR is a callee-save register, but we must treat it as clobbered by any call
6734   // site. Hence we include LR in the scratch registers, which are in turn added
6735   // as implicit-defs for stackmaps and patchpoints.
6736   static const MCPhysReg ScratchRegs[] = {
6737     AArch64::X16, AArch64::X17, AArch64::LR, 0
6738   };
6739   return ScratchRegs;
6740 }
6741
6742 bool
6743 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6744   EVT VT = N->getValueType(0);
6745     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6746     // it with shift to let it be lowered to UBFX.
6747   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6748       isa<ConstantSDNode>(N->getOperand(1))) {
6749     uint64_t TruncMask = N->getConstantOperandVal(1);
6750     if (isMask_64(TruncMask) &&
6751       N->getOperand(0).getOpcode() == ISD::SRL &&
6752       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6753       return false;
6754   }
6755   return true;
6756 }
6757
6758 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6759                                                               Type *Ty) const {
6760   assert(Ty->isIntegerTy());
6761
6762   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6763   if (BitSize == 0)
6764     return false;
6765
6766   int64_t Val = Imm.getSExtValue();
6767   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6768     return true;
6769
6770   if ((int64_t)Val < 0)
6771     Val = ~Val;
6772   if (BitSize == 32)
6773     Val &= (1LL << 32) - 1;
6774
6775   unsigned LZ = countLeadingZeros((uint64_t)Val);
6776   unsigned Shift = (63 - LZ) / 16;
6777   // MOVZ is free so return true for one or fewer MOVK.
6778   return (Shift < 3) ? true : false;
6779 }
6780
6781 // Generate SUBS and CSEL for integer abs.
6782 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6783   EVT VT = N->getValueType(0);
6784
6785   SDValue N0 = N->getOperand(0);
6786   SDValue N1 = N->getOperand(1);
6787   SDLoc DL(N);
6788
6789   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6790   // and change it to SUB and CSEL.
6791   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6792       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6793       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6794     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6795       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6796         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6797                                   N0.getOperand(0));
6798         // Generate SUBS & CSEL.
6799         SDValue Cmp =
6800             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6801                         N0.getOperand(0), DAG.getConstant(0, VT));
6802         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6803                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6804                            SDValue(Cmp.getNode(), 1));
6805       }
6806   return SDValue();
6807 }
6808
6809 // performXorCombine - Attempts to handle integer ABS.
6810 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6811                                  TargetLowering::DAGCombinerInfo &DCI,
6812                                  const AArch64Subtarget *Subtarget) {
6813   if (DCI.isBeforeLegalizeOps())
6814     return SDValue();
6815
6816   return performIntegerAbsCombine(N, DAG);
6817 }
6818
6819 SDValue
6820 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6821                                      SelectionDAG &DAG,
6822                                      std::vector<SDNode *> *Created) const {
6823   // fold (sdiv X, pow2)
6824   EVT VT = N->getValueType(0);
6825   if ((VT != MVT::i32 && VT != MVT::i64) ||
6826       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6827     return SDValue();
6828
6829   SDLoc DL(N);
6830   SDValue N0 = N->getOperand(0);
6831   unsigned Lg2 = Divisor.countTrailingZeros();
6832   SDValue Zero = DAG.getConstant(0, VT);
6833   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6834
6835   // Add (N0 < 0) ? Pow2 - 1 : 0;
6836   SDValue CCVal;
6837   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6838   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6839   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6840
6841   if (Created) {
6842     Created->push_back(Cmp.getNode());
6843     Created->push_back(Add.getNode());
6844     Created->push_back(CSel.getNode());
6845   }
6846
6847   // Divide by pow2.
6848   SDValue SRA =
6849       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6850
6851   // If we're dividing by a positive value, we're done.  Otherwise, we must
6852   // negate the result.
6853   if (Divisor.isNonNegative())
6854     return SRA;
6855
6856   if (Created)
6857     Created->push_back(SRA.getNode());
6858   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6859 }
6860
6861 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6862                                  TargetLowering::DAGCombinerInfo &DCI,
6863                                  const AArch64Subtarget *Subtarget) {
6864   if (DCI.isBeforeLegalizeOps())
6865     return SDValue();
6866
6867   // Multiplication of a power of two plus/minus one can be done more
6868   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6869   // future CPUs have a cheaper MADD instruction, this may need to be
6870   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6871   // 64-bit is 5 cycles, so this is always a win.
6872   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6873     APInt Value = C->getAPIntValue();
6874     EVT VT = N->getValueType(0);
6875     if (Value.isNonNegative()) {
6876       // (mul x, 2^N + 1) => (add (shl x, N), x)
6877       APInt VM1 = Value - 1;
6878       if (VM1.isPowerOf2()) {
6879         SDValue ShiftedVal =
6880             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6881                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6882         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6883                            N->getOperand(0));
6884       }
6885       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6886       APInt VP1 = Value + 1;
6887       if (VP1.isPowerOf2()) {
6888         SDValue ShiftedVal =
6889             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6890                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6891         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6892                            N->getOperand(0));
6893       }
6894     } else {
6895       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6896       APInt VNM1 = -Value - 1;
6897       if (VNM1.isPowerOf2()) {
6898         SDValue ShiftedVal =
6899             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6900                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6901         SDValue Add =
6902             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6903         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6904       }
6905       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6906       APInt VNP1 = -Value + 1;
6907       if (VNP1.isPowerOf2()) {
6908         SDValue ShiftedVal =
6909             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6910                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6911         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6912                            ShiftedVal);
6913       }
6914     }
6915   }
6916   return SDValue();
6917 }
6918
6919 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6920                                                          SelectionDAG &DAG) {
6921   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6922   // optimize away operation when it's from a constant.
6923   //
6924   // The general transformation is:
6925   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6926   //       AND(VECTOR_CMP(x,y), constant2)
6927   //    constant2 = UNARYOP(constant)
6928
6929   // Early exit if this isn't a vector operation, the operand of the
6930   // unary operation isn't a bitwise AND, or if the sizes of the operations
6931   // aren't the same.
6932   EVT VT = N->getValueType(0);
6933   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6934       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6935       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6936     return SDValue();
6937
6938   // Now check that the other operand of the AND is a constant. We could
6939   // make the transformation for non-constant splats as well, but it's unclear
6940   // that would be a benefit as it would not eliminate any operations, just
6941   // perform one more step in scalar code before moving to the vector unit.
6942   if (BuildVectorSDNode *BV =
6943           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6944     // Bail out if the vector isn't a constant.
6945     if (!BV->isConstant())
6946       return SDValue();
6947
6948     // Everything checks out. Build up the new and improved node.
6949     SDLoc DL(N);
6950     EVT IntVT = BV->getValueType(0);
6951     // Create a new constant of the appropriate type for the transformed
6952     // DAG.
6953     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6954     // The AND node needs bitcasts to/from an integer vector type around it.
6955     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6956     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6957                                  N->getOperand(0)->getOperand(0), MaskConst);
6958     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6959     return Res;
6960   }
6961
6962   return SDValue();
6963 }
6964
6965 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6966                                      const AArch64Subtarget *Subtarget) {
6967   // First try to optimize away the conversion when it's conditionally from
6968   // a constant. Vectors only.
6969   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6970   if (Res != SDValue())
6971     return Res;
6972
6973   EVT VT = N->getValueType(0);
6974   if (VT != MVT::f32 && VT != MVT::f64)
6975     return SDValue();
6976
6977   // Only optimize when the source and destination types have the same width.
6978   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6979     return SDValue();
6980
6981   // If the result of an integer load is only used by an integer-to-float
6982   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6983   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6984   SDValue N0 = N->getOperand(0);
6985   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6986       // Do not change the width of a volatile load.
6987       !cast<LoadSDNode>(N0)->isVolatile()) {
6988     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6989     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6990                                LN0->getPointerInfo(), LN0->isVolatile(),
6991                                LN0->isNonTemporal(), LN0->isInvariant(),
6992                                LN0->getAlignment());
6993
6994     // Make sure successors of the original load stay after it by updating them
6995     // to use the new Chain.
6996     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6997
6998     unsigned Opcode =
6999         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7000     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7001   }
7002
7003   return SDValue();
7004 }
7005
7006 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7007 /// searches for and classifies those shifts.
7008 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7009                          bool &FromHi) {
7010   if (N.getOpcode() == ISD::SHL)
7011     FromHi = false;
7012   else if (N.getOpcode() == ISD::SRL)
7013     FromHi = true;
7014   else
7015     return false;
7016
7017   if (!isa<ConstantSDNode>(N.getOperand(1)))
7018     return false;
7019
7020   ShiftAmount = N->getConstantOperandVal(1);
7021   Src = N->getOperand(0);
7022   return true;
7023 }
7024
7025 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7026 /// registers viewed as a high/low pair. This function looks for the pattern:
7027 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7028 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7029 /// independent.
7030 static SDValue tryCombineToEXTR(SDNode *N,
7031                                 TargetLowering::DAGCombinerInfo &DCI) {
7032   SelectionDAG &DAG = DCI.DAG;
7033   SDLoc DL(N);
7034   EVT VT = N->getValueType(0);
7035
7036   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7037
7038   if (VT != MVT::i32 && VT != MVT::i64)
7039     return SDValue();
7040
7041   SDValue LHS;
7042   uint32_t ShiftLHS = 0;
7043   bool LHSFromHi = 0;
7044   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7045     return SDValue();
7046
7047   SDValue RHS;
7048   uint32_t ShiftRHS = 0;
7049   bool RHSFromHi = 0;
7050   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7051     return SDValue();
7052
7053   // If they're both trying to come from the high part of the register, they're
7054   // not really an EXTR.
7055   if (LHSFromHi == RHSFromHi)
7056     return SDValue();
7057
7058   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7059     return SDValue();
7060
7061   if (LHSFromHi) {
7062     std::swap(LHS, RHS);
7063     std::swap(ShiftLHS, ShiftRHS);
7064   }
7065
7066   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7067                      DAG.getConstant(ShiftRHS, MVT::i64));
7068 }
7069
7070 static SDValue tryCombineToBSL(SDNode *N,
7071                                 TargetLowering::DAGCombinerInfo &DCI) {
7072   EVT VT = N->getValueType(0);
7073   SelectionDAG &DAG = DCI.DAG;
7074   SDLoc DL(N);
7075
7076   if (!VT.isVector())
7077     return SDValue();
7078
7079   SDValue N0 = N->getOperand(0);
7080   if (N0.getOpcode() != ISD::AND)
7081     return SDValue();
7082
7083   SDValue N1 = N->getOperand(1);
7084   if (N1.getOpcode() != ISD::AND)
7085     return SDValue();
7086
7087   // We only have to look for constant vectors here since the general, variable
7088   // case can be handled in TableGen.
7089   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7090   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7091   for (int i = 1; i >= 0; --i)
7092     for (int j = 1; j >= 0; --j) {
7093       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7094       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7095       if (!BVN0 || !BVN1)
7096         continue;
7097
7098       bool FoundMatch = true;
7099       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7100         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7101         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7102         if (!CN0 || !CN1 ||
7103             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7104           FoundMatch = false;
7105           break;
7106         }
7107       }
7108
7109       if (FoundMatch)
7110         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7111                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7112     }
7113
7114   return SDValue();
7115 }
7116
7117 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7118                                 const AArch64Subtarget *Subtarget) {
7119   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7120   if (!EnableAArch64ExtrGeneration)
7121     return SDValue();
7122   SelectionDAG &DAG = DCI.DAG;
7123   EVT VT = N->getValueType(0);
7124
7125   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7126     return SDValue();
7127
7128   SDValue Res = tryCombineToEXTR(N, DCI);
7129   if (Res.getNode())
7130     return Res;
7131
7132   Res = tryCombineToBSL(N, DCI);
7133   if (Res.getNode())
7134     return Res;
7135
7136   return SDValue();
7137 }
7138
7139 static SDValue performBitcastCombine(SDNode *N,
7140                                      TargetLowering::DAGCombinerInfo &DCI,
7141                                      SelectionDAG &DAG) {
7142   // Wait 'til after everything is legalized to try this. That way we have
7143   // legal vector types and such.
7144   if (DCI.isBeforeLegalizeOps())
7145     return SDValue();
7146
7147   // Remove extraneous bitcasts around an extract_subvector.
7148   // For example,
7149   //    (v4i16 (bitconvert
7150   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7151   //  becomes
7152   //    (extract_subvector ((v8i16 ...), (i64 4)))
7153
7154   // Only interested in 64-bit vectors as the ultimate result.
7155   EVT VT = N->getValueType(0);
7156   if (!VT.isVector())
7157     return SDValue();
7158   if (VT.getSimpleVT().getSizeInBits() != 64)
7159     return SDValue();
7160   // Is the operand an extract_subvector starting at the beginning or halfway
7161   // point of the vector? A low half may also come through as an
7162   // EXTRACT_SUBREG, so look for that, too.
7163   SDValue Op0 = N->getOperand(0);
7164   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7165       !(Op0->isMachineOpcode() &&
7166         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7167     return SDValue();
7168   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7169   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7170     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7171       return SDValue();
7172   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7173     if (idx != AArch64::dsub)
7174       return SDValue();
7175     // The dsub reference is equivalent to a lane zero subvector reference.
7176     idx = 0;
7177   }
7178   // Look through the bitcast of the input to the extract.
7179   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7180     return SDValue();
7181   SDValue Source = Op0->getOperand(0)->getOperand(0);
7182   // If the source type has twice the number of elements as our destination
7183   // type, we know this is an extract of the high or low half of the vector.
7184   EVT SVT = Source->getValueType(0);
7185   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7186     return SDValue();
7187
7188   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7189
7190   // Create the simplified form to just extract the low or high half of the
7191   // vector directly rather than bothering with the bitcasts.
7192   SDLoc dl(N);
7193   unsigned NumElements = VT.getVectorNumElements();
7194   if (idx) {
7195     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7196     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7197   } else {
7198     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7199     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7200                                       Source, SubReg),
7201                    0);
7202   }
7203 }
7204
7205 static SDValue performConcatVectorsCombine(SDNode *N,
7206                                            TargetLowering::DAGCombinerInfo &DCI,
7207                                            SelectionDAG &DAG) {
7208   // Wait 'til after everything is legalized to try this. That way we have
7209   // legal vector types and such.
7210   if (DCI.isBeforeLegalizeOps())
7211     return SDValue();
7212
7213   SDLoc dl(N);
7214   EVT VT = N->getValueType(0);
7215
7216   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7217   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7218   // canonicalise to that.
7219   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7220     assert(VT.getVectorElementType().getSizeInBits() == 64);
7221     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7222                        WidenVector(N->getOperand(0), DAG),
7223                        DAG.getConstant(0, MVT::i64));
7224   }
7225
7226   // Canonicalise concat_vectors so that the right-hand vector has as few
7227   // bit-casts as possible before its real operation. The primary matching
7228   // destination for these operations will be the narrowing "2" instructions,
7229   // which depend on the operation being performed on this right-hand vector.
7230   // For example,
7231   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7232   // becomes
7233   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7234
7235   SDValue Op1 = N->getOperand(1);
7236   if (Op1->getOpcode() != ISD::BITCAST)
7237     return SDValue();
7238   SDValue RHS = Op1->getOperand(0);
7239   MVT RHSTy = RHS.getValueType().getSimpleVT();
7240   // If the RHS is not a vector, this is not the pattern we're looking for.
7241   if (!RHSTy.isVector())
7242     return SDValue();
7243
7244   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7245
7246   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7247                                   RHSTy.getVectorNumElements() * 2);
7248   return DAG.getNode(
7249       ISD::BITCAST, dl, VT,
7250       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7251                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7252 }
7253
7254 static SDValue tryCombineFixedPointConvert(SDNode *N,
7255                                            TargetLowering::DAGCombinerInfo &DCI,
7256                                            SelectionDAG &DAG) {
7257   // Wait 'til after everything is legalized to try this. That way we have
7258   // legal vector types and such.
7259   if (DCI.isBeforeLegalizeOps())
7260     return SDValue();
7261   // Transform a scalar conversion of a value from a lane extract into a
7262   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7263   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7264   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7265   //
7266   // The second form interacts better with instruction selection and the
7267   // register allocator to avoid cross-class register copies that aren't
7268   // coalescable due to a lane reference.
7269
7270   // Check the operand and see if it originates from a lane extract.
7271   SDValue Op1 = N->getOperand(1);
7272   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7273     // Yep, no additional predication needed. Perform the transform.
7274     SDValue IID = N->getOperand(0);
7275     SDValue Shift = N->getOperand(2);
7276     SDValue Vec = Op1.getOperand(0);
7277     SDValue Lane = Op1.getOperand(1);
7278     EVT ResTy = N->getValueType(0);
7279     EVT VecResTy;
7280     SDLoc DL(N);
7281
7282     // The vector width should be 128 bits by the time we get here, even
7283     // if it started as 64 bits (the extract_vector handling will have
7284     // done so).
7285     assert(Vec.getValueType().getSizeInBits() == 128 &&
7286            "unexpected vector size on extract_vector_elt!");
7287     if (Vec.getValueType() == MVT::v4i32)
7288       VecResTy = MVT::v4f32;
7289     else if (Vec.getValueType() == MVT::v2i64)
7290       VecResTy = MVT::v2f64;
7291     else
7292       llvm_unreachable("unexpected vector type!");
7293
7294     SDValue Convert =
7295         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7296     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7297   }
7298   return SDValue();
7299 }
7300
7301 // AArch64 high-vector "long" operations are formed by performing the non-high
7302 // version on an extract_subvector of each operand which gets the high half:
7303 //
7304 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7305 //
7306 // However, there are cases which don't have an extract_high explicitly, but
7307 // have another operation that can be made compatible with one for free. For
7308 // example:
7309 //
7310 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7311 //
7312 // This routine does the actual conversion of such DUPs, once outer routines
7313 // have determined that everything else is in order.
7314 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7315   // We can handle most types of duplicate, but the lane ones have an extra
7316   // operand saying *which* lane, so we need to know.
7317   bool IsDUPLANE;
7318   switch (N.getOpcode()) {
7319   case AArch64ISD::DUP:
7320     IsDUPLANE = false;
7321     break;
7322   case AArch64ISD::DUPLANE8:
7323   case AArch64ISD::DUPLANE16:
7324   case AArch64ISD::DUPLANE32:
7325   case AArch64ISD::DUPLANE64:
7326     IsDUPLANE = true;
7327     break;
7328   default:
7329     return SDValue();
7330   }
7331
7332   MVT NarrowTy = N.getSimpleValueType();
7333   if (!NarrowTy.is64BitVector())
7334     return SDValue();
7335
7336   MVT ElementTy = NarrowTy.getVectorElementType();
7337   unsigned NumElems = NarrowTy.getVectorNumElements();
7338   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7339
7340   SDValue NewDUP;
7341   if (IsDUPLANE)
7342     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7343                          N.getOperand(1));
7344   else
7345     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7346
7347   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7348                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7349 }
7350
7351 static bool isEssentiallyExtractSubvector(SDValue N) {
7352   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7353     return true;
7354
7355   return N.getOpcode() == ISD::BITCAST &&
7356          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7357 }
7358
7359 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7360 struct GenericSetCCInfo {
7361   const SDValue *Opnd0;
7362   const SDValue *Opnd1;
7363   ISD::CondCode CC;
7364 };
7365
7366 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7367 struct AArch64SetCCInfo {
7368   const SDValue *Cmp;
7369   AArch64CC::CondCode CC;
7370 };
7371
7372 /// \brief Helper structure to keep track of SetCC information.
7373 union SetCCInfo {
7374   GenericSetCCInfo Generic;
7375   AArch64SetCCInfo AArch64;
7376 };
7377
7378 /// \brief Helper structure to be able to read SetCC information.  If set to
7379 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7380 /// GenericSetCCInfo.
7381 struct SetCCInfoAndKind {
7382   SetCCInfo Info;
7383   bool IsAArch64;
7384 };
7385
7386 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7387 /// an
7388 /// AArch64 lowered one.
7389 /// \p SetCCInfo is filled accordingly.
7390 /// \post SetCCInfo is meanginfull only when this function returns true.
7391 /// \return True when Op is a kind of SET_CC operation.
7392 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7393   // If this is a setcc, this is straight forward.
7394   if (Op.getOpcode() == ISD::SETCC) {
7395     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7396     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7397     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7398     SetCCInfo.IsAArch64 = false;
7399     return true;
7400   }
7401   // Otherwise, check if this is a matching csel instruction.
7402   // In other words:
7403   // - csel 1, 0, cc
7404   // - csel 0, 1, !cc
7405   if (Op.getOpcode() != AArch64ISD::CSEL)
7406     return false;
7407   // Set the information about the operands.
7408   // TODO: we want the operands of the Cmp not the csel
7409   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7410   SetCCInfo.IsAArch64 = true;
7411   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7412       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7413
7414   // Check that the operands matches the constraints:
7415   // (1) Both operands must be constants.
7416   // (2) One must be 1 and the other must be 0.
7417   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7418   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7419
7420   // Check (1).
7421   if (!TValue || !FValue)
7422     return false;
7423
7424   // Check (2).
7425   if (!TValue->isOne()) {
7426     // Update the comparison when we are interested in !cc.
7427     std::swap(TValue, FValue);
7428     SetCCInfo.Info.AArch64.CC =
7429         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7430   }
7431   return TValue->isOne() && FValue->isNullValue();
7432 }
7433
7434 // Returns true if Op is setcc or zext of setcc.
7435 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7436   if (isSetCC(Op, Info))
7437     return true;
7438   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7439     isSetCC(Op->getOperand(0), Info));
7440 }
7441
7442 // The folding we want to perform is:
7443 // (add x, [zext] (setcc cc ...) )
7444 //   -->
7445 // (csel x, (add x, 1), !cc ...)
7446 //
7447 // The latter will get matched to a CSINC instruction.
7448 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7449   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7450   SDValue LHS = Op->getOperand(0);
7451   SDValue RHS = Op->getOperand(1);
7452   SetCCInfoAndKind InfoAndKind;
7453
7454   // If neither operand is a SET_CC, give up.
7455   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7456     std::swap(LHS, RHS);
7457     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7458       return SDValue();
7459   }
7460
7461   // FIXME: This could be generatized to work for FP comparisons.
7462   EVT CmpVT = InfoAndKind.IsAArch64
7463                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7464                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7465   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7466     return SDValue();
7467
7468   SDValue CCVal;
7469   SDValue Cmp;
7470   SDLoc dl(Op);
7471   if (InfoAndKind.IsAArch64) {
7472     CCVal = DAG.getConstant(
7473         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7474     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7475   } else
7476     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7477                       *InfoAndKind.Info.Generic.Opnd1,
7478                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7479                       CCVal, DAG, dl);
7480
7481   EVT VT = Op->getValueType(0);
7482   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7483   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7484 }
7485
7486 // The basic add/sub long vector instructions have variants with "2" on the end
7487 // which act on the high-half of their inputs. They are normally matched by
7488 // patterns like:
7489 //
7490 // (add (zeroext (extract_high LHS)),
7491 //      (zeroext (extract_high RHS)))
7492 // -> uaddl2 vD, vN, vM
7493 //
7494 // However, if one of the extracts is something like a duplicate, this
7495 // instruction can still be used profitably. This function puts the DAG into a
7496 // more appropriate form for those patterns to trigger.
7497 static SDValue performAddSubLongCombine(SDNode *N,
7498                                         TargetLowering::DAGCombinerInfo &DCI,
7499                                         SelectionDAG &DAG) {
7500   if (DCI.isBeforeLegalizeOps())
7501     return SDValue();
7502
7503   MVT VT = N->getSimpleValueType(0);
7504   if (!VT.is128BitVector()) {
7505     if (N->getOpcode() == ISD::ADD)
7506       return performSetccAddFolding(N, DAG);
7507     return SDValue();
7508   }
7509
7510   // Make sure both branches are extended in the same way.
7511   SDValue LHS = N->getOperand(0);
7512   SDValue RHS = N->getOperand(1);
7513   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7514        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7515       LHS.getOpcode() != RHS.getOpcode())
7516     return SDValue();
7517
7518   unsigned ExtType = LHS.getOpcode();
7519
7520   // It's not worth doing if at least one of the inputs isn't already an
7521   // extract, but we don't know which it'll be so we have to try both.
7522   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7523     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7524     if (!RHS.getNode())
7525       return SDValue();
7526
7527     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7528   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7529     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7530     if (!LHS.getNode())
7531       return SDValue();
7532
7533     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7534   }
7535
7536   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7537 }
7538
7539 // Massage DAGs which we can use the high-half "long" operations on into
7540 // something isel will recognize better. E.g.
7541 //
7542 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7543 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7544 //                     (extract_high (v2i64 (dup128 scalar)))))
7545 //
7546 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7547                                        TargetLowering::DAGCombinerInfo &DCI,
7548                                        SelectionDAG &DAG) {
7549   if (DCI.isBeforeLegalizeOps())
7550     return SDValue();
7551
7552   SDValue LHS = N->getOperand(1);
7553   SDValue RHS = N->getOperand(2);
7554   assert(LHS.getValueType().is64BitVector() &&
7555          RHS.getValueType().is64BitVector() &&
7556          "unexpected shape for long operation");
7557
7558   // Either node could be a DUP, but it's not worth doing both of them (you'd
7559   // just as well use the non-high version) so look for a corresponding extract
7560   // operation on the other "wing".
7561   if (isEssentiallyExtractSubvector(LHS)) {
7562     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7563     if (!RHS.getNode())
7564       return SDValue();
7565   } else if (isEssentiallyExtractSubvector(RHS)) {
7566     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7567     if (!LHS.getNode())
7568       return SDValue();
7569   }
7570
7571   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7572                      N->getOperand(0), LHS, RHS);
7573 }
7574
7575 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7576   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7577   unsigned ElemBits = ElemTy.getSizeInBits();
7578
7579   int64_t ShiftAmount;
7580   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7581     APInt SplatValue, SplatUndef;
7582     unsigned SplatBitSize;
7583     bool HasAnyUndefs;
7584     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7585                               HasAnyUndefs, ElemBits) ||
7586         SplatBitSize != ElemBits)
7587       return SDValue();
7588
7589     ShiftAmount = SplatValue.getSExtValue();
7590   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7591     ShiftAmount = CVN->getSExtValue();
7592   } else
7593     return SDValue();
7594
7595   unsigned Opcode;
7596   bool IsRightShift;
7597   switch (IID) {
7598   default:
7599     llvm_unreachable("Unknown shift intrinsic");
7600   case Intrinsic::aarch64_neon_sqshl:
7601     Opcode = AArch64ISD::SQSHL_I;
7602     IsRightShift = false;
7603     break;
7604   case Intrinsic::aarch64_neon_uqshl:
7605     Opcode = AArch64ISD::UQSHL_I;
7606     IsRightShift = false;
7607     break;
7608   case Intrinsic::aarch64_neon_srshl:
7609     Opcode = AArch64ISD::SRSHR_I;
7610     IsRightShift = true;
7611     break;
7612   case Intrinsic::aarch64_neon_urshl:
7613     Opcode = AArch64ISD::URSHR_I;
7614     IsRightShift = true;
7615     break;
7616   case Intrinsic::aarch64_neon_sqshlu:
7617     Opcode = AArch64ISD::SQSHLU_I;
7618     IsRightShift = false;
7619     break;
7620   }
7621
7622   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7623     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7624                        DAG.getConstant(-ShiftAmount, MVT::i32));
7625   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7626     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7627                        DAG.getConstant(ShiftAmount, MVT::i32));
7628
7629   return SDValue();
7630 }
7631
7632 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7633 // the intrinsics must be legal and take an i32, this means there's almost
7634 // certainly going to be a zext in the DAG which we can eliminate.
7635 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7636   SDValue AndN = N->getOperand(2);
7637   if (AndN.getOpcode() != ISD::AND)
7638     return SDValue();
7639
7640   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7641   if (!CMask || CMask->getZExtValue() != Mask)
7642     return SDValue();
7643
7644   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7645                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7646 }
7647
7648 static SDValue performIntrinsicCombine(SDNode *N,
7649                                        TargetLowering::DAGCombinerInfo &DCI,
7650                                        const AArch64Subtarget *Subtarget) {
7651   SelectionDAG &DAG = DCI.DAG;
7652   unsigned IID = getIntrinsicID(N);
7653   switch (IID) {
7654   default:
7655     break;
7656   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7657   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7658     return tryCombineFixedPointConvert(N, DCI, DAG);
7659     break;
7660   case Intrinsic::aarch64_neon_fmax:
7661     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7662                        N->getOperand(1), N->getOperand(2));
7663   case Intrinsic::aarch64_neon_fmin:
7664     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7665                        N->getOperand(1), N->getOperand(2));
7666   case Intrinsic::aarch64_neon_smull:
7667   case Intrinsic::aarch64_neon_umull:
7668   case Intrinsic::aarch64_neon_pmull:
7669   case Intrinsic::aarch64_neon_sqdmull:
7670     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7671   case Intrinsic::aarch64_neon_sqshl:
7672   case Intrinsic::aarch64_neon_uqshl:
7673   case Intrinsic::aarch64_neon_sqshlu:
7674   case Intrinsic::aarch64_neon_srshl:
7675   case Intrinsic::aarch64_neon_urshl:
7676     return tryCombineShiftImm(IID, N, DAG);
7677   case Intrinsic::aarch64_crc32b:
7678   case Intrinsic::aarch64_crc32cb:
7679     return tryCombineCRC32(0xff, N, DAG);
7680   case Intrinsic::aarch64_crc32h:
7681   case Intrinsic::aarch64_crc32ch:
7682     return tryCombineCRC32(0xffff, N, DAG);
7683   }
7684   return SDValue();
7685 }
7686
7687 static SDValue performExtendCombine(SDNode *N,
7688                                     TargetLowering::DAGCombinerInfo &DCI,
7689                                     SelectionDAG &DAG) {
7690   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7691   // we can convert that DUP into another extract_high (of a bigger DUP), which
7692   // helps the backend to decide that an sabdl2 would be useful, saving a real
7693   // extract_high operation.
7694   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7695       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7696     SDNode *ABDNode = N->getOperand(0).getNode();
7697     unsigned IID = getIntrinsicID(ABDNode);
7698     if (IID == Intrinsic::aarch64_neon_sabd ||
7699         IID == Intrinsic::aarch64_neon_uabd) {
7700       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7701       if (!NewABD.getNode())
7702         return SDValue();
7703
7704       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7705                          NewABD);
7706     }
7707   }
7708
7709   // This is effectively a custom type legalization for AArch64.
7710   //
7711   // Type legalization will split an extend of a small, legal, type to a larger
7712   // illegal type by first splitting the destination type, often creating
7713   // illegal source types, which then get legalized in isel-confusing ways,
7714   // leading to really terrible codegen. E.g.,
7715   //   %result = v8i32 sext v8i8 %value
7716   // becomes
7717   //   %losrc = extract_subreg %value, ...
7718   //   %hisrc = extract_subreg %value, ...
7719   //   %lo = v4i32 sext v4i8 %losrc
7720   //   %hi = v4i32 sext v4i8 %hisrc
7721   // Things go rapidly downhill from there.
7722   //
7723   // For AArch64, the [sz]ext vector instructions can only go up one element
7724   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7725   // take two instructions.
7726   //
7727   // This implies that the most efficient way to do the extend from v8i8
7728   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7729   // the normal splitting to happen for the v8i16->v8i32.
7730
7731   // This is pre-legalization to catch some cases where the default
7732   // type legalization will create ill-tempered code.
7733   if (!DCI.isBeforeLegalizeOps())
7734     return SDValue();
7735
7736   // We're only interested in cleaning things up for non-legal vector types
7737   // here. If both the source and destination are legal, things will just
7738   // work naturally without any fiddling.
7739   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7740   EVT ResVT = N->getValueType(0);
7741   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7742     return SDValue();
7743   // If the vector type isn't a simple VT, it's beyond the scope of what
7744   // we're  worried about here. Let legalization do its thing and hope for
7745   // the best.
7746   SDValue Src = N->getOperand(0);
7747   EVT SrcVT = Src->getValueType(0);
7748   if (!ResVT.isSimple() || !SrcVT.isSimple())
7749     return SDValue();
7750
7751   // If the source VT is a 64-bit vector, we can play games and get the
7752   // better results we want.
7753   if (SrcVT.getSizeInBits() != 64)
7754     return SDValue();
7755
7756   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7757   unsigned ElementCount = SrcVT.getVectorNumElements();
7758   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7759   SDLoc DL(N);
7760   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7761
7762   // Now split the rest of the operation into two halves, each with a 64
7763   // bit source.
7764   EVT LoVT, HiVT;
7765   SDValue Lo, Hi;
7766   unsigned NumElements = ResVT.getVectorNumElements();
7767   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7768   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7769                                  ResVT.getVectorElementType(), NumElements / 2);
7770
7771   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7772                                LoVT.getVectorNumElements());
7773   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7774                    DAG.getConstant(0, MVT::i64));
7775   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7776                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7777   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7778   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7779
7780   // Now combine the parts back together so we still have a single result
7781   // like the combiner expects.
7782   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7783 }
7784
7785 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7786 /// value. The load store optimizer pass will merge them to store pair stores.
7787 /// This has better performance than a splat of the scalar followed by a split
7788 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7789 /// followed by an ext.b and two stores.
7790 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7791   SDValue StVal = St->getValue();
7792   EVT VT = StVal.getValueType();
7793
7794   // Don't replace floating point stores, they possibly won't be transformed to
7795   // stp because of the store pair suppress pass.
7796   if (VT.isFloatingPoint())
7797     return SDValue();
7798
7799   // Check for insert vector elements.
7800   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7801     return SDValue();
7802
7803   // We can express a splat as store pair(s) for 2 or 4 elements.
7804   unsigned NumVecElts = VT.getVectorNumElements();
7805   if (NumVecElts != 4 && NumVecElts != 2)
7806     return SDValue();
7807   SDValue SplatVal = StVal.getOperand(1);
7808   unsigned RemainInsertElts = NumVecElts - 1;
7809
7810   // Check that this is a splat.
7811   while (--RemainInsertElts) {
7812     SDValue NextInsertElt = StVal.getOperand(0);
7813     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7814       return SDValue();
7815     if (NextInsertElt.getOperand(1) != SplatVal)
7816       return SDValue();
7817     StVal = NextInsertElt;
7818   }
7819   unsigned OrigAlignment = St->getAlignment();
7820   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7821   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7822
7823   // Create scalar stores. This is at least as good as the code sequence for a
7824   // split unaligned store wich is a dup.s, ext.b, and two stores.
7825   // Most of the time the three stores should be replaced by store pair
7826   // instructions (stp).
7827   SDLoc DL(St);
7828   SDValue BasePtr = St->getBasePtr();
7829   SDValue NewST1 =
7830       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7831                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7832
7833   unsigned Offset = EltOffset;
7834   while (--NumVecElts) {
7835     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7836                                     DAG.getConstant(Offset, MVT::i64));
7837     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7838                           St->getPointerInfo(), St->isVolatile(),
7839                           St->isNonTemporal(), Alignment);
7840     Offset += EltOffset;
7841   }
7842   return NewST1;
7843 }
7844
7845 static SDValue performSTORECombine(SDNode *N,
7846                                    TargetLowering::DAGCombinerInfo &DCI,
7847                                    SelectionDAG &DAG,
7848                                    const AArch64Subtarget *Subtarget) {
7849   if (!DCI.isBeforeLegalize())
7850     return SDValue();
7851
7852   StoreSDNode *S = cast<StoreSDNode>(N);
7853   if (S->isVolatile())
7854     return SDValue();
7855
7856   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7857   // page boundries. We want to split such stores.
7858   if (!Subtarget->isCyclone())
7859     return SDValue();
7860
7861   // Don't split at Oz.
7862   MachineFunction &MF = DAG.getMachineFunction();
7863   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7864       AttributeSet::FunctionIndex, Attribute::MinSize);
7865   if (IsMinSize)
7866     return SDValue();
7867
7868   SDValue StVal = S->getValue();
7869   EVT VT = StVal.getValueType();
7870
7871   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7872   // those up regresses performance on micro-benchmarks and olden/bh.
7873   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7874     return SDValue();
7875
7876   // Split unaligned 16B stores. They are terrible for performance.
7877   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7878   // extensions can use this to mark that it does not want splitting to happen
7879   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7880   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7881   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7882       S->getAlignment() <= 2)
7883     return SDValue();
7884
7885   // If we get a splat of a scalar convert this vector store to a store of
7886   // scalars. They will be merged into store pairs thereby removing two
7887   // instructions.
7888   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7889   if (ReplacedSplat != SDValue())
7890     return ReplacedSplat;
7891
7892   SDLoc DL(S);
7893   unsigned NumElts = VT.getVectorNumElements() / 2;
7894   // Split VT into two.
7895   EVT HalfVT =
7896       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7897   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7898                                    DAG.getConstant(0, MVT::i64));
7899   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7900                                    DAG.getConstant(NumElts, MVT::i64));
7901   SDValue BasePtr = S->getBasePtr();
7902   SDValue NewST1 =
7903       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7904                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7905   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7906                                   DAG.getConstant(8, MVT::i64));
7907   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7908                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7909                       S->getAlignment());
7910 }
7911
7912 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7913 /// post-increment LD1R.
7914 static SDValue performPostLD1Combine(SDNode *N,
7915                                      TargetLowering::DAGCombinerInfo &DCI,
7916                                      bool IsLaneOp) {
7917   if (DCI.isBeforeLegalizeOps())
7918     return SDValue();
7919
7920   SelectionDAG &DAG = DCI.DAG;
7921   EVT VT = N->getValueType(0);
7922
7923   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7924   SDNode *LD = N->getOperand(LoadIdx).getNode();
7925   // If it is not LOAD, can not do such combine.
7926   if (LD->getOpcode() != ISD::LOAD)
7927     return SDValue();
7928
7929   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7930   EVT MemVT = LoadSDN->getMemoryVT();
7931   // Check if memory operand is the same type as the vector element.
7932   if (MemVT != VT.getVectorElementType())
7933     return SDValue();
7934
7935   // Check if there are other uses. If so, do not combine as it will introduce
7936   // an extra load.
7937   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7938        ++UI) {
7939     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7940       continue;
7941     if (*UI != N)
7942       return SDValue();
7943   }
7944
7945   SDValue Addr = LD->getOperand(1);
7946   SDValue Vector = N->getOperand(0);
7947   // Search for a use of the address operand that is an increment.
7948   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7949        Addr.getNode()->use_end(); UI != UE; ++UI) {
7950     SDNode *User = *UI;
7951     if (User->getOpcode() != ISD::ADD
7952         || UI.getUse().getResNo() != Addr.getResNo())
7953       continue;
7954
7955     // Check that the add is independent of the load.  Otherwise, folding it
7956     // would create a cycle.
7957     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7958       continue;
7959     // Also check that add is not used in the vector operand.  This would also
7960     // create a cycle.
7961     if (User->isPredecessorOf(Vector.getNode()))
7962       continue;
7963
7964     // If the increment is a constant, it must match the memory ref size.
7965     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7966     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7967       uint32_t IncVal = CInc->getZExtValue();
7968       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7969       if (IncVal != NumBytes)
7970         continue;
7971       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7972     }
7973
7974     SmallVector<SDValue, 8> Ops;
7975     Ops.push_back(LD->getOperand(0));  // Chain
7976     if (IsLaneOp) {
7977       Ops.push_back(Vector);           // The vector to be inserted
7978       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7979     }
7980     Ops.push_back(Addr);
7981     Ops.push_back(Inc);
7982
7983     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7984     SDVTList SDTys = DAG.getVTList(Tys);
7985     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7986     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7987                                            MemVT,
7988                                            LoadSDN->getMemOperand());
7989
7990     // Update the uses.
7991     std::vector<SDValue> NewResults;
7992     NewResults.push_back(SDValue(LD, 0));             // The result of load
7993     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7994     DCI.CombineTo(LD, NewResults);
7995     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7996     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7997
7998     break;
7999   }
8000   return SDValue();
8001 }
8002
8003 /// Target-specific DAG combine function for NEON load/store intrinsics
8004 /// to merge base address updates.
8005 static SDValue performNEONPostLDSTCombine(SDNode *N,
8006                                           TargetLowering::DAGCombinerInfo &DCI,
8007                                           SelectionDAG &DAG) {
8008   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8009     return SDValue();
8010
8011   unsigned AddrOpIdx = N->getNumOperands() - 1;
8012   SDValue Addr = N->getOperand(AddrOpIdx);
8013
8014   // Search for a use of the address operand that is an increment.
8015   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8016        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8017     SDNode *User = *UI;
8018     if (User->getOpcode() != ISD::ADD ||
8019         UI.getUse().getResNo() != Addr.getResNo())
8020       continue;
8021
8022     // Check that the add is independent of the load/store.  Otherwise, folding
8023     // it would create a cycle.
8024     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8025       continue;
8026
8027     // Find the new opcode for the updating load/store.
8028     bool IsStore = false;
8029     bool IsLaneOp = false;
8030     bool IsDupOp = false;
8031     unsigned NewOpc = 0;
8032     unsigned NumVecs = 0;
8033     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8034     switch (IntNo) {
8035     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8036     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8037       NumVecs = 2; break;
8038     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8039       NumVecs = 3; break;
8040     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8041       NumVecs = 4; break;
8042     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8043       NumVecs = 2; IsStore = true; break;
8044     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8045       NumVecs = 3; IsStore = true; break;
8046     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8047       NumVecs = 4; IsStore = true; break;
8048     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8049       NumVecs = 2; break;
8050     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8051       NumVecs = 3; break;
8052     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8053       NumVecs = 4; break;
8054     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8055       NumVecs = 2; IsStore = true; break;
8056     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8057       NumVecs = 3; IsStore = true; break;
8058     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8059       NumVecs = 4; IsStore = true; break;
8060     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8061       NumVecs = 2; IsDupOp = true; break;
8062     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8063       NumVecs = 3; IsDupOp = true; break;
8064     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8065       NumVecs = 4; IsDupOp = true; break;
8066     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8067       NumVecs = 2; IsLaneOp = true; break;
8068     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8069       NumVecs = 3; IsLaneOp = true; break;
8070     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8071       NumVecs = 4; IsLaneOp = true; break;
8072     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8073       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8074     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8075       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8076     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8077       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8078     }
8079
8080     EVT VecTy;
8081     if (IsStore)
8082       VecTy = N->getOperand(2).getValueType();
8083     else
8084       VecTy = N->getValueType(0);
8085
8086     // If the increment is a constant, it must match the memory ref size.
8087     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8088     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8089       uint32_t IncVal = CInc->getZExtValue();
8090       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8091       if (IsLaneOp || IsDupOp)
8092         NumBytes /= VecTy.getVectorNumElements();
8093       if (IncVal != NumBytes)
8094         continue;
8095       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8096     }
8097     SmallVector<SDValue, 8> Ops;
8098     Ops.push_back(N->getOperand(0)); // Incoming chain
8099     // Load lane and store have vector list as input.
8100     if (IsLaneOp || IsStore)
8101       for (unsigned i = 2; i < AddrOpIdx; ++i)
8102         Ops.push_back(N->getOperand(i));
8103     Ops.push_back(Addr); // Base register
8104     Ops.push_back(Inc);
8105
8106     // Return Types.
8107     EVT Tys[6];
8108     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8109     unsigned n;
8110     for (n = 0; n < NumResultVecs; ++n)
8111       Tys[n] = VecTy;
8112     Tys[n++] = MVT::i64;  // Type of write back register
8113     Tys[n] = MVT::Other;  // Type of the chain
8114     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8115
8116     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8117     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8118                                            MemInt->getMemoryVT(),
8119                                            MemInt->getMemOperand());
8120
8121     // Update the uses.
8122     std::vector<SDValue> NewResults;
8123     for (unsigned i = 0; i < NumResultVecs; ++i) {
8124       NewResults.push_back(SDValue(UpdN.getNode(), i));
8125     }
8126     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8127     DCI.CombineTo(N, NewResults);
8128     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8129
8130     break;
8131   }
8132   return SDValue();
8133 }
8134
8135 // Checks to see if the value is the prescribed width and returns information
8136 // about its extension mode.
8137 static
8138 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8139   ExtType = ISD::NON_EXTLOAD;
8140   switch(V.getNode()->getOpcode()) {
8141   default:
8142     return false;
8143   case ISD::LOAD: {
8144     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8145     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8146        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8147       ExtType = LoadNode->getExtensionType();
8148       return true;
8149     }
8150     return false;
8151   }
8152   case ISD::AssertSext: {
8153     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8154     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8155        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8156       ExtType = ISD::SEXTLOAD;
8157       return true;
8158     }
8159     return false;
8160   }
8161   case ISD::AssertZext: {
8162     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8163     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8164        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8165       ExtType = ISD::ZEXTLOAD;
8166       return true;
8167     }
8168     return false;
8169   }
8170   case ISD::Constant:
8171   case ISD::TargetConstant: {
8172     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8173         1LL << (width - 1))
8174       return true;
8175     return false;
8176   }
8177   }
8178
8179   return true;
8180 }
8181
8182 // This function does a whole lot of voodoo to determine if the tests are
8183 // equivalent without and with a mask. Essentially what happens is that given a
8184 // DAG resembling:
8185 //
8186 //  +-------------+ +-------------+ +-------------+ +-------------+
8187 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8188 //  +-------------+ +-------------+ +-------------+ +-------------+
8189 //           |           |           |               |
8190 //           V           V           |    +----------+
8191 //          +-------------+  +----+  |    |
8192 //          |     ADD     |  |0xff|  |    |
8193 //          +-------------+  +----+  |    |
8194 //                  |           |    |    |
8195 //                  V           V    |    |
8196 //                 +-------------+   |    |
8197 //                 |     AND     |   |    |
8198 //                 +-------------+   |    |
8199 //                      |            |    |
8200 //                      +-----+      |    |
8201 //                            |      |    |
8202 //                            V      V    V
8203 //                           +-------------+
8204 //                           |     CMP     |
8205 //                           +-------------+
8206 //
8207 // The AND node may be safely removed for some combinations of inputs. In
8208 // particular we need to take into account the extension type of the Input,
8209 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8210 // width of the input (this can work for any width inputs, the above graph is
8211 // specific to 8 bits.
8212 //
8213 // The specific equations were worked out by generating output tables for each
8214 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8215 // problem was simplified by working with 4 bit inputs, which means we only
8216 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8217 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8218 // patterns present in both extensions (0,7). For every distinct set of
8219 // AddConstant and CompConstants bit patterns we can consider the masked and
8220 // unmasked versions to be equivalent if the result of this function is true for
8221 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8222 //
8223 //   sub      w8, w0, w1
8224 //   and      w10, w8, #0x0f
8225 //   cmp      w8, w2
8226 //   cset     w9, AArch64CC
8227 //   cmp      w10, w2
8228 //   cset     w11, AArch64CC
8229 //   cmp      w9, w11
8230 //   cset     w0, eq
8231 //   ret
8232 //
8233 // Since the above function shows when the outputs are equivalent it defines
8234 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8235 // would be expensive to run during compiles. The equations below were written
8236 // in a test harness that confirmed they gave equivalent outputs to the above
8237 // for all inputs function, so they can be used determine if the removal is
8238 // legal instead.
8239 //
8240 // isEquivalentMaskless() is the code for testing if the AND can be removed
8241 // factored out of the DAG recognition as the DAG can take several forms.
8242
8243 static
8244 bool isEquivalentMaskless(unsigned CC, unsigned width,
8245                           ISD::LoadExtType ExtType, signed AddConstant,
8246                           signed CompConstant) {
8247   // By being careful about our equations and only writing the in term
8248   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8249   // make them generally applicable to all bit widths.
8250   signed MaxUInt = (1 << width);
8251
8252   // For the purposes of these comparisons sign extending the type is
8253   // equivalent to zero extending the add and displacing it by half the integer
8254   // width. Provided we are careful and make sure our equations are valid over
8255   // the whole range we can just adjust the input and avoid writing equations
8256   // for sign extended inputs.
8257   if (ExtType == ISD::SEXTLOAD)
8258     AddConstant -= (1 << (width-1));
8259
8260   switch(CC) {
8261   case AArch64CC::LE:
8262   case AArch64CC::GT: {
8263     if ((AddConstant == 0) ||
8264         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8265         (AddConstant >= 0 && CompConstant < 0) ||
8266         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8267       return true;
8268   } break;
8269   case AArch64CC::LT:
8270   case AArch64CC::GE: {
8271     if ((AddConstant == 0) ||
8272         (AddConstant >= 0 && CompConstant <= 0) ||
8273         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8274       return true;
8275   } break;
8276   case AArch64CC::HI:
8277   case AArch64CC::LS: {
8278     if ((AddConstant >= 0 && CompConstant < 0) ||
8279        (AddConstant <= 0 && CompConstant >= -1 &&
8280         CompConstant < AddConstant + MaxUInt))
8281       return true;
8282   } break;
8283   case AArch64CC::PL:
8284   case AArch64CC::MI: {
8285     if ((AddConstant == 0) ||
8286         (AddConstant > 0 && CompConstant <= 0) ||
8287         (AddConstant < 0 && CompConstant <= AddConstant))
8288       return true;
8289   } break;
8290   case AArch64CC::LO:
8291   case AArch64CC::HS: {
8292     if ((AddConstant >= 0 && CompConstant <= 0) ||
8293         (AddConstant <= 0 && CompConstant >= 0 &&
8294          CompConstant <= AddConstant + MaxUInt))
8295       return true;
8296   } break;
8297   case AArch64CC::EQ:
8298   case AArch64CC::NE: {
8299     if ((AddConstant > 0 && CompConstant < 0) ||
8300         (AddConstant < 0 && CompConstant >= 0 &&
8301          CompConstant < AddConstant + MaxUInt) ||
8302         (AddConstant >= 0 && CompConstant >= 0 &&
8303          CompConstant >= AddConstant) ||
8304         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8305
8306       return true;
8307   } break;
8308   case AArch64CC::VS:
8309   case AArch64CC::VC:
8310   case AArch64CC::AL:
8311   case AArch64CC::NV:
8312     return true;
8313   case AArch64CC::Invalid:
8314     break;
8315   }
8316
8317   return false;
8318 }
8319
8320 static
8321 SDValue performCONDCombine(SDNode *N,
8322                            TargetLowering::DAGCombinerInfo &DCI,
8323                            SelectionDAG &DAG, unsigned CCIndex,
8324                            unsigned CmpIndex) {
8325   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8326   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8327   unsigned CondOpcode = SubsNode->getOpcode();
8328
8329   if (CondOpcode != AArch64ISD::SUBS)
8330     return SDValue();
8331
8332   // There is a SUBS feeding this condition. Is it fed by a mask we can
8333   // use?
8334
8335   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8336   unsigned MaskBits = 0;
8337
8338   if (AndNode->getOpcode() != ISD::AND)
8339     return SDValue();
8340
8341   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8342     uint32_t CNV = CN->getZExtValue();
8343     if (CNV == 255)
8344       MaskBits = 8;
8345     else if (CNV == 65535)
8346       MaskBits = 16;
8347   }
8348
8349   if (!MaskBits)
8350     return SDValue();
8351
8352   SDValue AddValue = AndNode->getOperand(0);
8353
8354   if (AddValue.getOpcode() != ISD::ADD)
8355     return SDValue();
8356
8357   // The basic dag structure is correct, grab the inputs and validate them.
8358
8359   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8360   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8361   SDValue SubsInputValue = SubsNode->getOperand(1);
8362
8363   // The mask is present and the provenance of all the values is a smaller type,
8364   // lets see if the mask is superfluous.
8365
8366   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8367       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8368     return SDValue();
8369
8370   ISD::LoadExtType ExtType;
8371
8372   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8373       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8374       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8375     return SDValue();
8376
8377   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8378                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8379                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8380     return SDValue();
8381
8382   // The AND is not necessary, remove it.
8383
8384   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8385                                SubsNode->getValueType(1));
8386   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8387
8388   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8389   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8390
8391   return SDValue(N, 0);
8392 }
8393
8394 // Optimize compare with zero and branch.
8395 static SDValue performBRCONDCombine(SDNode *N,
8396                                     TargetLowering::DAGCombinerInfo &DCI,
8397                                     SelectionDAG &DAG) {
8398   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8399   if (NV.getNode())
8400     N = NV.getNode();
8401   SDValue Chain = N->getOperand(0);
8402   SDValue Dest = N->getOperand(1);
8403   SDValue CCVal = N->getOperand(2);
8404   SDValue Cmp = N->getOperand(3);
8405
8406   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8407   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8408   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8409     return SDValue();
8410
8411   unsigned CmpOpc = Cmp.getOpcode();
8412   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8413     return SDValue();
8414
8415   // Only attempt folding if there is only one use of the flag and no use of the
8416   // value.
8417   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8418     return SDValue();
8419
8420   SDValue LHS = Cmp.getOperand(0);
8421   SDValue RHS = Cmp.getOperand(1);
8422
8423   assert(LHS.getValueType() == RHS.getValueType() &&
8424          "Expected the value type to be the same for both operands!");
8425   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8426     return SDValue();
8427
8428   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8429     std::swap(LHS, RHS);
8430
8431   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8432     return SDValue();
8433
8434   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8435       LHS.getOpcode() == ISD::SRL)
8436     return SDValue();
8437
8438   // Fold the compare into the branch instruction.
8439   SDValue BR;
8440   if (CC == AArch64CC::EQ)
8441     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8442   else
8443     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8444
8445   // Do not add new nodes to DAG combiner worklist.
8446   DCI.CombineTo(N, BR, false);
8447
8448   return SDValue();
8449 }
8450
8451 // vselect (v1i1 setcc) ->
8452 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8453 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8454 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8455 // such VSELECT.
8456 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8457   SDValue N0 = N->getOperand(0);
8458   EVT CCVT = N0.getValueType();
8459
8460   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8461       CCVT.getVectorElementType() != MVT::i1)
8462     return SDValue();
8463
8464   EVT ResVT = N->getValueType(0);
8465   EVT CmpVT = N0.getOperand(0).getValueType();
8466   // Only combine when the result type is of the same size as the compared
8467   // operands.
8468   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8469     return SDValue();
8470
8471   SDValue IfTrue = N->getOperand(1);
8472   SDValue IfFalse = N->getOperand(2);
8473   SDValue SetCC =
8474       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8475                    N0.getOperand(0), N0.getOperand(1),
8476                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8477   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8478                      IfTrue, IfFalse);
8479 }
8480
8481 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8482 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8483 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8484 /// with a vector one followed by a DUP shuffle on the result.
8485 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8486   SDValue N0 = N->getOperand(0);
8487   EVT ResVT = N->getValueType(0);
8488
8489   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8490     return SDValue();
8491
8492   // If NumMaskElts == 0, the comparison is larger than select result. The
8493   // largest real NEON comparison is 64-bits per lane, which means the result is
8494   // at most 32-bits and an illegal vector. Just bail out for now.
8495   EVT SrcVT = N0.getOperand(0).getValueType();
8496
8497   // Don't try to do this optimization when the setcc itself has i1 operands.
8498   // There are no legal vectors of i1, so this would be pointless.
8499   if (SrcVT == MVT::i1)
8500     return SDValue();
8501
8502   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8503   if (!ResVT.isVector() || NumMaskElts == 0)
8504     return SDValue();
8505
8506   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8507   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8508
8509   // First perform a vector comparison, where lane 0 is the one we're interested
8510   // in.
8511   SDLoc DL(N0);
8512   SDValue LHS =
8513       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8514   SDValue RHS =
8515       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8516   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8517
8518   // Now duplicate the comparison mask we want across all other lanes.
8519   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8520   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8521   Mask = DAG.getNode(ISD::BITCAST, DL,
8522                      ResVT.changeVectorElementTypeToInteger(), Mask);
8523
8524   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8525 }
8526
8527 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8528                                                  DAGCombinerInfo &DCI) const {
8529   SelectionDAG &DAG = DCI.DAG;
8530   switch (N->getOpcode()) {
8531   default:
8532     break;
8533   case ISD::ADD:
8534   case ISD::SUB:
8535     return performAddSubLongCombine(N, DCI, DAG);
8536   case ISD::XOR:
8537     return performXorCombine(N, DAG, DCI, Subtarget);
8538   case ISD::MUL:
8539     return performMulCombine(N, DAG, DCI, Subtarget);
8540   case ISD::SINT_TO_FP:
8541   case ISD::UINT_TO_FP:
8542     return performIntToFpCombine(N, DAG, Subtarget);
8543   case ISD::OR:
8544     return performORCombine(N, DCI, Subtarget);
8545   case ISD::INTRINSIC_WO_CHAIN:
8546     return performIntrinsicCombine(N, DCI, Subtarget);
8547   case ISD::ANY_EXTEND:
8548   case ISD::ZERO_EXTEND:
8549   case ISD::SIGN_EXTEND:
8550     return performExtendCombine(N, DCI, DAG);
8551   case ISD::BITCAST:
8552     return performBitcastCombine(N, DCI, DAG);
8553   case ISD::CONCAT_VECTORS:
8554     return performConcatVectorsCombine(N, DCI, DAG);
8555   case ISD::SELECT:
8556     return performSelectCombine(N, DAG);
8557   case ISD::VSELECT:
8558     return performVSelectCombine(N, DCI.DAG);
8559   case ISD::STORE:
8560     return performSTORECombine(N, DCI, DAG, Subtarget);
8561   case AArch64ISD::BRCOND:
8562     return performBRCONDCombine(N, DCI, DAG);
8563   case AArch64ISD::CSEL:
8564     return performCONDCombine(N, DCI, DAG, 2, 3);
8565   case AArch64ISD::DUP:
8566     return performPostLD1Combine(N, DCI, false);
8567   case ISD::INSERT_VECTOR_ELT:
8568     return performPostLD1Combine(N, DCI, true);
8569   case ISD::INTRINSIC_VOID:
8570   case ISD::INTRINSIC_W_CHAIN:
8571     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8572     case Intrinsic::aarch64_neon_ld2:
8573     case Intrinsic::aarch64_neon_ld3:
8574     case Intrinsic::aarch64_neon_ld4:
8575     case Intrinsic::aarch64_neon_ld1x2:
8576     case Intrinsic::aarch64_neon_ld1x3:
8577     case Intrinsic::aarch64_neon_ld1x4:
8578     case Intrinsic::aarch64_neon_ld2lane:
8579     case Intrinsic::aarch64_neon_ld3lane:
8580     case Intrinsic::aarch64_neon_ld4lane:
8581     case Intrinsic::aarch64_neon_ld2r:
8582     case Intrinsic::aarch64_neon_ld3r:
8583     case Intrinsic::aarch64_neon_ld4r:
8584     case Intrinsic::aarch64_neon_st2:
8585     case Intrinsic::aarch64_neon_st3:
8586     case Intrinsic::aarch64_neon_st4:
8587     case Intrinsic::aarch64_neon_st1x2:
8588     case Intrinsic::aarch64_neon_st1x3:
8589     case Intrinsic::aarch64_neon_st1x4:
8590     case Intrinsic::aarch64_neon_st2lane:
8591     case Intrinsic::aarch64_neon_st3lane:
8592     case Intrinsic::aarch64_neon_st4lane:
8593       return performNEONPostLDSTCombine(N, DCI, DAG);
8594     default:
8595       break;
8596     }
8597   }
8598   return SDValue();
8599 }
8600
8601 // Check if the return value is used as only a return value, as otherwise
8602 // we can't perform a tail-call. In particular, we need to check for
8603 // target ISD nodes that are returns and any other "odd" constructs
8604 // that the generic analysis code won't necessarily catch.
8605 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8606                                                SDValue &Chain) const {
8607   if (N->getNumValues() != 1)
8608     return false;
8609   if (!N->hasNUsesOfValue(1, 0))
8610     return false;
8611
8612   SDValue TCChain = Chain;
8613   SDNode *Copy = *N->use_begin();
8614   if (Copy->getOpcode() == ISD::CopyToReg) {
8615     // If the copy has a glue operand, we conservatively assume it isn't safe to
8616     // perform a tail call.
8617     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8618         MVT::Glue)
8619       return false;
8620     TCChain = Copy->getOperand(0);
8621   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8622     return false;
8623
8624   bool HasRet = false;
8625   for (SDNode *Node : Copy->uses()) {
8626     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8627       return false;
8628     HasRet = true;
8629   }
8630
8631   if (!HasRet)
8632     return false;
8633
8634   Chain = TCChain;
8635   return true;
8636 }
8637
8638 // Return whether the an instruction can potentially be optimized to a tail
8639 // call. This will cause the optimizers to attempt to move, or duplicate,
8640 // return instructions to help enable tail call optimizations for this
8641 // instruction.
8642 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8643   if (!CI->isTailCall())
8644     return false;
8645
8646   return true;
8647 }
8648
8649 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8650                                                    SDValue &Offset,
8651                                                    ISD::MemIndexedMode &AM,
8652                                                    bool &IsInc,
8653                                                    SelectionDAG &DAG) const {
8654   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8655     return false;
8656
8657   Base = Op->getOperand(0);
8658   // All of the indexed addressing mode instructions take a signed
8659   // 9 bit immediate offset.
8660   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8661     int64_t RHSC = (int64_t)RHS->getZExtValue();
8662     if (RHSC >= 256 || RHSC <= -256)
8663       return false;
8664     IsInc = (Op->getOpcode() == ISD::ADD);
8665     Offset = Op->getOperand(1);
8666     return true;
8667   }
8668   return false;
8669 }
8670
8671 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8672                                                       SDValue &Offset,
8673                                                       ISD::MemIndexedMode &AM,
8674                                                       SelectionDAG &DAG) const {
8675   EVT VT;
8676   SDValue Ptr;
8677   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8678     VT = LD->getMemoryVT();
8679     Ptr = LD->getBasePtr();
8680   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8681     VT = ST->getMemoryVT();
8682     Ptr = ST->getBasePtr();
8683   } else
8684     return false;
8685
8686   bool IsInc;
8687   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8688     return false;
8689   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8690   return true;
8691 }
8692
8693 bool AArch64TargetLowering::getPostIndexedAddressParts(
8694     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8695     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8696   EVT VT;
8697   SDValue Ptr;
8698   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8699     VT = LD->getMemoryVT();
8700     Ptr = LD->getBasePtr();
8701   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8702     VT = ST->getMemoryVT();
8703     Ptr = ST->getBasePtr();
8704   } else
8705     return false;
8706
8707   bool IsInc;
8708   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8709     return false;
8710   // Post-indexing updates the base, so it's not a valid transform
8711   // if that's not the same as the load's pointer.
8712   if (Ptr != Base)
8713     return false;
8714   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8715   return true;
8716 }
8717
8718 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8719                                   SelectionDAG &DAG) {
8720   SDLoc DL(N);
8721   SDValue Op = N->getOperand(0);
8722
8723   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8724     return;
8725
8726   Op = SDValue(
8727       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8728                          DAG.getUNDEF(MVT::i32), Op,
8729                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8730       0);
8731   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8732   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8733 }
8734
8735 void AArch64TargetLowering::ReplaceNodeResults(
8736     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8737   switch (N->getOpcode()) {
8738   default:
8739     llvm_unreachable("Don't know how to custom expand this");
8740   case ISD::BITCAST:
8741     ReplaceBITCASTResults(N, Results, DAG);
8742     return;
8743   case ISD::FP_TO_UINT:
8744   case ISD::FP_TO_SINT:
8745     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8746     // Let normal code take care of it by not adding anything to Results.
8747     return;
8748   }
8749 }
8750
8751 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8752   return true;
8753 }
8754
8755 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8756   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8757   // reciprocal if there are three or more FDIVs.
8758   return NumUsers > 2;
8759 }
8760
8761 TargetLoweringBase::LegalizeTypeAction
8762 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8763   MVT SVT = VT.getSimpleVT();
8764   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8765   // v4i16, v2i32 instead of to promote.
8766   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8767       || SVT == MVT::v1f32)
8768     return TypeWidenVector;
8769
8770   return TargetLoweringBase::getPreferredVectorAction(VT);
8771 }
8772
8773 // Loads and stores less than 128-bits are already atomic; ones above that
8774 // are doomed anyway, so defer to the default libcall and blame the OS when
8775 // things go wrong.
8776 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8777   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8778   return Size == 128;
8779 }
8780
8781 // Loads and stores less than 128-bits are already atomic; ones above that
8782 // are doomed anyway, so defer to the default libcall and blame the OS when
8783 // things go wrong.
8784 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8785   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8786   return Size == 128;
8787 }
8788
8789 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8790 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8791   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8792   return Size <= 128;
8793 }
8794
8795 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8796   return true;
8797 }
8798
8799 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8800                                              AtomicOrdering Ord) const {
8801   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8802   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8803   bool IsAcquire = isAtLeastAcquire(Ord);
8804
8805   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8806   // intrinsic must return {i64, i64} and we have to recombine them into a
8807   // single i128 here.
8808   if (ValTy->getPrimitiveSizeInBits() == 128) {
8809     Intrinsic::ID Int =
8810         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8811     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8812
8813     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8814     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8815
8816     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8817     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8818     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8819     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8820     return Builder.CreateOr(
8821         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8822   }
8823
8824   Type *Tys[] = { Addr->getType() };
8825   Intrinsic::ID Int =
8826       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8827   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8828
8829   return Builder.CreateTruncOrBitCast(
8830       Builder.CreateCall(Ldxr, Addr),
8831       cast<PointerType>(Addr->getType())->getElementType());
8832 }
8833
8834 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8835                                                    Value *Val, Value *Addr,
8836                                                    AtomicOrdering Ord) const {
8837   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8838   bool IsRelease = isAtLeastRelease(Ord);
8839
8840   // Since the intrinsics must have legal type, the i128 intrinsics take two
8841   // parameters: "i64, i64". We must marshal Val into the appropriate form
8842   // before the call.
8843   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8844     Intrinsic::ID Int =
8845         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8846     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8847     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8848
8849     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8850     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8851     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8852     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8853   }
8854
8855   Intrinsic::ID Int =
8856       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8857   Type *Tys[] = { Addr->getType() };
8858   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8859
8860   return Builder.CreateCall2(
8861       Stxr, Builder.CreateZExtOrBitCast(
8862                 Val, Stxr->getFunctionType()->getParamType(0)),
8863       Addr);
8864 }
8865
8866 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8867     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8868   return Ty->isArrayTy();
8869 }