lib/CodeGen/TargetLoweringBase.cpp

   1 //===-- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/Triple.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/MC/MCExpr.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include "llvm/Target/TargetLoweringObjectFile.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 /// InitLibcallNames - Set default libcall names.
  37 ///
  38 static void InitLibcallNames(const char **Names, const TargetMachine &TM) {
  39   Names[RTLIB::SHL_I16] = "__ashlhi3";
  40   Names[RTLIB::SHL_I32] = "__ashlsi3";
  41   Names[RTLIB::SHL_I64] = "__ashldi3";
  42   Names[RTLIB::SHL_I128] = "__ashlti3";
  43   Names[RTLIB::SRL_I16] = "__lshrhi3";
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  46   Names[RTLIB::SRL_I128] = "__lshrti3";
  47   Names[RTLIB::SRA_I16] = "__ashrhi3";
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  49   Names[RTLIB::SRA_I64] = "__ashrdi3";
  50   Names[RTLIB::SRA_I128] = "__ashrti3";
  51   Names[RTLIB::MUL_I8] = "__mulqi3";
  52   Names[RTLIB::MUL_I16] = "__mulhi3";
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  54   Names[RTLIB::MUL_I64] = "__muldi3";
  55   Names[RTLIB::MUL_I128] = "__multi3";
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  79
  80   // These are generally not available.
  81   Names[RTLIB::SDIVREM_I8] = 0;
  82   Names[RTLIB::SDIVREM_I16] = 0;
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  91
  92   Names[RTLIB::NEG_I32] = "__negsi2";
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 290   Names[RTLIB::OGE_F32] = "__gesf2";
 291   Names[RTLIB::OGE_F64] = "__gedf2";
 292   Names[RTLIB::OGE_F128] = "__getf2";
 293   Names[RTLIB::OLT_F32] = "__ltsf2";
 294   Names[RTLIB::OLT_F64] = "__ltdf2";
 295   Names[RTLIB::OLT_F128] = "__lttf2";
 296   Names[RTLIB::OLE_F32] = "__lesf2";
 297   Names[RTLIB::OLE_F64] = "__ledf2";
 298   Names[RTLIB::OLE_F128] = "__letf2";
 299   Names[RTLIB::OGT_F32] = "__gtsf2";
 300   Names[RTLIB::OGT_F64] = "__gtdf2";
 301   Names[RTLIB::OGT_F128] = "__gttf2";
 302   Names[RTLIB::UO_F32] = "__unordsf2";
 303   Names[RTLIB::UO_F64] = "__unorddf2";
 304   Names[RTLIB::UO_F128] = "__unordtf2";
 305   Names[RTLIB::O_F32] = "__unordsf2";
 306   Names[RTLIB::O_F64] = "__unorddf2";
 307   Names[RTLIB::O_F128] = "__unordtf2";
 308   Names[RTLIB::MEMCPY] = "memcpy";
 309   Names[RTLIB::MEMMOVE] = "memmove";
 310   Names[RTLIB::MEMSET] = "memset";
 311   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 312   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1] = "__sync_val_compare_and_swap_1";
 313   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2] = "__sync_val_compare_and_swap_2";
 314   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4] = "__sync_val_compare_and_swap_4";
 315   Names[RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8] = "__sync_val_compare_and_swap_8";
 316   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_1] = "__sync_lock_test_and_set_1";
 317   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_2] = "__sync_lock_test_and_set_2";
 318   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_4] = "__sync_lock_test_and_set_4";
 319   Names[RTLIB::SYNC_LOCK_TEST_AND_SET_8] = "__sync_lock_test_and_set_8";
 320   Names[RTLIB::SYNC_FETCH_AND_ADD_1] = "__sync_fetch_and_add_1";
 321   Names[RTLIB::SYNC_FETCH_AND_ADD_2] = "__sync_fetch_and_add_2";
 322   Names[RTLIB::SYNC_FETCH_AND_ADD_4] = "__sync_fetch_and_add_4";
 323   Names[RTLIB::SYNC_FETCH_AND_ADD_8] = "__sync_fetch_and_add_8";
 324   Names[RTLIB::SYNC_FETCH_AND_SUB_1] = "__sync_fetch_and_sub_1";
 325   Names[RTLIB::SYNC_FETCH_AND_SUB_2] = "__sync_fetch_and_sub_2";
 326   Names[RTLIB::SYNC_FETCH_AND_SUB_4] = "__sync_fetch_and_sub_4";
 327   Names[RTLIB::SYNC_FETCH_AND_SUB_8] = "__sync_fetch_and_sub_8";
 328   Names[RTLIB::SYNC_FETCH_AND_AND_1] = "__sync_fetch_and_and_1";
 329   Names[RTLIB::SYNC_FETCH_AND_AND_2] = "__sync_fetch_and_and_2";
 330   Names[RTLIB::SYNC_FETCH_AND_AND_4] = "__sync_fetch_and_and_4";
 331   Names[RTLIB::SYNC_FETCH_AND_AND_8] = "__sync_fetch_and_and_8";
 332   Names[RTLIB::SYNC_FETCH_AND_OR_1] = "__sync_fetch_and_or_1";
 333   Names[RTLIB::SYNC_FETCH_AND_OR_2] = "__sync_fetch_and_or_2";
 334   Names[RTLIB::SYNC_FETCH_AND_OR_4] = "__sync_fetch_and_or_4";
 335   Names[RTLIB::SYNC_FETCH_AND_OR_8] = "__sync_fetch_and_or_8";
 336   Names[RTLIB::SYNC_FETCH_AND_XOR_1] = "__sync_fetch_and_xor_1";
 337   Names[RTLIB::SYNC_FETCH_AND_XOR_2] = "__sync_fetch_and_xor_2";
 338   Names[RTLIB::SYNC_FETCH_AND_XOR_4] = "__sync_fetch_and_xor_4";
 339   Names[RTLIB::SYNC_FETCH_AND_XOR_8] = "__sync_fetch_and_xor_8";
 340   Names[RTLIB::SYNC_FETCH_AND_NAND_1] = "__sync_fetch_and_nand_1";
 341   Names[RTLIB::SYNC_FETCH_AND_NAND_2] = "__sync_fetch_and_nand_2";
 342   Names[RTLIB::SYNC_FETCH_AND_NAND_4] = "__sync_fetch_and_nand_4";
 343   Names[RTLIB::SYNC_FETCH_AND_NAND_8] = "__sync_fetch_and_nand_8";
 344
 345   if (Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU) {
 346     Names[RTLIB::SINCOS_F32] = "sincosf";
 347     Names[RTLIB::SINCOS_F64] = "sincos";
 348     Names[RTLIB::SINCOS_F80] = "sincosl";
 349     Names[RTLIB::SINCOS_F128] = "sincosl";
 350     Names[RTLIB::SINCOS_PPCF128] = "sincosl";
 351   } else {
 352     // These are generally not available.
 353     Names[RTLIB::SINCOS_F32] = 0;
 354     Names[RTLIB::SINCOS_F64] = 0;
 355     Names[RTLIB::SINCOS_F80] = 0;
 356     Names[RTLIB::SINCOS_F128] = 0;
 357     Names[RTLIB::SINCOS_PPCF128] = 0;
 358   }
 359 }
 360
 361 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 362 ///
 363 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 364   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 365     CCs[i] = CallingConv::C;
 366   }
 367 }
 368
 369 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 370 /// UNKNOWN_LIBCALL if there is none.
 371 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 372   if (OpVT == MVT::f32) {
 373     if (RetVT == MVT::f64)
 374       return FPEXT_F32_F64;
 375     if (RetVT == MVT::f128)
 376       return FPEXT_F32_F128;
 377   } else if (OpVT == MVT::f64) {
 378     if (RetVT == MVT::f128)
 379       return FPEXT_F64_F128;
 380   }
 381
 382   return UNKNOWN_LIBCALL;
 383 }
 384
 385 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 386 /// UNKNOWN_LIBCALL if there is none.
 387 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 388   if (RetVT == MVT::f32) {
 389     if (OpVT == MVT::f64)
 390       return FPROUND_F64_F32;
 391     if (OpVT == MVT::f80)
 392       return FPROUND_F80_F32;
 393     if (OpVT == MVT::f128)
 394       return FPROUND_F128_F32;
 395     if (OpVT == MVT::ppcf128)
 396       return FPROUND_PPCF128_F32;
 397   } else if (RetVT == MVT::f64) {
 398     if (OpVT == MVT::f80)
 399       return FPROUND_F80_F64;
 400     if (OpVT == MVT::f128)
 401       return FPROUND_F128_F64;
 402     if (OpVT == MVT::ppcf128)
 403       return FPROUND_PPCF128_F64;
 404   }
 405
 406   return UNKNOWN_LIBCALL;
 407 }
 408
 409 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 410 /// UNKNOWN_LIBCALL if there is none.
 411 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 412   if (OpVT == MVT::f32) {
 413     if (RetVT == MVT::i8)
 414       return FPTOSINT_F32_I8;
 415     if (RetVT == MVT::i16)
 416       return FPTOSINT_F32_I16;
 417     if (RetVT == MVT::i32)
 418       return FPTOSINT_F32_I32;
 419     if (RetVT == MVT::i64)
 420       return FPTOSINT_F32_I64;
 421     if (RetVT == MVT::i128)
 422       return FPTOSINT_F32_I128;
 423   } else if (OpVT == MVT::f64) {
 424     if (RetVT == MVT::i8)
 425       return FPTOSINT_F64_I8;
 426     if (RetVT == MVT::i16)
 427       return FPTOSINT_F64_I16;
 428     if (RetVT == MVT::i32)
 429       return FPTOSINT_F64_I32;
 430     if (RetVT == MVT::i64)
 431       return FPTOSINT_F64_I64;
 432     if (RetVT == MVT::i128)
 433       return FPTOSINT_F64_I128;
 434   } else if (OpVT == MVT::f80) {
 435     if (RetVT == MVT::i32)
 436       return FPTOSINT_F80_I32;
 437     if (RetVT == MVT::i64)
 438       return FPTOSINT_F80_I64;
 439     if (RetVT == MVT::i128)
 440       return FPTOSINT_F80_I128;
 441   } else if (OpVT == MVT::f128) {
 442     if (RetVT == MVT::i32)
 443       return FPTOSINT_F128_I32;
 444     if (RetVT == MVT::i64)
 445       return FPTOSINT_F128_I64;
 446     if (RetVT == MVT::i128)
 447       return FPTOSINT_F128_I128;
 448   } else if (OpVT == MVT::ppcf128) {
 449     if (RetVT == MVT::i32)
 450       return FPTOSINT_PPCF128_I32;
 451     if (RetVT == MVT::i64)
 452       return FPTOSINT_PPCF128_I64;
 453     if (RetVT == MVT::i128)
 454       return FPTOSINT_PPCF128_I128;
 455   }
 456   return UNKNOWN_LIBCALL;
 457 }
 458
 459 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 460 /// UNKNOWN_LIBCALL if there is none.
 461 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 462   if (OpVT == MVT::f32) {
 463     if (RetVT == MVT::i8)
 464       return FPTOUINT_F32_I8;
 465     if (RetVT == MVT::i16)
 466       return FPTOUINT_F32_I16;
 467     if (RetVT == MVT::i32)
 468       return FPTOUINT_F32_I32;
 469     if (RetVT == MVT::i64)
 470       return FPTOUINT_F32_I64;
 471     if (RetVT == MVT::i128)
 472       return FPTOUINT_F32_I128;
 473   } else if (OpVT == MVT::f64) {
 474     if (RetVT == MVT::i8)
 475       return FPTOUINT_F64_I8;
 476     if (RetVT == MVT::i16)
 477       return FPTOUINT_F64_I16;
 478     if (RetVT == MVT::i32)
 479       return FPTOUINT_F64_I32;
 480     if (RetVT == MVT::i64)
 481       return FPTOUINT_F64_I64;
 482     if (RetVT == MVT::i128)
 483       return FPTOUINT_F64_I128;
 484   } else if (OpVT == MVT::f80) {
 485     if (RetVT == MVT::i32)
 486       return FPTOUINT_F80_I32;
 487     if (RetVT == MVT::i64)
 488       return FPTOUINT_F80_I64;
 489     if (RetVT == MVT::i128)
 490       return FPTOUINT_F80_I128;
 491   } else if (OpVT == MVT::f128) {
 492     if (RetVT == MVT::i32)
 493       return FPTOUINT_F128_I32;
 494     if (RetVT == MVT::i64)
 495       return FPTOUINT_F128_I64;
 496     if (RetVT == MVT::i128)
 497       return FPTOUINT_F128_I128;
 498   } else if (OpVT == MVT::ppcf128) {
 499     if (RetVT == MVT::i32)
 500       return FPTOUINT_PPCF128_I32;
 501     if (RetVT == MVT::i64)
 502       return FPTOUINT_PPCF128_I64;
 503     if (RetVT == MVT::i128)
 504       return FPTOUINT_PPCF128_I128;
 505   }
 506   return UNKNOWN_LIBCALL;
 507 }
 508
 509 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 510 /// UNKNOWN_LIBCALL if there is none.
 511 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 512   if (OpVT == MVT::i32) {
 513     if (RetVT == MVT::f32)
 514       return SINTTOFP_I32_F32;
 515     if (RetVT == MVT::f64)
 516       return SINTTOFP_I32_F64;
 517     if (RetVT == MVT::f80)
 518       return SINTTOFP_I32_F80;
 519     if (RetVT == MVT::f128)
 520       return SINTTOFP_I32_F128;
 521     if (RetVT == MVT::ppcf128)
 522       return SINTTOFP_I32_PPCF128;
 523   } else if (OpVT == MVT::i64) {
 524     if (RetVT == MVT::f32)
 525       return SINTTOFP_I64_F32;
 526     if (RetVT == MVT::f64)
 527       return SINTTOFP_I64_F64;
 528     if (RetVT == MVT::f80)
 529       return SINTTOFP_I64_F80;
 530     if (RetVT == MVT::f128)
 531       return SINTTOFP_I64_F128;
 532     if (RetVT == MVT::ppcf128)
 533       return SINTTOFP_I64_PPCF128;
 534   } else if (OpVT == MVT::i128) {
 535     if (RetVT == MVT::f32)
 536       return SINTTOFP_I128_F32;
 537     if (RetVT == MVT::f64)
 538       return SINTTOFP_I128_F64;
 539     if (RetVT == MVT::f80)
 540       return SINTTOFP_I128_F80;
 541     if (RetVT == MVT::f128)
 542       return SINTTOFP_I128_F128;
 543     if (RetVT == MVT::ppcf128)
 544       return SINTTOFP_I128_PPCF128;
 545   }
 546   return UNKNOWN_LIBCALL;
 547 }
 548
 549 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 550 /// UNKNOWN_LIBCALL if there is none.
 551 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 552   if (OpVT == MVT::i32) {
 553     if (RetVT == MVT::f32)
 554       return UINTTOFP_I32_F32;
 555     if (RetVT == MVT::f64)
 556       return UINTTOFP_I32_F64;
 557     if (RetVT == MVT::f80)
 558       return UINTTOFP_I32_F80;
 559     if (RetVT == MVT::f128)
 560       return UINTTOFP_I32_F128;
 561     if (RetVT == MVT::ppcf128)
 562       return UINTTOFP_I32_PPCF128;
 563   } else if (OpVT == MVT::i64) {
 564     if (RetVT == MVT::f32)
 565       return UINTTOFP_I64_F32;
 566     if (RetVT == MVT::f64)
 567       return UINTTOFP_I64_F64;
 568     if (RetVT == MVT::f80)
 569       return UINTTOFP_I64_F80;
 570     if (RetVT == MVT::f128)
 571       return UINTTOFP_I64_F128;
 572     if (RetVT == MVT::ppcf128)
 573       return UINTTOFP_I64_PPCF128;
 574   } else if (OpVT == MVT::i128) {
 575     if (RetVT == MVT::f32)
 576       return UINTTOFP_I128_F32;
 577     if (RetVT == MVT::f64)
 578       return UINTTOFP_I128_F64;
 579     if (RetVT == MVT::f80)
 580       return UINTTOFP_I128_F80;
 581     if (RetVT == MVT::f128)
 582       return UINTTOFP_I128_F128;
 583     if (RetVT == MVT::ppcf128)
 584       return UINTTOFP_I128_PPCF128;
 585   }
 586   return UNKNOWN_LIBCALL;
 587 }
 588
 589 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 590 ///
 591 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 592   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 593   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 594   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 595   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 596   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 597   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 598   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 599   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 600   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 601   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 602   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 603   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 604   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 605   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 606   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 607   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 608   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 609   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 610   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 611   CCs[RTLIB::UO_F32] = ISD::SETNE;
 612   CCs[RTLIB::UO_F64] = ISD::SETNE;
 613   CCs[RTLIB::UO_F128] = ISD::SETNE;
 614   CCs[RTLIB::O_F32] = ISD::SETEQ;
 615   CCs[RTLIB::O_F64] = ISD::SETEQ;
 616   CCs[RTLIB::O_F128] = ISD::SETEQ;
 617 }
 618
 619 /// NOTE: The constructor takes ownership of TLOF.
 620 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm,
 621                                        const TargetLoweringObjectFile *tlof)
 622   : TM(tm), TD(TM.getDataLayout()), TLOF(*tlof) {
 623   // All operations default to being supported.
 624   memset(OpActions, 0, sizeof(OpActions));
 625   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 626   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 627   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 628   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 629
 630   // Set default actions for various operations.
 631   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 632     // Default all indexed load / store to expand.
 633     for (unsigned IM = (unsigned)ISD::PRE_INC;
 634          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 635       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 636       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 637     }
 638
 639     // These operations default to expand.
 640     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 641     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 642   }
 643
 644   // Most targets ignore the @llvm.prefetch intrinsic.
 645   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 646
 647   // ConstantFP nodes default to expand.  Targets can either change this to
 648   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 649   // to optimize expansions for certain constants.
 650   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 651   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 652   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 653   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 654   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 655
 656   // These library functions default to expand.
 657   setOperationAction(ISD::FLOG ,  MVT::f16, Expand);
 658   setOperationAction(ISD::FLOG2,  MVT::f16, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f16, Expand);
 660   setOperationAction(ISD::FEXP ,  MVT::f16, Expand);
 661   setOperationAction(ISD::FEXP2,  MVT::f16, Expand);
 662   setOperationAction(ISD::FFLOOR, MVT::f16, Expand);
 663   setOperationAction(ISD::FNEARBYINT, MVT::f16, Expand);
 664   setOperationAction(ISD::FCEIL,  MVT::f16, Expand);
 665   setOperationAction(ISD::FRINT,  MVT::f16, Expand);
 666   setOperationAction(ISD::FTRUNC, MVT::f16, Expand);
 667   setOperationAction(ISD::FLOG ,  MVT::f32, Expand);
 668   setOperationAction(ISD::FLOG2,  MVT::f32, Expand);
 669   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 670   setOperationAction(ISD::FEXP ,  MVT::f32, Expand);
 671   setOperationAction(ISD::FEXP2,  MVT::f32, Expand);
 672   setOperationAction(ISD::FFLOOR, MVT::f32, Expand);
 673   setOperationAction(ISD::FNEARBYINT, MVT::f32, Expand);
 674   setOperationAction(ISD::FCEIL,  MVT::f32, Expand);
 675   setOperationAction(ISD::FRINT,  MVT::f32, Expand);
 676   setOperationAction(ISD::FTRUNC, MVT::f32, Expand);
 677   setOperationAction(ISD::FLOG ,  MVT::f64, Expand);
 678   setOperationAction(ISD::FLOG2,  MVT::f64, Expand);
 679   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 680   setOperationAction(ISD::FEXP ,  MVT::f64, Expand);
 681   setOperationAction(ISD::FEXP2,  MVT::f64, Expand);
 682   setOperationAction(ISD::FFLOOR, MVT::f64, Expand);
 683   setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 684   setOperationAction(ISD::FCEIL,  MVT::f64, Expand);
 685   setOperationAction(ISD::FRINT,  MVT::f64, Expand);
 686   setOperationAction(ISD::FTRUNC, MVT::f64, Expand);
 687   setOperationAction(ISD::FLOG ,  MVT::f128, Expand);
 688   setOperationAction(ISD::FLOG2,  MVT::f128, Expand);
 689   setOperationAction(ISD::FLOG10, MVT::f128, Expand);
 690   setOperationAction(ISD::FEXP ,  MVT::f128, Expand);
 691   setOperationAction(ISD::FEXP2,  MVT::f128, Expand);
 692   setOperationAction(ISD::FFLOOR, MVT::f128, Expand);
 693   setOperationAction(ISD::FNEARBYINT, MVT::f128, Expand);
 694   setOperationAction(ISD::FCEIL,  MVT::f128, Expand);
 695   setOperationAction(ISD::FRINT,  MVT::f128, Expand);
 696   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 697
 698   // Default ISD::TRAP to expand (which turns it into abort).
 699   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 700
 701   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 702   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 703   //
 704   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 705
 706   IsLittleEndian = TD->isLittleEndian();
 707   PointerTy = MVT::getIntegerVT(8*TD->getPointerSize(0));
 708   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 709   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 710   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove = 8;
 711   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize
 712     = MaxStoresPerMemmoveOptSize = 4;
 713   UseUnderscoreSetJmp = false;
 714   UseUnderscoreLongJmp = false;
 715   SelectIsExpensive = false;
 716   IntDivIsCheap = false;
 717   Pow2DivIsCheap = false;
 718   JumpIsExpensive = false;
 719   PredictableSelectIsExpensive = false;
 720   StackPointerRegisterToSaveRestore = 0;
 721   ExceptionPointerRegister = 0;
 722   ExceptionSelectorRegister = 0;
 723   BooleanContents = UndefinedBooleanContent;
 724   BooleanVectorContents = UndefinedBooleanContent;
 725   SchedPreferenceInfo = Sched::ILP;
 726   JumpBufSize = 0;
 727   JumpBufAlignment = 0;
 728   MinFunctionAlignment = 0;
 729   PrefFunctionAlignment = 0;
 730   PrefLoopAlignment = 0;
 731   MinStackArgumentAlignment = 1;
 732   ShouldFoldAtomicFences = false;
 733   InsertFencesForAtomic = false;
 734   SupportJumpTables = true;
 735   MinimumJumpTableEntries = 4;
 736
 737   InitLibcallNames(LibcallRoutineNames, TM);
 738   InitCmpLibcallCCs(CmpLibcallCCs);
 739   InitLibcallCallingConvs(LibcallCallingConvs);
 740 }
 741
 742 TargetLoweringBase::~TargetLoweringBase() {
 743   delete &TLOF;
 744 }
 745
 746 MVT TargetLoweringBase::getScalarShiftAmountTy(EVT LHSTy) const {
 747   return MVT::getIntegerVT(8*TD->getPointerSize(0));
 748 }
 749
 750 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy) const {
 751   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 752   if (LHSTy.isVector())
 753     return LHSTy;
 754   return getScalarShiftAmountTy(LHSTy);
 755 }
 756
 757 /// canOpTrap - Returns true if the operation can trap for the value type.
 758 /// VT must be a legal type.
 759 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 760   assert(isTypeLegal(VT));
 761   switch (Op) {
 762   default:
 763     return false;
 764   case ISD::FDIV:
 765   case ISD::FREM:
 766   case ISD::SDIV:
 767   case ISD::UDIV:
 768   case ISD::SREM:
 769   case ISD::UREM:
 770     return true;
 771   }
 772 }
 773
 774
 775 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 776                                           unsigned &NumIntermediates,
 777                                           MVT &RegisterVT,
 778                                           TargetLoweringBase *TLI) {
 779   // Figure out the right, legal destination reg to copy into.
 780   unsigned NumElts = VT.getVectorNumElements();
 781   MVT EltTy = VT.getVectorElementType();
 782
 783   unsigned NumVectorRegs = 1;
 784
 785   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 786   // could break down into LHS/RHS like LegalizeDAG does.
 787   if (!isPowerOf2_32(NumElts)) {
 788     NumVectorRegs = NumElts;
 789     NumElts = 1;
 790   }
 791
 792   // Divide the input until we get to a supported size.  This will always
 793   // end with a scalar if the target doesn't support vectors.
 794   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 795     NumElts >>= 1;
 796     NumVectorRegs <<= 1;
 797   }
 798
 799   NumIntermediates = NumVectorRegs;
 800
 801   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 802   if (!TLI->isTypeLegal(NewVT))
 803     NewVT = EltTy;
 804   IntermediateVT = NewVT;
 805
 806   unsigned NewVTSize = NewVT.getSizeInBits();
 807
 808   // Convert sizes such as i33 to i64.
 809   if (!isPowerOf2_32(NewVTSize))
 810     NewVTSize = NextPowerOf2(NewVTSize);
 811
 812   MVT DestVT = TLI->getRegisterType(NewVT);
 813   RegisterVT = DestVT;
 814   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 815     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 816
 817   // Otherwise, promotion or legal types use the same number of registers as
 818   // the vector decimated to the appropriate level.
 819   return NumVectorRegs;
 820 }
 821
 822 /// isLegalRC - Return true if the value types that can be represented by the
 823 /// specified register class are all legal.
 824 bool TargetLoweringBase::isLegalRC(const TargetRegisterClass *RC) const {
 825   for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
 826        I != E; ++I) {
 827     if (isTypeLegal(*I))
 828       return true;
 829   }
 830   return false;
 831 }
 832
 833 /// findRepresentativeClass - Return the largest legal super-reg register class
 834 /// of the register class for the specified type and its associated "cost".
 835 std::pair<const TargetRegisterClass*, uint8_t>
 836 TargetLoweringBase::findRepresentativeClass(MVT VT) const {
 837   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 838   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
 839   if (!RC)
 840     return std::make_pair(RC, 0);
 841
 842   // Compute the set of all super-register classes.
 843   BitVector SuperRegRC(TRI->getNumRegClasses());
 844   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
 845     SuperRegRC.setBitsInMask(RCI.getMask());
 846
 847   // Find the first legal register class with the largest spill size.
 848   const TargetRegisterClass *BestRC = RC;
 849   for (int i = SuperRegRC.find_first(); i >= 0; i = SuperRegRC.find_next(i)) {
 850     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
 851     // We want the largest possible spill size.
 852     if (SuperRC->getSize() <= BestRC->getSize())
 853       continue;
 854     if (!isLegalRC(SuperRC))
 855       continue;
 856     BestRC = SuperRC;
 857   }
 858   return std::make_pair(BestRC, 1);
 859 }
 860
 861 /// computeRegisterProperties - Once all of the register classes are added,
 862 /// this allows us to compute derived properties we expose.
 863 void TargetLoweringBase::computeRegisterProperties() {
 864   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 865          "Too many value types for ValueTypeActions to hold!");
 866
 867   // Everything defaults to needing one register.
 868   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 869     NumRegistersForVT[i] = 1;
 870     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 871   }
 872   // ...except isVoid, which doesn't need any registers.
 873   NumRegistersForVT[MVT::isVoid] = 0;
 874
 875   // Find the largest integer register class.
 876   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 877   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 878     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 879
 880   // Every integer value type larger than this largest register takes twice as
 881   // many registers to represent as the previous ValueType.
 882   for (unsigned ExpandedReg = LargestIntReg + 1;
 883        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
 884     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 885     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 886     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 887     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
 888                                    TypeExpandInteger);
 889   }
 890
 891   // Inspect all of the ValueType's smaller than the largest integer
 892   // register to see which ones need promotion.
 893   unsigned LegalIntReg = LargestIntReg;
 894   for (unsigned IntReg = LargestIntReg - 1;
 895        IntReg >= (unsigned)MVT::i1; --IntReg) {
 896     MVT IVT = (MVT::SimpleValueType)IntReg;
 897     if (isTypeLegal(IVT)) {
 898       LegalIntReg = IntReg;
 899     } else {
 900       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 901         (const MVT::SimpleValueType)LegalIntReg;
 902       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
 903     }
 904   }
 905
 906   // ppcf128 type is really two f64's.
 907   if (!isTypeLegal(MVT::ppcf128)) {
 908     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 909     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 910     TransformToType[MVT::ppcf128] = MVT::f64;
 911     ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
 912   }
 913
 914   // Decide how to handle f128. If the target does not have native f128 support,
 915   // expand it to i128 and we will be generating soft float library calls.
 916   if (!isTypeLegal(MVT::f128)) {
 917     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
 918     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
 919     TransformToType[MVT::f128] = MVT::i128;
 920     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 921   }
 922
 923   // Decide how to handle f64. If the target does not have native f64 support,
 924   // expand it to i64 and we will be generating soft float library calls.
 925   if (!isTypeLegal(MVT::f64)) {
 926     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 927     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 928     TransformToType[MVT::f64] = MVT::i64;
 929     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
 930   }
 931
 932   // Decide how to handle f32. If the target does not have native support for
 933   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 934   if (!isTypeLegal(MVT::f32)) {
 935     if (isTypeLegal(MVT::f64)) {
 936       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 937       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 938       TransformToType[MVT::f32] = MVT::f64;
 939       ValueTypeActions.setTypeAction(MVT::f32, TypePromoteInteger);
 940     } else {
 941       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 942       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 943       TransformToType[MVT::f32] = MVT::i32;
 944       ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
 945     }
 946   }
 947
 948   // Loop over all of the vector value types to see which need transformations.
 949   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 950        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 951     MVT VT = (MVT::SimpleValueType)i;
 952     if (isTypeLegal(VT)) continue;
 953
 954     // Determine if there is a legal wider type.  If so, we should promote to
 955     // that wider vector type.
 956     MVT EltVT = VT.getVectorElementType();
 957     unsigned NElts = VT.getVectorNumElements();
 958     if (NElts != 1 && !shouldSplitVectorElementType(EltVT)) {
 959       bool IsLegalWiderType = false;
 960       // First try to promote the elements of integer vectors. If no legal
 961       // promotion was found, fallback to the widen-vector method.
 962       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 963         MVT SVT = (MVT::SimpleValueType)nVT;
 964         // Promote vectors of integers to vectors with the same number
 965         // of elements, with a wider element type.
 966         if (SVT.getVectorElementType().getSizeInBits() > EltVT.getSizeInBits()
 967             && SVT.getVectorNumElements() == NElts &&
 968             isTypeLegal(SVT) && SVT.getScalarType().isInteger()) {
 969           TransformToType[i] = SVT;
 970           RegisterTypeForVT[i] = SVT;
 971           NumRegistersForVT[i] = 1;
 972           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
 973           IsLegalWiderType = true;
 974           break;
 975         }
 976       }
 977
 978       if (IsLegalWiderType) continue;
 979
 980       // Try to widen the vector.
 981       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 982         MVT SVT = (MVT::SimpleValueType)nVT;
 983         if (SVT.getVectorElementType() == EltVT &&
 984             SVT.getVectorNumElements() > NElts &&
 985             isTypeLegal(SVT)) {
 986           TransformToType[i] = SVT;
 987           RegisterTypeForVT[i] = SVT;
 988           NumRegistersForVT[i] = 1;
 989           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
 990           IsLegalWiderType = true;
 991           break;
 992         }
 993       }
 994       if (IsLegalWiderType) continue;
 995     }
 996
 997     MVT IntermediateVT;
 998     MVT RegisterVT;
 999     unsigned NumIntermediates;
1000     NumRegistersForVT[i] =
1001       getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
1002                                 RegisterVT, this);
1003     RegisterTypeForVT[i] = RegisterVT;
1004
1005     MVT NVT = VT.getPow2VectorType();
1006     if (NVT == VT) {
1007       // Type is already a power of 2.  The default action is to split.
1008       TransformToType[i] = MVT::Other;
1009       unsigned NumElts = VT.getVectorNumElements();
1010       ValueTypeActions.setTypeAction(VT,
1011             NumElts > 1 ? TypeSplitVector : TypeScalarizeVector);
1012     } else {
1013       TransformToType[i] = NVT;
1014       ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1015     }
1016   }
1017
1018   // Determine the 'representative' register class for each value type.
1019   // An representative register class is the largest (meaning one which is
1020   // not a sub-register class / subreg register class) legal register class for
1021   // a group of value types. For example, on i386, i8, i16, and i32
1022   // representative would be GR32; while on x86_64 it's GR64.
1023   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1024     const TargetRegisterClass* RRC;
1025     uint8_t Cost;
1026     tie(RRC, Cost) =  findRepresentativeClass((MVT::SimpleValueType)i);
1027     RepRegClassForVT[i] = RRC;
1028     RepRegClassCostForVT[i] = Cost;
1029   }
1030 }
1031
1032 EVT TargetLoweringBase::getSetCCResultType(EVT VT) const {
1033   assert(!VT.isVector() && "No default SetCC type for vectors!");
1034   return getPointerTy(0).SimpleTy;
1035 }
1036
1037 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1038   return MVT::i32; // return the default value
1039 }
1040
1041 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1042 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1043 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1044 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1045 ///
1046 /// This method returns the number of registers needed, and the VT for each
1047 /// register.  It also returns the VT and quantity of the intermediate values
1048 /// before they are promoted/expanded.
1049 ///
1050 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1051                                                 EVT &IntermediateVT,
1052                                                 unsigned &NumIntermediates,
1053                                                 MVT &RegisterVT) const {
1054   unsigned NumElts = VT.getVectorNumElements();
1055
1056   // If there is a wider vector type with the same element type as this one,
1057   // or a promoted vector type that has the same number of elements which
1058   // are wider, then we should convert to that legal vector type.
1059   // This handles things like <2 x float> -> <4 x float> and
1060   // <4 x i1> -> <4 x i32>.
1061   LegalizeTypeAction TA = getTypeAction(Context, VT);
1062   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1063     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1064     if (isTypeLegal(RegisterEVT)) {
1065       IntermediateVT = RegisterEVT;
1066       RegisterVT = RegisterEVT.getSimpleVT();
1067       NumIntermediates = 1;
1068       return 1;
1069     }
1070   }
1071
1072   // Figure out the right, legal destination reg to copy into.
1073   EVT EltTy = VT.getVectorElementType();
1074
1075   unsigned NumVectorRegs = 1;
1076
1077   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1078   // could break down into LHS/RHS like LegalizeDAG does.
1079   if (!isPowerOf2_32(NumElts)) {
1080     NumVectorRegs = NumElts;
1081     NumElts = 1;
1082   }
1083
1084   // Divide the input until we get to a supported size.  This will always
1085   // end with a scalar if the target doesn't support vectors.
1086   while (NumElts > 1 && !isTypeLegal(
1087                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1088     NumElts >>= 1;
1089     NumVectorRegs <<= 1;
1090   }
1091
1092   NumIntermediates = NumVectorRegs;
1093
1094   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1095   if (!isTypeLegal(NewVT))
1096     NewVT = EltTy;
1097   IntermediateVT = NewVT;
1098
1099   MVT DestVT = getRegisterType(Context, NewVT);
1100   RegisterVT = DestVT;
1101   unsigned NewVTSize = NewVT.getSizeInBits();
1102
1103   // Convert sizes such as i33 to i64.
1104   if (!isPowerOf2_32(NewVTSize))
1105     NewVTSize = NextPowerOf2(NewVTSize);
1106
1107   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1108     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1109
1110   // Otherwise, promotion or legal types use the same number of registers as
1111   // the vector decimated to the appropriate level.
1112   return NumVectorRegs;
1113 }
1114
1115 /// Get the EVTs and ArgFlags collections that represent the legalized return
1116 /// type of the given function.  This does not require a DAG or a return value,
1117 /// and is suitable for use before any DAGs for the function are constructed.
1118 /// TODO: Move this out of TargetLowering.cpp.
1119 void llvm::GetReturnInfo(Type* ReturnType, AttributeSet attr,
1120                          SmallVectorImpl<ISD::OutputArg> &Outs,
1121                          const TargetLowering &TLI) {
1122   SmallVector<EVT, 4> ValueVTs;
1123   ComputeValueVTs(TLI, ReturnType, ValueVTs);
1124   unsigned NumValues = ValueVTs.size();
1125   if (NumValues == 0) return;
1126
1127   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1128     EVT VT = ValueVTs[j];
1129     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1130
1131     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1132       ExtendKind = ISD::SIGN_EXTEND;
1133     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1134       ExtendKind = ISD::ZERO_EXTEND;
1135
1136     // FIXME: C calling convention requires the return type to be promoted to
1137     // at least 32-bit. But this is not necessary for non-C calling
1138     // conventions. The frontend should mark functions whose return values
1139     // require promoting with signext or zeroext attributes.
1140     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1141       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1142       if (VT.bitsLT(MinVT))
1143         VT = MinVT;
1144     }
1145
1146     unsigned NumParts = TLI.getNumRegisters(ReturnType->getContext(), VT);
1147     MVT PartVT = TLI.getRegisterType(ReturnType->getContext(), VT);
1148
1149     // 'inreg' on function refers to return value
1150     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1151     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::InReg))
1152       Flags.setInReg();
1153
1154     // Propagate extension type if any
1155     if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
1156       Flags.setSExt();
1157     else if (attr.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt))
1158       Flags.setZExt();
1159
1160     for (unsigned i = 0; i < NumParts; ++i)
1161       Outs.push_back(ISD::OutputArg(Flags, PartVT, /*isFixed=*/true, 0, 0));
1162   }
1163 }
1164
1165 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1166 /// function arguments in the caller parameter area.  This is the actual
1167 /// alignment, not its logarithm.
1168 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty) const {
1169   return TD->getCallFrameTypeAlignment(Ty);
1170 }
1171
1172 //===----------------------------------------------------------------------===//
1173 //  TargetTransformInfo Helpers
1174 //===----------------------------------------------------------------------===//
1175
1176 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1177   enum InstructionOpcodes {
1178 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1179 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1180 #include "llvm/IR/Instruction.def"
1181   };
1182   switch (static_cast<InstructionOpcodes>(Opcode)) {
1183   case Ret:            return 0;
1184   case Br:             return 0;
1185   case Switch:         return 0;
1186   case IndirectBr:     return 0;
1187   case Invoke:         return 0;
1188   case Resume:         return 0;
1189   case Unreachable:    return 0;
1190   case Add:            return ISD::ADD;
1191   case FAdd:           return ISD::FADD;
1192   case Sub:            return ISD::SUB;
1193   case FSub:           return ISD::FSUB;
1194   case Mul:            return ISD::MUL;
1195   case FMul:           return ISD::FMUL;
1196   case UDiv:           return ISD::UDIV;
1197   case SDiv:           return ISD::UDIV;
1198   case FDiv:           return ISD::FDIV;
1199   case URem:           return ISD::UREM;
1200   case SRem:           return ISD::SREM;
1201   case FRem:           return ISD::FREM;
1202   case Shl:            return ISD::SHL;
1203   case LShr:           return ISD::SRL;
1204   case AShr:           return ISD::SRA;
1205   case And:            return ISD::AND;
1206   case Or:             return ISD::OR;
1207   case Xor:            return ISD::XOR;
1208   case Alloca:         return 0;
1209   case Load:           return ISD::LOAD;
1210   case Store:          return ISD::STORE;
1211   case GetElementPtr:  return 0;
1212   case Fence:          return 0;
1213   case AtomicCmpXchg:  return 0;
1214   case AtomicRMW:      return 0;
1215   case Trunc:          return ISD::TRUNCATE;
1216   case ZExt:           return ISD::ZERO_EXTEND;
1217   case SExt:           return ISD::SIGN_EXTEND;
1218   case FPToUI:         return ISD::FP_TO_UINT;
1219   case FPToSI:         return ISD::FP_TO_SINT;
1220   case UIToFP:         return ISD::UINT_TO_FP;
1221   case SIToFP:         return ISD::SINT_TO_FP;
1222   case FPTrunc:        return ISD::FP_ROUND;
1223   case FPExt:          return ISD::FP_EXTEND;
1224   case PtrToInt:       return ISD::BITCAST;
1225   case IntToPtr:       return ISD::BITCAST;
1226   case BitCast:        return ISD::BITCAST;
1227   case ICmp:           return ISD::SETCC;
1228   case FCmp:           return ISD::SETCC;
1229   case PHI:            return 0;
1230   case Call:           return 0;
1231   case Select:         return ISD::SELECT;
1232   case UserOp1:        return 0;
1233   case UserOp2:        return 0;
1234   case VAArg:          return 0;
1235   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1236   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1237   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1238   case ExtractValue:   return ISD::MERGE_VALUES;
1239   case InsertValue:    return ISD::MERGE_VALUES;
1240   case LandingPad:     return 0;
1241   }
1242
1243   llvm_unreachable("Unknown instruction type encountered!");
1244 }
1245
1246 std::pair<unsigned, MVT>
1247 TargetLoweringBase::getTypeLegalizationCost(Type *Ty) const {
1248   LLVMContext &C = Ty->getContext();
1249   EVT MTy = getValueType(Ty);
1250
1251   unsigned Cost = 1;
1252   // We keep legalizing the type until we find a legal kind. We assume that
1253   // the only operation that costs anything is the split. After splitting
1254   // we need to handle two types.
1255   while (true) {
1256     LegalizeKind LK = getTypeConversion(C, MTy);
1257
1258     if (LK.first == TypeLegal)
1259       return std::make_pair(Cost, MTy.getSimpleVT());
1260
1261     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1262       Cost *= 2;
1263
1264     // Keep legalizing the type.
1265     MTy = LK.second;
1266   }
1267 }
1268
1269 //===----------------------------------------------------------------------===//
1270 //  Loop Strength Reduction hooks
1271 //===----------------------------------------------------------------------===//
1272
1273 /// isLegalAddressingMode - Return true if the addressing mode represented
1274 /// by AM is legal for this target, for a load/store of the specified type.
1275 bool TargetLoweringBase::isLegalAddressingMode(const AddrMode &AM,
1276                                            Type *Ty) const {
1277   // The default implementation of this implements a conservative RISCy, r+r and
1278   // r+i addr mode.
1279
1280   // Allows a sign-extended 16-bit immediate field.
1281   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1282     return false;
1283
1284   // No global is ever allowed as a base.
1285   if (AM.BaseGV)
1286     return false;
1287
1288   // Only support r+r,
1289   switch (AM.Scale) {
1290   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1291     break;
1292   case 1:
1293     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1294       return false;
1295     // Otherwise we have r+r or r+i.
1296     break;
1297   case 2:
1298     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1299       return false;
1300     // Allow 2*r as r+r.
1301     break;
1302   }
1303
1304   return true;
1305 }