lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include <cctype>
  35 using namespace llvm;
  36
  37 /// NOTE: The constructor takes ownership of TLOF.
  38 TargetLowering::TargetLowering(const TargetMachine &tm,
  39                                const TargetLoweringObjectFile *tlof)
  40   : TargetLoweringBase(tm, tlof) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return nullptr;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = isSigned;
 100     Entry.isZExt = !isSigned;
 101     Args.push_back(Entry);
 102   }
 103   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 104
 105   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 106   TargetLowering::CallLoweringInfo CLI(DAG);
 107   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
 108     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
 109     .setNoReturn(doesNotReturn).setDiscardResult(!isReturnValueUsed)
 110     .setSExtResult(isSigned).setZExtResult(!isSigned);
 111   return LowerCallTo(CLI);
 112 }
 113
 114
 115 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 116 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 117 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 118                                          SDValue &NewLHS, SDValue &NewRHS,
 119                                          ISD::CondCode &CCCode,
 120                                          SDLoc dl) const {
 121   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 122          && "Unsupported setcc type!");
 123
 124   // Expand into one or more soft-fp libcall(s).
 125   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 126   switch (CCCode) {
 127   case ISD::SETEQ:
 128   case ISD::SETOEQ:
 129     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 130           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 131     break;
 132   case ISD::SETNE:
 133   case ISD::SETUNE:
 134     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 135           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 136     break;
 137   case ISD::SETGE:
 138   case ISD::SETOGE:
 139     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 140           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 141     break;
 142   case ISD::SETLT:
 143   case ISD::SETOLT:
 144     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 145           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 146     break;
 147   case ISD::SETLE:
 148   case ISD::SETOLE:
 149     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 150           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 151     break;
 152   case ISD::SETGT:
 153   case ISD::SETOGT:
 154     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 155           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 156     break;
 157   case ISD::SETUO:
 158     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 159           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 160     break;
 161   case ISD::SETO:
 162     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 163           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 164     break;
 165   default:
 166     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 167           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 168     switch (CCCode) {
 169     case ISD::SETONE:
 170       // SETONE = SETOLT | SETOGT
 171       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 172             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 173       // Fallthrough
 174     case ISD::SETUGT:
 175       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 176             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 177       break;
 178     case ISD::SETUGE:
 179       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 180             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 181       break;
 182     case ISD::SETULT:
 183       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 184             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 185       break;
 186     case ISD::SETULE:
 187       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 188             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 189       break;
 190     case ISD::SETUEQ:
 191       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 192             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 193       break;
 194     default: llvm_unreachable("Do not know how to soften this setcc!");
 195     }
 196   }
 197
 198   // Use the target specific return value for comparions lib calls.
 199   EVT RetVT = getCmpLibcallReturnType();
 200   SDValue Ops[2] = { NewLHS, NewRHS };
 201   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 202                        dl).first;
 203   NewRHS = DAG.getConstant(0, RetVT);
 204   CCCode = getCmpLibcallCC(LC1);
 205   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 206     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 207                               getSetCCResultType(*DAG.getContext(), RetVT),
 208                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 209     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 210                          dl).first;
 211     NewLHS = DAG.getNode(ISD::SETCC, dl,
 212                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 213                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 214     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 215     NewRHS = SDValue();
 216   }
 217 }
 218
 219 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 220 /// current function.  The returned value is a member of the
 221 /// MachineJumpTableInfo::JTEntryKind enum.
 222 unsigned TargetLowering::getJumpTableEncoding() const {
 223   // In non-pic modes, just use the address of a block.
 224   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 225     return MachineJumpTableInfo::EK_BlockAddress;
 226
 227   // In PIC mode, if the target supports a GPRel32 directive, use it.
 228   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != nullptr)
 229     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 230
 231   // Otherwise, use a label difference.
 232   return MachineJumpTableInfo::EK_LabelDifference32;
 233 }
 234
 235 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 236                                                  SelectionDAG &DAG) const {
 237   // If our PIC model is GP relative, use the global offset table as the base.
 238   unsigned JTEncoding = getJumpTableEncoding();
 239
 240   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 241       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 242     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 243
 244   return Table;
 245 }
 246
 247 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 248 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 249 /// MCExpr.
 250 const MCExpr *
 251 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 252                                              unsigned JTI,MCContext &Ctx) const{
 253   // The normal PIC reloc base is the label at the start of the jump table.
 254   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 255 }
 256
 257 bool
 258 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 259   // Assume that everything is safe in static mode.
 260   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 261     return true;
 262
 263   // In dynamic-no-pic mode, assume that known defined values are safe.
 264   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 265       GA &&
 266       !GA->getGlobal()->isDeclaration() &&
 267       !GA->getGlobal()->isWeakForLinker())
 268     return true;
 269
 270   // Otherwise assume nothing is safe.
 271   return false;
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 //  Optimization Methods
 276 //===----------------------------------------------------------------------===//
 277
 278 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 279 /// specified instruction is a constant integer.  If so, check to see if there
 280 /// are any bits set in the constant that are not demanded.  If so, shrink the
 281 /// constant and return true.
 282 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 283                                                         const APInt &Demanded) {
 284   SDLoc dl(Op);
 285
 286   // FIXME: ISD::SELECT, ISD::SELECT_CC
 287   switch (Op.getOpcode()) {
 288   default: break;
 289   case ISD::XOR:
 290   case ISD::AND:
 291   case ISD::OR: {
 292     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 293     if (!C) return false;
 294
 295     if (Op.getOpcode() == ISD::XOR &&
 296         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 297       return false;
 298
 299     // if we can expand it to have all bits set, do it
 300     if (C->getAPIntValue().intersects(~Demanded)) {
 301       EVT VT = Op.getValueType();
 302       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 303                                 DAG.getConstant(Demanded &
 304                                                 C->getAPIntValue(),
 305                                                 VT));
 306       return CombineTo(Op, New);
 307     }
 308
 309     break;
 310   }
 311   }
 312
 313   return false;
 314 }
 315
 316 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 317 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 318 /// cast, but it could be generalized for targets with other types of
 319 /// implicit widening casts.
 320 bool
 321 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 322                                                     unsigned BitWidth,
 323                                                     const APInt &Demanded,
 324                                                     SDLoc dl) {
 325   assert(Op.getNumOperands() == 2 &&
 326          "ShrinkDemandedOp only supports binary operators!");
 327   assert(Op.getNode()->getNumValues() == 1 &&
 328          "ShrinkDemandedOp only supports nodes with one result!");
 329
 330   // Early return, as this function cannot handle vector types.
 331   if (Op.getValueType().isVector())
 332     return false;
 333
 334   // Don't do this if the node has another user, which may require the
 335   // full value.
 336   if (!Op.getNode()->hasOneUse())
 337     return false;
 338
 339   // Search for the smallest integer type with free casts to and from
 340   // Op's type. For expedience, just check power-of-2 integer types.
 341   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 342   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 343   unsigned SmallVTBits = DemandedSize;
 344   if (!isPowerOf2_32(SmallVTBits))
 345     SmallVTBits = NextPowerOf2(SmallVTBits);
 346   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 347     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 348     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 349         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 350       // We found a type with free casts.
 351       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 352                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 353                                           Op.getNode()->getOperand(0)),
 354                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 355                                           Op.getNode()->getOperand(1)));
 356       bool NeedZext = DemandedSize > SmallVTBits;
 357       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 358                               dl, Op.getValueType(), X);
 359       return CombineTo(Op, Z);
 360     }
 361   }
 362   return false;
 363 }
 364
 365 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 366 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 367 /// use this information to simplify Op, create a new simplified DAG node and
 368 /// return true, returning the original and new nodes in Old and New. Otherwise,
 369 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 370 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 371 /// only be accurate for those bits in the DemandedMask.
 372 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 373                                           const APInt &DemandedMask,
 374                                           APInt &KnownZero,
 375                                           APInt &KnownOne,
 376                                           TargetLoweringOpt &TLO,
 377                                           unsigned Depth) const {
 378   unsigned BitWidth = DemandedMask.getBitWidth();
 379   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 380          "Mask size mismatches value type size!");
 381   APInt NewMask = DemandedMask;
 382   SDLoc dl(Op);
 383
 384   // Don't know anything.
 385   KnownZero = KnownOne = APInt(BitWidth, 0);
 386
 387   // Other users may use these bits.
 388   if (!Op.getNode()->hasOneUse()) {
 389     if (Depth != 0) {
 390       // If not at the root, Just compute the KnownZero/KnownOne bits to
 391       // simplify things downstream.
 392       TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
 393       return false;
 394     }
 395     // If this is the root being simplified, allow it to have multiple uses,
 396     // just set the NewMask to all bits.
 397     NewMask = APInt::getAllOnesValue(BitWidth);
 398   } else if (DemandedMask == 0) {
 399     // Not demanding any bits from Op.
 400     if (Op.getOpcode() != ISD::UNDEF)
 401       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 402     return false;
 403   } else if (Depth == 6) {        // Limit search depth.
 404     return false;
 405   }
 406
 407   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 408   switch (Op.getOpcode()) {
 409   case ISD::Constant:
 410     // We know all of the bits for a constant!
 411     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 412     KnownZero = ~KnownOne;
 413     return false;   // Don't fall through, will infinitely loop.
 414   case ISD::AND:
 415     // If the RHS is a constant, check to see if the LHS would be zero without
 416     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 417     // simplify the LHS, here we're using information from the LHS to simplify
 418     // the RHS.
 419     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 420       APInt LHSZero, LHSOne;
 421       // Do not increment Depth here; that can cause an infinite loop.
 422       TLO.DAG.computeKnownBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 423       // If the LHS already has zeros where RHSC does, this and is dead.
 424       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 425         return TLO.CombineTo(Op, Op.getOperand(0));
 426       // If any of the set bits in the RHS are known zero on the LHS, shrink
 427       // the constant.
 428       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 429         return true;
 430     }
 431
 432     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 433                              KnownOne, TLO, Depth+1))
 434       return true;
 435     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 436     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 437                              KnownZero2, KnownOne2, TLO, Depth+1))
 438       return true;
 439     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 440
 441     // If all of the demanded bits are known one on one side, return the other.
 442     // These bits cannot contribute to the result of the 'and'.
 443     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 444       return TLO.CombineTo(Op, Op.getOperand(0));
 445     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 446       return TLO.CombineTo(Op, Op.getOperand(1));
 447     // If all of the demanded bits in the inputs are known zeros, return zero.
 448     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 449       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 450     // If the RHS is a constant, see if we can simplify it.
 451     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 452       return true;
 453     // If the operation can be done in a smaller type, do so.
 454     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 455       return true;
 456
 457     // Output known-1 bits are only known if set in both the LHS & RHS.
 458     KnownOne &= KnownOne2;
 459     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 460     KnownZero |= KnownZero2;
 461     break;
 462   case ISD::OR:
 463     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 464                              KnownOne, TLO, Depth+1))
 465       return true;
 466     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 467     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 468                              KnownZero2, KnownOne2, TLO, Depth+1))
 469       return true;
 470     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 471
 472     // If all of the demanded bits are known zero on one side, return the other.
 473     // These bits cannot contribute to the result of the 'or'.
 474     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 475       return TLO.CombineTo(Op, Op.getOperand(0));
 476     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 477       return TLO.CombineTo(Op, Op.getOperand(1));
 478     // If all of the potentially set bits on one side are known to be set on
 479     // the other side, just use the 'other' side.
 480     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 481       return TLO.CombineTo(Op, Op.getOperand(0));
 482     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 483       return TLO.CombineTo(Op, Op.getOperand(1));
 484     // If the RHS is a constant, see if we can simplify it.
 485     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 486       return true;
 487     // If the operation can be done in a smaller type, do so.
 488     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 489       return true;
 490
 491     // Output known-0 bits are only known if clear in both the LHS & RHS.
 492     KnownZero &= KnownZero2;
 493     // Output known-1 are known to be set if set in either the LHS | RHS.
 494     KnownOne |= KnownOne2;
 495     break;
 496   case ISD::XOR:
 497     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 498                              KnownOne, TLO, Depth+1))
 499       return true;
 500     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 501     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 502                              KnownOne2, TLO, Depth+1))
 503       return true;
 504     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 505
 506     // If all of the demanded bits are known zero on one side, return the other.
 507     // These bits cannot contribute to the result of the 'xor'.
 508     if ((KnownZero & NewMask) == NewMask)
 509       return TLO.CombineTo(Op, Op.getOperand(0));
 510     if ((KnownZero2 & NewMask) == NewMask)
 511       return TLO.CombineTo(Op, Op.getOperand(1));
 512     // If the operation can be done in a smaller type, do so.
 513     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 514       return true;
 515
 516     // If all of the unknown bits are known to be zero on one side or the other
 517     // (but not both) turn this into an *inclusive* or.
 518     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 519     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 520       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 521                                                Op.getOperand(0),
 522                                                Op.getOperand(1)));
 523
 524     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 525     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 526     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 527     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 528
 529     // If all of the demanded bits on one side are known, and all of the set
 530     // bits on that side are also known to be set on the other side, turn this
 531     // into an AND, as we know the bits will be cleared.
 532     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 533     // NB: it is okay if more bits are known than are requested
 534     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 535       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 536         EVT VT = Op.getValueType();
 537         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 538         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 539                                                  Op.getOperand(0), ANDC));
 540       }
 541     }
 542
 543     // If the RHS is a constant, see if we can simplify it.
 544     // for XOR, we prefer to force bits to 1 if they will make a -1.
 545     // if we can't force bits, try to shrink constant
 546     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 547       APInt Expanded = C->getAPIntValue() | (~NewMask);
 548       // if we can expand it to have all bits set, do it
 549       if (Expanded.isAllOnesValue()) {
 550         if (Expanded != C->getAPIntValue()) {
 551           EVT VT = Op.getValueType();
 552           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 553                                           TLO.DAG.getConstant(Expanded, VT));
 554           return TLO.CombineTo(Op, New);
 555         }
 556         // if it already has all the bits set, nothing to change
 557         // but don't shrink either!
 558       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 559         return true;
 560       }
 561     }
 562
 563     KnownZero = KnownZeroOut;
 564     KnownOne  = KnownOneOut;
 565     break;
 566   case ISD::SELECT:
 567     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 568                              KnownOne, TLO, Depth+1))
 569       return true;
 570     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 571                              KnownOne2, TLO, Depth+1))
 572       return true;
 573     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 574     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 575
 576     // If the operands are constants, see if we can simplify them.
 577     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 578       return true;
 579
 580     // Only known if known in both the LHS and RHS.
 581     KnownOne &= KnownOne2;
 582     KnownZero &= KnownZero2;
 583     break;
 584   case ISD::SELECT_CC:
 585     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 586                              KnownOne, TLO, Depth+1))
 587       return true;
 588     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 589                              KnownOne2, TLO, Depth+1))
 590       return true;
 591     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 592     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 593
 594     // If the operands are constants, see if we can simplify them.
 595     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 596       return true;
 597
 598     // Only known if known in both the LHS and RHS.
 599     KnownOne &= KnownOne2;
 600     KnownZero &= KnownZero2;
 601     break;
 602   case ISD::SHL:
 603     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 604       unsigned ShAmt = SA->getZExtValue();
 605       SDValue InOp = Op.getOperand(0);
 606
 607       // If the shift count is an invalid immediate, don't do anything.
 608       if (ShAmt >= BitWidth)
 609         break;
 610
 611       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 612       // single shift.  We can do this if the bottom bits (which are shifted
 613       // out) are never demanded.
 614       if (InOp.getOpcode() == ISD::SRL &&
 615           isa<ConstantSDNode>(InOp.getOperand(1))) {
 616         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 617           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 618           unsigned Opc = ISD::SHL;
 619           int Diff = ShAmt-C1;
 620           if (Diff < 0) {
 621             Diff = -Diff;
 622             Opc = ISD::SRL;
 623           }
 624
 625           SDValue NewSA =
 626             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 627           EVT VT = Op.getValueType();
 628           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 629                                                    InOp.getOperand(0), NewSA));
 630         }
 631       }
 632
 633       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 634                                KnownZero, KnownOne, TLO, Depth+1))
 635         return true;
 636
 637       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 638       // are not demanded. This will likely allow the anyext to be folded away.
 639       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 640         SDValue InnerOp = InOp.getNode()->getOperand(0);
 641         EVT InnerVT = InnerOp.getValueType();
 642         unsigned InnerBits = InnerVT.getSizeInBits();
 643         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 644             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 645           EVT ShTy = getShiftAmountTy(InnerVT);
 646           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 647             ShTy = InnerVT;
 648           SDValue NarrowShl =
 649             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 650                             TLO.DAG.getConstant(ShAmt, ShTy));
 651           return
 652             TLO.CombineTo(Op,
 653                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 654                                           NarrowShl));
 655         }
 656         // Repeat the SHL optimization above in cases where an extension
 657         // intervenes: (shl (anyext (shr x, c1)), c2) to
 658         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 659         // aren't demanded (as above) and that the shifted upper c1 bits of
 660         // x aren't demanded.
 661         if (InOp.hasOneUse() &&
 662             InnerOp.getOpcode() == ISD::SRL &&
 663             InnerOp.hasOneUse() &&
 664             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 665           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 666             ->getZExtValue();
 667           if (InnerShAmt < ShAmt &&
 668               InnerShAmt < InnerBits &&
 669               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 670               NewMask.trunc(ShAmt) == 0) {
 671             SDValue NewSA =
 672               TLO.DAG.getConstant(ShAmt - InnerShAmt,
 673                                   Op.getOperand(1).getValueType());
 674             EVT VT = Op.getValueType();
 675             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 676                                              InnerOp.getOperand(0));
 677             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 678                                                      NewExt, NewSA));
 679           }
 680         }
 681       }
 682
 683       KnownZero <<= SA->getZExtValue();
 684       KnownOne  <<= SA->getZExtValue();
 685       // low bits known zero.
 686       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 687     }
 688     break;
 689   case ISD::SRL:
 690     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 691       EVT VT = Op.getValueType();
 692       unsigned ShAmt = SA->getZExtValue();
 693       unsigned VTSize = VT.getSizeInBits();
 694       SDValue InOp = Op.getOperand(0);
 695
 696       // If the shift count is an invalid immediate, don't do anything.
 697       if (ShAmt >= BitWidth)
 698         break;
 699
 700       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 701       // single shift.  We can do this if the top bits (which are shifted out)
 702       // are never demanded.
 703       if (InOp.getOpcode() == ISD::SHL &&
 704           isa<ConstantSDNode>(InOp.getOperand(1))) {
 705         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 706           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 707           unsigned Opc = ISD::SRL;
 708           int Diff = ShAmt-C1;
 709           if (Diff < 0) {
 710             Diff = -Diff;
 711             Opc = ISD::SHL;
 712           }
 713
 714           SDValue NewSA =
 715             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 716           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 717                                                    InOp.getOperand(0), NewSA));
 718         }
 719       }
 720
 721       // Compute the new bits that are at the top now.
 722       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 723                                KnownZero, KnownOne, TLO, Depth+1))
 724         return true;
 725       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 726       KnownZero = KnownZero.lshr(ShAmt);
 727       KnownOne  = KnownOne.lshr(ShAmt);
 728
 729       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 730       KnownZero |= HighBits;  // High bits known zero.
 731     }
 732     break;
 733   case ISD::SRA:
 734     // If this is an arithmetic shift right and only the low-bit is set, we can
 735     // always convert this into a logical shr, even if the shift amount is
 736     // variable.  The low bit of the shift cannot be an input sign bit unless
 737     // the shift amount is >= the size of the datatype, which is undefined.
 738     if (NewMask == 1)
 739       return TLO.CombineTo(Op,
 740                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 741                                            Op.getOperand(0), Op.getOperand(1)));
 742
 743     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 744       EVT VT = Op.getValueType();
 745       unsigned ShAmt = SA->getZExtValue();
 746
 747       // If the shift count is an invalid immediate, don't do anything.
 748       if (ShAmt >= BitWidth)
 749         break;
 750
 751       APInt InDemandedMask = (NewMask << ShAmt);
 752
 753       // If any of the demanded bits are produced by the sign extension, we also
 754       // demand the input sign bit.
 755       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 756       if (HighBits.intersects(NewMask))
 757         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 758
 759       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 760                                KnownZero, KnownOne, TLO, Depth+1))
 761         return true;
 762       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 763       KnownZero = KnownZero.lshr(ShAmt);
 764       KnownOne  = KnownOne.lshr(ShAmt);
 765
 766       // Handle the sign bit, adjusted to where it is now in the mask.
 767       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 768
 769       // If the input sign bit is known to be zero, or if none of the top bits
 770       // are demanded, turn this into an unsigned shift right.
 771       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 772         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 773                                                  Op.getOperand(0),
 774                                                  Op.getOperand(1)));
 775
 776       int Log2 = NewMask.exactLogBase2();
 777       if (Log2 >= 0) {
 778         // The bit must come from the sign.
 779         SDValue NewSA =
 780           TLO.DAG.getConstant(BitWidth - 1 - Log2,
 781                               Op.getOperand(1).getValueType());
 782         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 783                                                  Op.getOperand(0), NewSA));
 784       }
 785
 786       if (KnownOne.intersects(SignBit))
 787         // New bits are known one.
 788         KnownOne |= HighBits;
 789     }
 790     break;
 791   case ISD::SIGN_EXTEND_INREG: {
 792     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 793
 794     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 795     // If we only care about the highest bit, don't bother shifting right.
 796     if (MsbMask == DemandedMask) {
 797       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 798       SDValue InOp = Op.getOperand(0);
 799
 800       // Compute the correct shift amount type, which must be getShiftAmountTy
 801       // for scalar types after legalization.
 802       EVT ShiftAmtTy = Op.getValueType();
 803       if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 804         ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 805
 806       SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, ShiftAmtTy);
 807       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 808                                             Op.getValueType(), InOp, ShiftAmt));
 809     }
 810
 811     // Sign extension.  Compute the demanded bits in the result that are not
 812     // present in the input.
 813     APInt NewBits =
 814       APInt::getHighBitsSet(BitWidth,
 815                             BitWidth - ExVT.getScalarType().getSizeInBits());
 816
 817     // If none of the extended bits are demanded, eliminate the sextinreg.
 818     if ((NewBits & NewMask) == 0)
 819       return TLO.CombineTo(Op, Op.getOperand(0));
 820
 821     APInt InSignBit =
 822       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 823     APInt InputDemandedBits =
 824       APInt::getLowBitsSet(BitWidth,
 825                            ExVT.getScalarType().getSizeInBits()) &
 826       NewMask;
 827
 828     // Since the sign extended bits are demanded, we know that the sign
 829     // bit is demanded.
 830     InputDemandedBits |= InSignBit;
 831
 832     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 833                              KnownZero, KnownOne, TLO, Depth+1))
 834       return true;
 835     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 836
 837     // If the sign bit of the input is known set or clear, then we know the
 838     // top bits of the result.
 839
 840     // If the input sign bit is known zero, convert this into a zero extension.
 841     if (KnownZero.intersects(InSignBit))
 842       return TLO.CombineTo(Op,
 843                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 844
 845     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 846       KnownOne |= NewBits;
 847       KnownZero &= ~NewBits;
 848     } else {                       // Input sign bit unknown
 849       KnownZero &= ~NewBits;
 850       KnownOne &= ~NewBits;
 851     }
 852     break;
 853   }
 854   case ISD::BUILD_PAIR: {
 855     EVT HalfVT = Op.getOperand(0).getValueType();
 856     unsigned HalfBitWidth = HalfVT.getScalarSizeInBits();
 857
 858     APInt MaskLo = NewMask.getLoBits(HalfBitWidth).trunc(HalfBitWidth);
 859     APInt MaskHi = NewMask.getHiBits(HalfBitWidth).trunc(HalfBitWidth);
 860
 861     APInt KnownZeroLo, KnownOneLo;
 862     APInt KnownZeroHi, KnownOneHi;
 863
 864     if (SimplifyDemandedBits(Op.getOperand(0), MaskLo, KnownZeroLo,
 865                              KnownOneLo, TLO, Depth + 1))
 866       return true;
 867
 868     if (SimplifyDemandedBits(Op.getOperand(1), MaskHi, KnownZeroHi,
 869                              KnownOneHi, TLO, Depth + 1))
 870       return true;
 871
 872     KnownZero = KnownZeroLo.zext(BitWidth) |
 873                 KnownZeroHi.zext(BitWidth).shl(HalfBitWidth);
 874
 875     KnownOne = KnownOneLo.zext(BitWidth) |
 876                KnownOneHi.zext(BitWidth).shl(HalfBitWidth);
 877     break;
 878   }
 879   case ISD::ZERO_EXTEND: {
 880     unsigned OperandBitWidth =
 881       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 882     APInt InMask = NewMask.trunc(OperandBitWidth);
 883
 884     // If none of the top bits are demanded, convert this into an any_extend.
 885     APInt NewBits =
 886       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 887     if (!NewBits.intersects(NewMask))
 888       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 889                                                Op.getValueType(),
 890                                                Op.getOperand(0)));
 891
 892     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 893                              KnownZero, KnownOne, TLO, Depth+1))
 894       return true;
 895     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 896     KnownZero = KnownZero.zext(BitWidth);
 897     KnownOne = KnownOne.zext(BitWidth);
 898     KnownZero |= NewBits;
 899     break;
 900   }
 901   case ISD::SIGN_EXTEND: {
 902     EVT InVT = Op.getOperand(0).getValueType();
 903     unsigned InBits = InVT.getScalarType().getSizeInBits();
 904     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 905     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 906     APInt NewBits   = ~InMask & NewMask;
 907
 908     // If none of the top bits are demanded, convert this into an any_extend.
 909     if (NewBits == 0)
 910       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 911                                               Op.getValueType(),
 912                                               Op.getOperand(0)));
 913
 914     // Since some of the sign extended bits are demanded, we know that the sign
 915     // bit is demanded.
 916     APInt InDemandedBits = InMask & NewMask;
 917     InDemandedBits |= InSignBit;
 918     InDemandedBits = InDemandedBits.trunc(InBits);
 919
 920     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 921                              KnownOne, TLO, Depth+1))
 922       return true;
 923     KnownZero = KnownZero.zext(BitWidth);
 924     KnownOne = KnownOne.zext(BitWidth);
 925
 926     // If the sign bit is known zero, convert this to a zero extend.
 927     if (KnownZero.intersects(InSignBit))
 928       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 929                                                Op.getValueType(),
 930                                                Op.getOperand(0)));
 931
 932     // If the sign bit is known one, the top bits match.
 933     if (KnownOne.intersects(InSignBit)) {
 934       KnownOne |= NewBits;
 935       assert((KnownZero & NewBits) == 0);
 936     } else {   // Otherwise, top bits aren't known.
 937       assert((KnownOne & NewBits) == 0);
 938       assert((KnownZero & NewBits) == 0);
 939     }
 940     break;
 941   }
 942   case ISD::ANY_EXTEND: {
 943     unsigned OperandBitWidth =
 944       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 945     APInt InMask = NewMask.trunc(OperandBitWidth);
 946     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 947                              KnownZero, KnownOne, TLO, Depth+1))
 948       return true;
 949     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 950     KnownZero = KnownZero.zext(BitWidth);
 951     KnownOne = KnownOne.zext(BitWidth);
 952     break;
 953   }
 954   case ISD::TRUNCATE: {
 955     // Simplify the input, using demanded bit information, and compute the known
 956     // zero/one bits live out.
 957     unsigned OperandBitWidth =
 958       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 959     APInt TruncMask = NewMask.zext(OperandBitWidth);
 960     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 961                              KnownZero, KnownOne, TLO, Depth+1))
 962       return true;
 963     KnownZero = KnownZero.trunc(BitWidth);
 964     KnownOne = KnownOne.trunc(BitWidth);
 965
 966     // If the input is only used by this truncate, see if we can shrink it based
 967     // on the known demanded bits.
 968     if (Op.getOperand(0).getNode()->hasOneUse()) {
 969       SDValue In = Op.getOperand(0);
 970       switch (In.getOpcode()) {
 971       default: break;
 972       case ISD::SRL:
 973         // Shrink SRL by a constant if none of the high bits shifted in are
 974         // demanded.
 975         if (TLO.LegalTypes() &&
 976             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 977           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 978           // undesirable.
 979           break;
 980         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 981         if (!ShAmt)
 982           break;
 983         SDValue Shift = In.getOperand(1);
 984         if (TLO.LegalTypes()) {
 985           uint64_t ShVal = ShAmt->getZExtValue();
 986           Shift =
 987             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
 988         }
 989
 990         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
 991                                                OperandBitWidth - BitWidth);
 992         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
 993
 994         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
 995           // None of the shifted in bits are needed.  Add a truncate of the
 996           // shift input, then shift it.
 997           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
 998                                              Op.getValueType(),
 999                                              In.getOperand(0));
1000           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1001                                                    Op.getValueType(),
1002                                                    NewTrunc,
1003                                                    Shift));
1004         }
1005         break;
1006       }
1007     }
1008
1009     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1010     break;
1011   }
1012   case ISD::AssertZext: {
1013     // AssertZext demands all of the high bits, plus any of the low bits
1014     // demanded by its users.
1015     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1016     APInt InMask = APInt::getLowBitsSet(BitWidth,
1017                                         VT.getSizeInBits());
1018     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
1019                              KnownZero, KnownOne, TLO, Depth+1))
1020       return true;
1021     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1022
1023     KnownZero |= ~InMask & NewMask;
1024     break;
1025   }
1026   case ISD::BITCAST:
1027     // If this is an FP->Int bitcast and if the sign bit is the only
1028     // thing demanded, turn this into a FGETSIGN.
1029     if (!TLO.LegalOperations() &&
1030         !Op.getValueType().isVector() &&
1031         !Op.getOperand(0).getValueType().isVector() &&
1032         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1033         Op.getOperand(0).getValueType().isFloatingPoint()) {
1034       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1035       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1036       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1037         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1038         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1039         // place.  We expect the SHL to be eliminated by other optimizations.
1040         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1041         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1042         if (!OpVTLegal && OpVTSizeInBits > 32)
1043           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1044         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1045         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1046         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1047                                                  Op.getValueType(),
1048                                                  Sign, ShAmt));
1049       }
1050     }
1051     break;
1052   case ISD::ADD:
1053   case ISD::MUL:
1054   case ISD::SUB: {
1055     // Add, Sub, and Mul don't demand any bits in positions beyond that
1056     // of the highest bit demanded of them.
1057     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1058                                         BitWidth - NewMask.countLeadingZeros());
1059     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1060                              KnownOne2, TLO, Depth+1))
1061       return true;
1062     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1063                              KnownOne2, TLO, Depth+1))
1064       return true;
1065     // See if the operation should be performed at a smaller bit width.
1066     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1067       return true;
1068   }
1069   // FALL THROUGH
1070   default:
1071     // Just use computeKnownBits to compute output bits.
1072     TLO.DAG.computeKnownBits(Op, KnownZero, KnownOne, Depth);
1073     break;
1074   }
1075
1076   // If we know the value of all of the demanded bits, return this as a
1077   // constant.
1078   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1079     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1080
1081   return false;
1082 }
1083
1084 /// computeKnownBitsForTargetNode - Determine which of the bits specified
1085 /// in Mask are known to be either zero or one and return them in the
1086 /// KnownZero/KnownOne bitsets.
1087 void TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
1088                                                    APInt &KnownZero,
1089                                                    APInt &KnownOne,
1090                                                    const SelectionDAG &DAG,
1091                                                    unsigned Depth) const {
1092   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1093           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1094           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1095           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1096          "Should use MaskedValueIsZero if you don't know whether Op"
1097          " is a target node!");
1098   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1099 }
1100
1101 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1102 /// targets that want to expose additional information about sign bits to the
1103 /// DAG Combiner.
1104 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1105                                                          const SelectionDAG &,
1106                                                          unsigned Depth) const {
1107   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1108           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1109           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1110           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1111          "Should use ComputeNumSignBits if you don't know whether Op"
1112          " is a target node!");
1113   return 1;
1114 }
1115
1116 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1117 /// one bit set. This differs from computeKnownBits in that it doesn't need to
1118 /// determine which bit is set.
1119 ///
1120 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1121   // A left-shift of a constant one will have exactly one bit set, because
1122   // shifting the bit off the end is undefined.
1123   if (Val.getOpcode() == ISD::SHL)
1124     if (ConstantSDNode *C =
1125          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1126       if (C->getAPIntValue() == 1)
1127         return true;
1128
1129   // Similarly, a right-shift of a constant sign-bit will have exactly
1130   // one bit set.
1131   if (Val.getOpcode() == ISD::SRL)
1132     if (ConstantSDNode *C =
1133          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1134       if (C->getAPIntValue().isSignBit())
1135         return true;
1136
1137   // More could be done here, though the above checks are enough
1138   // to handle some common cases.
1139
1140   // Fall back to computeKnownBits to catch other known cases.
1141   EVT OpVT = Val.getValueType();
1142   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1143   APInt KnownZero, KnownOne;
1144   DAG.computeKnownBits(Val, KnownZero, KnownOne);
1145   return (KnownZero.countPopulation() == BitWidth - 1) &&
1146          (KnownOne.countPopulation() == 1);
1147 }
1148
1149 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1150   if (!N)
1151     return false;
1152
1153   bool IsVec = false;
1154   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1155   if (!CN) {
1156     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1157     if (!BV)
1158       return false;
1159
1160     IsVec = true;
1161     BitVector UndefElements;
1162     CN = BV->getConstantSplatNode(&UndefElements);
1163     // Only interested in constant splats, and we don't try to handle undef
1164     // elements in identifying boolean constants.
1165     if (!CN || UndefElements.none())
1166       return false;
1167   }
1168
1169   switch (getBooleanContents(IsVec)) {
1170   case UndefinedBooleanContent:
1171     return CN->getAPIntValue()[0];
1172   case ZeroOrOneBooleanContent:
1173     return CN->isOne();
1174   case ZeroOrNegativeOneBooleanContent:
1175     return CN->isAllOnesValue();
1176   }
1177
1178   llvm_unreachable("Invalid boolean contents");
1179 }
1180
1181 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1182   if (!N)
1183     return false;
1184
1185   bool IsVec = false;
1186   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1187   if (!CN) {
1188     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1189     if (!BV)
1190       return false;
1191
1192     IsVec = true;
1193     BitVector UndefElements;
1194     CN = BV->getConstantSplatNode(&UndefElements);
1195     // Only interested in constant splats, and we don't try to handle undef
1196     // elements in identifying boolean constants.
1197     if (!CN || UndefElements.none())
1198       return false;
1199   }
1200
1201   if (getBooleanContents(IsVec) == UndefinedBooleanContent)
1202     return !CN->getAPIntValue()[0];
1203
1204   return CN->isNullValue();
1205 }
1206
1207 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1208 /// and cc. If it is unable to simplify it, return a null SDValue.
1209 SDValue
1210 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1211                               ISD::CondCode Cond, bool foldBooleans,
1212                               DAGCombinerInfo &DCI, SDLoc dl) const {
1213   SelectionDAG &DAG = DCI.DAG;
1214
1215   // These setcc operations always fold.
1216   switch (Cond) {
1217   default: break;
1218   case ISD::SETFALSE:
1219   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1220   case ISD::SETTRUE:
1221   case ISD::SETTRUE2: {
1222     TargetLowering::BooleanContent Cnt = getBooleanContents(VT.isVector());
1223     return DAG.getConstant(
1224         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, VT);
1225   }
1226   }
1227
1228   // Ensure that the constant occurs on the RHS, and fold constant
1229   // comparisons.
1230   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1231   if (isa<ConstantSDNode>(N0.getNode()) &&
1232       (DCI.isBeforeLegalizeOps() ||
1233        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1234     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1235
1236   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1237     const APInt &C1 = N1C->getAPIntValue();
1238
1239     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1240     // equality comparison, then we're just comparing whether X itself is
1241     // zero.
1242     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1243         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1244         N0.getOperand(1).getOpcode() == ISD::Constant) {
1245       const APInt &ShAmt
1246         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1247       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1248           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1249         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1250           // (srl (ctlz x), 5) == 0  -> X != 0
1251           // (srl (ctlz x), 5) != 1  -> X != 0
1252           Cond = ISD::SETNE;
1253         } else {
1254           // (srl (ctlz x), 5) != 0  -> X == 0
1255           // (srl (ctlz x), 5) == 1  -> X == 0
1256           Cond = ISD::SETEQ;
1257         }
1258         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1259         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1260                             Zero, Cond);
1261       }
1262     }
1263
1264     SDValue CTPOP = N0;
1265     // Look through truncs that don't change the value of a ctpop.
1266     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1267       CTPOP = N0.getOperand(0);
1268
1269     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1270         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1271                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1272       EVT CTVT = CTPOP.getValueType();
1273       SDValue CTOp = CTPOP.getOperand(0);
1274
1275       // (ctpop x) u< 2 -> (x & x-1) == 0
1276       // (ctpop x) u> 1 -> (x & x-1) != 0
1277       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1278         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1279                                   DAG.getConstant(1, CTVT));
1280         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1281         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1282         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1283       }
1284
1285       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1286     }
1287
1288     // (zext x) == C --> x == (trunc C)
1289     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1290         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1291       unsigned MinBits = N0.getValueSizeInBits();
1292       SDValue PreZExt;
1293       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1294         // ZExt
1295         MinBits = N0->getOperand(0).getValueSizeInBits();
1296         PreZExt = N0->getOperand(0);
1297       } else if (N0->getOpcode() == ISD::AND) {
1298         // DAGCombine turns costly ZExts into ANDs
1299         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1300           if ((C->getAPIntValue()+1).isPowerOf2()) {
1301             MinBits = C->getAPIntValue().countTrailingOnes();
1302             PreZExt = N0->getOperand(0);
1303           }
1304       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1305         // ZEXTLOAD
1306         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1307           MinBits = LN0->getMemoryVT().getSizeInBits();
1308           PreZExt = N0;
1309         }
1310       }
1311
1312       // Make sure we're not losing bits from the constant.
1313       if (MinBits > 0 &&
1314           MinBits < C1.getBitWidth() && MinBits >= C1.getActiveBits()) {
1315         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1316         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1317           // Will get folded away.
1318           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
1319           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1320           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1321         }
1322       }
1323     }
1324
1325     // If the LHS is '(and load, const)', the RHS is 0,
1326     // the test is for equality or unsigned, and all 1 bits of the const are
1327     // in the same partial word, see if we can shorten the load.
1328     if (DCI.isBeforeLegalize() &&
1329         !ISD::isSignedIntSetCC(Cond) &&
1330         N0.getOpcode() == ISD::AND && C1 == 0 &&
1331         N0.getNode()->hasOneUse() &&
1332         isa<LoadSDNode>(N0.getOperand(0)) &&
1333         N0.getOperand(0).getNode()->hasOneUse() &&
1334         isa<ConstantSDNode>(N0.getOperand(1))) {
1335       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1336       APInt bestMask;
1337       unsigned bestWidth = 0, bestOffset = 0;
1338       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1339         unsigned origWidth = N0.getValueType().getSizeInBits();
1340         unsigned maskWidth = origWidth;
1341         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1342         // 8 bits, but have to be careful...
1343         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1344           origWidth = Lod->getMemoryVT().getSizeInBits();
1345         const APInt &Mask =
1346           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1347         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1348           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1349           for (unsigned offset=0; offset<origWidth/width; offset++) {
1350             if ((newMask & Mask) == Mask) {
1351               if (!getDataLayout()->isLittleEndian())
1352                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1353               else
1354                 bestOffset = (uint64_t)offset * (width/8);
1355               bestMask = Mask.lshr(offset * (width/8) * 8);
1356               bestWidth = width;
1357               break;
1358             }
1359             newMask = newMask << width;
1360           }
1361         }
1362       }
1363       if (bestWidth) {
1364         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1365         if (newVT.isRound()) {
1366           EVT PtrType = Lod->getOperand(1).getValueType();
1367           SDValue Ptr = Lod->getBasePtr();
1368           if (bestOffset != 0)
1369             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1370                               DAG.getConstant(bestOffset, PtrType));
1371           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1372           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1373                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1374                                         false, false, false, NewAlign);
1375           return DAG.getSetCC(dl, VT,
1376                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1377                                       DAG.getConstant(bestMask.trunc(bestWidth),
1378                                                       newVT)),
1379                               DAG.getConstant(0LL, newVT), Cond);
1380         }
1381       }
1382     }
1383
1384     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1385     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1386       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1387
1388       // If the comparison constant has bits in the upper part, the
1389       // zero-extended value could never match.
1390       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1391                                               C1.getBitWidth() - InSize))) {
1392         switch (Cond) {
1393         case ISD::SETUGT:
1394         case ISD::SETUGE:
1395         case ISD::SETEQ: return DAG.getConstant(0, VT);
1396         case ISD::SETULT:
1397         case ISD::SETULE:
1398         case ISD::SETNE: return DAG.getConstant(1, VT);
1399         case ISD::SETGT:
1400         case ISD::SETGE:
1401           // True if the sign bit of C1 is set.
1402           return DAG.getConstant(C1.isNegative(), VT);
1403         case ISD::SETLT:
1404         case ISD::SETLE:
1405           // True if the sign bit of C1 isn't set.
1406           return DAG.getConstant(C1.isNonNegative(), VT);
1407         default:
1408           break;
1409         }
1410       }
1411
1412       // Otherwise, we can perform the comparison with the low bits.
1413       switch (Cond) {
1414       case ISD::SETEQ:
1415       case ISD::SETNE:
1416       case ISD::SETUGT:
1417       case ISD::SETUGE:
1418       case ISD::SETULT:
1419       case ISD::SETULE: {
1420         EVT newVT = N0.getOperand(0).getValueType();
1421         if (DCI.isBeforeLegalizeOps() ||
1422             (isOperationLegal(ISD::SETCC, newVT) &&
1423              getCondCodeAction(Cond, newVT.getSimpleVT()) == Legal)) {
1424           EVT NewSetCCVT = getSetCCResultType(*DAG.getContext(), newVT);
1425           SDValue NewConst = DAG.getConstant(C1.trunc(InSize), newVT);
1426
1427           SDValue NewSetCC = DAG.getSetCC(dl, NewSetCCVT, N0.getOperand(0),
1428                                           NewConst, Cond);
1429           return DAG.getBoolExtOrTrunc(NewSetCC, dl, VT);
1430         }
1431         break;
1432       }
1433       default:
1434         break;   // todo, be more careful with signed comparisons
1435       }
1436     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1437                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1438       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1439       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1440       EVT ExtDstTy = N0.getValueType();
1441       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1442
1443       // If the constant doesn't fit into the number of bits for the source of
1444       // the sign extension, it is impossible for both sides to be equal.
1445       if (C1.getMinSignedBits() > ExtSrcTyBits)
1446         return DAG.getConstant(Cond == ISD::SETNE, VT);
1447
1448       SDValue ZextOp;
1449       EVT Op0Ty = N0.getOperand(0).getValueType();
1450       if (Op0Ty == ExtSrcTy) {
1451         ZextOp = N0.getOperand(0);
1452       } else {
1453         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1454         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1455                               DAG.getConstant(Imm, Op0Ty));
1456       }
1457       if (!DCI.isCalledByLegalizer())
1458         DCI.AddToWorklist(ZextOp.getNode());
1459       // Otherwise, make this a use of a zext.
1460       return DAG.getSetCC(dl, VT, ZextOp,
1461                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1462                                                               ExtDstTyBits,
1463                                                               ExtSrcTyBits),
1464                                           ExtDstTy),
1465                           Cond);
1466     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1467                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1468       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1469       if (N0.getOpcode() == ISD::SETCC &&
1470           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1471         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1472         if (TrueWhenTrue)
1473           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1474         // Invert the condition.
1475         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1476         CC = ISD::getSetCCInverse(CC,
1477                                   N0.getOperand(0).getValueType().isInteger());
1478         if (DCI.isBeforeLegalizeOps() ||
1479             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1480           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1481       }
1482
1483       if ((N0.getOpcode() == ISD::XOR ||
1484            (N0.getOpcode() == ISD::AND &&
1485             N0.getOperand(0).getOpcode() == ISD::XOR &&
1486             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1487           isa<ConstantSDNode>(N0.getOperand(1)) &&
1488           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1489         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1490         // can only do this if the top bits are known zero.
1491         unsigned BitWidth = N0.getValueSizeInBits();
1492         if (DAG.MaskedValueIsZero(N0,
1493                                   APInt::getHighBitsSet(BitWidth,
1494                                                         BitWidth-1))) {
1495           // Okay, get the un-inverted input value.
1496           SDValue Val;
1497           if (N0.getOpcode() == ISD::XOR)
1498             Val = N0.getOperand(0);
1499           else {
1500             assert(N0.getOpcode() == ISD::AND &&
1501                     N0.getOperand(0).getOpcode() == ISD::XOR);
1502             // ((X^1)&1)^1 -> X & 1
1503             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1504                               N0.getOperand(0).getOperand(0),
1505                               N0.getOperand(1));
1506           }
1507
1508           return DAG.getSetCC(dl, VT, Val, N1,
1509                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1510         }
1511       } else if (N1C->getAPIntValue() == 1 &&
1512                  (VT == MVT::i1 ||
1513                   getBooleanContents(false) == ZeroOrOneBooleanContent)) {
1514         SDValue Op0 = N0;
1515         if (Op0.getOpcode() == ISD::TRUNCATE)
1516           Op0 = Op0.getOperand(0);
1517
1518         if ((Op0.getOpcode() == ISD::XOR) &&
1519             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1520             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1521           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1522           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1523           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1524                               Cond);
1525         }
1526         if (Op0.getOpcode() == ISD::AND &&
1527             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1528             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1529           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1530           if (Op0.getValueType().bitsGT(VT))
1531             Op0 = DAG.getNode(ISD::AND, dl, VT,
1532                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1533                           DAG.getConstant(1, VT));
1534           else if (Op0.getValueType().bitsLT(VT))
1535             Op0 = DAG.getNode(ISD::AND, dl, VT,
1536                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1537                         DAG.getConstant(1, VT));
1538
1539           return DAG.getSetCC(dl, VT, Op0,
1540                               DAG.getConstant(0, Op0.getValueType()),
1541                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1542         }
1543         if (Op0.getOpcode() == ISD::AssertZext &&
1544             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1545           return DAG.getSetCC(dl, VT, Op0,
1546                               DAG.getConstant(0, Op0.getValueType()),
1547                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1548       }
1549     }
1550
1551     APInt MinVal, MaxVal;
1552     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1553     if (ISD::isSignedIntSetCC(Cond)) {
1554       MinVal = APInt::getSignedMinValue(OperandBitSize);
1555       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1556     } else {
1557       MinVal = APInt::getMinValue(OperandBitSize);
1558       MaxVal = APInt::getMaxValue(OperandBitSize);
1559     }
1560
1561     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1562     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1563       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1564       // X >= C0 --> X > (C0 - 1)
1565       APInt C = C1 - 1;
1566       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1567       if ((DCI.isBeforeLegalizeOps() ||
1568            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1569           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1570                                 isLegalICmpImmediate(C.getSExtValue())))) {
1571         return DAG.getSetCC(dl, VT, N0,
1572                             DAG.getConstant(C, N1.getValueType()),
1573                             NewCC);
1574       }
1575     }
1576
1577     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1578       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1579       // X <= C0 --> X < (C0 + 1)
1580       APInt C = C1 + 1;
1581       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1582       if ((DCI.isBeforeLegalizeOps() ||
1583            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1584           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1585                                 isLegalICmpImmediate(C.getSExtValue())))) {
1586         return DAG.getSetCC(dl, VT, N0,
1587                             DAG.getConstant(C, N1.getValueType()),
1588                             NewCC);
1589       }
1590     }
1591
1592     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1593       return DAG.getConstant(0, VT);      // X < MIN --> false
1594     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1595       return DAG.getConstant(1, VT);      // X >= MIN --> true
1596     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1597       return DAG.getConstant(0, VT);      // X > MAX --> false
1598     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1599       return DAG.getConstant(1, VT);      // X <= MAX --> true
1600
1601     // Canonicalize setgt X, Min --> setne X, Min
1602     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1603       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1604     // Canonicalize setlt X, Max --> setne X, Max
1605     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1606       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1607
1608     // If we have setult X, 1, turn it into seteq X, 0
1609     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1610       return DAG.getSetCC(dl, VT, N0,
1611                           DAG.getConstant(MinVal, N0.getValueType()),
1612                           ISD::SETEQ);
1613     // If we have setugt X, Max-1, turn it into seteq X, Max
1614     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1615       return DAG.getSetCC(dl, VT, N0,
1616                           DAG.getConstant(MaxVal, N0.getValueType()),
1617                           ISD::SETEQ);
1618
1619     // If we have "setcc X, C0", check to see if we can shrink the immediate
1620     // by changing cc.
1621
1622     // SETUGT X, SINTMAX  -> SETLT X, 0
1623     if (Cond == ISD::SETUGT &&
1624         C1 == APInt::getSignedMaxValue(OperandBitSize))
1625       return DAG.getSetCC(dl, VT, N0,
1626                           DAG.getConstant(0, N1.getValueType()),
1627                           ISD::SETLT);
1628
1629     // SETULT X, SINTMIN  -> SETGT X, -1
1630     if (Cond == ISD::SETULT &&
1631         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1632       SDValue ConstMinusOne =
1633           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1634                           N1.getValueType());
1635       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1636     }
1637
1638     // Fold bit comparisons when we can.
1639     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1640         (VT == N0.getValueType() ||
1641          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1642         N0.getOpcode() == ISD::AND)
1643       if (ConstantSDNode *AndRHS =
1644                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1645         EVT ShiftTy = DCI.isBeforeLegalize() ?
1646           getPointerTy() : getShiftAmountTy(N0.getValueType());
1647         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1648           // Perform the xform if the AND RHS is a single bit.
1649           if (AndRHS->getAPIntValue().isPowerOf2()) {
1650             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1651                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1652                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1653           }
1654         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1655           // (X & 8) == 8  -->  (X & 8) >> 3
1656           // Perform the xform if C1 is a single bit.
1657           if (C1.isPowerOf2()) {
1658             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1659                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1660                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1661           }
1662         }
1663       }
1664
1665     if (C1.getMinSignedBits() <= 64 &&
1666         !isLegalICmpImmediate(C1.getSExtValue())) {
1667       // (X & -256) == 256 -> (X >> 8) == 1
1668       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1669           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1670         if (ConstantSDNode *AndRHS =
1671             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1672           const APInt &AndRHSC = AndRHS->getAPIntValue();
1673           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1674             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1675             EVT ShiftTy = DCI.isBeforeLegalize() ?
1676               getPointerTy() : getShiftAmountTy(N0.getValueType());
1677             EVT CmpTy = N0.getValueType();
1678             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1679                                         DAG.getConstant(ShiftBits, ShiftTy));
1680             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), CmpTy);
1681             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1682           }
1683         }
1684       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1685                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1686         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1687         // X <  0x100000000 -> (X >> 32) <  1
1688         // X >= 0x100000000 -> (X >> 32) >= 1
1689         // X <= 0x0ffffffff -> (X >> 32) <  1
1690         // X >  0x0ffffffff -> (X >> 32) >= 1
1691         unsigned ShiftBits;
1692         APInt NewC = C1;
1693         ISD::CondCode NewCond = Cond;
1694         if (AdjOne) {
1695           ShiftBits = C1.countTrailingOnes();
1696           NewC = NewC + 1;
1697           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1698         } else {
1699           ShiftBits = C1.countTrailingZeros();
1700         }
1701         NewC = NewC.lshr(ShiftBits);
1702         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1703           EVT ShiftTy = DCI.isBeforeLegalize() ?
1704             getPointerTy() : getShiftAmountTy(N0.getValueType());
1705           EVT CmpTy = N0.getValueType();
1706           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1707                                       DAG.getConstant(ShiftBits, ShiftTy));
1708           SDValue CmpRHS = DAG.getConstant(NewC, CmpTy);
1709           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1710         }
1711       }
1712     }
1713   }
1714
1715   if (isa<ConstantFPSDNode>(N0.getNode())) {
1716     // Constant fold or commute setcc.
1717     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1718     if (O.getNode()) return O;
1719   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1720     // If the RHS of an FP comparison is a constant, simplify it away in
1721     // some cases.
1722     if (CFP->getValueAPF().isNaN()) {
1723       // If an operand is known to be a nan, we can fold it.
1724       switch (ISD::getUnorderedFlavor(Cond)) {
1725       default: llvm_unreachable("Unknown flavor!");
1726       case 0:  // Known false.
1727         return DAG.getConstant(0, VT);
1728       case 1:  // Known true.
1729         return DAG.getConstant(1, VT);
1730       case 2:  // Undefined.
1731         return DAG.getUNDEF(VT);
1732       }
1733     }
1734
1735     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1736     // constant if knowing that the operand is non-nan is enough.  We prefer to
1737     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1738     // materialize 0.0.
1739     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1740       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1741
1742     // If the condition is not legal, see if we can find an equivalent one
1743     // which is legal.
1744     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1745       // If the comparison was an awkward floating-point == or != and one of
1746       // the comparison operands is infinity or negative infinity, convert the
1747       // condition to a less-awkward <= or >=.
1748       if (CFP->getValueAPF().isInfinity()) {
1749         if (CFP->getValueAPF().isNegative()) {
1750           if (Cond == ISD::SETOEQ &&
1751               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1752             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1753           if (Cond == ISD::SETUEQ &&
1754               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1755             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1756           if (Cond == ISD::SETUNE &&
1757               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1758             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1759           if (Cond == ISD::SETONE &&
1760               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1761             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1762         } else {
1763           if (Cond == ISD::SETOEQ &&
1764               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1765             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1766           if (Cond == ISD::SETUEQ &&
1767               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1768             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1769           if (Cond == ISD::SETUNE &&
1770               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1771             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1772           if (Cond == ISD::SETONE &&
1773               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1774             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1775         }
1776       }
1777     }
1778   }
1779
1780   if (N0 == N1) {
1781     // The sext(setcc()) => setcc() optimization relies on the appropriate
1782     // constant being emitted.
1783     uint64_t EqVal = 0;
1784     switch (getBooleanContents(N0.getValueType().isVector())) {
1785     case UndefinedBooleanContent:
1786     case ZeroOrOneBooleanContent:
1787       EqVal = ISD::isTrueWhenEqual(Cond);
1788       break;
1789     case ZeroOrNegativeOneBooleanContent:
1790       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1791       break;
1792     }
1793
1794     // We can always fold X == X for integer setcc's.
1795     if (N0.getValueType().isInteger()) {
1796       return DAG.getConstant(EqVal, VT);
1797     }
1798     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1799     if (UOF == 2)   // FP operators that are undefined on NaNs.
1800       return DAG.getConstant(EqVal, VT);
1801     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1802       return DAG.getConstant(EqVal, VT);
1803     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1804     // if it is not already.
1805     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1806     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1807           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1808       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1809   }
1810
1811   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1812       N0.getValueType().isInteger()) {
1813     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1814         N0.getOpcode() == ISD::XOR) {
1815       // Simplify (X+Y) == (X+Z) -->  Y == Z
1816       if (N0.getOpcode() == N1.getOpcode()) {
1817         if (N0.getOperand(0) == N1.getOperand(0))
1818           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1819         if (N0.getOperand(1) == N1.getOperand(1))
1820           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1821         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1822           // If X op Y == Y op X, try other combinations.
1823           if (N0.getOperand(0) == N1.getOperand(1))
1824             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1825                                 Cond);
1826           if (N0.getOperand(1) == N1.getOperand(0))
1827             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1828                                 Cond);
1829         }
1830       }
1831
1832       // If RHS is a legal immediate value for a compare instruction, we need
1833       // to be careful about increasing register pressure needlessly.
1834       bool LegalRHSImm = false;
1835
1836       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1837         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1838           // Turn (X+C1) == C2 --> X == C2-C1
1839           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1840             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1841                                 DAG.getConstant(RHSC->getAPIntValue()-
1842                                                 LHSR->getAPIntValue(),
1843                                 N0.getValueType()), Cond);
1844           }
1845
1846           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1847           if (N0.getOpcode() == ISD::XOR)
1848             // If we know that all of the inverted bits are zero, don't bother
1849             // performing the inversion.
1850             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1851               return
1852                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1853                              DAG.getConstant(LHSR->getAPIntValue() ^
1854                                                RHSC->getAPIntValue(),
1855                                              N0.getValueType()),
1856                              Cond);
1857         }
1858
1859         // Turn (C1-X) == C2 --> X == C1-C2
1860         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1861           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1862             return
1863               DAG.getSetCC(dl, VT, N0.getOperand(1),
1864                            DAG.getConstant(SUBC->getAPIntValue() -
1865                                              RHSC->getAPIntValue(),
1866                                            N0.getValueType()),
1867                            Cond);
1868           }
1869         }
1870
1871         // Could RHSC fold directly into a compare?
1872         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1873           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1874       }
1875
1876       // Simplify (X+Z) == X -->  Z == 0
1877       // Don't do this if X is an immediate that can fold into a cmp
1878       // instruction and X+Z has other uses. It could be an induction variable
1879       // chain, and the transform would increase register pressure.
1880       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1881         if (N0.getOperand(0) == N1)
1882           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1883                               DAG.getConstant(0, N0.getValueType()), Cond);
1884         if (N0.getOperand(1) == N1) {
1885           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1886             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1887                                 DAG.getConstant(0, N0.getValueType()), Cond);
1888           if (N0.getNode()->hasOneUse()) {
1889             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1890             // (Z-X) == X  --> Z == X<<1
1891             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1892                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
1893             if (!DCI.isCalledByLegalizer())
1894               DCI.AddToWorklist(SH.getNode());
1895             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1896           }
1897         }
1898       }
1899     }
1900
1901     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1902         N1.getOpcode() == ISD::XOR) {
1903       // Simplify  X == (X+Z) -->  Z == 0
1904       if (N1.getOperand(0) == N0)
1905         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1906                         DAG.getConstant(0, N1.getValueType()), Cond);
1907       if (N1.getOperand(1) == N0) {
1908         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1909           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1910                           DAG.getConstant(0, N1.getValueType()), Cond);
1911         if (N1.getNode()->hasOneUse()) {
1912           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1913           // X == (Z-X)  --> X<<1 == Z
1914           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1915                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
1916           if (!DCI.isCalledByLegalizer())
1917             DCI.AddToWorklist(SH.getNode());
1918           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1919         }
1920       }
1921     }
1922
1923     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1924     // Note that where y is variable and is known to have at most
1925     // one bit set (for example, if it is z&1) we cannot do this;
1926     // the expressions are not equivalent when y==0.
1927     if (N0.getOpcode() == ISD::AND)
1928       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1929         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1930           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1931           if (DCI.isBeforeLegalizeOps() ||
1932               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1933             SDValue Zero = DAG.getConstant(0, N1.getValueType());
1934             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1935           }
1936         }
1937       }
1938     if (N1.getOpcode() == ISD::AND)
1939       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1940         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1941           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1942           if (DCI.isBeforeLegalizeOps() ||
1943               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1944             SDValue Zero = DAG.getConstant(0, N0.getValueType());
1945             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1946           }
1947         }
1948       }
1949   }
1950
1951   // Fold away ALL boolean setcc's.
1952   SDValue Temp;
1953   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1954     switch (Cond) {
1955     default: llvm_unreachable("Unknown integer setcc!");
1956     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1957       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1958       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1959       if (!DCI.isCalledByLegalizer())
1960         DCI.AddToWorklist(Temp.getNode());
1961       break;
1962     case ISD::SETNE:  // X != Y   -->  (X^Y)
1963       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1964       break;
1965     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
1966     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
1967       Temp = DAG.getNOT(dl, N0, MVT::i1);
1968       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
1969       if (!DCI.isCalledByLegalizer())
1970         DCI.AddToWorklist(Temp.getNode());
1971       break;
1972     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
1973     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
1974       Temp = DAG.getNOT(dl, N1, MVT::i1);
1975       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
1976       if (!DCI.isCalledByLegalizer())
1977         DCI.AddToWorklist(Temp.getNode());
1978       break;
1979     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
1980     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
1981       Temp = DAG.getNOT(dl, N0, MVT::i1);
1982       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
1983       if (!DCI.isCalledByLegalizer())
1984         DCI.AddToWorklist(Temp.getNode());
1985       break;
1986     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
1987     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
1988       Temp = DAG.getNOT(dl, N1, MVT::i1);
1989       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
1990       break;
1991     }
1992     if (VT != MVT::i1) {
1993       if (!DCI.isCalledByLegalizer())
1994         DCI.AddToWorklist(N0.getNode());
1995       // FIXME: If running after legalize, we probably can't do this.
1996       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
1997     }
1998     return N0;
1999   }
2000
2001   // Could not fold it.
2002   return SDValue();
2003 }
2004
2005 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2006 /// node is a GlobalAddress + offset.
2007 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
2008                                     int64_t &Offset) const {
2009   if (isa<GlobalAddressSDNode>(N)) {
2010     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2011     GA = GASD->getGlobal();
2012     Offset += GASD->getOffset();
2013     return true;
2014   }
2015
2016   if (N->getOpcode() == ISD::ADD) {
2017     SDValue N1 = N->getOperand(0);
2018     SDValue N2 = N->getOperand(1);
2019     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2020       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2021       if (V) {
2022         Offset += V->getSExtValue();
2023         return true;
2024       }
2025     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2026       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2027       if (V) {
2028         Offset += V->getSExtValue();
2029         return true;
2030       }
2031     }
2032   }
2033
2034   return false;
2035 }
2036
2037
2038 SDValue TargetLowering::
2039 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2040   // Default implementation: no optimization.
2041   return SDValue();
2042 }
2043
2044 //===----------------------------------------------------------------------===//
2045 //  Inline Assembler Implementation Methods
2046 //===----------------------------------------------------------------------===//
2047
2048
2049 TargetLowering::ConstraintType
2050 TargetLowering::getConstraintType(const std::string &Constraint) const {
2051   unsigned S = Constraint.size();
2052
2053   if (S == 1) {
2054     switch (Constraint[0]) {
2055     default: break;
2056     case 'r': return C_RegisterClass;
2057     case 'm':    // memory
2058     case 'o':    // offsetable
2059     case 'V':    // not offsetable
2060       return C_Memory;
2061     case 'i':    // Simple Integer or Relocatable Constant
2062     case 'n':    // Simple Integer
2063     case 'E':    // Floating Point Constant
2064     case 'F':    // Floating Point Constant
2065     case 's':    // Relocatable Constant
2066     case 'p':    // Address.
2067     case 'X':    // Allow ANY value.
2068     case 'I':    // Target registers.
2069     case 'J':
2070     case 'K':
2071     case 'L':
2072     case 'M':
2073     case 'N':
2074     case 'O':
2075     case 'P':
2076     case '<':
2077     case '>':
2078       return C_Other;
2079     }
2080   }
2081
2082   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2083     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2084       return C_Memory;
2085     return C_Register;
2086   }
2087   return C_Unknown;
2088 }
2089
2090 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2091 /// with another that has more specific requirements based on the type of the
2092 /// corresponding operand.
2093 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2094   if (ConstraintVT.isInteger())
2095     return "r";
2096   if (ConstraintVT.isFloatingPoint())
2097     return "f";      // works for many targets
2098   return nullptr;
2099 }
2100
2101 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2102 /// vector.  If it is invalid, don't add anything to Ops.
2103 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2104                                                   std::string &Constraint,
2105                                                   std::vector<SDValue> &Ops,
2106                                                   SelectionDAG &DAG) const {
2107
2108   if (Constraint.length() > 1) return;
2109
2110   char ConstraintLetter = Constraint[0];
2111   switch (ConstraintLetter) {
2112   default: break;
2113   case 'X':     // Allows any operand; labels (basic block) use this.
2114     if (Op.getOpcode() == ISD::BasicBlock) {
2115       Ops.push_back(Op);
2116       return;
2117     }
2118     // fall through
2119   case 'i':    // Simple Integer or Relocatable Constant
2120   case 'n':    // Simple Integer
2121   case 's': {  // Relocatable Constant
2122     // These operands are interested in values of the form (GV+C), where C may
2123     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2124     // is possible and fine if either GV or C are missing.
2125     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2126     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2127
2128     // If we have "(add GV, C)", pull out GV/C
2129     if (Op.getOpcode() == ISD::ADD) {
2130       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2131       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2132       if (!C || !GA) {
2133         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2134         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2135       }
2136       if (!C || !GA)
2137         C = nullptr, GA = nullptr;
2138     }
2139
2140     // If we find a valid operand, map to the TargetXXX version so that the
2141     // value itself doesn't get selected.
2142     if (GA) {   // Either &GV   or   &GV+C
2143       if (ConstraintLetter != 'n') {
2144         int64_t Offs = GA->getOffset();
2145         if (C) Offs += C->getZExtValue();
2146         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2147                                                  C ? SDLoc(C) : SDLoc(),
2148                                                  Op.getValueType(), Offs));
2149         return;
2150       }
2151     }
2152     if (C) {   // just C, no GV.
2153       // Simple constants are not allowed for 's'.
2154       if (ConstraintLetter != 's') {
2155         // gcc prints these as sign extended.  Sign extend value to 64 bits
2156         // now; without this it would get ZExt'd later in
2157         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2158         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2159                                             MVT::i64));
2160         return;
2161       }
2162     }
2163     break;
2164   }
2165   }
2166 }
2167
2168 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2169 getRegForInlineAsmConstraint(const std::string &Constraint,
2170                              MVT VT) const {
2171   if (Constraint.empty() || Constraint[0] != '{')
2172     return std::make_pair(0u, static_cast<TargetRegisterClass*>(nullptr));
2173   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2174
2175   // Remove the braces from around the name.
2176   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2177
2178   std::pair<unsigned, const TargetRegisterClass*> R =
2179     std::make_pair(0u, static_cast<const TargetRegisterClass*>(nullptr));
2180
2181   // Figure out which register class contains this reg.
2182   const TargetRegisterInfo *RI = getTargetMachine().getRegisterInfo();
2183   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2184        E = RI->regclass_end(); RCI != E; ++RCI) {
2185     const TargetRegisterClass *RC = *RCI;
2186
2187     // If none of the value types for this register class are valid, we
2188     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2189     if (!isLegalRC(RC))
2190       continue;
2191
2192     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2193          I != E; ++I) {
2194       if (RegName.equals_lower(RI->getName(*I))) {
2195         std::pair<unsigned, const TargetRegisterClass*> S =
2196           std::make_pair(*I, RC);
2197
2198         // If this register class has the requested value type, return it,
2199         // otherwise keep searching and return the first class found
2200         // if no other is found which explicitly has the requested type.
2201         if (RC->hasType(VT))
2202           return S;
2203         else if (!R.second)
2204           R = S;
2205       }
2206     }
2207   }
2208
2209   return R;
2210 }
2211
2212 //===----------------------------------------------------------------------===//
2213 // Constraint Selection.
2214
2215 /// isMatchingInputConstraint - Return true of this is an input operand that is
2216 /// a matching constraint like "4".
2217 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2218   assert(!ConstraintCode.empty() && "No known constraint!");
2219   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2220 }
2221
2222 /// getMatchedOperand - If this is an input matching constraint, this method
2223 /// returns the output operand it matches.
2224 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2225   assert(!ConstraintCode.empty() && "No known constraint!");
2226   return atoi(ConstraintCode.c_str());
2227 }
2228
2229
2230 /// ParseConstraints - Split up the constraint string from the inline
2231 /// assembly value into the specific constraints and their prefixes,
2232 /// and also tie in the associated operand values.
2233 /// If this returns an empty vector, and if the constraint string itself
2234 /// isn't empty, there was an error parsing.
2235 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2236     ImmutableCallSite CS) const {
2237   /// ConstraintOperands - Information about all of the constraints.
2238   AsmOperandInfoVector ConstraintOperands;
2239   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2240   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2241
2242   // Do a prepass over the constraints, canonicalizing them, and building up the
2243   // ConstraintOperands list.
2244   InlineAsm::ConstraintInfoVector
2245     ConstraintInfos = IA->ParseConstraints();
2246
2247   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2248   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2249
2250   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2251     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2252     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2253
2254     // Update multiple alternative constraint count.
2255     if (OpInfo.multipleAlternatives.size() > maCount)
2256       maCount = OpInfo.multipleAlternatives.size();
2257
2258     OpInfo.ConstraintVT = MVT::Other;
2259
2260     // Compute the value type for each operand.
2261     switch (OpInfo.Type) {
2262     case InlineAsm::isOutput:
2263       // Indirect outputs just consume an argument.
2264       if (OpInfo.isIndirect) {
2265         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2266         break;
2267       }
2268
2269       // The return value of the call is this value.  As such, there is no
2270       // corresponding argument.
2271       assert(!CS.getType()->isVoidTy() &&
2272              "Bad inline asm!");
2273       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2274         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2275       } else {
2276         assert(ResNo == 0 && "Asm only has one result!");
2277         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2278       }
2279       ++ResNo;
2280       break;
2281     case InlineAsm::isInput:
2282       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2283       break;
2284     case InlineAsm::isClobber:
2285       // Nothing to do.
2286       break;
2287     }
2288
2289     if (OpInfo.CallOperandVal) {
2290       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2291       if (OpInfo.isIndirect) {
2292         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2293         if (!PtrTy)
2294           report_fatal_error("Indirect operand for inline asm not a pointer!");
2295         OpTy = PtrTy->getElementType();
2296       }
2297
2298       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2299       if (StructType *STy = dyn_cast<StructType>(OpTy))
2300         if (STy->getNumElements() == 1)
2301           OpTy = STy->getElementType(0);
2302
2303       // If OpTy is not a single value, it may be a struct/union that we
2304       // can tile with integers.
2305       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2306         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2307         switch (BitSize) {
2308         default: break;
2309         case 1:
2310         case 8:
2311         case 16:
2312         case 32:
2313         case 64:
2314         case 128:
2315           OpInfo.ConstraintVT =
2316             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2317           break;
2318         }
2319       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2320         unsigned PtrSize
2321           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2322         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2323       } else {
2324         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2325       }
2326     }
2327   }
2328
2329   // If we have multiple alternative constraints, select the best alternative.
2330   if (ConstraintInfos.size()) {
2331     if (maCount) {
2332       unsigned bestMAIndex = 0;
2333       int bestWeight = -1;
2334       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2335       int weight = -1;
2336       unsigned maIndex;
2337       // Compute the sums of the weights for each alternative, keeping track
2338       // of the best (highest weight) one so far.
2339       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2340         int weightSum = 0;
2341         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2342             cIndex != eIndex; ++cIndex) {
2343           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2344           if (OpInfo.Type == InlineAsm::isClobber)
2345             continue;
2346
2347           // If this is an output operand with a matching input operand,
2348           // look up the matching input. If their types mismatch, e.g. one
2349           // is an integer, the other is floating point, or their sizes are
2350           // different, flag it as an maCantMatch.
2351           if (OpInfo.hasMatchingInput()) {
2352             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2353             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2354               if ((OpInfo.ConstraintVT.isInteger() !=
2355                    Input.ConstraintVT.isInteger()) ||
2356                   (OpInfo.ConstraintVT.getSizeInBits() !=
2357                    Input.ConstraintVT.getSizeInBits())) {
2358                 weightSum = -1;  // Can't match.
2359                 break;
2360               }
2361             }
2362           }
2363           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2364           if (weight == -1) {
2365             weightSum = -1;
2366             break;
2367           }
2368           weightSum += weight;
2369         }
2370         // Update best.
2371         if (weightSum > bestWeight) {
2372           bestWeight = weightSum;
2373           bestMAIndex = maIndex;
2374         }
2375       }
2376
2377       // Now select chosen alternative in each constraint.
2378       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2379           cIndex != eIndex; ++cIndex) {
2380         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2381         if (cInfo.Type == InlineAsm::isClobber)
2382           continue;
2383         cInfo.selectAlternative(bestMAIndex);
2384       }
2385     }
2386   }
2387
2388   // Check and hook up tied operands, choose constraint code to use.
2389   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2390       cIndex != eIndex; ++cIndex) {
2391     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2392
2393     // If this is an output operand with a matching input operand, look up the
2394     // matching input. If their types mismatch, e.g. one is an integer, the
2395     // other is floating point, or their sizes are different, flag it as an
2396     // error.
2397     if (OpInfo.hasMatchingInput()) {
2398       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2399
2400       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2401         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2402           getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
2403                                        OpInfo.ConstraintVT);
2404         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2405           getRegForInlineAsmConstraint(Input.ConstraintCode,
2406                                        Input.ConstraintVT);
2407         if ((OpInfo.ConstraintVT.isInteger() !=
2408              Input.ConstraintVT.isInteger()) ||
2409             (MatchRC.second != InputRC.second)) {
2410           report_fatal_error("Unsupported asm: input constraint"
2411                              " with a matching output constraint of"
2412                              " incompatible type!");
2413         }
2414       }
2415
2416     }
2417   }
2418
2419   return ConstraintOperands;
2420 }
2421
2422
2423 /// getConstraintGenerality - Return an integer indicating how general CT
2424 /// is.
2425 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2426   switch (CT) {
2427   case TargetLowering::C_Other:
2428   case TargetLowering::C_Unknown:
2429     return 0;
2430   case TargetLowering::C_Register:
2431     return 1;
2432   case TargetLowering::C_RegisterClass:
2433     return 2;
2434   case TargetLowering::C_Memory:
2435     return 3;
2436   }
2437   llvm_unreachable("Invalid constraint type");
2438 }
2439
2440 /// Examine constraint type and operand type and determine a weight value.
2441 /// This object must already have been set up with the operand type
2442 /// and the current alternative constraint selected.
2443 TargetLowering::ConstraintWeight
2444   TargetLowering::getMultipleConstraintMatchWeight(
2445     AsmOperandInfo &info, int maIndex) const {
2446   InlineAsm::ConstraintCodeVector *rCodes;
2447   if (maIndex >= (int)info.multipleAlternatives.size())
2448     rCodes = &info.Codes;
2449   else
2450     rCodes = &info.multipleAlternatives[maIndex].Codes;
2451   ConstraintWeight BestWeight = CW_Invalid;
2452
2453   // Loop over the options, keeping track of the most general one.
2454   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2455     ConstraintWeight weight =
2456       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2457     if (weight > BestWeight)
2458       BestWeight = weight;
2459   }
2460
2461   return BestWeight;
2462 }
2463
2464 /// Examine constraint type and operand type and determine a weight value.
2465 /// This object must already have been set up with the operand type
2466 /// and the current alternative constraint selected.
2467 TargetLowering::ConstraintWeight
2468   TargetLowering::getSingleConstraintMatchWeight(
2469     AsmOperandInfo &info, const char *constraint) const {
2470   ConstraintWeight weight = CW_Invalid;
2471   Value *CallOperandVal = info.CallOperandVal;
2472     // If we don't have a value, we can't do a match,
2473     // but allow it at the lowest weight.
2474   if (!CallOperandVal)
2475     return CW_Default;
2476   // Look at the constraint type.
2477   switch (*constraint) {
2478     case 'i': // immediate integer.
2479     case 'n': // immediate integer with a known value.
2480       if (isa<ConstantInt>(CallOperandVal))
2481         weight = CW_Constant;
2482       break;
2483     case 's': // non-explicit intregal immediate.
2484       if (isa<GlobalValue>(CallOperandVal))
2485         weight = CW_Constant;
2486       break;
2487     case 'E': // immediate float if host format.
2488     case 'F': // immediate float.
2489       if (isa<ConstantFP>(CallOperandVal))
2490         weight = CW_Constant;
2491       break;
2492     case '<': // memory operand with autodecrement.
2493     case '>': // memory operand with autoincrement.
2494     case 'm': // memory operand.
2495     case 'o': // offsettable memory operand
2496     case 'V': // non-offsettable memory operand
2497       weight = CW_Memory;
2498       break;
2499     case 'r': // general register.
2500     case 'g': // general register, memory operand or immediate integer.
2501               // note: Clang converts "g" to "imr".
2502       if (CallOperandVal->getType()->isIntegerTy())
2503         weight = CW_Register;
2504       break;
2505     case 'X': // any operand.
2506     default:
2507       weight = CW_Default;
2508       break;
2509   }
2510   return weight;
2511 }
2512
2513 /// ChooseConstraint - If there are multiple different constraints that we
2514 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2515 /// This is somewhat tricky: constraints fall into four classes:
2516 ///    Other         -> immediates and magic values
2517 ///    Register      -> one specific register
2518 ///    RegisterClass -> a group of regs
2519 ///    Memory        -> memory
2520 /// Ideally, we would pick the most specific constraint possible: if we have
2521 /// something that fits into a register, we would pick it.  The problem here
2522 /// is that if we have something that could either be in a register or in
2523 /// memory that use of the register could cause selection of *other*
2524 /// operands to fail: they might only succeed if we pick memory.  Because of
2525 /// this the heuristic we use is:
2526 ///
2527 ///  1) If there is an 'other' constraint, and if the operand is valid for
2528 ///     that constraint, use it.  This makes us take advantage of 'i'
2529 ///     constraints when available.
2530 ///  2) Otherwise, pick the most general constraint present.  This prefers
2531 ///     'm' over 'r', for example.
2532 ///
2533 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2534                              const TargetLowering &TLI,
2535                              SDValue Op, SelectionDAG *DAG) {
2536   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2537   unsigned BestIdx = 0;
2538   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2539   int BestGenerality = -1;
2540
2541   // Loop over the options, keeping track of the most general one.
2542   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2543     TargetLowering::ConstraintType CType =
2544       TLI.getConstraintType(OpInfo.Codes[i]);
2545
2546     // If this is an 'other' constraint, see if the operand is valid for it.
2547     // For example, on X86 we might have an 'rI' constraint.  If the operand
2548     // is an integer in the range [0..31] we want to use I (saving a load
2549     // of a register), otherwise we must use 'r'.
2550     if (CType == TargetLowering::C_Other && Op.getNode()) {
2551       assert(OpInfo.Codes[i].size() == 1 &&
2552              "Unhandled multi-letter 'other' constraint");
2553       std::vector<SDValue> ResultOps;
2554       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2555                                        ResultOps, *DAG);
2556       if (!ResultOps.empty()) {
2557         BestType = CType;
2558         BestIdx = i;
2559         break;
2560       }
2561     }
2562
2563     // Things with matching constraints can only be registers, per gcc
2564     // documentation.  This mainly affects "g" constraints.
2565     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2566       continue;
2567
2568     // This constraint letter is more general than the previous one, use it.
2569     int Generality = getConstraintGenerality(CType);
2570     if (Generality > BestGenerality) {
2571       BestType = CType;
2572       BestIdx = i;
2573       BestGenerality = Generality;
2574     }
2575   }
2576
2577   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2578   OpInfo.ConstraintType = BestType;
2579 }
2580
2581 /// ComputeConstraintToUse - Determines the constraint code and constraint
2582 /// type to use for the specific AsmOperandInfo, setting
2583 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2584 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2585                                             SDValue Op,
2586                                             SelectionDAG *DAG) const {
2587   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2588
2589   // Single-letter constraints ('r') are very common.
2590   if (OpInfo.Codes.size() == 1) {
2591     OpInfo.ConstraintCode = OpInfo.Codes[0];
2592     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2593   } else {
2594     ChooseConstraint(OpInfo, *this, Op, DAG);
2595   }
2596
2597   // 'X' matches anything.
2598   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2599     // Labels and constants are handled elsewhere ('X' is the only thing
2600     // that matches labels).  For Functions, the type here is the type of
2601     // the result, which is not what we want to look at; leave them alone.
2602     Value *v = OpInfo.CallOperandVal;
2603     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2604       OpInfo.CallOperandVal = v;
2605       return;
2606     }
2607
2608     // Otherwise, try to resolve it to something we know about by looking at
2609     // the actual operand type.
2610     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2611       OpInfo.ConstraintCode = Repl;
2612       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2613     }
2614   }
2615 }
2616
2617 /// \brief Given an exact SDIV by a constant, create a multiplication
2618 /// with the multiplicative inverse of the constant.
2619 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2620                                        SelectionDAG &DAG) const {
2621   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2622   APInt d = C->getAPIntValue();
2623   assert(d != 0 && "Division by zero!");
2624
2625   // Shift the value upfront if it is even, so the LSB is one.
2626   unsigned ShAmt = d.countTrailingZeros();
2627   if (ShAmt) {
2628     // TODO: For UDIV use SRL instead of SRA.
2629     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
2630     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt, false, false,
2631                       true);
2632     d = d.ashr(ShAmt);
2633   }
2634
2635   // Calculate the multiplicative inverse, using Newton's method.
2636   APInt t, xn = d;
2637   while ((t = d*xn) != 1)
2638     xn *= APInt(d.getBitWidth(), 2) - t;
2639
2640   Op2 = DAG.getConstant(xn, Op1.getValueType());
2641   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2642 }
2643
2644 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2645 /// return a DAG expression to select that will generate the same value by
2646 /// multiplying by a magic number.  See:
2647 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2648 SDValue TargetLowering::BuildSDIV(SDNode *N, const APInt &Divisor,
2649                                   SelectionDAG &DAG, bool IsAfterLegalization,
2650                                   std::vector<SDNode *> *Created) const {
2651   EVT VT = N->getValueType(0);
2652   SDLoc dl(N);
2653
2654   // Check to see if we can do this.
2655   // FIXME: We should be more aggressive here.
2656   if (!isTypeLegal(VT))
2657     return SDValue();
2658
2659   APInt::ms magics = Divisor.magic();
2660
2661   // Multiply the numerator (operand 0) by the magic value
2662   // FIXME: We should support doing a MUL in a wider type
2663   SDValue Q;
2664   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2665                             isOperationLegalOrCustom(ISD::MULHS, VT))
2666     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2667                     DAG.getConstant(magics.m, VT));
2668   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2669                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2670     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2671                               N->getOperand(0),
2672                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2673   else
2674     return SDValue();       // No mulhs or equvialent
2675   // If d > 0 and m < 0, add the numerator
2676   if (Divisor.isStrictlyPositive() && magics.m.isNegative()) {
2677     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2678     if (Created)
2679       Created->push_back(Q.getNode());
2680   }
2681   // If d < 0 and m > 0, subtract the numerator.
2682   if (Divisor.isNegative() && magics.m.isStrictlyPositive()) {
2683     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2684     if (Created)
2685       Created->push_back(Q.getNode());
2686   }
2687   // Shift right algebraic if shift value is nonzero
2688   if (magics.s > 0) {
2689     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2690                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2691     if (Created)
2692       Created->push_back(Q.getNode());
2693   }
2694   // Extract the sign bit and add it to the quotient
2695   SDValue T = DAG.getNode(ISD::SRL, dl, VT, Q,
2696                           DAG.getConstant(VT.getScalarSizeInBits() - 1,
2697                                           getShiftAmountTy(Q.getValueType())));
2698   if (Created)
2699     Created->push_back(T.getNode());
2700   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2701 }
2702
2703 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2704 /// return a DAG expression to select that will generate the same value by
2705 /// multiplying by a magic number.  See:
2706 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2707 SDValue TargetLowering::BuildUDIV(SDNode *N, const APInt &Divisor,
2708                                   SelectionDAG &DAG, bool IsAfterLegalization,
2709                                   std::vector<SDNode *> *Created) const {
2710   EVT VT = N->getValueType(0);
2711   SDLoc dl(N);
2712
2713   // Check to see if we can do this.
2714   // FIXME: We should be more aggressive here.
2715   if (!isTypeLegal(VT))
2716     return SDValue();
2717
2718   // FIXME: We should use a narrower constant when the upper
2719   // bits are known to be zero.
2720   APInt::mu magics = Divisor.magicu();
2721
2722   SDValue Q = N->getOperand(0);
2723
2724   // If the divisor is even, we can avoid using the expensive fixup by shifting
2725   // the divided value upfront.
2726   if (magics.a != 0 && !Divisor[0]) {
2727     unsigned Shift = Divisor.countTrailingZeros();
2728     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2729                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
2730     if (Created)
2731       Created->push_back(Q.getNode());
2732
2733     // Get magic number for the shifted divisor.
2734     magics = Divisor.lshr(Shift).magicu(Shift);
2735     assert(magics.a == 0 && "Should use cheap fixup now");
2736   }
2737
2738   // Multiply the numerator (operand 0) by the magic value
2739   // FIXME: We should support doing a MUL in a wider type
2740   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2741                             isOperationLegalOrCustom(ISD::MULHU, VT))
2742     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
2743   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2744                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2745     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2746                             DAG.getConstant(magics.m, VT)).getNode(), 1);
2747   else
2748     return SDValue();       // No mulhu or equvialent
2749   if (Created)
2750     Created->push_back(Q.getNode());
2751
2752   if (magics.a == 0) {
2753     assert(magics.s < Divisor.getBitWidth() &&
2754            "We shouldn't generate an undefined shift!");
2755     return DAG.getNode(ISD::SRL, dl, VT, Q,
2756                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2757   } else {
2758     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2759     if (Created)
2760       Created->push_back(NPQ.getNode());
2761     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2762                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
2763     if (Created)
2764       Created->push_back(NPQ.getNode());
2765     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2766     if (Created)
2767       Created->push_back(NPQ.getNode());
2768     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2769              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
2770   }
2771 }
2772
2773 bool TargetLowering::
2774 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2775   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2776     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2777                                 "be a constant integer");
2778     return true;
2779   }
2780
2781   return false;
2782 }
2783
2784 //===----------------------------------------------------------------------===//
2785 // Legalization Utilities
2786 //===----------------------------------------------------------------------===//
2787
2788 bool TargetLowering::expandMUL(SDNode *N, SDValue &Lo, SDValue &Hi, EVT HiLoVT,
2789                                SelectionDAG &DAG, SDValue LL, SDValue LH,
2790                                SDValue RL, SDValue RH) const {
2791   EVT VT = N->getValueType(0);
2792   SDLoc dl(N);
2793
2794   bool HasMULHS = isOperationLegalOrCustom(ISD::MULHS, HiLoVT);
2795   bool HasMULHU = isOperationLegalOrCustom(ISD::MULHU, HiLoVT);
2796   bool HasSMUL_LOHI = isOperationLegalOrCustom(ISD::SMUL_LOHI, HiLoVT);
2797   bool HasUMUL_LOHI = isOperationLegalOrCustom(ISD::UMUL_LOHI, HiLoVT);
2798   if (HasMULHU || HasMULHS || HasUMUL_LOHI || HasSMUL_LOHI) {
2799     unsigned OuterBitSize = VT.getSizeInBits();
2800     unsigned InnerBitSize = HiLoVT.getSizeInBits();
2801     unsigned LHSSB = DAG.ComputeNumSignBits(N->getOperand(0));
2802     unsigned RHSSB = DAG.ComputeNumSignBits(N->getOperand(1));
2803
2804     // LL, LH, RL, and RH must be either all NULL or all set to a value.
2805     assert((LL.getNode() && LH.getNode() && RL.getNode() && RH.getNode()) ||
2806            (!LL.getNode() && !LH.getNode() && !RL.getNode() && !RH.getNode()));
2807
2808     if (!LL.getNode() && !RL.getNode() &&
2809         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2810       LL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(0));
2811       RL = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, N->getOperand(1));
2812     }
2813
2814     if (!LL.getNode())
2815       return false;
2816
2817     APInt HighMask = APInt::getHighBitsSet(OuterBitSize, InnerBitSize);
2818     if (DAG.MaskedValueIsZero(N->getOperand(0), HighMask) &&
2819         DAG.MaskedValueIsZero(N->getOperand(1), HighMask)) {
2820       // The inputs are both zero-extended.
2821       if (HasUMUL_LOHI) {
2822         // We can emit a umul_lohi.
2823         Lo = DAG.getNode(ISD::UMUL_LOHI, dl,
2824                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2825         Hi = SDValue(Lo.getNode(), 1);
2826         return true;
2827       }
2828       if (HasMULHU) {
2829         // We can emit a mulhu+mul.
2830         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2831         Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2832         return true;
2833       }
2834     }
2835     if (LHSSB > InnerBitSize && RHSSB > InnerBitSize) {
2836       // The input values are both sign-extended.
2837       if (HasSMUL_LOHI) {
2838         // We can emit a smul_lohi.
2839         Lo = DAG.getNode(ISD::SMUL_LOHI, dl,
2840                          DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2841         Hi = SDValue(Lo.getNode(), 1);
2842         return true;
2843       }
2844       if (HasMULHS) {
2845         // We can emit a mulhs+mul.
2846         Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2847         Hi = DAG.getNode(ISD::MULHS, dl, HiLoVT, LL, RL);
2848         return true;
2849       }
2850     }
2851
2852     if (!LH.getNode() && !RH.getNode() &&
2853         isOperationLegalOrCustom(ISD::SRL, VT) &&
2854         isOperationLegalOrCustom(ISD::TRUNCATE, HiLoVT)) {
2855       unsigned ShiftAmt = VT.getSizeInBits() - HiLoVT.getSizeInBits();
2856       SDValue Shift = DAG.getConstant(ShiftAmt, getShiftAmountTy(VT));
2857       LH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(0), Shift);
2858       LH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, LH);
2859       RH = DAG.getNode(ISD::SRL, dl, VT, N->getOperand(1), Shift);
2860       RH = DAG.getNode(ISD::TRUNCATE, dl, HiLoVT, RH);
2861     }
2862
2863     if (!LH.getNode())
2864       return false;
2865
2866     if (HasUMUL_LOHI) {
2867       // Lo,Hi = umul LHS, RHS.
2868       SDValue UMulLOHI = DAG.getNode(ISD::UMUL_LOHI, dl,
2869                                      DAG.getVTList(HiLoVT, HiLoVT), LL, RL);
2870       Lo = UMulLOHI;
2871       Hi = UMulLOHI.getValue(1);
2872       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2873       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2874       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2875       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2876       return true;
2877     }
2878     if (HasMULHU) {
2879       Lo = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RL);
2880       Hi = DAG.getNode(ISD::MULHU, dl, HiLoVT, LL, RL);
2881       RH = DAG.getNode(ISD::MUL, dl, HiLoVT, LL, RH);
2882       LH = DAG.getNode(ISD::MUL, dl, HiLoVT, LH, RL);
2883       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, RH);
2884       Hi = DAG.getNode(ISD::ADD, dl, HiLoVT, Hi, LH);
2885       return true;
2886     }
2887   }
2888   return false;
2889 }