lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "ScheduleDAGSDNodes.h"
  16 #include "SelectionDAGBuild.h"
  17 #include "llvm/CodeGen/SelectionDAGISel.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Analysis/DebugInfo.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/InlineAsm.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/FastISel.h"
  31 #include "llvm/CodeGen/GCStrategy.h"
  32 #include "llvm/CodeGen/GCMetadata.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineInstrBuilder.h"
  37 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  38 #include "llvm/CodeGen/MachineModuleInfo.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  41 #include "llvm/CodeGen/SchedulerRegistry.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/CodeGen/DwarfWriter.h"
  44 #include "llvm/Target/TargetRegisterInfo.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetFrameInfo.h"
  47 #include "llvm/Target/TargetIntrinsicInfo.h"
  48 #include "llvm/Target/TargetInstrInfo.h"
  49 #include "llvm/Target/TargetLowering.h"
  50 #include "llvm/Target/TargetMachine.h"
  51 #include "llvm/Target/TargetOptions.h"
  52 #include "llvm/Support/Compiler.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/MathExtras.h"
  56 #include "llvm/Support/Timer.h"
  57 #include "llvm/Support/raw_ostream.h"
  58 #include <algorithm>
  59 using namespace llvm;
  60
  61 static cl::opt<bool>
  62 DisableLegalizeTypes("disable-legalize-types", cl::Hidden);
  63 static cl::opt<bool>
  64 EnableFastISelVerbose("fast-isel-verbose", cl::Hidden,
  65           cl::desc("Enable verbose messages in the \"fast\" "
  66                    "instruction selector"));
  67 static cl::opt<bool>
  68 EnableFastISelAbort("fast-isel-abort", cl::Hidden,
  69           cl::desc("Enable abort calls when \"fast\" instruction fails"));
  70 static cl::opt<bool>
  71 SchedLiveInCopies("schedule-livein-copies", cl::Hidden,
  72                   cl::desc("Schedule copies of livein registers"),
  73                   cl::init(false));
  74
  75 #ifndef NDEBUG
  76 static cl::opt<bool>
  77 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  78           cl::desc("Pop up a window to show dags before the first "
  79                    "dag combine pass"));
  80 static cl::opt<bool>
  81 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  82           cl::desc("Pop up a window to show dags before legalize types"));
  83 static cl::opt<bool>
  84 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  85           cl::desc("Pop up a window to show dags before legalize"));
  86 static cl::opt<bool>
  87 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  88           cl::desc("Pop up a window to show dags before the second "
  89                    "dag combine pass"));
  90 static cl::opt<bool>
  91 ViewDAGCombineLT("view-dag-combine-lt-dags", cl::Hidden,
  92           cl::desc("Pop up a window to show dags before the post legalize types"
  93                    " dag combine pass"));
  94 static cl::opt<bool>
  95 ViewISelDAGs("view-isel-dags", cl::Hidden,
  96           cl::desc("Pop up a window to show isel dags as they are selected"));
  97 static cl::opt<bool>
  98 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  99           cl::desc("Pop up a window to show sched dags as they are processed"));
 100 static cl::opt<bool>
 101 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
 102       cl::desc("Pop up a window to show SUnit dags after they are processed"));
 103 #else
 104 static const bool ViewDAGCombine1 = false,
 105                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
 106                   ViewDAGCombine2 = false,
 107                   ViewDAGCombineLT = false,
 108                   ViewISelDAGs = false, ViewSchedDAGs = false,
 109                   ViewSUnitDAGs = false;
 110 #endif
 111
 112 //===---------------------------------------------------------------------===//
 113 ///
 114 /// RegisterScheduler class - Track the registration of instruction schedulers.
 115 ///
 116 //===---------------------------------------------------------------------===//
 117 MachinePassRegistry RegisterScheduler::Registry;
 118
 119 //===---------------------------------------------------------------------===//
 120 ///
 121 /// ISHeuristic command line option for instruction schedulers.
 122 ///
 123 //===---------------------------------------------------------------------===//
 124 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 125                RegisterPassParser<RegisterScheduler> >
 126 ISHeuristic("pre-RA-sched",
 127             cl::init(&createDefaultScheduler),
 128             cl::desc("Instruction schedulers available (before register"
 129                      " allocation):"));
 130
 131 static RegisterScheduler
 132 defaultListDAGScheduler("default", "Best scheduler for the target",
 133                         createDefaultScheduler);
 134
 135 namespace llvm {
 136   //===--------------------------------------------------------------------===//
 137   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 138   /// for the target.
 139   ScheduleDAGSDNodes* createDefaultScheduler(SelectionDAGISel *IS,
 140                                              CodeGenOpt::Level OptLevel) {
 141     const TargetLowering &TLI = IS->getTargetLowering();
 142
 143     if (OptLevel == CodeGenOpt::None)
 144       return createFastDAGScheduler(IS, OptLevel);
 145     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency)
 146       return createTDListDAGScheduler(IS, OptLevel);
 147     assert(TLI.getSchedulingPreference() ==
 148          TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 149     return createBURRListDAGScheduler(IS, OptLevel);
 150   }
 151 }
 152
 153 // EmitInstrWithCustomInserter - This method should be implemented by targets
 154 // that mark instructions with the 'usesCustomInserter' flag.  These
 155 // instructions are special in various ways, which require special support to
 156 // insert.  The specified MachineInstr is created but not inserted into any
 157 // basic blocks, and this method is called to expand it into a sequence of
 158 // instructions, potentially also creating new basic blocks and control flow.
 159 // When new basic blocks are inserted and the edges from MBB to its successors
 160 // are modified, the method should insert pairs of <OldSucc, NewSucc> into the
 161 // DenseMap.
 162 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 163                                                          MachineBasicBlock *MBB,
 164                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
 165 #ifndef NDEBUG
 166   errs() << "If a target marks an instruction with "
 167           "'usesCustomInserter', it must implement "
 168           "TargetLowering::EmitInstrWithCustomInserter!";
 169 #endif
 170   llvm_unreachable(0);
 171   return 0;
 172 }
 173
 174 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 175 /// physical register has only a single copy use, then coalesced the copy
 176 /// if possible.
 177 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 178                            MachineBasicBlock::iterator &InsertPos,
 179                            unsigned VirtReg, unsigned PhysReg,
 180                            const TargetRegisterClass *RC,
 181                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 182                            const MachineRegisterInfo &MRI,
 183                            const TargetRegisterInfo &TRI,
 184                            const TargetInstrInfo &TII) {
 185   unsigned NumUses = 0;
 186   MachineInstr *UseMI = NULL;
 187   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 188          UE = MRI.use_end(); UI != UE; ++UI) {
 189     UseMI = &*UI;
 190     if (++NumUses > 1)
 191       break;
 192   }
 193
 194   // If the number of uses is not one, or the use is not a move instruction,
 195   // don't coalesce. Also, only coalesce away a virtual register to virtual
 196   // register copy.
 197   bool Coalesced = false;
 198   unsigned SrcReg, DstReg, SrcSubReg, DstSubReg;
 199   if (NumUses == 1 &&
 200       TII.isMoveInstr(*UseMI, SrcReg, DstReg, SrcSubReg, DstSubReg) &&
 201       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 202     VirtReg = DstReg;
 203     Coalesced = true;
 204   }
 205
 206   // Now find an ideal location to insert the copy.
 207   MachineBasicBlock::iterator Pos = InsertPos;
 208   while (Pos != MBB->begin()) {
 209     MachineInstr *PrevMI = prior(Pos);
 210     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 211     // copyRegToReg might emit multiple instructions to do a copy.
 212     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 213     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 214       // This is what the BB looks like right now:
 215       // r1024 = mov r0
 216       // ...
 217       // r1    = mov r1024
 218       //
 219       // We want to insert "r1025 = mov r1". Inserting this copy below the
 220       // move to r1024 makes it impossible for that move to be coalesced.
 221       //
 222       // r1025 = mov r1
 223       // r1024 = mov r0
 224       // ...
 225       // r1    = mov 1024
 226       // r2    = mov 1025
 227       break; // Woot! Found a good location.
 228     --Pos;
 229   }
 230
 231   bool Emitted = TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 232   assert(Emitted && "Unable to issue a live-in copy instruction!\n");
 233   (void) Emitted;
 234
 235   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 236   if (Coalesced) {
 237     if (&*InsertPos == UseMI) ++InsertPos;
 238     MBB->erase(UseMI);
 239   }
 240 }
 241
 242 /// EmitLiveInCopies - If this is the first basic block in the function,
 243 /// and if it has live ins that need to be copied into vregs, emit the
 244 /// copies into the block.
 245 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 246                              const MachineRegisterInfo &MRI,
 247                              const TargetRegisterInfo &TRI,
 248                              const TargetInstrInfo &TII) {
 249   if (SchedLiveInCopies) {
 250     // Emit the copies at a heuristically-determined location in the block.
 251     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 252     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 253     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 254            E = MRI.livein_end(); LI != E; ++LI)
 255       if (LI->second) {
 256         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 257         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 258                        RC, CopyRegMap, MRI, TRI, TII);
 259       }
 260   } else {
 261     // Emit the copies into the top of the block.
 262     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 263            E = MRI.livein_end(); LI != E; ++LI)
 264       if (LI->second) {
 265         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 266         bool Emitted = TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 267                                         LI->second, LI->first, RC, RC);
 268         assert(Emitted && "Unable to issue a live-in copy instruction!\n");
 269         (void) Emitted;
 270       }
 271   }
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 // SelectionDAGISel code
 276 //===----------------------------------------------------------------------===//
 277
 278 SelectionDAGISel::SelectionDAGISel(TargetMachine &tm, CodeGenOpt::Level OL) :
 279   MachineFunctionPass(&ID), TM(tm), TLI(*tm.getTargetLowering()),
 280   FuncInfo(new FunctionLoweringInfo(TLI)),
 281   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 282   SDL(new SelectionDAGLowering(*CurDAG, TLI, *FuncInfo, OL)),
 283   GFI(),
 284   OptLevel(OL),
 285   DAGSize(0)
 286 {}
 287
 288 SelectionDAGISel::~SelectionDAGISel() {
 289   delete SDL;
 290   delete CurDAG;
 291   delete FuncInfo;
 292 }
 293
 294 unsigned SelectionDAGISel::MakeReg(EVT VT) {
 295   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 296 }
 297
 298 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 299   AU.addRequired<AliasAnalysis>();
 300   AU.addPreserved<AliasAnalysis>();
 301   AU.addRequired<GCModuleInfo>();
 302   AU.addPreserved<GCModuleInfo>();
 303   AU.addRequired<DwarfWriter>();
 304   AU.addPreserved<DwarfWriter>();
 305   MachineFunctionPass::getAnalysisUsage(AU);
 306 }
 307
 308 bool SelectionDAGISel::runOnMachineFunction(MachineFunction &mf) {
 309   Function &Fn = *mf.getFunction();
 310
 311   // Do some sanity-checking on the command-line options.
 312   assert((!EnableFastISelVerbose || EnableFastISel) &&
 313          "-fast-isel-verbose requires -fast-isel");
 314   assert((!EnableFastISelAbort || EnableFastISel) &&
 315          "-fast-isel-abort requires -fast-isel");
 316
 317   // Get alias analysis for load/store combining.
 318   AA = &getAnalysis<AliasAnalysis>();
 319
 320   MF = &mf;
 321   const TargetInstrInfo &TII = *TM.getInstrInfo();
 322   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 323
 324   if (Fn.hasGC())
 325     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(Fn);
 326   else
 327     GFI = 0;
 328   RegInfo = &MF->getRegInfo();
 329   DEBUG(errs() << "\n\n\n=== " << Fn.getName() << "\n");
 330
 331   MachineModuleInfo *MMI = getAnalysisIfAvailable<MachineModuleInfo>();
 332   DwarfWriter *DW = getAnalysisIfAvailable<DwarfWriter>();
 333   CurDAG->init(*MF, MMI, DW);
 334   FuncInfo->set(Fn, *MF, *CurDAG, EnableFastISel);
 335   SDL->init(GFI, *AA);
 336
 337   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 338     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 339       // Mark landing pad.
 340       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 341
 342   SelectAllBasicBlocks(Fn, *MF, MMI, DW, TII);
 343
 344   // If the first basic block in the function has live ins that need to be
 345   // copied into vregs, emit the copies into the top of the block before
 346   // emitting the code for the block.
 347   EmitLiveInCopies(MF->begin(), *RegInfo, TRI, TII);
 348
 349   // Add function live-ins to entry block live-in set.
 350   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 351          E = RegInfo->livein_end(); I != E; ++I)
 352     MF->begin()->addLiveIn(I->first);
 353
 354 #ifndef NDEBUG
 355   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 356          "Not all catch info was assigned to a landing pad!");
 357 #endif
 358
 359   FuncInfo->clear();
 360
 361   return true;
 362 }
 363
 364 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
 365                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
 366   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
 367     if (EHSelectorInst *EHSel = dyn_cast<EHSelectorInst>(I)) {
 368       // Apply the catch info to DestBB.
 369       AddCatchInfo(*EHSel, MMI, FLI.MBBMap[DestBB]);
 370 #ifndef NDEBUG
 371       if (!FLI.MBBMap[SrcBB]->isLandingPad())
 372         FLI.CatchInfoFound.insert(EHSel);
 373 #endif
 374     }
 375 }
 376
 377 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 378                                         BasicBlock::iterator Begin,
 379                                         BasicBlock::iterator End) {
 380   SDL->setCurrentBasicBlock(BB);
 381   MetadataContext &TheMetadata = LLVMBB->getParent()->getContext().getMetadata();
 382   unsigned MDDbgKind = TheMetadata.getMDKind("dbg");
 383
 384   // Lower all of the non-terminator instructions. If a call is emitted
 385   // as a tail call, cease emitting nodes for this block.
 386   for (BasicBlock::iterator I = Begin; I != End && !SDL->HasTailCall; ++I) {
 387     if (MDDbgKind) {
 388       // Update DebugLoc if debug information is attached with this
 389       // instruction.
 390       if (MDNode *Dbg = TheMetadata.getMD(MDDbgKind, I)) {
 391         DILocation DILoc(Dbg);
 392         DebugLoc Loc = ExtractDebugLocation(DILoc, MF->getDebugLocInfo());
 393         SDL->setCurDebugLoc(Loc);
 394         if (MF->getDefaultDebugLoc().isUnknown())
 395           MF->setDefaultDebugLoc(Loc);
 396       }
 397     }
 398     if (!isa<TerminatorInst>(I))
 399       SDL->visit(*I);
 400   }
 401
 402   if (!SDL->HasTailCall) {
 403     // Ensure that all instructions which are used outside of their defining
 404     // blocks are available as virtual registers.  Invoke is handled elsewhere.
 405     for (BasicBlock::iterator I = Begin; I != End; ++I)
 406       if (!isa<PHINode>(I) && !isa<InvokeInst>(I))
 407         SDL->CopyToExportRegsIfNeeded(I);
 408
 409     // Handle PHI nodes in successor blocks.
 410     if (End == LLVMBB->end()) {
 411       HandlePHINodesInSuccessorBlocks(LLVMBB);
 412
 413       // Lower the terminator after the copies are emitted.
 414       SDL->visit(*LLVMBB->getTerminator());
 415     }
 416   }
 417
 418   // Make sure the root of the DAG is up-to-date.
 419   CurDAG->setRoot(SDL->getControlRoot());
 420
 421   // Final step, emit the lowered DAG as machine code.
 422   CodeGenAndEmitDAG();
 423   SDL->clear();
 424 }
 425
 426 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 427   SmallPtrSet<SDNode*, 128> VisitedNodes;
 428   SmallVector<SDNode*, 128> Worklist;
 429
 430   Worklist.push_back(CurDAG->getRoot().getNode());
 431
 432   APInt Mask;
 433   APInt KnownZero;
 434   APInt KnownOne;
 435
 436   while (!Worklist.empty()) {
 437     SDNode *N = Worklist.back();
 438     Worklist.pop_back();
 439
 440     // If we've already seen this node, ignore it.
 441     if (!VisitedNodes.insert(N))
 442       continue;
 443
 444     // Otherwise, add all chain operands to the worklist.
 445     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 446       if (N->getOperand(i).getValueType() == MVT::Other)
 447         Worklist.push_back(N->getOperand(i).getNode());
 448
 449     // If this is a CopyToReg with a vreg dest, process it.
 450     if (N->getOpcode() != ISD::CopyToReg)
 451       continue;
 452
 453     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 454     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 455       continue;
 456
 457     // Ignore non-scalar or non-integer values.
 458     SDValue Src = N->getOperand(2);
 459     EVT SrcVT = Src.getValueType();
 460     if (!SrcVT.isInteger() || SrcVT.isVector())
 461       continue;
 462
 463     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 464     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 465     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 466
 467     // Only install this information if it tells us something.
 468     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 469       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 470       if (DestReg >= FuncInfo->LiveOutRegInfo.size())
 471         FuncInfo->LiveOutRegInfo.resize(DestReg+1);
 472       FunctionLoweringInfo::LiveOutInfo &LOI =
 473         FuncInfo->LiveOutRegInfo[DestReg];
 474       LOI.NumSignBits = NumSignBits;
 475       LOI.KnownOne = KnownOne;
 476       LOI.KnownZero = KnownZero;
 477     }
 478   }
 479 }
 480
 481 void SelectionDAGISel::CodeGenAndEmitDAG() {
 482   std::string GroupName;
 483   if (TimePassesIsEnabled)
 484     GroupName = "Instruction Selection and Scheduling";
 485   std::string BlockName;
 486   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 487       ViewDAGCombine2 || ViewDAGCombineLT || ViewISelDAGs || ViewSchedDAGs ||
 488       ViewSUnitDAGs)
 489     BlockName = MF->getFunction()->getNameStr() + ":" +
 490                 BB->getBasicBlock()->getNameStr();
 491
 492   DEBUG(errs() << "Initial selection DAG:\n");
 493   DEBUG(CurDAG->dump());
 494
 495   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 496
 497   // Run the DAG combiner in pre-legalize mode.
 498   if (TimePassesIsEnabled) {
 499     NamedRegionTimer T("DAG Combining 1", GroupName);
 500     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 501   } else {
 502     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 503   }
 504
 505   DEBUG(errs() << "Optimized lowered selection DAG:\n");
 506   DEBUG(CurDAG->dump());
 507
 508   // Second step, hack on the DAG until it only uses operations and types that
 509   // the target supports.
 510   if (!DisableLegalizeTypes) {
 511     if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 512                                                  BlockName);
 513
 514     bool Changed;
 515     if (TimePassesIsEnabled) {
 516       NamedRegionTimer T("Type Legalization", GroupName);
 517       Changed = CurDAG->LegalizeTypes();
 518     } else {
 519       Changed = CurDAG->LegalizeTypes();
 520     }
 521
 522     DEBUG(errs() << "Type-legalized selection DAG:\n");
 523     DEBUG(CurDAG->dump());
 524
 525     if (Changed) {
 526       if (ViewDAGCombineLT)
 527         CurDAG->viewGraph("dag-combine-lt input for " + BlockName);
 528
 529       // Run the DAG combiner in post-type-legalize mode.
 530       if (TimePassesIsEnabled) {
 531         NamedRegionTimer T("DAG Combining after legalize types", GroupName);
 532         CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 533       } else {
 534         CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 535       }
 536
 537       DEBUG(errs() << "Optimized type-legalized selection DAG:\n");
 538       DEBUG(CurDAG->dump());
 539     }
 540
 541     if (TimePassesIsEnabled) {
 542       NamedRegionTimer T("Vector Legalization", GroupName);
 543       Changed = CurDAG->LegalizeVectors();
 544     } else {
 545       Changed = CurDAG->LegalizeVectors();
 546     }
 547
 548     if (Changed) {
 549       if (TimePassesIsEnabled) {
 550         NamedRegionTimer T("Type Legalization 2", GroupName);
 551         Changed = CurDAG->LegalizeTypes();
 552       } else {
 553         Changed = CurDAG->LegalizeTypes();
 554       }
 555
 556       if (ViewDAGCombineLT)
 557         CurDAG->viewGraph("dag-combine-lv input for " + BlockName);
 558
 559       // Run the DAG combiner in post-type-legalize mode.
 560       if (TimePassesIsEnabled) {
 561         NamedRegionTimer T("DAG Combining after legalize vectors", GroupName);
 562         CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 563       } else {
 564         CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 565       }
 566
 567       DEBUG(errs() << "Optimized vector-legalized selection DAG:\n");
 568       DEBUG(CurDAG->dump());
 569     }
 570   }
 571
 572   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 573
 574   if (TimePassesIsEnabled) {
 575     NamedRegionTimer T("DAG Legalization", GroupName);
 576     CurDAG->Legalize(DisableLegalizeTypes, OptLevel);
 577   } else {
 578     CurDAG->Legalize(DisableLegalizeTypes, OptLevel);
 579   }
 580
 581   DEBUG(errs() << "Legalized selection DAG:\n");
 582   DEBUG(CurDAG->dump());
 583
 584   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 585
 586   // Run the DAG combiner in post-legalize mode.
 587   if (TimePassesIsEnabled) {
 588     NamedRegionTimer T("DAG Combining 2", GroupName);
 589     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 590   } else {
 591     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 592   }
 593
 594   DEBUG(errs() << "Optimized legalized selection DAG:\n");
 595   DEBUG(CurDAG->dump());
 596
 597   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 598
 599   if (OptLevel != CodeGenOpt::None)
 600     ComputeLiveOutVRegInfo();
 601
 602   // Third, instruction select all of the operations to machine code, adding the
 603   // code to the MachineBasicBlock.
 604   if (TimePassesIsEnabled) {
 605     NamedRegionTimer T("Instruction Selection", GroupName);
 606     InstructionSelect();
 607   } else {
 608     InstructionSelect();
 609   }
 610
 611   DEBUG(errs() << "Selected selection DAG:\n");
 612   DEBUG(CurDAG->dump());
 613
 614   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 615
 616   // Schedule machine code.
 617   ScheduleDAGSDNodes *Scheduler = CreateScheduler();
 618   if (TimePassesIsEnabled) {
 619     NamedRegionTimer T("Instruction Scheduling", GroupName);
 620     Scheduler->Run(CurDAG, BB, BB->end());
 621   } else {
 622     Scheduler->Run(CurDAG, BB, BB->end());
 623   }
 624
 625   if (ViewSUnitDAGs) Scheduler->viewGraph();
 626
 627   // Emit machine code to BB.  This can change 'BB' to the last block being
 628   // inserted into.
 629   if (TimePassesIsEnabled) {
 630     NamedRegionTimer T("Instruction Creation", GroupName);
 631     BB = Scheduler->EmitSchedule(&SDL->EdgeMapping);
 632   } else {
 633     BB = Scheduler->EmitSchedule(&SDL->EdgeMapping);
 634   }
 635
 636   // Free the scheduler state.
 637   if (TimePassesIsEnabled) {
 638     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 639     delete Scheduler;
 640   } else {
 641     delete Scheduler;
 642   }
 643
 644   DEBUG(errs() << "Selected machine code:\n");
 645   DEBUG(BB->dump());
 646 }
 647
 648 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn,
 649                                             MachineFunction &MF,
 650                                             MachineModuleInfo *MMI,
 651                                             DwarfWriter *DW,
 652                                             const TargetInstrInfo &TII) {
 653   // Initialize the Fast-ISel state, if needed.
 654   FastISel *FastIS = 0;
 655   if (EnableFastISel)
 656     FastIS = TLI.createFastISel(MF, MMI, DW,
 657                                 FuncInfo->ValueMap,
 658                                 FuncInfo->MBBMap,
 659                                 FuncInfo->StaticAllocaMap
 660 #ifndef NDEBUG
 661                                 , FuncInfo->CatchInfoLost
 662 #endif
 663                                 );
 664
 665   MetadataContext &TheMetadata = Fn.getContext().getMetadata();
 666   unsigned MDDbgKind = TheMetadata.getMDKind("dbg");
 667
 668   // Iterate over all basic blocks in the function.
 669   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 670     BasicBlock *LLVMBB = &*I;
 671     BB = FuncInfo->MBBMap[LLVMBB];
 672
 673     BasicBlock::iterator const Begin = LLVMBB->begin();
 674     BasicBlock::iterator const End = LLVMBB->end();
 675     BasicBlock::iterator BI = Begin;
 676
 677     // Lower any arguments needed in this block if this is the entry block.
 678     bool SuppressFastISel = false;
 679     if (LLVMBB == &Fn.getEntryBlock()) {
 680       LowerArguments(LLVMBB);
 681
 682       // If any of the arguments has the byval attribute, forgo
 683       // fast-isel in the entry block.
 684       if (FastIS) {
 685         unsigned j = 1;
 686         for (Function::arg_iterator I = Fn.arg_begin(), E = Fn.arg_end();
 687              I != E; ++I, ++j)
 688           if (Fn.paramHasAttr(j, Attribute::ByVal)) {
 689             if (EnableFastISelVerbose || EnableFastISelAbort)
 690               errs() << "FastISel skips entry block due to byval argument\n";
 691             SuppressFastISel = true;
 692             break;
 693           }
 694       }
 695     }
 696
 697     if (MMI && BB->isLandingPad()) {
 698       // Add a label to mark the beginning of the landing pad.  Deletion of the
 699       // landing pad can thus be detected via the MachineModuleInfo.
 700       unsigned LabelID = MMI->addLandingPad(BB);
 701
 702       const TargetInstrDesc &II = TII.get(TargetInstrInfo::EH_LABEL);
 703       BuildMI(BB, SDL->getCurDebugLoc(), II).addImm(LabelID);
 704
 705       // Mark exception register as live in.
 706       unsigned Reg = TLI.getExceptionAddressRegister();
 707       if (Reg) BB->addLiveIn(Reg);
 708
 709       // Mark exception selector register as live in.
 710       Reg = TLI.getExceptionSelectorRegister();
 711       if (Reg) BB->addLiveIn(Reg);
 712
 713       // FIXME: Hack around an exception handling flaw (PR1508): the personality
 714       // function and list of typeids logically belong to the invoke (or, if you
 715       // like, the basic block containing the invoke), and need to be associated
 716       // with it in the dwarf exception handling tables.  Currently however the
 717       // information is provided by an intrinsic (eh.selector) that can be moved
 718       // to unexpected places by the optimizers: if the unwind edge is critical,
 719       // then breaking it can result in the intrinsics being in the successor of
 720       // the landing pad, not the landing pad itself.  This results in exceptions
 721       // not being caught because no typeids are associated with the invoke.
 722       // This may not be the only way things can go wrong, but it is the only way
 723       // we try to work around for the moment.
 724       BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 725
 726       if (Br && Br->isUnconditional()) { // Critical edge?
 727         BasicBlock::iterator I, E;
 728         for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 729           if (isa<EHSelectorInst>(I))
 730             break;
 731
 732         if (I == E)
 733           // No catch info found - try to extract some from the successor.
 734           copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 735       }
 736     }
 737
 738     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 739     if (FastIS && !SuppressFastISel) {
 740       // Emit code for any incoming arguments. This must happen before
 741       // beginning FastISel on the entry block.
 742       if (LLVMBB == &Fn.getEntryBlock()) {
 743         CurDAG->setRoot(SDL->getControlRoot());
 744         CodeGenAndEmitDAG();
 745         SDL->clear();
 746       }
 747       FastIS->startNewBlock(BB);
 748       // Do FastISel on as many instructions as possible.
 749       for (; BI != End; ++BI) {
 750         if (MDDbgKind) {
 751           // Update DebugLoc if debug information is attached with this
 752           // instruction.
 753           if (MDNode *Dbg = TheMetadata.getMD(MDDbgKind, BI)) {
 754             DILocation DILoc(Dbg);
 755             DebugLoc Loc = ExtractDebugLocation(DILoc,
 756                                                 MF.getDebugLocInfo());
 757             FastIS->setCurDebugLoc(Loc);
 758             if (MF.getDefaultDebugLoc().isUnknown())
 759               MF.setDefaultDebugLoc(Loc);
 760           }
 761         }
 762
 763         // Just before the terminator instruction, insert instructions to
 764         // feed PHI nodes in successor blocks.
 765         if (isa<TerminatorInst>(BI))
 766           if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, FastIS)) {
 767             if (EnableFastISelVerbose || EnableFastISelAbort) {
 768               errs() << "FastISel miss: ";
 769               BI->dump();
 770             }
 771             assert(!EnableFastISelAbort &&
 772                    "FastISel didn't handle a PHI in a successor");
 773             break;
 774           }
 775
 776         // First try normal tablegen-generated "fast" selection.
 777         if (FastIS->SelectInstruction(BI))
 778           continue;
 779
 780         // Next, try calling the target to attempt to handle the instruction.
 781         if (FastIS->TargetSelectInstruction(BI))
 782           continue;
 783
 784         // Then handle certain instructions as single-LLVM-Instruction blocks.
 785         if (isa<CallInst>(BI)) {
 786           if (EnableFastISelVerbose || EnableFastISelAbort) {
 787             errs() << "FastISel missed call: ";
 788             BI->dump();
 789           }
 790
 791           if (BI->getType() != Type::getVoidTy(*CurDAG->getContext())) {
 792             unsigned &R = FuncInfo->ValueMap[BI];
 793             if (!R)
 794               R = FuncInfo->CreateRegForValue(BI);
 795           }
 796
 797           SDL->setCurDebugLoc(FastIS->getCurDebugLoc());
 798           SelectBasicBlock(LLVMBB, BI, next(BI));
 799           // If the instruction was codegen'd with multiple blocks,
 800           // inform the FastISel object where to resume inserting.
 801           FastIS->setCurrentBlock(BB);
 802           continue;
 803         }
 804
 805         // Otherwise, give up on FastISel for the rest of the block.
 806         // For now, be a little lenient about non-branch terminators.
 807         if (!isa<TerminatorInst>(BI) || isa<BranchInst>(BI)) {
 808           if (EnableFastISelVerbose || EnableFastISelAbort) {
 809             errs() << "FastISel miss: ";
 810             BI->dump();
 811           }
 812           if (EnableFastISelAbort)
 813             // The "fast" selector couldn't handle something and bailed.
 814             // For the purpose of debugging, just abort.
 815             llvm_unreachable("FastISel didn't select the entire block");
 816         }
 817         break;
 818       }
 819     }
 820
 821     // Run SelectionDAG instruction selection on the remainder of the block
 822     // not handled by FastISel. If FastISel is not run, this is the entire
 823     // block.
 824     if (BI != End) {
 825       // If FastISel is run and it has known DebugLoc then use it.
 826       if (FastIS && !FastIS->getCurDebugLoc().isUnknown())
 827         SDL->setCurDebugLoc(FastIS->getCurDebugLoc());
 828       SelectBasicBlock(LLVMBB, BI, End);
 829     }
 830
 831     FinishBasicBlock();
 832   }
 833
 834   delete FastIS;
 835 }
 836
 837 void
 838 SelectionDAGISel::FinishBasicBlock() {
 839
 840   DEBUG(errs() << "Target-post-processed machine code:\n");
 841   DEBUG(BB->dump());
 842
 843   DEBUG(errs() << "Total amount of phi nodes to update: "
 844                << SDL->PHINodesToUpdate.size() << "\n");
 845   DEBUG(for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i)
 846           errs() << "Node " << i << " : ("
 847                  << SDL->PHINodesToUpdate[i].first
 848                  << ", " << SDL->PHINodesToUpdate[i].second << ")\n");
 849
 850   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 851   // PHI nodes in successors.
 852   if (SDL->SwitchCases.empty() &&
 853       SDL->JTCases.empty() &&
 854       SDL->BitTestCases.empty()) {
 855     for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 856       MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 857       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 858              "This is not a machine PHI node that we are updating!");
 859       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 860                                                 false));
 861       PHI->addOperand(MachineOperand::CreateMBB(BB));
 862     }
 863     SDL->PHINodesToUpdate.clear();
 864     return;
 865   }
 866
 867   for (unsigned i = 0, e = SDL->BitTestCases.size(); i != e; ++i) {
 868     // Lower header first, if it wasn't already lowered
 869     if (!SDL->BitTestCases[i].Emitted) {
 870       // Set the current basic block to the mbb we wish to insert the code into
 871       BB = SDL->BitTestCases[i].Parent;
 872       SDL->setCurrentBasicBlock(BB);
 873       // Emit the code
 874       SDL->visitBitTestHeader(SDL->BitTestCases[i]);
 875       CurDAG->setRoot(SDL->getRoot());
 876       CodeGenAndEmitDAG();
 877       SDL->clear();
 878     }
 879
 880     for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size(); j != ej; ++j) {
 881       // Set the current basic block to the mbb we wish to insert the code into
 882       BB = SDL->BitTestCases[i].Cases[j].ThisBB;
 883       SDL->setCurrentBasicBlock(BB);
 884       // Emit the code
 885       if (j+1 != ej)
 886         SDL->visitBitTestCase(SDL->BitTestCases[i].Cases[j+1].ThisBB,
 887                               SDL->BitTestCases[i].Reg,
 888                               SDL->BitTestCases[i].Cases[j]);
 889       else
 890         SDL->visitBitTestCase(SDL->BitTestCases[i].Default,
 891                               SDL->BitTestCases[i].Reg,
 892                               SDL->BitTestCases[i].Cases[j]);
 893
 894
 895       CurDAG->setRoot(SDL->getRoot());
 896       CodeGenAndEmitDAG();
 897       SDL->clear();
 898     }
 899
 900     // Update PHI Nodes
 901     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 902       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 903       MachineBasicBlock *PHIBB = PHI->getParent();
 904       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 905              "This is not a machine PHI node that we are updating!");
 906       // This is "default" BB. We have two jumps to it. From "header" BB and
 907       // from last "case" BB.
 908       if (PHIBB == SDL->BitTestCases[i].Default) {
 909         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 910                                                   false));
 911         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Parent));
 912         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 913                                                   false));
 914         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Cases.
 915                                                   back().ThisBB));
 916       }
 917       // One of "cases" BB.
 918       for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size();
 919            j != ej; ++j) {
 920         MachineBasicBlock* cBB = SDL->BitTestCases[i].Cases[j].ThisBB;
 921         if (cBB->succ_end() !=
 922             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
 923           PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 924                                                     false));
 925           PHI->addOperand(MachineOperand::CreateMBB(cBB));
 926         }
 927       }
 928     }
 929   }
 930   SDL->BitTestCases.clear();
 931
 932   // If the JumpTable record is filled in, then we need to emit a jump table.
 933   // Updating the PHI nodes is tricky in this case, since we need to determine
 934   // whether the PHI is a successor of the range check MBB or the jump table MBB
 935   for (unsigned i = 0, e = SDL->JTCases.size(); i != e; ++i) {
 936     // Lower header first, if it wasn't already lowered
 937     if (!SDL->JTCases[i].first.Emitted) {
 938       // Set the current basic block to the mbb we wish to insert the code into
 939       BB = SDL->JTCases[i].first.HeaderBB;
 940       SDL->setCurrentBasicBlock(BB);
 941       // Emit the code
 942       SDL->visitJumpTableHeader(SDL->JTCases[i].second, SDL->JTCases[i].first);
 943       CurDAG->setRoot(SDL->getRoot());
 944       CodeGenAndEmitDAG();
 945       SDL->clear();
 946     }
 947
 948     // Set the current basic block to the mbb we wish to insert the code into
 949     BB = SDL->JTCases[i].second.MBB;
 950     SDL->setCurrentBasicBlock(BB);
 951     // Emit the code
 952     SDL->visitJumpTable(SDL->JTCases[i].second);
 953     CurDAG->setRoot(SDL->getRoot());
 954     CodeGenAndEmitDAG();
 955     SDL->clear();
 956
 957     // Update PHI Nodes
 958     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 959       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 960       MachineBasicBlock *PHIBB = PHI->getParent();
 961       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 962              "This is not a machine PHI node that we are updating!");
 963       // "default" BB. We can go there only from header BB.
 964       if (PHIBB == SDL->JTCases[i].second.Default) {
 965         PHI->addOperand
 966           (MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second, false));
 967         PHI->addOperand
 968           (MachineOperand::CreateMBB(SDL->JTCases[i].first.HeaderBB));
 969       }
 970       // JT BB. Just iterate over successors here
 971       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
 972         PHI->addOperand
 973           (MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second, false));
 974         PHI->addOperand(MachineOperand::CreateMBB(BB));
 975       }
 976     }
 977   }
 978   SDL->JTCases.clear();
 979
 980   // If the switch block involved a branch to one of the actual successors, we
 981   // need to update PHI nodes in that block.
 982   for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 983     MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 984     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 985            "This is not a machine PHI node that we are updating!");
 986     if (BB->isSuccessor(PHI->getParent())) {
 987       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 988                                                 false));
 989       PHI->addOperand(MachineOperand::CreateMBB(BB));
 990     }
 991   }
 992
 993   // If we generated any switch lowering information, build and codegen any
 994   // additional DAGs necessary.
 995   for (unsigned i = 0, e = SDL->SwitchCases.size(); i != e; ++i) {
 996     // Set the current basic block to the mbb we wish to insert the code into
 997     MachineBasicBlock *ThisBB = BB = SDL->SwitchCases[i].ThisBB;
 998     SDL->setCurrentBasicBlock(BB);
 999
1000     // Emit the code
1001     SDL->visitSwitchCase(SDL->SwitchCases[i]);
1002     CurDAG->setRoot(SDL->getRoot());
1003     CodeGenAndEmitDAG();
1004
1005     // Handle any PHI nodes in successors of this chunk, as if we were coming
1006     // from the original BB before switch expansion.  Note that PHI nodes can
1007     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
1008     // handle them the right number of times.
1009     while ((BB = SDL->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
1010       // If new BB's are created during scheduling, the edges may have been
1011       // updated. That is, the edge from ThisBB to BB may have been split and
1012       // BB's predecessor is now another block.
1013       DenseMap<MachineBasicBlock*, MachineBasicBlock*>::iterator EI =
1014         SDL->EdgeMapping.find(BB);
1015       if (EI != SDL->EdgeMapping.end())
1016         ThisBB = EI->second;
1017       for (MachineBasicBlock::iterator Phi = BB->begin();
1018            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
1019         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
1020         for (unsigned pn = 0; ; ++pn) {
1021           assert(pn != SDL->PHINodesToUpdate.size() &&
1022                  "Didn't find PHI entry!");
1023           if (SDL->PHINodesToUpdate[pn].first == Phi) {
1024             Phi->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pn].
1025                                                       second, false));
1026             Phi->addOperand(MachineOperand::CreateMBB(ThisBB));
1027             break;
1028           }
1029         }
1030       }
1031
1032       // Don't process RHS if same block as LHS.
1033       if (BB == SDL->SwitchCases[i].FalseBB)
1034         SDL->SwitchCases[i].FalseBB = 0;
1035
1036       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
1037       SDL->SwitchCases[i].TrueBB = SDL->SwitchCases[i].FalseBB;
1038       SDL->SwitchCases[i].FalseBB = 0;
1039     }
1040     assert(SDL->SwitchCases[i].TrueBB == 0 && SDL->SwitchCases[i].FalseBB == 0);
1041     SDL->clear();
1042   }
1043   SDL->SwitchCases.clear();
1044
1045   SDL->PHINodesToUpdate.clear();
1046 }
1047
1048
1049 /// Create the scheduler. If a specific scheduler was specified
1050 /// via the SchedulerRegistry, use it, otherwise select the
1051 /// one preferred by the target.
1052 ///
1053 ScheduleDAGSDNodes *SelectionDAGISel::CreateScheduler() {
1054   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1055
1056   if (!Ctor) {
1057     Ctor = ISHeuristic;
1058     RegisterScheduler::setDefault(Ctor);
1059   }
1060
1061   return Ctor(this, OptLevel);
1062 }
1063
1064 ScheduleHazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1065   return new ScheduleHazardRecognizer();
1066 }
1067
1068 //===----------------------------------------------------------------------===//
1069 // Helper functions used by the generated instruction selector.
1070 //===----------------------------------------------------------------------===//
1071 // Calls to these methods are generated by tblgen.
1072
1073 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1074 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1075 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1076 /// specified in the .td file (e.g. 255).
1077 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1078                                     int64_t DesiredMaskS) const {
1079   const APInt &ActualMask = RHS->getAPIntValue();
1080   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1081
1082   // If the actual mask exactly matches, success!
1083   if (ActualMask == DesiredMask)
1084     return true;
1085
1086   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1087   if (ActualMask.intersects(~DesiredMask))
1088     return false;
1089
1090   // Otherwise, the DAG Combiner may have proven that the value coming in is
1091   // either already zero or is not demanded.  Check for known zero input bits.
1092   APInt NeededMask = DesiredMask & ~ActualMask;
1093   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1094     return true;
1095
1096   // TODO: check to see if missing bits are just not demanded.
1097
1098   // Otherwise, this pattern doesn't match.
1099   return false;
1100 }
1101
1102 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1103 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1104 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1105 /// specified in the .td file (e.g. 255).
1106 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1107                                    int64_t DesiredMaskS) const {
1108   const APInt &ActualMask = RHS->getAPIntValue();
1109   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1110
1111   // If the actual mask exactly matches, success!
1112   if (ActualMask == DesiredMask)
1113     return true;
1114
1115   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1116   if (ActualMask.intersects(~DesiredMask))
1117     return false;
1118
1119   // Otherwise, the DAG Combiner may have proven that the value coming in is
1120   // either already zero or is not demanded.  Check for known zero input bits.
1121   APInt NeededMask = DesiredMask & ~ActualMask;
1122
1123   APInt KnownZero, KnownOne;
1124   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1125
1126   // If all the missing bits in the or are already known to be set, match!
1127   if ((NeededMask & KnownOne) == NeededMask)
1128     return true;
1129
1130   // TODO: check to see if missing bits are just not demanded.
1131
1132   // Otherwise, this pattern doesn't match.
1133   return false;
1134 }
1135
1136
1137 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1138 /// by tblgen.  Others should not call it.
1139 void SelectionDAGISel::
1140 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1141   std::vector<SDValue> InOps;
1142   std::swap(InOps, Ops);
1143
1144   Ops.push_back(InOps[0]);  // input chain.
1145   Ops.push_back(InOps[1]);  // input asm string.
1146
1147   unsigned i = 2, e = InOps.size();
1148   if (InOps[e-1].getValueType() == MVT::Flag)
1149     --e;  // Don't process a flag operand if it is here.
1150
1151   while (i != e) {
1152     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getZExtValue();
1153     if ((Flags & 7) != 4 /*MEM*/) {
1154       // Just skip over this operand, copying the operands verbatim.
1155       Ops.insert(Ops.end(), InOps.begin()+i,
1156                  InOps.begin()+i+InlineAsm::getNumOperandRegisters(Flags) + 1);
1157       i += InlineAsm::getNumOperandRegisters(Flags) + 1;
1158     } else {
1159       assert(InlineAsm::getNumOperandRegisters(Flags) == 1 &&
1160              "Memory operand with multiple values?");
1161       // Otherwise, this is a memory operand.  Ask the target to select it.
1162       std::vector<SDValue> SelOps;
1163       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1164         llvm_report_error("Could not match memory address.  Inline asm"
1165                           " failure!");
1166       }
1167
1168       // Add this to the output node.
1169       EVT IntPtrTy = TLI.getPointerTy();
1170       Ops.push_back(CurDAG->getTargetConstant(4/*MEM*/ | (SelOps.size()<< 3),
1171                                               IntPtrTy));
1172       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1173       i += 2;
1174     }
1175   }
1176
1177   // Add the flag input back if present.
1178   if (e != InOps.size())
1179     Ops.push_back(InOps.back());
1180 }
1181
1182 /// findFlagUse - Return use of EVT::Flag value produced by the specified
1183 /// SDNode.
1184 ///
1185 static SDNode *findFlagUse(SDNode *N) {
1186   unsigned FlagResNo = N->getNumValues()-1;
1187   for (SDNode::use_iterator I = N->use_begin(), E = N->use_end(); I != E; ++I) {
1188     SDUse &Use = I.getUse();
1189     if (Use.getResNo() == FlagResNo)
1190       return Use.getUser();
1191   }
1192   return NULL;
1193 }
1194
1195 /// findNonImmUse - Return true if "Use" is a non-immediate use of "Def".
1196 /// This function recursively traverses up the operand chain, ignoring
1197 /// certain nodes.
1198 static bool findNonImmUse(SDNode *Use, SDNode* Def, SDNode *ImmedUse,
1199                           SDNode *Root,
1200                           SmallPtrSet<SDNode*, 16> &Visited) {
1201   if (Use->getNodeId() < Def->getNodeId() ||
1202       !Visited.insert(Use))
1203     return false;
1204
1205   for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
1206     SDNode *N = Use->getOperand(i).getNode();
1207     if (N == Def) {
1208       if (Use == ImmedUse || Use == Root)
1209         continue;  // We are not looking for immediate use.
1210       assert(N != Root);
1211       return true;
1212     }
1213
1214     // Traverse up the operand chain.
1215     if (findNonImmUse(N, Def, ImmedUse, Root, Visited))
1216       return true;
1217   }
1218   return false;
1219 }
1220
1221 /// isNonImmUse - Start searching from Root up the DAG to check is Def can
1222 /// be reached. Return true if that's the case. However, ignore direct uses
1223 /// by ImmedUse (which would be U in the example illustrated in
1224 /// IsLegalAndProfitableToFold) and by Root (which can happen in the store
1225 /// case).
1226 /// FIXME: to be really generic, we should allow direct use by any node
1227 /// that is being folded. But realisticly since we only fold loads which
1228 /// have one non-chain use, we only need to watch out for load/op/store
1229 /// and load/op/cmp case where the root (store / cmp) may reach the load via
1230 /// its chain operand.
1231 static inline bool isNonImmUse(SDNode *Root, SDNode *Def, SDNode *ImmedUse) {
1232   SmallPtrSet<SDNode*, 16> Visited;
1233   return findNonImmUse(Root, Def, ImmedUse, Root, Visited);
1234 }
1235
1236 /// IsLegalAndProfitableToFold - Returns true if the specific operand node N of
1237 /// U can be folded during instruction selection that starts at Root and
1238 /// folding N is profitable.
1239 bool SelectionDAGISel::IsLegalAndProfitableToFold(SDNode *N, SDNode *U,
1240                                                   SDNode *Root) const {
1241   if (OptLevel == CodeGenOpt::None) return false;
1242
1243   // If Root use can somehow reach N through a path that that doesn't contain
1244   // U then folding N would create a cycle. e.g. In the following
1245   // diagram, Root can reach N through X. If N is folded into into Root, then
1246   // X is both a predecessor and a successor of U.
1247   //
1248   //          [N*]           //
1249   //         ^   ^           //
1250   //        /     \          //
1251   //      [U*]    [X]?       //
1252   //        ^     ^          //
1253   //         \   /           //
1254   //          \ /            //
1255   //         [Root*]         //
1256   //
1257   // * indicates nodes to be folded together.
1258   //
1259   // If Root produces a flag, then it gets (even more) interesting. Since it
1260   // will be "glued" together with its flag use in the scheduler, we need to
1261   // check if it might reach N.
1262   //
1263   //          [N*]           //
1264   //         ^   ^           //
1265   //        /     \          //
1266   //      [U*]    [X]?       //
1267   //        ^       ^        //
1268   //         \       \       //
1269   //          \      |       //
1270   //         [Root*] |       //
1271   //          ^      |       //
1272   //          f      |       //
1273   //          |      /       //
1274   //         [Y]    /        //
1275   //           ^   /         //
1276   //           f  /          //
1277   //           | /           //
1278   //          [FU]           //
1279   //
1280   // If FU (flag use) indirectly reaches N (the load), and Root folds N
1281   // (call it Fold), then X is a predecessor of FU and a successor of
1282   // Fold. But since Fold and FU are flagged together, this will create
1283   // a cycle in the scheduling graph.
1284
1285   EVT VT = Root->getValueType(Root->getNumValues()-1);
1286   while (VT == MVT::Flag) {
1287     SDNode *FU = findFlagUse(Root);
1288     if (FU == NULL)
1289       break;
1290     Root = FU;
1291     VT = Root->getValueType(Root->getNumValues()-1);
1292   }
1293
1294   return !isNonImmUse(Root, N, U);
1295 }
1296
1297 SDNode *SelectionDAGISel::Select_INLINEASM(SDValue N) {
1298   std::vector<SDValue> Ops(N.getNode()->op_begin(), N.getNode()->op_end());
1299   SelectInlineAsmMemoryOperands(Ops);
1300
1301   std::vector<EVT> VTs;
1302   VTs.push_back(MVT::Other);
1303   VTs.push_back(MVT::Flag);
1304   SDValue New = CurDAG->getNode(ISD::INLINEASM, N.getDebugLoc(),
1305                                 VTs, &Ops[0], Ops.size());
1306   return New.getNode();
1307 }
1308
1309 SDNode *SelectionDAGISel::Select_UNDEF(const SDValue &N) {
1310   return CurDAG->SelectNodeTo(N.getNode(), TargetInstrInfo::IMPLICIT_DEF,
1311                               N.getValueType());
1312 }
1313
1314 SDNode *SelectionDAGISel::Select_DBG_LABEL(const SDValue &N) {
1315   SDValue Chain = N.getOperand(0);
1316   unsigned C = cast<LabelSDNode>(N)->getLabelID();
1317   SDValue Tmp = CurDAG->getTargetConstant(C, MVT::i32);
1318   return CurDAG->SelectNodeTo(N.getNode(), TargetInstrInfo::DBG_LABEL,
1319                               MVT::Other, Tmp, Chain);
1320 }
1321
1322 SDNode *SelectionDAGISel::Select_EH_LABEL(const SDValue &N) {
1323   SDValue Chain = N.getOperand(0);
1324   unsigned C = cast<LabelSDNode>(N)->getLabelID();
1325   SDValue Tmp = CurDAG->getTargetConstant(C, MVT::i32);
1326   return CurDAG->SelectNodeTo(N.getNode(), TargetInstrInfo::EH_LABEL,
1327                               MVT::Other, Tmp, Chain);
1328 }
1329
1330 void SelectionDAGISel::CannotYetSelect(SDValue N) {
1331   std::string msg;
1332   raw_string_ostream Msg(msg);
1333   Msg << "Cannot yet select: ";
1334   N.getNode()->print(Msg, CurDAG);
1335   llvm_report_error(Msg.str());
1336 }
1337
1338 void SelectionDAGISel::CannotYetSelectIntrinsic(SDValue N) {
1339   errs() << "Cannot yet select: ";
1340   unsigned iid =
1341     cast<ConstantSDNode>(N.getOperand(N.getOperand(0).getValueType() == MVT::Other))->getZExtValue();
1342   if (iid < Intrinsic::num_intrinsics)
1343     llvm_report_error("Cannot yet select: intrinsic %" + Intrinsic::getName((Intrinsic::ID)iid));
1344   else if (const TargetIntrinsicInfo *tii = TM.getIntrinsicInfo())
1345     llvm_report_error(Twine("Cannot yet select: target intrinsic %") +
1346                       tii->getName(iid));
1347 }
1348
1349 char SelectionDAGISel::ID = 0;