lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "ScheduleDAGSDNodes.h"
  16 #include "SelectionDAGBuilder.h"
  17 #include "FunctionLoweringInfo.h"
  18 #include "llvm/CodeGen/SelectionDAGISel.h"
  19 #include "llvm/Analysis/AliasAnalysis.h"
  20 #include "llvm/Analysis/DebugInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/InlineAsm.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/IntrinsicInst.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/FastISel.h"
  32 #include "llvm/CodeGen/GCStrategy.h"
  33 #include "llvm/CodeGen/GCMetadata.h"
  34 #include "llvm/CodeGen/MachineFunction.h"
  35 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  36 #include "llvm/CodeGen/MachineFrameInfo.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  39 #include "llvm/CodeGen/MachineModuleInfo.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  42 #include "llvm/CodeGen/SchedulerRegistry.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/CodeGen/DwarfWriter.h"
  45 #include "llvm/Target/TargetRegisterInfo.h"
  46 #include "llvm/Target/TargetData.h"
  47 #include "llvm/Target/TargetFrameInfo.h"
  48 #include "llvm/Target/TargetIntrinsicInfo.h"
  49 #include "llvm/Target/TargetInstrInfo.h"
  50 #include "llvm/Target/TargetLowering.h"
  51 #include "llvm/Target/TargetMachine.h"
  52 #include "llvm/Target/TargetOptions.h"
  53 #include "llvm/Support/Compiler.h"
  54 #include "llvm/Support/Debug.h"
  55 #include "llvm/Support/ErrorHandling.h"
  56 #include "llvm/Support/MathExtras.h"
  57 #include "llvm/Support/Timer.h"
  58 #include "llvm/Support/raw_ostream.h"
  59 #include <algorithm>
  60 using namespace llvm;
  61
  62 static cl::opt<bool>
  63 EnableFastISelVerbose("fast-isel-verbose", cl::Hidden,
  64           cl::desc("Enable verbose messages in the \"fast\" "
  65                    "instruction selector"));
  66 static cl::opt<bool>
  67 EnableFastISelAbort("fast-isel-abort", cl::Hidden,
  68           cl::desc("Enable abort calls when \"fast\" instruction fails"));
  69 static cl::opt<bool>
  70 SchedLiveInCopies("schedule-livein-copies", cl::Hidden,
  71                   cl::desc("Schedule copies of livein registers"),
  72                   cl::init(false));
  73
  74 #ifndef NDEBUG
  75 static cl::opt<bool>
  76 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  77           cl::desc("Pop up a window to show dags before the first "
  78                    "dag combine pass"));
  79 static cl::opt<bool>
  80 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  81           cl::desc("Pop up a window to show dags before legalize types"));
  82 static cl::opt<bool>
  83 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  84           cl::desc("Pop up a window to show dags before legalize"));
  85 static cl::opt<bool>
  86 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  87           cl::desc("Pop up a window to show dags before the second "
  88                    "dag combine pass"));
  89 static cl::opt<bool>
  90 ViewDAGCombineLT("view-dag-combine-lt-dags", cl::Hidden,
  91           cl::desc("Pop up a window to show dags before the post legalize types"
  92                    " dag combine pass"));
  93 static cl::opt<bool>
  94 ViewISelDAGs("view-isel-dags", cl::Hidden,
  95           cl::desc("Pop up a window to show isel dags as they are selected"));
  96 static cl::opt<bool>
  97 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  98           cl::desc("Pop up a window to show sched dags as they are processed"));
  99 static cl::opt<bool>
 100 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
 101       cl::desc("Pop up a window to show SUnit dags after they are processed"));
 102 #else
 103 static const bool ViewDAGCombine1 = false,
 104                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
 105                   ViewDAGCombine2 = false,
 106                   ViewDAGCombineLT = false,
 107                   ViewISelDAGs = false, ViewSchedDAGs = false,
 108                   ViewSUnitDAGs = false;
 109 #endif
 110
 111 //===---------------------------------------------------------------------===//
 112 ///
 113 /// RegisterScheduler class - Track the registration of instruction schedulers.
 114 ///
 115 //===---------------------------------------------------------------------===//
 116 MachinePassRegistry RegisterScheduler::Registry;
 117
 118 //===---------------------------------------------------------------------===//
 119 ///
 120 /// ISHeuristic command line option for instruction schedulers.
 121 ///
 122 //===---------------------------------------------------------------------===//
 123 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 124                RegisterPassParser<RegisterScheduler> >
 125 ISHeuristic("pre-RA-sched",
 126             cl::init(&createDefaultScheduler),
 127             cl::desc("Instruction schedulers available (before register"
 128                      " allocation):"));
 129
 130 static RegisterScheduler
 131 defaultListDAGScheduler("default", "Best scheduler for the target",
 132                         createDefaultScheduler);
 133
 134 namespace llvm {
 135   //===--------------------------------------------------------------------===//
 136   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 137   /// for the target.
 138   ScheduleDAGSDNodes* createDefaultScheduler(SelectionDAGISel *IS,
 139                                              CodeGenOpt::Level OptLevel) {
 140     const TargetLowering &TLI = IS->getTargetLowering();
 141
 142     if (OptLevel == CodeGenOpt::None)
 143       return createFastDAGScheduler(IS, OptLevel);
 144     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency)
 145       return createTDListDAGScheduler(IS, OptLevel);
 146     assert(TLI.getSchedulingPreference() ==
 147          TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 148     return createBURRListDAGScheduler(IS, OptLevel);
 149   }
 150 }
 151
 152 // EmitInstrWithCustomInserter - This method should be implemented by targets
 153 // that mark instructions with the 'usesCustomInserter' flag.  These
 154 // instructions are special in various ways, which require special support to
 155 // insert.  The specified MachineInstr is created but not inserted into any
 156 // basic blocks, and this method is called to expand it into a sequence of
 157 // instructions, potentially also creating new basic blocks and control flow.
 158 // When new basic blocks are inserted and the edges from MBB to its successors
 159 // are modified, the method should insert pairs of <OldSucc, NewSucc> into the
 160 // DenseMap.
 161 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 162                                                          MachineBasicBlock *MBB,
 163                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
 164 #ifndef NDEBUG
 165   dbgs() << "If a target marks an instruction with "
 166           "'usesCustomInserter', it must implement "
 167           "TargetLowering::EmitInstrWithCustomInserter!";
 168 #endif
 169   llvm_unreachable(0);
 170   return 0;
 171 }
 172
 173 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 174 /// physical register has only a single copy use, then coalesced the copy
 175 /// if possible.
 176 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 177                            MachineBasicBlock::iterator &InsertPos,
 178                            unsigned VirtReg, unsigned PhysReg,
 179                            const TargetRegisterClass *RC,
 180                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 181                            const MachineRegisterInfo &MRI,
 182                            const TargetRegisterInfo &TRI,
 183                            const TargetInstrInfo &TII) {
 184   unsigned NumUses = 0;
 185   MachineInstr *UseMI = NULL;
 186   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 187          UE = MRI.use_end(); UI != UE; ++UI) {
 188     UseMI = &*UI;
 189     if (++NumUses > 1)
 190       break;
 191   }
 192
 193   // If the number of uses is not one, or the use is not a move instruction,
 194   // don't coalesce. Also, only coalesce away a virtual register to virtual
 195   // register copy.
 196   bool Coalesced = false;
 197   unsigned SrcReg, DstReg, SrcSubReg, DstSubReg;
 198   if (NumUses == 1 &&
 199       TII.isMoveInstr(*UseMI, SrcReg, DstReg, SrcSubReg, DstSubReg) &&
 200       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 201     VirtReg = DstReg;
 202     Coalesced = true;
 203   }
 204
 205   // Now find an ideal location to insert the copy.
 206   MachineBasicBlock::iterator Pos = InsertPos;
 207   while (Pos != MBB->begin()) {
 208     MachineInstr *PrevMI = prior(Pos);
 209     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 210     // copyRegToReg might emit multiple instructions to do a copy.
 211     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 212     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 213       // This is what the BB looks like right now:
 214       // r1024 = mov r0
 215       // ...
 216       // r1    = mov r1024
 217       //
 218       // We want to insert "r1025 = mov r1". Inserting this copy below the
 219       // move to r1024 makes it impossible for that move to be coalesced.
 220       //
 221       // r1025 = mov r1
 222       // r1024 = mov r0
 223       // ...
 224       // r1    = mov 1024
 225       // r2    = mov 1025
 226       break; // Woot! Found a good location.
 227     --Pos;
 228   }
 229
 230   bool Emitted = TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 231   assert(Emitted && "Unable to issue a live-in copy instruction!\n");
 232   (void) Emitted;
 233
 234   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 235   if (Coalesced) {
 236     if (&*InsertPos == UseMI) ++InsertPos;
 237     MBB->erase(UseMI);
 238   }
 239 }
 240
 241 /// EmitLiveInCopies - If this is the first basic block in the function,
 242 /// and if it has live ins that need to be copied into vregs, emit the
 243 /// copies into the block.
 244 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 245                              const MachineRegisterInfo &MRI,
 246                              const TargetRegisterInfo &TRI,
 247                              const TargetInstrInfo &TII) {
 248   if (SchedLiveInCopies) {
 249     // Emit the copies at a heuristically-determined location in the block.
 250     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 251     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 252     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 253            E = MRI.livein_end(); LI != E; ++LI)
 254       if (LI->second) {
 255         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 256         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 257                        RC, CopyRegMap, MRI, TRI, TII);
 258       }
 259   } else {
 260     // Emit the copies into the top of the block.
 261     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 262            E = MRI.livein_end(); LI != E; ++LI)
 263       if (LI->second) {
 264         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 265         bool Emitted = TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 266                                         LI->second, LI->first, RC, RC);
 267         assert(Emitted && "Unable to issue a live-in copy instruction!\n");
 268         (void) Emitted;
 269       }
 270   }
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 // SelectionDAGISel code
 275 //===----------------------------------------------------------------------===//
 276
 277 SelectionDAGISel::SelectionDAGISel(TargetMachine &tm, CodeGenOpt::Level OL) :
 278   MachineFunctionPass(&ID), TM(tm), TLI(*tm.getTargetLowering()),
 279   FuncInfo(new FunctionLoweringInfo(TLI)),
 280   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 281   SDB(new SelectionDAGBuilder(*CurDAG, TLI, *FuncInfo, OL)),
 282   GFI(),
 283   OptLevel(OL),
 284   DAGSize(0)
 285 {}
 286
 287 SelectionDAGISel::~SelectionDAGISel() {
 288   delete SDB;
 289   delete CurDAG;
 290   delete FuncInfo;
 291 }
 292
 293 unsigned SelectionDAGISel::MakeReg(EVT VT) {
 294   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 295 }
 296
 297 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 298   AU.addRequired<AliasAnalysis>();
 299   AU.addPreserved<AliasAnalysis>();
 300   AU.addRequired<GCModuleInfo>();
 301   AU.addPreserved<GCModuleInfo>();
 302   AU.addRequired<DwarfWriter>();
 303   AU.addPreserved<DwarfWriter>();
 304   MachineFunctionPass::getAnalysisUsage(AU);
 305 }
 306
 307 bool SelectionDAGISel::runOnMachineFunction(MachineFunction &mf) {
 308   Function &Fn = *mf.getFunction();
 309
 310   // Do some sanity-checking on the command-line options.
 311   assert((!EnableFastISelVerbose || EnableFastISel) &&
 312          "-fast-isel-verbose requires -fast-isel");
 313   assert((!EnableFastISelAbort || EnableFastISel) &&
 314          "-fast-isel-abort requires -fast-isel");
 315
 316   // Get alias analysis for load/store combining.
 317   AA = &getAnalysis<AliasAnalysis>();
 318
 319   MF = &mf;
 320   const TargetInstrInfo &TII = *TM.getInstrInfo();
 321   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 322
 323   if (Fn.hasGC())
 324     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(Fn);
 325   else
 326     GFI = 0;
 327   RegInfo = &MF->getRegInfo();
 328   DEBUG(dbgs() << "\n\n\n=== " << Fn.getName() << "\n");
 329
 330   MachineModuleInfo *MMI = getAnalysisIfAvailable<MachineModuleInfo>();
 331   DwarfWriter *DW = getAnalysisIfAvailable<DwarfWriter>();
 332   CurDAG->init(*MF, MMI, DW);
 333   FuncInfo->set(Fn, *MF, EnableFastISel);
 334   SDB->init(GFI, *AA);
 335
 336   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 337     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 338       // Mark landing pad.
 339       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 340
 341   SelectAllBasicBlocks(Fn, *MF, MMI, DW, TII);
 342
 343   // If the first basic block in the function has live ins that need to be
 344   // copied into vregs, emit the copies into the top of the block before
 345   // emitting the code for the block.
 346   EmitLiveInCopies(MF->begin(), *RegInfo, TRI, TII);
 347
 348   // Add function live-ins to entry block live-in set.
 349   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 350          E = RegInfo->livein_end(); I != E; ++I)
 351     MF->begin()->addLiveIn(I->first);
 352
 353 #ifndef NDEBUG
 354   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 355          "Not all catch info was assigned to a landing pad!");
 356 #endif
 357
 358   FuncInfo->clear();
 359
 360   return true;
 361 }
 362
 363 /// SetDebugLoc - Update MF's and SDB's DebugLocs if debug information is
 364 /// attached with this instruction.
 365 static void SetDebugLoc(unsigned MDDbgKind, Instruction *I,
 366                         SelectionDAGBuilder *SDB,
 367                         FastISel *FastIS, MachineFunction *MF) {
 368   if (isa<DbgInfoIntrinsic>(I)) return;
 369
 370   if (MDNode *Dbg = I->getMetadata(MDDbgKind)) {
 371     DILocation DILoc(Dbg);
 372     DebugLoc Loc = ExtractDebugLocation(DILoc, MF->getDebugLocInfo());
 373
 374     SDB->setCurDebugLoc(Loc);
 375
 376     if (FastIS)
 377       FastIS->setCurDebugLoc(Loc);
 378
 379     // If the function doesn't have a default debug location yet, set
 380     // it. This is kind of a hack.
 381     if (MF->getDefaultDebugLoc().isUnknown())
 382       MF->setDefaultDebugLoc(Loc);
 383   }
 384 }
 385
 386 /// ResetDebugLoc - Set MF's and SDB's DebugLocs to Unknown.
 387 static void ResetDebugLoc(SelectionDAGBuilder *SDB, FastISel *FastIS) {
 388   SDB->setCurDebugLoc(DebugLoc::getUnknownLoc());
 389   if (FastIS)
 390     FastIS->setCurDebugLoc(DebugLoc::getUnknownLoc());
 391 }
 392
 393 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 394                                         BasicBlock::iterator Begin,
 395                                         BasicBlock::iterator End,
 396                                         bool &HadTailCall) {
 397   SDB->setCurrentBasicBlock(BB);
 398   unsigned MDDbgKind = LLVMBB->getContext().getMDKindID("dbg");
 399
 400   // Lower all of the non-terminator instructions. If a call is emitted
 401   // as a tail call, cease emitting nodes for this block.
 402   for (BasicBlock::iterator I = Begin; I != End && !SDB->HasTailCall; ++I) {
 403     SetDebugLoc(MDDbgKind, I, SDB, 0, MF);
 404
 405     if (!isa<TerminatorInst>(I)) {
 406       SDB->visit(*I);
 407
 408       // Set the current debug location back to "unknown" so that it doesn't
 409       // spuriously apply to subsequent instructions.
 410       ResetDebugLoc(SDB, 0);
 411     }
 412   }
 413
 414   if (!SDB->HasTailCall) {
 415     // Ensure that all instructions which are used outside of their defining
 416     // blocks are available as virtual registers.  Invoke is handled elsewhere.
 417     for (BasicBlock::iterator I = Begin; I != End; ++I)
 418       if (!isa<PHINode>(I) && !isa<InvokeInst>(I))
 419         SDB->CopyToExportRegsIfNeeded(I);
 420
 421     // Handle PHI nodes in successor blocks.
 422     if (End == LLVMBB->end()) {
 423       HandlePHINodesInSuccessorBlocks(LLVMBB);
 424
 425       // Lower the terminator after the copies are emitted.
 426       SetDebugLoc(MDDbgKind, LLVMBB->getTerminator(), SDB, 0, MF);
 427       SDB->visit(*LLVMBB->getTerminator());
 428       ResetDebugLoc(SDB, 0);
 429     }
 430   }
 431
 432   // Make sure the root of the DAG is up-to-date.
 433   CurDAG->setRoot(SDB->getControlRoot());
 434
 435   // Final step, emit the lowered DAG as machine code.
 436   CodeGenAndEmitDAG();
 437   HadTailCall = SDB->HasTailCall;
 438   SDB->clear();
 439 }
 440
 441 /// ShrinkDemandedOps - A late transformation pass that shrink expressions
 442 /// using TargetLowering::TargetLoweringOpt::ShrinkDemandedOp. It converts
 443 /// x+y to (VT)((SmallVT)x+(SmallVT)y) if the casts are free.
 444 void SelectionDAGISel::ShrinkDemandedOps() {
 445   SmallVector<SDNode*, 128> Worklist;
 446
 447   // Add all the dag nodes to the worklist.
 448   Worklist.reserve(CurDAG->allnodes_size());
 449   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 450        E = CurDAG->allnodes_end(); I != E; ++I)
 451     Worklist.push_back(I);
 452
 453   APInt Mask;
 454   APInt KnownZero;
 455   APInt KnownOne;
 456
 457   TargetLowering::TargetLoweringOpt TLO(*CurDAG, true);
 458   while (!Worklist.empty()) {
 459     SDNode *N = Worklist.back();
 460     Worklist.pop_back();
 461
 462     if (N->use_empty() && N != CurDAG->getRoot().getNode()) {
 463       CurDAG->DeleteNode(N);
 464       continue;
 465     }
 466
 467     // Run ShrinkDemandedOp on scalar binary operations.
 468     if (N->getNumValues() == 1 &&
 469         N->getValueType(0).isSimple() && N->getValueType(0).isInteger()) {
 470       DebugLoc dl = N->getDebugLoc();
 471       unsigned BitWidth = N->getValueType(0).getScalarType().getSizeInBits();
 472       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 473       APInt KnownZero, KnownOne;
 474       if (TLI.SimplifyDemandedBits(SDValue(N, 0), Demanded,
 475                                    KnownZero, KnownOne, TLO)) {
 476         // Revisit the node.
 477         Worklist.erase(std::remove(Worklist.begin(), Worklist.end(), N),
 478                        Worklist.end());
 479         Worklist.push_back(N);
 480
 481         // Replace the old value with the new one.
 482         DEBUG(errs() << "\nReplacing ";
 483               TLO.Old.getNode()->dump(CurDAG);
 484               errs() << "\nWith: ";
 485               TLO.New.getNode()->dump(CurDAG);
 486               errs() << '\n');
 487
 488         Worklist.push_back(TLO.New.getNode());
 489         CurDAG->ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 490
 491         if (TLO.Old.getNode()->use_empty()) {
 492           for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands();
 493                i != e; ++i) {
 494             SDNode *OpNode = TLO.Old.getNode()->getOperand(i).getNode();
 495             if (OpNode->hasOneUse()) {
 496               Worklist.erase(std::remove(Worklist.begin(), Worklist.end(),
 497                                          OpNode),
 498                              Worklist.end());
 499               Worklist.push_back(TLO.Old.getNode()->getOperand(i).getNode());
 500             }
 501           }
 502
 503           Worklist.erase(std::remove(Worklist.begin(), Worklist.end(),
 504                                      TLO.Old.getNode()),
 505                          Worklist.end());
 506           CurDAG->DeleteNode(TLO.Old.getNode());
 507         }
 508       }
 509     }
 510   }
 511 }
 512
 513 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 514   SmallPtrSet<SDNode*, 128> VisitedNodes;
 515   SmallVector<SDNode*, 128> Worklist;
 516
 517   Worklist.push_back(CurDAG->getRoot().getNode());
 518
 519   APInt Mask;
 520   APInt KnownZero;
 521   APInt KnownOne;
 522
 523   while (!Worklist.empty()) {
 524     SDNode *N = Worklist.back();
 525     Worklist.pop_back();
 526
 527     // If we've already seen this node, ignore it.
 528     if (!VisitedNodes.insert(N))
 529       continue;
 530
 531     // Otherwise, add all chain operands to the worklist.
 532     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 533       if (N->getOperand(i).getValueType() == MVT::Other)
 534         Worklist.push_back(N->getOperand(i).getNode());
 535
 536     // If this is a CopyToReg with a vreg dest, process it.
 537     if (N->getOpcode() != ISD::CopyToReg)
 538       continue;
 539
 540     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 541     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 542       continue;
 543
 544     // Ignore non-scalar or non-integer values.
 545     SDValue Src = N->getOperand(2);
 546     EVT SrcVT = Src.getValueType();
 547     if (!SrcVT.isInteger() || SrcVT.isVector())
 548       continue;
 549
 550     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 551     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 552     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 553
 554     // Only install this information if it tells us something.
 555     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 556       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 557       if (DestReg >= FuncInfo->LiveOutRegInfo.size())
 558         FuncInfo->LiveOutRegInfo.resize(DestReg+1);
 559       FunctionLoweringInfo::LiveOutInfo &LOI =
 560         FuncInfo->LiveOutRegInfo[DestReg];
 561       LOI.NumSignBits = NumSignBits;
 562       LOI.KnownOne = KnownOne;
 563       LOI.KnownZero = KnownZero;
 564     }
 565   }
 566 }
 567
 568 void SelectionDAGISel::CodeGenAndEmitDAG() {
 569   std::string GroupName;
 570   if (TimePassesIsEnabled)
 571     GroupName = "Instruction Selection and Scheduling";
 572   std::string BlockName;
 573   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 574       ViewDAGCombine2 || ViewDAGCombineLT || ViewISelDAGs || ViewSchedDAGs ||
 575       ViewSUnitDAGs)
 576     BlockName = MF->getFunction()->getNameStr() + ":" +
 577                 BB->getBasicBlock()->getNameStr();
 578
 579   DEBUG(dbgs() << "Initial selection DAG:\n");
 580   DEBUG(CurDAG->dump());
 581
 582   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 583
 584   // Run the DAG combiner in pre-legalize mode.
 585   if (TimePassesIsEnabled) {
 586     NamedRegionTimer T("DAG Combining 1", GroupName);
 587     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 588   } else {
 589     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 590   }
 591
 592   DEBUG(dbgs() << "Optimized lowered selection DAG:\n");
 593   DEBUG(CurDAG->dump());
 594
 595   // Second step, hack on the DAG until it only uses operations and types that
 596   // the target supports.
 597   if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 598                                                BlockName);
 599
 600   bool Changed;
 601   if (TimePassesIsEnabled) {
 602     NamedRegionTimer T("Type Legalization", GroupName);
 603     Changed = CurDAG->LegalizeTypes();
 604   } else {
 605     Changed = CurDAG->LegalizeTypes();
 606   }
 607
 608   DEBUG(dbgs() << "Type-legalized selection DAG:\n");
 609   DEBUG(CurDAG->dump());
 610
 611   if (Changed) {
 612     if (ViewDAGCombineLT)
 613       CurDAG->viewGraph("dag-combine-lt input for " + BlockName);
 614
 615     // Run the DAG combiner in post-type-legalize mode.
 616     if (TimePassesIsEnabled) {
 617       NamedRegionTimer T("DAG Combining after legalize types", GroupName);
 618       CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 619     } else {
 620       CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 621     }
 622
 623     DEBUG(dbgs() << "Optimized type-legalized selection DAG:\n");
 624     DEBUG(CurDAG->dump());
 625   }
 626
 627   if (TimePassesIsEnabled) {
 628     NamedRegionTimer T("Vector Legalization", GroupName);
 629     Changed = CurDAG->LegalizeVectors();
 630   } else {
 631     Changed = CurDAG->LegalizeVectors();
 632   }
 633
 634   if (Changed) {
 635     if (TimePassesIsEnabled) {
 636       NamedRegionTimer T("Type Legalization 2", GroupName);
 637       CurDAG->LegalizeTypes();
 638     } else {
 639       CurDAG->LegalizeTypes();
 640     }
 641
 642     if (ViewDAGCombineLT)
 643       CurDAG->viewGraph("dag-combine-lv input for " + BlockName);
 644
 645     // Run the DAG combiner in post-type-legalize mode.
 646     if (TimePassesIsEnabled) {
 647       NamedRegionTimer T("DAG Combining after legalize vectors", GroupName);
 648       CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 649     } else {
 650       CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 651     }
 652
 653     DEBUG(dbgs() << "Optimized vector-legalized selection DAG:\n");
 654     DEBUG(CurDAG->dump());
 655   }
 656
 657   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 658
 659   if (TimePassesIsEnabled) {
 660     NamedRegionTimer T("DAG Legalization", GroupName);
 661     CurDAG->Legalize(OptLevel);
 662   } else {
 663     CurDAG->Legalize(OptLevel);
 664   }
 665
 666   DEBUG(dbgs() << "Legalized selection DAG:\n");
 667   DEBUG(CurDAG->dump());
 668
 669   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 670
 671   // Run the DAG combiner in post-legalize mode.
 672   if (TimePassesIsEnabled) {
 673     NamedRegionTimer T("DAG Combining 2", GroupName);
 674     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 675   } else {
 676     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 677   }
 678
 679   DEBUG(dbgs() << "Optimized legalized selection DAG:\n");
 680   DEBUG(CurDAG->dump());
 681
 682   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 683
 684   if (OptLevel != CodeGenOpt::None) {
 685     ShrinkDemandedOps();
 686     ComputeLiveOutVRegInfo();
 687   }
 688
 689   // Third, instruction select all of the operations to machine code, adding the
 690   // code to the MachineBasicBlock.
 691   if (TimePassesIsEnabled) {
 692     NamedRegionTimer T("Instruction Selection", GroupName);
 693     InstructionSelect();
 694   } else {
 695     InstructionSelect();
 696   }
 697
 698   DEBUG(dbgs() << "Selected selection DAG:\n");
 699   DEBUG(CurDAG->dump());
 700
 701   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 702
 703   // Schedule machine code.
 704   ScheduleDAGSDNodes *Scheduler = CreateScheduler();
 705   if (TimePassesIsEnabled) {
 706     NamedRegionTimer T("Instruction Scheduling", GroupName);
 707     Scheduler->Run(CurDAG, BB, BB->end());
 708   } else {
 709     Scheduler->Run(CurDAG, BB, BB->end());
 710   }
 711
 712   if (ViewSUnitDAGs) Scheduler->viewGraph();
 713
 714   // Emit machine code to BB.  This can change 'BB' to the last block being
 715   // inserted into.
 716   if (TimePassesIsEnabled) {
 717     NamedRegionTimer T("Instruction Creation", GroupName);
 718     BB = Scheduler->EmitSchedule(&SDB->EdgeMapping);
 719   } else {
 720     BB = Scheduler->EmitSchedule(&SDB->EdgeMapping);
 721   }
 722
 723   // Free the scheduler state.
 724   if (TimePassesIsEnabled) {
 725     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 726     delete Scheduler;
 727   } else {
 728     delete Scheduler;
 729   }
 730
 731   DEBUG(dbgs() << "Selected machine code:\n");
 732   DEBUG(BB->dump());
 733 }
 734
 735 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn,
 736                                             MachineFunction &MF,
 737                                             MachineModuleInfo *MMI,
 738                                             DwarfWriter *DW,
 739                                             const TargetInstrInfo &TII) {
 740   // Initialize the Fast-ISel state, if needed.
 741   FastISel *FastIS = 0;
 742   if (EnableFastISel)
 743     FastIS = TLI.createFastISel(MF, MMI, DW,
 744                                 FuncInfo->ValueMap,
 745                                 FuncInfo->MBBMap,
 746                                 FuncInfo->StaticAllocaMap
 747 #ifndef NDEBUG
 748                                 , FuncInfo->CatchInfoLost
 749 #endif
 750                                 );
 751
 752   unsigned MDDbgKind = Fn.getContext().getMDKindID("dbg");
 753
 754   // Iterate over all basic blocks in the function.
 755   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 756     BasicBlock *LLVMBB = &*I;
 757     BB = FuncInfo->MBBMap[LLVMBB];
 758
 759     BasicBlock::iterator const Begin = LLVMBB->begin();
 760     BasicBlock::iterator const End = LLVMBB->end();
 761     BasicBlock::iterator BI = Begin;
 762
 763     // Lower any arguments needed in this block if this is the entry block.
 764     bool SuppressFastISel = false;
 765     if (LLVMBB == &Fn.getEntryBlock()) {
 766       LowerArguments(LLVMBB);
 767
 768       // If any of the arguments has the byval attribute, forgo
 769       // fast-isel in the entry block.
 770       if (FastIS) {
 771         unsigned j = 1;
 772         for (Function::arg_iterator I = Fn.arg_begin(), E = Fn.arg_end();
 773              I != E; ++I, ++j)
 774           if (Fn.paramHasAttr(j, Attribute::ByVal)) {
 775             if (EnableFastISelVerbose || EnableFastISelAbort)
 776               dbgs() << "FastISel skips entry block due to byval argument\n";
 777             SuppressFastISel = true;
 778             break;
 779           }
 780       }
 781     }
 782
 783     if (MMI && BB->isLandingPad()) {
 784       // Add a label to mark the beginning of the landing pad.  Deletion of the
 785       // landing pad can thus be detected via the MachineModuleInfo.
 786       unsigned LabelID = MMI->addLandingPad(BB);
 787
 788       const TargetInstrDesc &II = TII.get(TargetInstrInfo::EH_LABEL);
 789       BuildMI(BB, SDB->getCurDebugLoc(), II).addImm(LabelID);
 790
 791       // Mark exception register as live in.
 792       unsigned Reg = TLI.getExceptionAddressRegister();
 793       if (Reg) BB->addLiveIn(Reg);
 794
 795       // Mark exception selector register as live in.
 796       Reg = TLI.getExceptionSelectorRegister();
 797       if (Reg) BB->addLiveIn(Reg);
 798
 799       // FIXME: Hack around an exception handling flaw (PR1508): the personality
 800       // function and list of typeids logically belong to the invoke (or, if you
 801       // like, the basic block containing the invoke), and need to be associated
 802       // with it in the dwarf exception handling tables.  Currently however the
 803       // information is provided by an intrinsic (eh.selector) that can be moved
 804       // to unexpected places by the optimizers: if the unwind edge is critical,
 805       // then breaking it can result in the intrinsics being in the successor of
 806       // the landing pad, not the landing pad itself.  This results in exceptions
 807       // not being caught because no typeids are associated with the invoke.
 808       // This may not be the only way things can go wrong, but it is the only way
 809       // we try to work around for the moment.
 810       BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 811
 812       if (Br && Br->isUnconditional()) { // Critical edge?
 813         BasicBlock::iterator I, E;
 814         for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 815           if (isa<EHSelectorInst>(I))
 816             break;
 817
 818         if (I == E)
 819           // No catch info found - try to extract some from the successor.
 820           CopyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 821       }
 822     }
 823
 824     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 825     if (FastIS && !SuppressFastISel) {
 826       // Emit code for any incoming arguments. This must happen before
 827       // beginning FastISel on the entry block.
 828       if (LLVMBB == &Fn.getEntryBlock()) {
 829         CurDAG->setRoot(SDB->getControlRoot());
 830         CodeGenAndEmitDAG();
 831         SDB->clear();
 832       }
 833       FastIS->startNewBlock(BB);
 834       // Do FastISel on as many instructions as possible.
 835       for (; BI != End; ++BI) {
 836         // Just before the terminator instruction, insert instructions to
 837         // feed PHI nodes in successor blocks.
 838         if (isa<TerminatorInst>(BI))
 839           if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, FastIS)) {
 840             ResetDebugLoc(SDB, FastIS);
 841             if (EnableFastISelVerbose || EnableFastISelAbort) {
 842               dbgs() << "FastISel miss: ";
 843               BI->dump();
 844             }
 845             assert(!EnableFastISelAbort &&
 846                    "FastISel didn't handle a PHI in a successor");
 847             break;
 848           }
 849
 850         SetDebugLoc(MDDbgKind, BI, SDB, FastIS, &MF);
 851
 852         // First try normal tablegen-generated "fast" selection.
 853         if (FastIS->SelectInstruction(BI)) {
 854           ResetDebugLoc(SDB, FastIS);
 855           continue;
 856         }
 857
 858         // Clear out the debug location so that it doesn't carry over to
 859         // unrelated instructions.
 860         ResetDebugLoc(SDB, FastIS);
 861
 862         // Then handle certain instructions as single-LLVM-Instruction blocks.
 863         if (isa<CallInst>(BI)) {
 864           if (EnableFastISelVerbose || EnableFastISelAbort) {
 865             dbgs() << "FastISel missed call: ";
 866             BI->dump();
 867           }
 868
 869           if (!BI->getType()->isVoidTy()) {
 870             unsigned &R = FuncInfo->ValueMap[BI];
 871             if (!R)
 872               R = FuncInfo->CreateRegForValue(BI);
 873           }
 874
 875           bool HadTailCall = false;
 876           SelectBasicBlock(LLVMBB, BI, llvm::next(BI), HadTailCall);
 877
 878           // If the call was emitted as a tail call, we're done with the block.
 879           if (HadTailCall) {
 880             BI = End;
 881             break;
 882           }
 883
 884           // If the instruction was codegen'd with multiple blocks,
 885           // inform the FastISel object where to resume inserting.
 886           FastIS->setCurrentBlock(BB);
 887           continue;
 888         }
 889
 890         // Otherwise, give up on FastISel for the rest of the block.
 891         // For now, be a little lenient about non-branch terminators.
 892         if (!isa<TerminatorInst>(BI) || isa<BranchInst>(BI)) {
 893           if (EnableFastISelVerbose || EnableFastISelAbort) {
 894             dbgs() << "FastISel miss: ";
 895             BI->dump();
 896           }
 897           if (EnableFastISelAbort)
 898             // The "fast" selector couldn't handle something and bailed.
 899             // For the purpose of debugging, just abort.
 900             llvm_unreachable("FastISel didn't select the entire block");
 901         }
 902         break;
 903       }
 904     }
 905
 906     // Run SelectionDAG instruction selection on the remainder of the block
 907     // not handled by FastISel. If FastISel is not run, this is the entire
 908     // block.
 909     if (BI != End) {
 910       bool HadTailCall;
 911       SelectBasicBlock(LLVMBB, BI, End, HadTailCall);
 912     }
 913
 914     FinishBasicBlock();
 915   }
 916
 917   delete FastIS;
 918 }
 919
 920 void
 921 SelectionDAGISel::FinishBasicBlock() {
 922
 923   DEBUG(dbgs() << "Target-post-processed machine code:\n");
 924   DEBUG(BB->dump());
 925
 926   DEBUG(dbgs() << "Total amount of phi nodes to update: "
 927                << SDB->PHINodesToUpdate.size() << "\n");
 928   DEBUG(for (unsigned i = 0, e = SDB->PHINodesToUpdate.size(); i != e; ++i)
 929           dbgs() << "Node " << i << " : ("
 930                  << SDB->PHINodesToUpdate[i].first
 931                  << ", " << SDB->PHINodesToUpdate[i].second << ")\n");
 932
 933   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 934   // PHI nodes in successors.
 935   if (SDB->SwitchCases.empty() &&
 936       SDB->JTCases.empty() &&
 937       SDB->BitTestCases.empty()) {
 938     for (unsigned i = 0, e = SDB->PHINodesToUpdate.size(); i != e; ++i) {
 939       MachineInstr *PHI = SDB->PHINodesToUpdate[i].first;
 940       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 941              "This is not a machine PHI node that we are updating!");
 942       PHI->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[i].second,
 943                                                 false));
 944       PHI->addOperand(MachineOperand::CreateMBB(BB));
 945     }
 946     SDB->PHINodesToUpdate.clear();
 947     return;
 948   }
 949
 950   for (unsigned i = 0, e = SDB->BitTestCases.size(); i != e; ++i) {
 951     // Lower header first, if it wasn't already lowered
 952     if (!SDB->BitTestCases[i].Emitted) {
 953       // Set the current basic block to the mbb we wish to insert the code into
 954       BB = SDB->BitTestCases[i].Parent;
 955       SDB->setCurrentBasicBlock(BB);
 956       // Emit the code
 957       SDB->visitBitTestHeader(SDB->BitTestCases[i]);
 958       CurDAG->setRoot(SDB->getRoot());
 959       CodeGenAndEmitDAG();
 960       SDB->clear();
 961     }
 962
 963     for (unsigned j = 0, ej = SDB->BitTestCases[i].Cases.size(); j != ej; ++j) {
 964       // Set the current basic block to the mbb we wish to insert the code into
 965       BB = SDB->BitTestCases[i].Cases[j].ThisBB;
 966       SDB->setCurrentBasicBlock(BB);
 967       // Emit the code
 968       if (j+1 != ej)
 969         SDB->visitBitTestCase(SDB->BitTestCases[i].Cases[j+1].ThisBB,
 970                               SDB->BitTestCases[i].Reg,
 971                               SDB->BitTestCases[i].Cases[j]);
 972       else
 973         SDB->visitBitTestCase(SDB->BitTestCases[i].Default,
 974                               SDB->BitTestCases[i].Reg,
 975                               SDB->BitTestCases[i].Cases[j]);
 976
 977
 978       CurDAG->setRoot(SDB->getRoot());
 979       CodeGenAndEmitDAG();
 980       SDB->clear();
 981     }
 982
 983     // Update PHI Nodes
 984     for (unsigned pi = 0, pe = SDB->PHINodesToUpdate.size(); pi != pe; ++pi) {
 985       MachineInstr *PHI = SDB->PHINodesToUpdate[pi].first;
 986       MachineBasicBlock *PHIBB = PHI->getParent();
 987       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 988              "This is not a machine PHI node that we are updating!");
 989       // This is "default" BB. We have two jumps to it. From "header" BB and
 990       // from last "case" BB.
 991       if (PHIBB == SDB->BitTestCases[i].Default) {
 992         PHI->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[pi].second,
 993                                                   false));
 994         PHI->addOperand(MachineOperand::CreateMBB(SDB->BitTestCases[i].Parent));
 995         PHI->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[pi].second,
 996                                                   false));
 997         PHI->addOperand(MachineOperand::CreateMBB(SDB->BitTestCases[i].Cases.
 998                                                   back().ThisBB));
 999       }
1000       // One of "cases" BB.
1001       for (unsigned j = 0, ej = SDB->BitTestCases[i].Cases.size();
1002            j != ej; ++j) {
1003         MachineBasicBlock* cBB = SDB->BitTestCases[i].Cases[j].ThisBB;
1004         if (cBB->succ_end() !=
1005             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
1006           PHI->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[pi].second,
1007                                                     false));
1008           PHI->addOperand(MachineOperand::CreateMBB(cBB));
1009         }
1010       }
1011     }
1012   }
1013   SDB->BitTestCases.clear();
1014
1015   // If the JumpTable record is filled in, then we need to emit a jump table.
1016   // Updating the PHI nodes is tricky in this case, since we need to determine
1017   // whether the PHI is a successor of the range check MBB or the jump table MBB
1018   for (unsigned i = 0, e = SDB->JTCases.size(); i != e; ++i) {
1019     // Lower header first, if it wasn't already lowered
1020     if (!SDB->JTCases[i].first.Emitted) {
1021       // Set the current basic block to the mbb we wish to insert the code into
1022       BB = SDB->JTCases[i].first.HeaderBB;
1023       SDB->setCurrentBasicBlock(BB);
1024       // Emit the code
1025       SDB->visitJumpTableHeader(SDB->JTCases[i].second, SDB->JTCases[i].first);
1026       CurDAG->setRoot(SDB->getRoot());
1027       CodeGenAndEmitDAG();
1028       SDB->clear();
1029     }
1030
1031     // Set the current basic block to the mbb we wish to insert the code into
1032     BB = SDB->JTCases[i].second.MBB;
1033     SDB->setCurrentBasicBlock(BB);
1034     // Emit the code
1035     SDB->visitJumpTable(SDB->JTCases[i].second);
1036     CurDAG->setRoot(SDB->getRoot());
1037     CodeGenAndEmitDAG();
1038     SDB->clear();
1039
1040     // Update PHI Nodes
1041     for (unsigned pi = 0, pe = SDB->PHINodesToUpdate.size(); pi != pe; ++pi) {
1042       MachineInstr *PHI = SDB->PHINodesToUpdate[pi].first;
1043       MachineBasicBlock *PHIBB = PHI->getParent();
1044       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
1045              "This is not a machine PHI node that we are updating!");
1046       // "default" BB. We can go there only from header BB.
1047       if (PHIBB == SDB->JTCases[i].second.Default) {
1048         PHI->addOperand
1049           (MachineOperand::CreateReg(SDB->PHINodesToUpdate[pi].second, false));
1050         PHI->addOperand
1051           (MachineOperand::CreateMBB(SDB->JTCases[i].first.HeaderBB));
1052       }
1053       // JT BB. Just iterate over successors here
1054       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
1055         PHI->addOperand
1056           (MachineOperand::CreateReg(SDB->PHINodesToUpdate[pi].second, false));
1057         PHI->addOperand(MachineOperand::CreateMBB(BB));
1058       }
1059     }
1060   }
1061   SDB->JTCases.clear();
1062
1063   // If the switch block involved a branch to one of the actual successors, we
1064   // need to update PHI nodes in that block.
1065   for (unsigned i = 0, e = SDB->PHINodesToUpdate.size(); i != e; ++i) {
1066     MachineInstr *PHI = SDB->PHINodesToUpdate[i].first;
1067     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
1068            "This is not a machine PHI node that we are updating!");
1069     if (BB->isSuccessor(PHI->getParent())) {
1070       PHI->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[i].second,
1071                                                 false));
1072       PHI->addOperand(MachineOperand::CreateMBB(BB));
1073     }
1074   }
1075
1076   // If we generated any switch lowering information, build and codegen any
1077   // additional DAGs necessary.
1078   for (unsigned i = 0, e = SDB->SwitchCases.size(); i != e; ++i) {
1079     // Set the current basic block to the mbb we wish to insert the code into
1080     MachineBasicBlock *ThisBB = BB = SDB->SwitchCases[i].ThisBB;
1081     SDB->setCurrentBasicBlock(BB);
1082
1083     // Emit the code
1084     SDB->visitSwitchCase(SDB->SwitchCases[i]);
1085     CurDAG->setRoot(SDB->getRoot());
1086     CodeGenAndEmitDAG();
1087
1088     // Handle any PHI nodes in successors of this chunk, as if we were coming
1089     // from the original BB before switch expansion.  Note that PHI nodes can
1090     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
1091     // handle them the right number of times.
1092     while ((BB = SDB->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
1093       // If new BB's are created during scheduling, the edges may have been
1094       // updated. That is, the edge from ThisBB to BB may have been split and
1095       // BB's predecessor is now another block.
1096       DenseMap<MachineBasicBlock*, MachineBasicBlock*>::iterator EI =
1097         SDB->EdgeMapping.find(BB);
1098       if (EI != SDB->EdgeMapping.end())
1099         ThisBB = EI->second;
1100       for (MachineBasicBlock::iterator Phi = BB->begin();
1101            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
1102         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
1103         for (unsigned pn = 0; ; ++pn) {
1104           assert(pn != SDB->PHINodesToUpdate.size() &&
1105                  "Didn't find PHI entry!");
1106           if (SDB->PHINodesToUpdate[pn].first == Phi) {
1107             Phi->addOperand(MachineOperand::CreateReg(SDB->PHINodesToUpdate[pn].
1108                                                       second, false));
1109             Phi->addOperand(MachineOperand::CreateMBB(ThisBB));
1110             break;
1111           }
1112         }
1113       }
1114
1115       // Don't process RHS if same block as LHS.
1116       if (BB == SDB->SwitchCases[i].FalseBB)
1117         SDB->SwitchCases[i].FalseBB = 0;
1118
1119       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
1120       SDB->SwitchCases[i].TrueBB = SDB->SwitchCases[i].FalseBB;
1121       SDB->SwitchCases[i].FalseBB = 0;
1122     }
1123     assert(SDB->SwitchCases[i].TrueBB == 0 && SDB->SwitchCases[i].FalseBB == 0);
1124     SDB->clear();
1125   }
1126   SDB->SwitchCases.clear();
1127
1128   SDB->PHINodesToUpdate.clear();
1129 }
1130
1131
1132 /// Create the scheduler. If a specific scheduler was specified
1133 /// via the SchedulerRegistry, use it, otherwise select the
1134 /// one preferred by the target.
1135 ///
1136 ScheduleDAGSDNodes *SelectionDAGISel::CreateScheduler() {
1137   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1138
1139   if (!Ctor) {
1140     Ctor = ISHeuristic;
1141     RegisterScheduler::setDefault(Ctor);
1142   }
1143
1144   return Ctor(this, OptLevel);
1145 }
1146
1147 ScheduleHazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1148   return new ScheduleHazardRecognizer();
1149 }
1150
1151 //===----------------------------------------------------------------------===//
1152 // Helper functions used by the generated instruction selector.
1153 //===----------------------------------------------------------------------===//
1154 // Calls to these methods are generated by tblgen.
1155
1156 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1157 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1158 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1159 /// specified in the .td file (e.g. 255).
1160 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1161                                     int64_t DesiredMaskS) const {
1162   const APInt &ActualMask = RHS->getAPIntValue();
1163   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1164
1165   // If the actual mask exactly matches, success!
1166   if (ActualMask == DesiredMask)
1167     return true;
1168
1169   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1170   if (ActualMask.intersects(~DesiredMask))
1171     return false;
1172
1173   // Otherwise, the DAG Combiner may have proven that the value coming in is
1174   // either already zero or is not demanded.  Check for known zero input bits.
1175   APInt NeededMask = DesiredMask & ~ActualMask;
1176   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1177     return true;
1178
1179   // TODO: check to see if missing bits are just not demanded.
1180
1181   // Otherwise, this pattern doesn't match.
1182   return false;
1183 }
1184
1185 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1186 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1187 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1188 /// specified in the .td file (e.g. 255).
1189 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1190                                    int64_t DesiredMaskS) const {
1191   const APInt &ActualMask = RHS->getAPIntValue();
1192   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1193
1194   // If the actual mask exactly matches, success!
1195   if (ActualMask == DesiredMask)
1196     return true;
1197
1198   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1199   if (ActualMask.intersects(~DesiredMask))
1200     return false;
1201
1202   // Otherwise, the DAG Combiner may have proven that the value coming in is
1203   // either already zero or is not demanded.  Check for known zero input bits.
1204   APInt NeededMask = DesiredMask & ~ActualMask;
1205
1206   APInt KnownZero, KnownOne;
1207   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1208
1209   // If all the missing bits in the or are already known to be set, match!
1210   if ((NeededMask & KnownOne) == NeededMask)
1211     return true;
1212
1213   // TODO: check to see if missing bits are just not demanded.
1214
1215   // Otherwise, this pattern doesn't match.
1216   return false;
1217 }
1218
1219
1220 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1221 /// by tblgen.  Others should not call it.
1222 void SelectionDAGISel::
1223 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1224   std::vector<SDValue> InOps;
1225   std::swap(InOps, Ops);
1226
1227   Ops.push_back(InOps[0]);  // input chain.
1228   Ops.push_back(InOps[1]);  // input asm string.
1229
1230   unsigned i = 2, e = InOps.size();
1231   if (InOps[e-1].getValueType() == MVT::Flag)
1232     --e;  // Don't process a flag operand if it is here.
1233
1234   while (i != e) {
1235     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getZExtValue();
1236     if ((Flags & 7) != 4 /*MEM*/) {
1237       // Just skip over this operand, copying the operands verbatim.
1238       Ops.insert(Ops.end(), InOps.begin()+i,
1239                  InOps.begin()+i+InlineAsm::getNumOperandRegisters(Flags) + 1);
1240       i += InlineAsm::getNumOperandRegisters(Flags) + 1;
1241     } else {
1242       assert(InlineAsm::getNumOperandRegisters(Flags) == 1 &&
1243              "Memory operand with multiple values?");
1244       // Otherwise, this is a memory operand.  Ask the target to select it.
1245       std::vector<SDValue> SelOps;
1246       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1247         llvm_report_error("Could not match memory address.  Inline asm"
1248                           " failure!");
1249       }
1250
1251       // Add this to the output node.
1252       Ops.push_back(CurDAG->getTargetConstant(4/*MEM*/ | (SelOps.size()<< 3),
1253                                               MVT::i32));
1254       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1255       i += 2;
1256     }
1257   }
1258
1259   // Add the flag input back if present.
1260   if (e != InOps.size())
1261     Ops.push_back(InOps.back());
1262 }
1263
1264 /// findFlagUse - Return use of EVT::Flag value produced by the specified
1265 /// SDNode.
1266 ///
1267 static SDNode *findFlagUse(SDNode *N) {
1268   unsigned FlagResNo = N->getNumValues()-1;
1269   for (SDNode::use_iterator I = N->use_begin(), E = N->use_end(); I != E; ++I) {
1270     SDUse &Use = I.getUse();
1271     if (Use.getResNo() == FlagResNo)
1272       return Use.getUser();
1273   }
1274   return NULL;
1275 }
1276
1277 /// findNonImmUse - Return true if "Use" is a non-immediate use of "Def".
1278 /// This function recursively traverses up the operand chain, ignoring
1279 /// certain nodes.
1280 static bool findNonImmUse(SDNode *Use, SDNode* Def, SDNode *ImmedUse,
1281                           SDNode *Root,
1282                           SmallPtrSet<SDNode*, 16> &Visited) {
1283   if (Use->getNodeId() < Def->getNodeId() ||
1284       !Visited.insert(Use))
1285     return false;
1286
1287   for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
1288     SDNode *N = Use->getOperand(i).getNode();
1289     if (N == Def) {
1290       if (Use == ImmedUse || Use == Root)
1291         continue;  // We are not looking for immediate use.
1292       assert(N != Root);
1293       return true;
1294     }
1295
1296     // Traverse up the operand chain.
1297     if (findNonImmUse(N, Def, ImmedUse, Root, Visited))
1298       return true;
1299   }
1300   return false;
1301 }
1302
1303 /// isNonImmUse - Start searching from Root up the DAG to check is Def can
1304 /// be reached. Return true if that's the case. However, ignore direct uses
1305 /// by ImmedUse (which would be U in the example illustrated in
1306 /// IsLegalAndProfitableToFold) and by Root (which can happen in the store
1307 /// case).
1308 /// FIXME: to be really generic, we should allow direct use by any node
1309 /// that is being folded. But realisticly since we only fold loads which
1310 /// have one non-chain use, we only need to watch out for load/op/store
1311 /// and load/op/cmp case where the root (store / cmp) may reach the load via
1312 /// its chain operand.
1313 static inline bool isNonImmUse(SDNode *Root, SDNode *Def, SDNode *ImmedUse) {
1314   SmallPtrSet<SDNode*, 16> Visited;
1315   return findNonImmUse(Root, Def, ImmedUse, Root, Visited);
1316 }
1317
1318 /// IsLegalAndProfitableToFold - Returns true if the specific operand node N of
1319 /// U can be folded during instruction selection that starts at Root and
1320 /// folding N is profitable.
1321 bool SelectionDAGISel::IsLegalAndProfitableToFold(SDNode *N, SDNode *U,
1322                                                   SDNode *Root) const {
1323   if (OptLevel == CodeGenOpt::None) return false;
1324
1325   // If Root use can somehow reach N through a path that that doesn't contain
1326   // U then folding N would create a cycle. e.g. In the following
1327   // diagram, Root can reach N through X. If N is folded into into Root, then
1328   // X is both a predecessor and a successor of U.
1329   //
1330   //          [N*]           //
1331   //         ^   ^           //
1332   //        /     \          //
1333   //      [U*]    [X]?       //
1334   //        ^     ^          //
1335   //         \   /           //
1336   //          \ /            //
1337   //         [Root*]         //
1338   //
1339   // * indicates nodes to be folded together.
1340   //
1341   // If Root produces a flag, then it gets (even more) interesting. Since it
1342   // will be "glued" together with its flag use in the scheduler, we need to
1343   // check if it might reach N.
1344   //
1345   //          [N*]           //
1346   //         ^   ^           //
1347   //        /     \          //
1348   //      [U*]    [X]?       //
1349   //        ^       ^        //
1350   //         \       \       //
1351   //          \      |       //
1352   //         [Root*] |       //
1353   //          ^      |       //
1354   //          f      |       //
1355   //          |      /       //
1356   //         [Y]    /        //
1357   //           ^   /         //
1358   //           f  /          //
1359   //           | /           //
1360   //          [FU]           //
1361   //
1362   // If FU (flag use) indirectly reaches N (the load), and Root folds N
1363   // (call it Fold), then X is a predecessor of FU and a successor of
1364   // Fold. But since Fold and FU are flagged together, this will create
1365   // a cycle in the scheduling graph.
1366
1367   EVT VT = Root->getValueType(Root->getNumValues()-1);
1368   while (VT == MVT::Flag) {
1369     SDNode *FU = findFlagUse(Root);
1370     if (FU == NULL)
1371       break;
1372     Root = FU;
1373     VT = Root->getValueType(Root->getNumValues()-1);
1374   }
1375
1376   return !isNonImmUse(Root, N, U);
1377 }
1378
1379 SDNode *SelectionDAGISel::Select_INLINEASM(SDNode *N) {
1380   std::vector<SDValue> Ops(N->op_begin(), N->op_end());
1381   SelectInlineAsmMemoryOperands(Ops);
1382
1383   std::vector<EVT> VTs;
1384   VTs.push_back(MVT::Other);
1385   VTs.push_back(MVT::Flag);
1386   SDValue New = CurDAG->getNode(ISD::INLINEASM, N->getDebugLoc(),
1387                                 VTs, &Ops[0], Ops.size());
1388   return New.getNode();
1389 }
1390
1391 SDNode *SelectionDAGISel::Select_UNDEF(SDNode *N) {
1392   return CurDAG->SelectNodeTo(N, TargetInstrInfo::IMPLICIT_DEF,
1393                               N->getValueType(0));
1394 }
1395
1396 SDNode *SelectionDAGISel::Select_EH_LABEL(SDNode *N) {
1397   SDValue Chain = N->getOperand(0);
1398   unsigned C = cast<LabelSDNode>(N)->getLabelID();
1399   SDValue Tmp = CurDAG->getTargetConstant(C, MVT::i32);
1400   return CurDAG->SelectNodeTo(N, TargetInstrInfo::EH_LABEL,
1401                               MVT::Other, Tmp, Chain);
1402 }
1403
1404 void SelectionDAGISel::CannotYetSelect(SDNode *N) {
1405   std::string msg;
1406   raw_string_ostream Msg(msg);
1407   Msg << "Cannot yet select: ";
1408   N->print(Msg, CurDAG);
1409   llvm_report_error(Msg.str());
1410 }
1411
1412 void SelectionDAGISel::CannotYetSelectIntrinsic(SDNode *N) {
1413   dbgs() << "Cannot yet select: ";
1414   unsigned iid =
1415     cast<ConstantSDNode>(N->getOperand(N->getOperand(0).getValueType() == MVT::Other))->getZExtValue();
1416   if (iid < Intrinsic::num_intrinsics)
1417     llvm_report_error("Cannot yet select: intrinsic %" + Intrinsic::getName((Intrinsic::ID)iid));
1418   else if (const TargetIntrinsicInfo *tii = TM.getIntrinsicInfo())
1419     llvm_report_error(Twine("Cannot yet select: target intrinsic %") +
1420                       tii->getName(iid));
1421 }
1422
1423 char SelectionDAGISel::ID = 0;