lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SetVector.h"
  16 #include "llvm/ADT/SmallPtrSet.h"
  17 #include "llvm/ADT/SmallSet.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/IR/CallingConv.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DebugInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "legalizedag"
  41
  42 //===----------------------------------------------------------------------===//
  43 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
  44 /// hacks on it until the target machine can handle it.  This involves
  45 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  46 /// large sizes or splitting up large values into small values) as well as
  47 /// eliminating operations the machine cannot handle.
  48 ///
  49 /// This code also does a small amount of optimization and recognition of idioms
  50 /// as part of its processing.  For example, if a target does not support a
  51 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  52 /// will attempt merge setcc and brc instructions into brcc's.
  53 ///
  54 namespace {
  55 class SelectionDAGLegalize {
  56   const TargetMachine &TM;
  57   const TargetLowering &TLI;
  58   SelectionDAG &DAG;
  59
  60   /// \brief The set of nodes which have already been legalized. We hold a
  61   /// reference to it in order to update as necessary on node deletion.
  62   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
  63
  64   /// \brief A set of all the nodes updated during legalization.
  65   SmallSetVector<SDNode *, 16> *UpdatedNodes;
  66
  67   EVT getSetCCResultType(EVT VT) const {
  68     return TLI.getSetCCResultType(*DAG.getContext(), VT);
  69   }
  70
  71   // Libcall insertion helpers.
  72
  73 public:
  74   SelectionDAGLegalize(SelectionDAG &DAG,
  75                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
  76                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
  77       : TM(DAG.getTarget()), TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
  78         LegalizedNodes(LegalizedNodes), UpdatedNodes(UpdatedNodes) {}
  79
  80   /// \brief Legalizes the given operation.
  81   void LegalizeOp(SDNode *Node);
  82
  83 private:
  84   SDValue OptimizeFloatStore(StoreSDNode *ST);
  85
  86   void LegalizeLoadOps(SDNode *Node);
  87   void LegalizeStoreOps(SDNode *Node);
  88
  89   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
  90   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  91   /// is necessary to spill the vector being inserted into to memory, perform
  92   /// the insert there, and then read the result back.
  93   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  94                                          SDValue Idx, SDLoc dl);
  95   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  96                                   SDValue Idx, SDLoc dl);
  97
  98   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
  99   /// performs the same shuffe in terms of order or result bytes, but on a type
 100   /// whose vector element type is narrower than the original shuffle type.
 101   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 102   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
 103                                      SDValue N1, SDValue N2,
 104                                      ArrayRef<int> Mask) const;
 105
 106   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 107                              bool &NeedInvert, SDLoc dl);
 108
 109   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 110   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 111                         unsigned NumOps, bool isSigned, SDLoc dl);
 112
 113   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 114                                                  SDNode *Node, bool isSigned);
 115   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 116                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 117                           RTLIB::Libcall Call_F128,
 118                           RTLIB::Libcall Call_PPCF128);
 119   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 120                            RTLIB::Libcall Call_I8,
 121                            RTLIB::Libcall Call_I16,
 122                            RTLIB::Libcall Call_I32,
 123                            RTLIB::Libcall Call_I64,
 124                            RTLIB::Libcall Call_I128);
 125   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 126   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 127
 128   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 129   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 130   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 131   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 132                                 SmallVectorImpl<SDValue> &Results);
 133   SDValue ExpandFCOPYSIGN(SDNode *Node);
 134   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 135                                SDLoc dl);
 136   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 137                                 SDLoc dl);
 138   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 139                                 SDLoc dl);
 140
 141   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 142   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 143
 144   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 145   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 146   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 147
 148   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 149
 150   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 151
 152   void ExpandNode(SDNode *Node);
 153   void PromoteNode(SDNode *Node);
 154
 155 public:
 156   // Node replacement helpers
 157   void ReplacedNode(SDNode *N) {
 158     LegalizedNodes.erase(N);
 159     if (UpdatedNodes)
 160       UpdatedNodes->insert(N);
 161   }
 162   void ReplaceNode(SDNode *Old, SDNode *New) {
 163     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 164           dbgs() << "     with:      "; New->dump(&DAG));
 165
 166     assert(Old->getNumValues() == New->getNumValues() &&
 167            "Replacing one node with another that produces a different number "
 168            "of values!");
 169     DAG.ReplaceAllUsesWith(Old, New);
 170     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
 171       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
 172     if (UpdatedNodes)
 173       UpdatedNodes->insert(New);
 174     ReplacedNode(Old);
 175   }
 176   void ReplaceNode(SDValue Old, SDValue New) {
 177     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 178           dbgs() << "     with:      "; New->dump(&DAG));
 179
 180     DAG.ReplaceAllUsesWith(Old, New);
 181     DAG.TransferDbgValues(Old, New);
 182     if (UpdatedNodes)
 183       UpdatedNodes->insert(New.getNode());
 184     ReplacedNode(Old.getNode());
 185   }
 186   void ReplaceNode(SDNode *Old, const SDValue *New) {
 187     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
 188
 189     DAG.ReplaceAllUsesWith(Old, New);
 190     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
 191       DEBUG(dbgs() << (i == 0 ? "     with:      "
 192                               : "      and:      ");
 193             New[i]->dump(&DAG));
 194       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
 195       if (UpdatedNodes)
 196         UpdatedNodes->insert(New[i].getNode());
 197     }
 198     ReplacedNode(Old);
 199   }
 200 };
 201 }
 202
 203 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 204 /// performs the same shuffe in terms of order or result bytes, but on a type
 205 /// whose vector element type is narrower than the original shuffle type.
 206 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 207 SDValue
 208 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 209                                                  SDValue N1, SDValue N2,
 210                                                  ArrayRef<int> Mask) const {
 211   unsigned NumMaskElts = VT.getVectorNumElements();
 212   unsigned NumDestElts = NVT.getVectorNumElements();
 213   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 214
 215   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 216
 217   if (NumEltsGrowth == 1)
 218     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 219
 220   SmallVector<int, 8> NewMask;
 221   for (unsigned i = 0; i != NumMaskElts; ++i) {
 222     int Idx = Mask[i];
 223     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 224       if (Idx < 0)
 225         NewMask.push_back(-1);
 226       else
 227         NewMask.push_back(Idx * NumEltsGrowth + j);
 228     }
 229   }
 230   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 231   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 232   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 233 }
 234
 235 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
 236 /// a load from the constant pool.
 237 SDValue
 238 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 239   bool Extend = false;
 240   SDLoc dl(CFP);
 241
 242   // If a FP immediate is precise when represented as a float and if the
 243   // target can do an extending load from float to double, we put it into
 244   // the constant pool as a float, even if it's is statically typed as a
 245   // double.  This shrinks FP constants and canonicalizes them for targets where
 246   // an FP extending load is the same cost as a normal load (such as on the x87
 247   // fp stack or PPC FP unit).
 248   EVT VT = CFP->getValueType(0);
 249   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 250   if (!UseCP) {
 251     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 252     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 253                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 254   }
 255
 256   EVT OrigVT = VT;
 257   EVT SVT = VT;
 258   while (SVT != MVT::f32 && SVT != MVT::f16) {
 259     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 260     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 261         // Only do this if the target has a native EXTLOAD instruction from
 262         // smaller type.
 263         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
 264         TLI.ShouldShrinkFPConstant(OrigVT)) {
 265       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 266       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 267       VT = SVT;
 268       Extend = true;
 269     }
 270   }
 271
 272   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 273   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 274   if (Extend) {
 275     SDValue Result =
 276       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 277                      DAG.getEntryNode(),
 278                      CPIdx, MachinePointerInfo::getConstantPool(),
 279                      VT, false, false, false, Alignment);
 280     return Result;
 281   }
 282   SDValue Result =
 283     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 284                 MachinePointerInfo::getConstantPool(), false, false, false,
 285                 Alignment);
 286   return Result;
 287 }
 288
 289 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
 290 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 291                                  const TargetLowering &TLI,
 292                                  SelectionDAGLegalize *DAGLegalize) {
 293   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 294          "unaligned indexed stores not implemented!");
 295   SDValue Chain = ST->getChain();
 296   SDValue Ptr = ST->getBasePtr();
 297   SDValue Val = ST->getValue();
 298   EVT VT = Val.getValueType();
 299   int Alignment = ST->getAlignment();
 300   unsigned AS = ST->getAddressSpace();
 301
 302   SDLoc dl(ST);
 303   if (ST->getMemoryVT().isFloatingPoint() ||
 304       ST->getMemoryVT().isVector()) {
 305     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 306     if (TLI.isTypeLegal(intVT)) {
 307       // Expand to a bitconvert of the value to the integer type of the
 308       // same size, then a (misaligned) int store.
 309       // FIXME: Does not handle truncating floating point stores!
 310       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 311       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 312                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 313       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 314       return;
 315     }
 316     // Do a (aligned) store to a stack slot, then copy from the stack slot
 317     // to the final destination using (unaligned) integer loads and stores.
 318     EVT StoredVT = ST->getMemoryVT();
 319     MVT RegVT =
 320       TLI.getRegisterType(*DAG.getContext(),
 321                           EVT::getIntegerVT(*DAG.getContext(),
 322                                             StoredVT.getSizeInBits()));
 323     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 324     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 325     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 326
 327     // Make sure the stack slot is also aligned for the register type.
 328     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 329
 330     // Perform the original store, only redirected to the stack slot.
 331     SDValue Store = DAG.getTruncStore(Chain, dl,
 332                                       Val, StackPtr, MachinePointerInfo(),
 333                                       StoredVT, false, false, 0);
 334     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
 335     SmallVector<SDValue, 8> Stores;
 336     unsigned Offset = 0;
 337
 338     // Do all but one copies using the full register width.
 339     for (unsigned i = 1; i < NumRegs; i++) {
 340       // Load one integer register's worth from the stack slot.
 341       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 342                                  MachinePointerInfo(),
 343                                  false, false, false, 0);
 344       // Store it to the final location.  Remember the store.
 345       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 346                                   ST->getPointerInfo().getWithOffset(Offset),
 347                                     ST->isVolatile(), ST->isNonTemporal(),
 348                                     MinAlign(ST->getAlignment(), Offset)));
 349       // Increment the pointers.
 350       Offset += RegBytes;
 351       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 352                              Increment);
 353       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 354     }
 355
 356     // The last store may be partial.  Do a truncating store.  On big-endian
 357     // machines this requires an extending load from the stack slot to ensure
 358     // that the bits are in the right place.
 359     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 360                                   8 * (StoredBytes - Offset));
 361
 362     // Load from the stack slot.
 363     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 364                                   MachinePointerInfo(),
 365                                   MemVT, false, false, false, 0);
 366
 367     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 368                                        ST->getPointerInfo()
 369                                          .getWithOffset(Offset),
 370                                        MemVT, ST->isVolatile(),
 371                                        ST->isNonTemporal(),
 372                                        MinAlign(ST->getAlignment(), Offset),
 373                                        ST->getAAInfo()));
 374     // The order of the stores doesn't matter - say it with a TokenFactor.
 375     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 376     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 377     return;
 378   }
 379   assert(ST->getMemoryVT().isInteger() &&
 380          !ST->getMemoryVT().isVector() &&
 381          "Unaligned store of unknown type.");
 382   // Get the half-size VT
 383   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 384   int NumBits = NewStoredVT.getSizeInBits();
 385   int IncrementSize = NumBits / 8;
 386
 387   // Divide the stored value in two parts.
 388   SDValue ShiftAmount = DAG.getConstant(NumBits,
 389                                       TLI.getShiftAmountTy(Val.getValueType()));
 390   SDValue Lo = Val;
 391   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 392
 393   // Store the two parts
 394   SDValue Store1, Store2;
 395   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 396                              ST->getPointerInfo(), NewStoredVT,
 397                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 398
 399   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 400                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
 401   Alignment = MinAlign(Alignment, IncrementSize);
 402   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 403                              ST->getPointerInfo().getWithOffset(IncrementSize),
 404                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 405                              Alignment, ST->getAAInfo());
 406
 407   SDValue Result =
 408     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 409   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 410 }
 411
 412 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
 413 static void
 414 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 415                     const TargetLowering &TLI,
 416                     SDValue &ValResult, SDValue &ChainResult) {
 417   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 418          "unaligned indexed loads not implemented!");
 419   SDValue Chain = LD->getChain();
 420   SDValue Ptr = LD->getBasePtr();
 421   EVT VT = LD->getValueType(0);
 422   EVT LoadedVT = LD->getMemoryVT();
 423   SDLoc dl(LD);
 424   if (VT.isFloatingPoint() || VT.isVector()) {
 425     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 426     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 427       // Expand to a (misaligned) integer load of the same size,
 428       // then bitconvert to floating point or vector.
 429       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 430                                     LD->getMemOperand());
 431       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 432       if (LoadedVT != VT)
 433         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 434                              ISD::ANY_EXTEND, dl, VT, Result);
 435
 436       ValResult = Result;
 437       ChainResult = Chain;
 438       return;
 439     }
 440
 441     // Copy the value to a (aligned) stack slot using (unaligned) integer
 442     // loads and stores, then do a (aligned) load from the stack slot.
 443     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 444     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 445     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 446     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 447
 448     // Make sure the stack slot is also aligned for the register type.
 449     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 450
 451     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 452     SmallVector<SDValue, 8> Stores;
 453     SDValue StackPtr = StackBase;
 454     unsigned Offset = 0;
 455
 456     // Do all but one copies using the full register width.
 457     for (unsigned i = 1; i < NumRegs; i++) {
 458       // Load one integer register's worth from the original location.
 459       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 460                                  LD->getPointerInfo().getWithOffset(Offset),
 461                                  LD->isVolatile(), LD->isNonTemporal(),
 462                                  LD->isInvariant(),
 463                                  MinAlign(LD->getAlignment(), Offset),
 464                                  LD->getAAInfo());
 465       // Follow the load with a store to the stack slot.  Remember the store.
 466       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 467                                     MachinePointerInfo(), false, false, 0));
 468       // Increment the pointers.
 469       Offset += RegBytes;
 470       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 471       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 472                              Increment);
 473     }
 474
 475     // The last copy may be partial.  Do an extending load.
 476     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 477                                   8 * (LoadedBytes - Offset));
 478     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 479                                   LD->getPointerInfo().getWithOffset(Offset),
 480                                   MemVT, LD->isVolatile(),
 481                                   LD->isNonTemporal(),
 482                                   LD->isInvariant(),
 483                                   MinAlign(LD->getAlignment(), Offset),
 484                                   LD->getAAInfo());
 485     // Follow the load with a store to the stack slot.  Remember the store.
 486     // On big-endian machines this requires a truncating store to ensure
 487     // that the bits end up in the right place.
 488     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 489                                        MachinePointerInfo(), MemVT,
 490                                        false, false, 0));
 491
 492     // The order of the stores doesn't matter - say it with a TokenFactor.
 493     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 494
 495     // Finally, perform the original load only redirected to the stack slot.
 496     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 497                           MachinePointerInfo(), LoadedVT, false,false, false,
 498                           0);
 499
 500     // Callers expect a MERGE_VALUES node.
 501     ValResult = Load;
 502     ChainResult = TF;
 503     return;
 504   }
 505   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 506          "Unaligned load of unsupported type.");
 507
 508   // Compute the new VT that is half the size of the old one.  This is an
 509   // integer MVT.
 510   unsigned NumBits = LoadedVT.getSizeInBits();
 511   EVT NewLoadedVT;
 512   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 513   NumBits >>= 1;
 514
 515   unsigned Alignment = LD->getAlignment();
 516   unsigned IncrementSize = NumBits / 8;
 517   ISD::LoadExtType HiExtType = LD->getExtensionType();
 518
 519   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 520   if (HiExtType == ISD::NON_EXTLOAD)
 521     HiExtType = ISD::ZEXTLOAD;
 522
 523   // Load the value in two parts
 524   SDValue Lo, Hi;
 525   if (TLI.isLittleEndian()) {
 526     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 527                         NewLoadedVT, LD->isVolatile(),
 528                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 529                         LD->getAAInfo());
 530     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 531                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 532     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 533                         LD->getPointerInfo().getWithOffset(IncrementSize),
 534                         NewLoadedVT, LD->isVolatile(),
 535                         LD->isNonTemporal(),LD->isInvariant(),
 536                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 537   } else {
 538     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 539                         NewLoadedVT, LD->isVolatile(),
 540                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 541                         LD->getAAInfo());
 542     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 543                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 544     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 545                         LD->getPointerInfo().getWithOffset(IncrementSize),
 546                         NewLoadedVT, LD->isVolatile(),
 547                         LD->isNonTemporal(), LD->isInvariant(),
 548                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 549   }
 550
 551   // aggregate the two parts
 552   SDValue ShiftAmount = DAG.getConstant(NumBits,
 553                                        TLI.getShiftAmountTy(Hi.getValueType()));
 554   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 555   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 556
 557   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 558                              Hi.getValue(1));
 559
 560   ValResult = Result;
 561   ChainResult = TF;
 562 }
 563
 564 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
 565 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
 566 /// is necessary to spill the vector being inserted into to memory, perform
 567 /// the insert there, and then read the result back.
 568 SDValue SelectionDAGLegalize::
 569 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 570                                SDLoc dl) {
 571   SDValue Tmp1 = Vec;
 572   SDValue Tmp2 = Val;
 573   SDValue Tmp3 = Idx;
 574
 575   // If the target doesn't support this, we have to spill the input vector
 576   // to a temporary stack slot, update the element, then reload it.  This is
 577   // badness.  We could also load the value into a vector register (either
 578   // with a "move to register" or "extload into register" instruction, then
 579   // permute it into place, if the idx is a constant and if the idx is
 580   // supported by the target.
 581   EVT VT    = Tmp1.getValueType();
 582   EVT EltVT = VT.getVectorElementType();
 583   EVT IdxVT = Tmp3.getValueType();
 584   EVT PtrVT = TLI.getPointerTy();
 585   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 586
 587   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 588
 589   // Store the vector.
 590   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 591                             MachinePointerInfo::getFixedStack(SPFI),
 592                             false, false, 0);
 593
 594   // Truncate or zero extend offset to target pointer type.
 595   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 596   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 597   // Add the offset to the index.
 598   unsigned EltSize = EltVT.getSizeInBits()/8;
 599   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 600   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 601   // Store the scalar value.
 602   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 603                          false, false, 0);
 604   // Load the updated vector.
 605   return DAG.getLoad(VT, dl, Ch, StackPtr,
 606                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 607                      false, 0);
 608 }
 609
 610
 611 SDValue SelectionDAGLegalize::
 612 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 613   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 614     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 615     // match the element type of the vector being created, except for
 616     // integers in which case the inserted value can be over width.
 617     EVT EltVT = Vec.getValueType().getVectorElementType();
 618     if (Val.getValueType() == EltVT ||
 619         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 620       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 621                                   Vec.getValueType(), Val);
 622
 623       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 624       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 625       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 626       // elt 0 of the RHS.
 627       SmallVector<int, 8> ShufOps;
 628       for (unsigned i = 0; i != NumElts; ++i)
 629         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 630
 631       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 632                                   &ShufOps[0]);
 633     }
 634   }
 635   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 636 }
 637
 638 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 639   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 640   // FIXME: We shouldn't do this for TargetConstantFP's.
 641   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 642   // to phase ordering between legalized code and the dag combiner.  This
 643   // probably means that we need to integrate dag combiner and legalizer
 644   // together.
 645   // We generally can't do this one for long doubles.
 646   SDValue Chain = ST->getChain();
 647   SDValue Ptr = ST->getBasePtr();
 648   unsigned Alignment = ST->getAlignment();
 649   bool isVolatile = ST->isVolatile();
 650   bool isNonTemporal = ST->isNonTemporal();
 651   AAMDNodes AAInfo = ST->getAAInfo();
 652   SDLoc dl(ST);
 653   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 654     if (CFP->getValueType(0) == MVT::f32 &&
 655         TLI.isTypeLegal(MVT::i32)) {
 656       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 657                                       bitcastToAPInt().zextOrTrunc(32),
 658                               MVT::i32);
 659       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 660                           isVolatile, isNonTemporal, Alignment, AAInfo);
 661     }
 662
 663     if (CFP->getValueType(0) == MVT::f64) {
 664       // If this target supports 64-bit registers, do a single 64-bit store.
 665       if (TLI.isTypeLegal(MVT::i64)) {
 666         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 667                                   zextOrTrunc(64), MVT::i64);
 668         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 669                             isVolatile, isNonTemporal, Alignment, AAInfo);
 670       }
 671
 672       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 673         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 674         // stores.  If the target supports neither 32- nor 64-bits, this
 675         // xform is certainly not worth it.
 676         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 677         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 678         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 679         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 680
 681         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 682                           isNonTemporal, Alignment, AAInfo);
 683         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 684                           DAG.getConstant(4, Ptr.getValueType()));
 685         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 686                           ST->getPointerInfo().getWithOffset(4),
 687                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 688                           AAInfo);
 689
 690         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 691       }
 692     }
 693   }
 694   return SDValue(nullptr, 0);
 695 }
 696
 697 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 698     StoreSDNode *ST = cast<StoreSDNode>(Node);
 699     SDValue Chain = ST->getChain();
 700     SDValue Ptr = ST->getBasePtr();
 701     SDLoc dl(Node);
 702
 703     unsigned Alignment = ST->getAlignment();
 704     bool isVolatile = ST->isVolatile();
 705     bool isNonTemporal = ST->isNonTemporal();
 706     AAMDNodes AAInfo = ST->getAAInfo();
 707
 708     if (!ST->isTruncatingStore()) {
 709       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 710         ReplaceNode(ST, OptStore);
 711         return;
 712       }
 713
 714       {
 715         SDValue Value = ST->getValue();
 716         MVT VT = Value.getSimpleValueType();
 717         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 718         default: llvm_unreachable("This action is not supported yet!");
 719         case TargetLowering::Legal: {
 720           // If this is an unaligned store and the target doesn't support it,
 721           // expand it.
 722           unsigned AS = ST->getAddressSpace();
 723           unsigned Align = ST->getAlignment();
 724           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 725             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 726             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 727             if (Align < ABIAlignment)
 728               ExpandUnalignedStore(cast<StoreSDNode>(Node),
 729                                    DAG, TLI, this);
 730           }
 731           break;
 732         }
 733         case TargetLowering::Custom: {
 734           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 735           if (Res.getNode())
 736             ReplaceNode(SDValue(Node, 0), Res);
 737           return;
 738         }
 739         case TargetLowering::Promote: {
 740           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 741           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 742                  "Can only promote stores to same size type");
 743           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 744           SDValue Result =
 745             DAG.getStore(Chain, dl, Value, Ptr,
 746                          ST->getPointerInfo(), isVolatile,
 747                          isNonTemporal, Alignment, AAInfo);
 748           ReplaceNode(SDValue(Node, 0), Result);
 749           break;
 750         }
 751         }
 752         return;
 753       }
 754     } else {
 755       SDValue Value = ST->getValue();
 756
 757       EVT StVT = ST->getMemoryVT();
 758       unsigned StWidth = StVT.getSizeInBits();
 759
 760       if (StWidth != StVT.getStoreSizeInBits()) {
 761         // Promote to a byte-sized store with upper bits zero if not
 762         // storing an integral number of bytes.  For example, promote
 763         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 764         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 765                                     StVT.getStoreSizeInBits());
 766         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 767         SDValue Result =
 768           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 769                             NVT, isVolatile, isNonTemporal, Alignment,
 770                             AAInfo);
 771         ReplaceNode(SDValue(Node, 0), Result);
 772       } else if (StWidth & (StWidth - 1)) {
 773         // If not storing a power-of-2 number of bits, expand as two stores.
 774         assert(!StVT.isVector() && "Unsupported truncstore!");
 775         unsigned RoundWidth = 1 << Log2_32(StWidth);
 776         assert(RoundWidth < StWidth);
 777         unsigned ExtraWidth = StWidth - RoundWidth;
 778         assert(ExtraWidth < RoundWidth);
 779         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 780                "Store size not an integral number of bytes!");
 781         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 782         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 783         SDValue Lo, Hi;
 784         unsigned IncrementSize;
 785
 786         if (TLI.isLittleEndian()) {
 787           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 788           // Store the bottom RoundWidth bits.
 789           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 790                                  RoundVT,
 791                                  isVolatile, isNonTemporal, Alignment,
 792                                  AAInfo);
 793
 794           // Store the remaining ExtraWidth bits.
 795           IncrementSize = RoundWidth / 8;
 796           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 797                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 798           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 799                            DAG.getConstant(RoundWidth,
 800                                    TLI.getShiftAmountTy(Value.getValueType())));
 801           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 802                              ST->getPointerInfo().getWithOffset(IncrementSize),
 803                                  ExtraVT, isVolatile, isNonTemporal,
 804                                  MinAlign(Alignment, IncrementSize), AAInfo);
 805         } else {
 806           // Big endian - avoid unaligned stores.
 807           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 808           // Store the top RoundWidth bits.
 809           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 810                            DAG.getConstant(ExtraWidth,
 811                                    TLI.getShiftAmountTy(Value.getValueType())));
 812           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 813                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 814                                  AAInfo);
 815
 816           // Store the remaining ExtraWidth bits.
 817           IncrementSize = RoundWidth / 8;
 818           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 819                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 820           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 821                               ST->getPointerInfo().getWithOffset(IncrementSize),
 822                                  ExtraVT, isVolatile, isNonTemporal,
 823                                  MinAlign(Alignment, IncrementSize), AAInfo);
 824         }
 825
 826         // The order of the stores doesn't matter.
 827         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 828         ReplaceNode(SDValue(Node, 0), Result);
 829       } else {
 830         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 831                                         StVT.getSimpleVT())) {
 832         default: llvm_unreachable("This action is not supported yet!");
 833         case TargetLowering::Legal: {
 834           unsigned AS = ST->getAddressSpace();
 835           unsigned Align = ST->getAlignment();
 836           // If this is an unaligned store and the target doesn't support it,
 837           // expand it.
 838           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 839             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 840             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 841             if (Align < ABIAlignment)
 842               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 843           }
 844           break;
 845         }
 846         case TargetLowering::Custom: {
 847           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 848           if (Res.getNode())
 849             ReplaceNode(SDValue(Node, 0), Res);
 850           return;
 851         }
 852         case TargetLowering::Expand:
 853           assert(!StVT.isVector() &&
 854                  "Vector Stores are handled in LegalizeVectorOps");
 855
 856           // TRUNCSTORE:i16 i32 -> STORE i16
 857           assert(TLI.isTypeLegal(StVT) &&
 858                  "Do not know how to expand this store!");
 859           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 860           SDValue Result =
 861             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 862                          isVolatile, isNonTemporal, Alignment, AAInfo);
 863           ReplaceNode(SDValue(Node, 0), Result);
 864           break;
 865         }
 866       }
 867     }
 868 }
 869
 870 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 871   LoadSDNode *LD = cast<LoadSDNode>(Node);
 872   SDValue Chain = LD->getChain();  // The chain.
 873   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 874   SDValue Value;                   // The value returned by the load op.
 875   SDLoc dl(Node);
 876
 877   ISD::LoadExtType ExtType = LD->getExtensionType();
 878   if (ExtType == ISD::NON_EXTLOAD) {
 879     MVT VT = Node->getSimpleValueType(0);
 880     SDValue RVal = SDValue(Node, 0);
 881     SDValue RChain = SDValue(Node, 1);
 882
 883     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 884     default: llvm_unreachable("This action is not supported yet!");
 885     case TargetLowering::Legal: {
 886       unsigned AS = LD->getAddressSpace();
 887       unsigned Align = LD->getAlignment();
 888       // If this is an unaligned load and the target doesn't support it,
 889       // expand it.
 890       if (!TLI.allowsMisalignedMemoryAccesses(LD->getMemoryVT(), AS, Align)) {
 891         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 892         unsigned ABIAlignment =
 893           TLI.getDataLayout()->getABITypeAlignment(Ty);
 894         if (Align < ABIAlignment){
 895           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 896         }
 897       }
 898       break;
 899     }
 900     case TargetLowering::Custom: {
 901       SDValue Res = TLI.LowerOperation(RVal, DAG);
 902       if (Res.getNode()) {
 903         RVal = Res;
 904         RChain = Res.getValue(1);
 905       }
 906       break;
 907     }
 908     case TargetLowering::Promote: {
 909       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 910       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 911              "Can only promote loads to same size type");
 912
 913       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 914       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 915       RChain = Res.getValue(1);
 916       break;
 917     }
 918     }
 919     if (RChain.getNode() != Node) {
 920       assert(RVal.getNode() != Node && "Load must be completely replaced");
 921       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 922       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 923       if (UpdatedNodes) {
 924         UpdatedNodes->insert(RVal.getNode());
 925         UpdatedNodes->insert(RChain.getNode());
 926       }
 927       ReplacedNode(Node);
 928     }
 929     return;
 930   }
 931
 932   EVT SrcVT = LD->getMemoryVT();
 933   unsigned SrcWidth = SrcVT.getSizeInBits();
 934   unsigned Alignment = LD->getAlignment();
 935   bool isVolatile = LD->isVolatile();
 936   bool isNonTemporal = LD->isNonTemporal();
 937   bool isInvariant = LD->isInvariant();
 938   AAMDNodes AAInfo = LD->getAAInfo();
 939
 940   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 941       // Some targets pretend to have an i1 loading operation, and actually
 942       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 943       // bits are guaranteed to be zero; it helps the optimizers understand
 944       // that these bits are zero.  It is also useful for EXTLOAD, since it
 945       // tells the optimizers that those bits are undefined.  It would be
 946       // nice to have an effective generic way of getting these benefits...
 947       // Until such a way is found, don't insist on promoting i1 here.
 948       (SrcVT != MVT::i1 ||
 949        TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
 950     // Promote to a byte-sized load if not loading an integral number of
 951     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 952     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 953     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 954     SDValue Ch;
 955
 956     // The extra bits are guaranteed to be zero, since we stored them that
 957     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 958
 959     ISD::LoadExtType NewExtType =
 960       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 961
 962     SDValue Result =
 963       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 964                      Chain, Ptr, LD->getPointerInfo(),
 965                      NVT, isVolatile, isNonTemporal, isInvariant, Alignment,
 966                      AAInfo);
 967
 968     Ch = Result.getValue(1); // The chain.
 969
 970     if (ExtType == ISD::SEXTLOAD)
 971       // Having the top bits zero doesn't help when sign extending.
 972       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 973                            Result.getValueType(),
 974                            Result, DAG.getValueType(SrcVT));
 975     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 976       // All the top bits are guaranteed to be zero - inform the optimizers.
 977       Result = DAG.getNode(ISD::AssertZext, dl,
 978                            Result.getValueType(), Result,
 979                            DAG.getValueType(SrcVT));
 980
 981     Value = Result;
 982     Chain = Ch;
 983   } else if (SrcWidth & (SrcWidth - 1)) {
 984     // If not loading a power-of-2 number of bits, expand as two loads.
 985     assert(!SrcVT.isVector() && "Unsupported extload!");
 986     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 987     assert(RoundWidth < SrcWidth);
 988     unsigned ExtraWidth = SrcWidth - RoundWidth;
 989     assert(ExtraWidth < RoundWidth);
 990     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 991            "Load size not an integral number of bytes!");
 992     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 993     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 994     SDValue Lo, Hi, Ch;
 995     unsigned IncrementSize;
 996
 997     if (TLI.isLittleEndian()) {
 998       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
 999       // Load the bottom RoundWidth bits.
1000       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1001                           Chain, Ptr,
1002                           LD->getPointerInfo(), RoundVT, isVolatile,
1003                           isNonTemporal, isInvariant, Alignment, AAInfo);
1004
1005       // Load the remaining ExtraWidth bits.
1006       IncrementSize = RoundWidth / 8;
1007       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1008                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1009       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1010                           LD->getPointerInfo().getWithOffset(IncrementSize),
1011                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1012                           MinAlign(Alignment, IncrementSize), AAInfo);
1013
1014       // Build a factor node to remember that this load is independent of
1015       // the other one.
1016       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1017                        Hi.getValue(1));
1018
1019       // Move the top bits to the right place.
1020       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1021                        DAG.getConstant(RoundWidth,
1022                                       TLI.getShiftAmountTy(Hi.getValueType())));
1023
1024       // Join the hi and lo parts.
1025       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1026     } else {
1027       // Big endian - avoid unaligned loads.
1028       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1029       // Load the top RoundWidth bits.
1030       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1031                           LD->getPointerInfo(), RoundVT, isVolatile,
1032                           isNonTemporal, isInvariant, Alignment, AAInfo);
1033
1034       // Load the remaining ExtraWidth bits.
1035       IncrementSize = RoundWidth / 8;
1036       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1037                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1038       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1039                           dl, Node->getValueType(0), Chain, Ptr,
1040                           LD->getPointerInfo().getWithOffset(IncrementSize),
1041                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1042                           MinAlign(Alignment, IncrementSize), AAInfo);
1043
1044       // Build a factor node to remember that this load is independent of
1045       // the other one.
1046       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1047                        Hi.getValue(1));
1048
1049       // Move the top bits to the right place.
1050       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1051                        DAG.getConstant(ExtraWidth,
1052                                       TLI.getShiftAmountTy(Hi.getValueType())));
1053
1054       // Join the hi and lo parts.
1055       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1056     }
1057
1058     Chain = Ch;
1059   } else {
1060     bool isCustom = false;
1061     switch (TLI.getLoadExtAction(ExtType, SrcVT.getSimpleVT())) {
1062     default: llvm_unreachable("This action is not supported yet!");
1063     case TargetLowering::Custom:
1064       isCustom = true;
1065       // FALLTHROUGH
1066     case TargetLowering::Legal: {
1067       Value = SDValue(Node, 0);
1068       Chain = SDValue(Node, 1);
1069
1070       if (isCustom) {
1071         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1072         if (Res.getNode()) {
1073           Value = Res;
1074           Chain = Res.getValue(1);
1075         }
1076       } else {
1077         // If this is an unaligned load and the target doesn't support
1078         // it, expand it.
1079         EVT MemVT = LD->getMemoryVT();
1080         unsigned AS = LD->getAddressSpace();
1081         unsigned Align = LD->getAlignment();
1082         if (!TLI.allowsMisalignedMemoryAccesses(MemVT, AS, Align)) {
1083           Type *Ty =
1084             LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1085           unsigned ABIAlignment =
1086             TLI.getDataLayout()->getABITypeAlignment(Ty);
1087           if (Align < ABIAlignment){
1088             ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1089                                 DAG, TLI, Value, Chain);
1090           }
1091         }
1092       }
1093       break;
1094     }
1095     case TargetLowering::Expand:
1096       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) &&
1097           TLI.isTypeLegal(SrcVT)) {
1098         SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr,
1099                                    LD->getMemOperand());
1100         unsigned ExtendOp;
1101         switch (ExtType) {
1102         case ISD::EXTLOAD:
1103           ExtendOp = (SrcVT.isFloatingPoint() ?
1104                       ISD::FP_EXTEND : ISD::ANY_EXTEND);
1105           break;
1106         case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1107         case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1108         default: llvm_unreachable("Unexpected extend load type!");
1109         }
1110         Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1111         Chain = Load.getValue(1);
1112         break;
1113       }
1114
1115       assert(!SrcVT.isVector() &&
1116              "Vector Loads are handled in LegalizeVectorOps");
1117
1118       // FIXME: This does not work for vectors on most targets.  Sign-
1119       // and zero-extend operations are currently folded into extending
1120       // loads, whether they are legal or not, and then we end up here
1121       // without any support for legalizing them.
1122       assert(ExtType != ISD::EXTLOAD &&
1123              "EXTLOAD should always be supported!");
1124       // Turn the unsupported load into an EXTLOAD followed by an
1125       // explicit zero/sign extend inreg.
1126       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1127                                       Node->getValueType(0),
1128                                       Chain, Ptr, SrcVT,
1129                                       LD->getMemOperand());
1130       SDValue ValRes;
1131       if (ExtType == ISD::SEXTLOAD)
1132         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1133                              Result.getValueType(),
1134                              Result, DAG.getValueType(SrcVT));
1135       else
1136         ValRes = DAG.getZeroExtendInReg(Result, dl,
1137                                         SrcVT.getScalarType());
1138       Value = ValRes;
1139       Chain = Result.getValue(1);
1140       break;
1141     }
1142   }
1143
1144   // Since loads produce two values, make sure to remember that we legalized
1145   // both of them.
1146   if (Chain.getNode() != Node) {
1147     assert(Value.getNode() != Node && "Load must be completely replaced");
1148     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1149     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1150     if (UpdatedNodes) {
1151       UpdatedNodes->insert(Value.getNode());
1152       UpdatedNodes->insert(Chain.getNode());
1153     }
1154     ReplacedNode(Node);
1155   }
1156 }
1157
1158 /// LegalizeOp - Return a legal replacement for the given operation, with
1159 /// all legal operands.
1160 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1161   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1162
1163   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1164     return;
1165
1166   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1167     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1168              TargetLowering::TypeLegal &&
1169            "Unexpected illegal type!");
1170
1171   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1172     assert((TLI.getTypeAction(*DAG.getContext(),
1173                               Node->getOperand(i).getValueType()) ==
1174               TargetLowering::TypeLegal ||
1175             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1176            "Unexpected illegal type!");
1177
1178   // Figure out the correct action; the way to query this varies by opcode
1179   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1180   bool SimpleFinishLegalizing = true;
1181   switch (Node->getOpcode()) {
1182   case ISD::INTRINSIC_W_CHAIN:
1183   case ISD::INTRINSIC_WO_CHAIN:
1184   case ISD::INTRINSIC_VOID:
1185   case ISD::STACKSAVE:
1186     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1187     break;
1188   case ISD::VAARG:
1189     Action = TLI.getOperationAction(Node->getOpcode(),
1190                                     Node->getValueType(0));
1191     if (Action != TargetLowering::Promote)
1192       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1193     break;
1194   case ISD::FP_TO_FP16:
1195   case ISD::SINT_TO_FP:
1196   case ISD::UINT_TO_FP:
1197   case ISD::EXTRACT_VECTOR_ELT:
1198     Action = TLI.getOperationAction(Node->getOpcode(),
1199                                     Node->getOperand(0).getValueType());
1200     break;
1201   case ISD::FP_ROUND_INREG:
1202   case ISD::SIGN_EXTEND_INREG: {
1203     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1204     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1205     break;
1206   }
1207   case ISD::ATOMIC_STORE: {
1208     Action = TLI.getOperationAction(Node->getOpcode(),
1209                                     Node->getOperand(2).getValueType());
1210     break;
1211   }
1212   case ISD::SELECT_CC:
1213   case ISD::SETCC:
1214   case ISD::BR_CC: {
1215     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1216                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1217     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1218     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1219     ISD::CondCode CCCode =
1220         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1221     Action = TLI.getCondCodeAction(CCCode, OpVT);
1222     if (Action == TargetLowering::Legal) {
1223       if (Node->getOpcode() == ISD::SELECT_CC)
1224         Action = TLI.getOperationAction(Node->getOpcode(),
1225                                         Node->getValueType(0));
1226       else
1227         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1228     }
1229     break;
1230   }
1231   case ISD::LOAD:
1232   case ISD::STORE:
1233     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1234     // STORE expects the unlegalized operand in some cases.
1235     SimpleFinishLegalizing = false;
1236     break;
1237   case ISD::CALLSEQ_START:
1238   case ISD::CALLSEQ_END:
1239     // FIXME: This shouldn't be necessary.  These nodes have special properties
1240     // dealing with the recursive nature of legalization.  Removing this
1241     // special case should be done as part of making LegalizeDAG non-recursive.
1242     SimpleFinishLegalizing = false;
1243     break;
1244   case ISD::EXTRACT_ELEMENT:
1245   case ISD::FLT_ROUNDS_:
1246   case ISD::SADDO:
1247   case ISD::SSUBO:
1248   case ISD::UADDO:
1249   case ISD::USUBO:
1250   case ISD::SMULO:
1251   case ISD::UMULO:
1252   case ISD::FPOWI:
1253   case ISD::MERGE_VALUES:
1254   case ISD::EH_RETURN:
1255   case ISD::FRAME_TO_ARGS_OFFSET:
1256   case ISD::EH_SJLJ_SETJMP:
1257   case ISD::EH_SJLJ_LONGJMP:
1258     // These operations lie about being legal: when they claim to be legal,
1259     // they should actually be expanded.
1260     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1261     if (Action == TargetLowering::Legal)
1262       Action = TargetLowering::Expand;
1263     break;
1264   case ISD::INIT_TRAMPOLINE:
1265   case ISD::ADJUST_TRAMPOLINE:
1266   case ISD::FRAMEADDR:
1267   case ISD::RETURNADDR:
1268     // These operations lie about being legal: when they claim to be legal,
1269     // they should actually be custom-lowered.
1270     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1271     if (Action == TargetLowering::Legal)
1272       Action = TargetLowering::Custom;
1273     break;
1274   case ISD::READ_REGISTER:
1275   case ISD::WRITE_REGISTER:
1276     // Named register is legal in the DAG, but blocked by register name
1277     // selection if not implemented by target (to chose the correct register)
1278     // They'll be converted to Copy(To/From)Reg.
1279     Action = TargetLowering::Legal;
1280     break;
1281   case ISD::DEBUGTRAP:
1282     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1283     if (Action == TargetLowering::Expand) {
1284       // replace ISD::DEBUGTRAP with ISD::TRAP
1285       SDValue NewVal;
1286       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1287                            Node->getOperand(0));
1288       ReplaceNode(Node, NewVal.getNode());
1289       LegalizeOp(NewVal.getNode());
1290       return;
1291     }
1292     break;
1293
1294   default:
1295     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1296       Action = TargetLowering::Legal;
1297     } else {
1298       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1299     }
1300     break;
1301   }
1302
1303   if (SimpleFinishLegalizing) {
1304     SDNode *NewNode = Node;
1305     switch (Node->getOpcode()) {
1306     default: break;
1307     case ISD::SHL:
1308     case ISD::SRL:
1309     case ISD::SRA:
1310     case ISD::ROTL:
1311     case ISD::ROTR:
1312       // Legalizing shifts/rotates requires adjusting the shift amount
1313       // to the appropriate width.
1314       if (!Node->getOperand(1).getValueType().isVector()) {
1315         SDValue SAO =
1316           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1317                                     Node->getOperand(1));
1318         HandleSDNode Handle(SAO);
1319         LegalizeOp(SAO.getNode());
1320         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1321                                          Handle.getValue());
1322       }
1323       break;
1324     case ISD::SRL_PARTS:
1325     case ISD::SRA_PARTS:
1326     case ISD::SHL_PARTS:
1327       // Legalizing shifts/rotates requires adjusting the shift amount
1328       // to the appropriate width.
1329       if (!Node->getOperand(2).getValueType().isVector()) {
1330         SDValue SAO =
1331           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1332                                     Node->getOperand(2));
1333         HandleSDNode Handle(SAO);
1334         LegalizeOp(SAO.getNode());
1335         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1336                                          Node->getOperand(1),
1337                                          Handle.getValue());
1338       }
1339       break;
1340     }
1341
1342     if (NewNode != Node) {
1343       ReplaceNode(Node, NewNode);
1344       Node = NewNode;
1345     }
1346     switch (Action) {
1347     case TargetLowering::Legal:
1348       return;
1349     case TargetLowering::Custom: {
1350       // FIXME: The handling for custom lowering with multiple results is
1351       // a complete mess.
1352       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1353       if (Res.getNode()) {
1354         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1355           return;
1356
1357         if (Node->getNumValues() == 1) {
1358           // We can just directly replace this node with the lowered value.
1359           ReplaceNode(SDValue(Node, 0), Res);
1360           return;
1361         }
1362
1363         SmallVector<SDValue, 8> ResultVals;
1364         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1365           ResultVals.push_back(Res.getValue(i));
1366         ReplaceNode(Node, ResultVals.data());
1367         return;
1368       }
1369     }
1370       // FALL THROUGH
1371     case TargetLowering::Expand:
1372       ExpandNode(Node);
1373       return;
1374     case TargetLowering::Promote:
1375       PromoteNode(Node);
1376       return;
1377     }
1378   }
1379
1380   switch (Node->getOpcode()) {
1381   default:
1382 #ifndef NDEBUG
1383     dbgs() << "NODE: ";
1384     Node->dump( &DAG);
1385     dbgs() << "\n";
1386 #endif
1387     llvm_unreachable("Do not know how to legalize this operator!");
1388
1389   case ISD::CALLSEQ_START:
1390   case ISD::CALLSEQ_END:
1391     break;
1392   case ISD::LOAD: {
1393     return LegalizeLoadOps(Node);
1394   }
1395   case ISD::STORE: {
1396     return LegalizeStoreOps(Node);
1397   }
1398   }
1399 }
1400
1401 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1402   SDValue Vec = Op.getOperand(0);
1403   SDValue Idx = Op.getOperand(1);
1404   SDLoc dl(Op);
1405
1406   // Before we generate a new store to a temporary stack slot, see if there is
1407   // already one that we can use. There often is because when we scalarize
1408   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1409   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1410   // the vector. If all are expanded here, we don't want one store per vector
1411   // element.
1412   SDValue StackPtr, Ch;
1413   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1414        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1415     SDNode *User = *UI;
1416     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1417       if (ST->isIndexed() || ST->isTruncatingStore() ||
1418           ST->getValue() != Vec)
1419         continue;
1420
1421       // Make sure that nothing else could have stored into the destination of
1422       // this store.
1423       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1424         continue;
1425
1426       StackPtr = ST->getBasePtr();
1427       Ch = SDValue(ST, 0);
1428       break;
1429     }
1430   }
1431
1432   if (!Ch.getNode()) {
1433     // Store the value to a temporary stack slot, then LOAD the returned part.
1434     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1435     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1436                       MachinePointerInfo(), false, false, 0);
1437   }
1438
1439   // Add the offset to the index.
1440   unsigned EltSize =
1441       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1442   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1443                     DAG.getConstant(EltSize, Idx.getValueType()));
1444
1445   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1446   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1447
1448   if (Op.getValueType().isVector())
1449     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1450                        false, false, false, 0);
1451   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1452                         MachinePointerInfo(),
1453                         Vec.getValueType().getVectorElementType(),
1454                         false, false, false, 0);
1455 }
1456
1457 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1458   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1459
1460   SDValue Vec  = Op.getOperand(0);
1461   SDValue Part = Op.getOperand(1);
1462   SDValue Idx  = Op.getOperand(2);
1463   SDLoc dl(Op);
1464
1465   // Store the value to a temporary stack slot, then LOAD the returned part.
1466
1467   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1468   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1469   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1470
1471   // First store the whole vector.
1472   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1473                             false, false, 0);
1474
1475   // Then store the inserted part.
1476
1477   // Add the offset to the index.
1478   unsigned EltSize =
1479       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1480
1481   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1482                     DAG.getConstant(EltSize, Idx.getValueType()));
1483   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1484
1485   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1486                                     StackPtr);
1487
1488   // Store the subvector.
1489   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1490                     MachinePointerInfo(), false, false, 0);
1491
1492   // Finally, load the updated vector.
1493   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1494                      false, false, false, 0);
1495 }
1496
1497 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1498   // We can't handle this case efficiently.  Allocate a sufficiently
1499   // aligned object on the stack, store each element into it, then load
1500   // the result as a vector.
1501   // Create the stack frame object.
1502   EVT VT = Node->getValueType(0);
1503   EVT EltVT = VT.getVectorElementType();
1504   SDLoc dl(Node);
1505   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1506   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1507   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1508
1509   // Emit a store of each element to the stack slot.
1510   SmallVector<SDValue, 8> Stores;
1511   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1512   // Store (in the right endianness) the elements to memory.
1513   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1514     // Ignore undef elements.
1515     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1516
1517     unsigned Offset = TypeByteSize*i;
1518
1519     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1520     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1521
1522     // If the destination vector element type is narrower than the source
1523     // element type, only store the bits necessary.
1524     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1525       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1526                                          Node->getOperand(i), Idx,
1527                                          PtrInfo.getWithOffset(Offset),
1528                                          EltVT, false, false, 0));
1529     } else
1530       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1531                                     Node->getOperand(i), Idx,
1532                                     PtrInfo.getWithOffset(Offset),
1533                                     false, false, 0));
1534   }
1535
1536   SDValue StoreChain;
1537   if (!Stores.empty())    // Not all undef elements?
1538     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1539   else
1540     StoreChain = DAG.getEntryNode();
1541
1542   // Result is a load from the stack slot.
1543   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1544                      false, false, false, 0);
1545 }
1546
1547 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1548   SDLoc dl(Node);
1549   SDValue Tmp1 = Node->getOperand(0);
1550   SDValue Tmp2 = Node->getOperand(1);
1551
1552   // Get the sign bit of the RHS.  First obtain a value that has the same
1553   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1554   SDValue SignBit;
1555   EVT FloatVT = Tmp2.getValueType();
1556   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1557   if (TLI.isTypeLegal(IVT)) {
1558     // Convert to an integer with the same sign bit.
1559     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1560   } else {
1561     // Store the float to memory, then load the sign part out as an integer.
1562     MVT LoadTy = TLI.getPointerTy();
1563     // First create a temporary that is aligned for both the load and store.
1564     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1565     // Then store the float to it.
1566     SDValue Ch =
1567       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1568                    false, false, 0);
1569     if (TLI.isBigEndian()) {
1570       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1571       // Load out a legal integer with the same sign bit as the float.
1572       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1573                             false, false, false, 0);
1574     } else { // Little endian
1575       SDValue LoadPtr = StackPtr;
1576       // The float may be wider than the integer we are going to load.  Advance
1577       // the pointer so that the loaded integer will contain the sign bit.
1578       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1579       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1580       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1581                            DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1582       // Load a legal integer containing the sign bit.
1583       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1584                             false, false, false, 0);
1585       // Move the sign bit to the top bit of the loaded integer.
1586       unsigned BitShift = LoadTy.getSizeInBits() -
1587         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1588       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1589       if (BitShift)
1590         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1591                               DAG.getConstant(BitShift,
1592                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1593     }
1594   }
1595   // Now get the sign bit proper, by seeing whether the value is negative.
1596   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1597                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1598                          ISD::SETLT);
1599   // Get the absolute value of the result.
1600   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1601   // Select between the nabs and abs value based on the sign bit of
1602   // the input.
1603   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1604                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1605                       AbsVal);
1606 }
1607
1608 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1609                                            SmallVectorImpl<SDValue> &Results) {
1610   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1611   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1612           " not tell us which reg is the stack pointer!");
1613   SDLoc dl(Node);
1614   EVT VT = Node->getValueType(0);
1615   SDValue Tmp1 = SDValue(Node, 0);
1616   SDValue Tmp2 = SDValue(Node, 1);
1617   SDValue Tmp3 = Node->getOperand(2);
1618   SDValue Chain = Tmp1.getOperand(0);
1619
1620   // Chain the dynamic stack allocation so that it doesn't modify the stack
1621   // pointer when other instructions are using the stack.
1622   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1623                                SDLoc(Node));
1624
1625   SDValue Size  = Tmp2.getOperand(1);
1626   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1627   Chain = SP.getValue(1);
1628   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1629   unsigned StackAlign =
1630       TM.getSubtargetImpl()->getFrameLowering()->getStackAlignment();
1631   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1632   if (Align > StackAlign)
1633     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1634                        DAG.getConstant(-(uint64_t)Align, VT));
1635   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1636
1637   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1638                             DAG.getIntPtrConstant(0, true), SDValue(),
1639                             SDLoc(Node));
1640
1641   Results.push_back(Tmp1);
1642   Results.push_back(Tmp2);
1643 }
1644
1645 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1646 /// condition code CC on the current target.
1647 ///
1648 /// If the SETCC has been legalized using AND / OR, then the legalized node
1649 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1650 /// will be set to false.
1651 ///
1652 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1653 /// then the values of LHS and RHS will be swapped, CC will be set to the
1654 /// new condition, and NeedInvert will be set to false.
1655 ///
1656 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1657 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1658 /// will be set to true. The caller must invert the result of the SETCC with
1659 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1660 /// of a true/false result.
1661 ///
1662 /// \returns true if the SetCC has been legalized, false if it hasn't.
1663 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1664                                                  SDValue &LHS, SDValue &RHS,
1665                                                  SDValue &CC,
1666                                                  bool &NeedInvert,
1667                                                  SDLoc dl) {
1668   MVT OpVT = LHS.getSimpleValueType();
1669   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1670   NeedInvert = false;
1671   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1672   default: llvm_unreachable("Unknown condition code action!");
1673   case TargetLowering::Legal:
1674     // Nothing to do.
1675     break;
1676   case TargetLowering::Expand: {
1677     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1678     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1679       std::swap(LHS, RHS);
1680       CC = DAG.getCondCode(InvCC);
1681       return true;
1682     }
1683     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1684     unsigned Opc = 0;
1685     switch (CCCode) {
1686     default: llvm_unreachable("Don't know how to expand this condition!");
1687     case ISD::SETO:
1688         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1689             == TargetLowering::Legal
1690             && "If SETO is expanded, SETOEQ must be legal!");
1691         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1692     case ISD::SETUO:
1693         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1694             == TargetLowering::Legal
1695             && "If SETUO is expanded, SETUNE must be legal!");
1696         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1697     case ISD::SETOEQ:
1698     case ISD::SETOGT:
1699     case ISD::SETOGE:
1700     case ISD::SETOLT:
1701     case ISD::SETOLE:
1702     case ISD::SETONE:
1703     case ISD::SETUEQ:
1704     case ISD::SETUNE:
1705     case ISD::SETUGT:
1706     case ISD::SETUGE:
1707     case ISD::SETULT:
1708     case ISD::SETULE:
1709         // If we are floating point, assign and break, otherwise fall through.
1710         if (!OpVT.isInteger()) {
1711           // We can use the 4th bit to tell if we are the unordered
1712           // or ordered version of the opcode.
1713           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1714           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1715           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1716           break;
1717         }
1718         // Fallthrough if we are unsigned integer.
1719     case ISD::SETLE:
1720     case ISD::SETGT:
1721     case ISD::SETGE:
1722     case ISD::SETLT:
1723       // We only support using the inverted operation, which is computed above
1724       // and not a different manner of supporting expanding these cases.
1725       llvm_unreachable("Don't know how to expand this condition!");
1726     case ISD::SETNE:
1727     case ISD::SETEQ:
1728       // Try inverting the result of the inverse condition.
1729       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1730       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1731         CC = DAG.getCondCode(InvCC);
1732         NeedInvert = true;
1733         return true;
1734       }
1735       // If inverting the condition didn't work then we have no means to expand
1736       // the condition.
1737       llvm_unreachable("Don't know how to expand this condition!");
1738     }
1739
1740     SDValue SetCC1, SetCC2;
1741     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1742       // If we aren't the ordered or unorder operation,
1743       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1744       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1745       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1746     } else {
1747       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1748       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1749       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1750     }
1751     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1752     RHS = SDValue();
1753     CC  = SDValue();
1754     return true;
1755   }
1756   }
1757   return false;
1758 }
1759
1760 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1761 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1762 /// a load from the stack slot to DestVT, extending it if needed.
1763 /// The resultant code need not be legal.
1764 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1765                                                EVT SlotVT,
1766                                                EVT DestVT,
1767                                                SDLoc dl) {
1768   // Create the stack frame object.
1769   unsigned SrcAlign =
1770     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1771                                               getTypeForEVT(*DAG.getContext()));
1772   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1773
1774   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1775   int SPFI = StackPtrFI->getIndex();
1776   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1777
1778   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1779   unsigned SlotSize = SlotVT.getSizeInBits();
1780   unsigned DestSize = DestVT.getSizeInBits();
1781   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1782   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1783
1784   // Emit a store to the stack slot.  Use a truncstore if the input value is
1785   // later than DestVT.
1786   SDValue Store;
1787
1788   if (SrcSize > SlotSize)
1789     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1790                               PtrInfo, SlotVT, false, false, SrcAlign);
1791   else {
1792     assert(SrcSize == SlotSize && "Invalid store");
1793     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1794                          PtrInfo, false, false, SrcAlign);
1795   }
1796
1797   // Result is a load from the stack slot.
1798   if (SlotSize == DestSize)
1799     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1800                        false, false, false, DestAlign);
1801
1802   assert(SlotSize < DestSize && "Unknown extension!");
1803   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1804                         PtrInfo, SlotVT, false, false, false, DestAlign);
1805 }
1806
1807 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1808   SDLoc dl(Node);
1809   // Create a vector sized/aligned stack slot, store the value to element #0,
1810   // then load the whole vector back out.
1811   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1812
1813   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1814   int SPFI = StackPtrFI->getIndex();
1815
1816   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1817                                  StackPtr,
1818                                  MachinePointerInfo::getFixedStack(SPFI),
1819                                  Node->getValueType(0).getVectorElementType(),
1820                                  false, false, 0);
1821   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1822                      MachinePointerInfo::getFixedStack(SPFI),
1823                      false, false, false, 0);
1824 }
1825
1826 static bool
1827 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1828                      const TargetLowering &TLI, SDValue &Res) {
1829   unsigned NumElems = Node->getNumOperands();
1830   SDLoc dl(Node);
1831   EVT VT = Node->getValueType(0);
1832
1833   // Try to group the scalars into pairs, shuffle the pairs together, then
1834   // shuffle the pairs of pairs together, etc. until the vector has
1835   // been built. This will work only if all of the necessary shuffle masks
1836   // are legal.
1837
1838   // We do this in two phases; first to check the legality of the shuffles,
1839   // and next, assuming that all shuffles are legal, to create the new nodes.
1840   for (int Phase = 0; Phase < 2; ++Phase) {
1841     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1842                                                                NewIntermedVals;
1843     for (unsigned i = 0; i < NumElems; ++i) {
1844       SDValue V = Node->getOperand(i);
1845       if (V.getOpcode() == ISD::UNDEF)
1846         continue;
1847
1848       SDValue Vec;
1849       if (Phase)
1850         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1851       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1852     }
1853
1854     while (IntermedVals.size() > 2) {
1855       NewIntermedVals.clear();
1856       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1857         // This vector and the next vector are shuffled together (simply to
1858         // append the one to the other).
1859         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1860
1861         SmallVector<int, 16> FinalIndices;
1862         FinalIndices.reserve(IntermedVals[i].second.size() +
1863                              IntermedVals[i+1].second.size());
1864
1865         int k = 0;
1866         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1867              ++j, ++k) {
1868           ShuffleVec[k] = j;
1869           FinalIndices.push_back(IntermedVals[i].second[j]);
1870         }
1871         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1872              ++j, ++k) {
1873           ShuffleVec[k] = NumElems + j;
1874           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1875         }
1876
1877         SDValue Shuffle;
1878         if (Phase)
1879           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1880                                          IntermedVals[i+1].first,
1881                                          ShuffleVec.data());
1882         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1883           return false;
1884         NewIntermedVals.push_back(std::make_pair(Shuffle, FinalIndices));
1885       }
1886
1887       // If we had an odd number of defined values, then append the last
1888       // element to the array of new vectors.
1889       if ((IntermedVals.size() & 1) != 0)
1890         NewIntermedVals.push_back(IntermedVals.back());
1891
1892       IntermedVals.swap(NewIntermedVals);
1893     }
1894
1895     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1896            "Invalid number of intermediate vectors");
1897     SDValue Vec1 = IntermedVals[0].first;
1898     SDValue Vec2;
1899     if (IntermedVals.size() > 1)
1900       Vec2 = IntermedVals[1].first;
1901     else if (Phase)
1902       Vec2 = DAG.getUNDEF(VT);
1903
1904     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1905     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1906       ShuffleVec[IntermedVals[0].second[i]] = i;
1907     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1908       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1909
1910     if (Phase)
1911       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1912     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1913       return false;
1914   }
1915
1916   return true;
1917 }
1918
1919 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1920 /// support the operation, but do support the resultant vector type.
1921 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1922   unsigned NumElems = Node->getNumOperands();
1923   SDValue Value1, Value2;
1924   SDLoc dl(Node);
1925   EVT VT = Node->getValueType(0);
1926   EVT OpVT = Node->getOperand(0).getValueType();
1927   EVT EltVT = VT.getVectorElementType();
1928
1929   // If the only non-undef value is the low element, turn this into a
1930   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1931   bool isOnlyLowElement = true;
1932   bool MoreThanTwoValues = false;
1933   bool isConstant = true;
1934   for (unsigned i = 0; i < NumElems; ++i) {
1935     SDValue V = Node->getOperand(i);
1936     if (V.getOpcode() == ISD::UNDEF)
1937       continue;
1938     if (i > 0)
1939       isOnlyLowElement = false;
1940     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1941       isConstant = false;
1942
1943     if (!Value1.getNode()) {
1944       Value1 = V;
1945     } else if (!Value2.getNode()) {
1946       if (V != Value1)
1947         Value2 = V;
1948     } else if (V != Value1 && V != Value2) {
1949       MoreThanTwoValues = true;
1950     }
1951   }
1952
1953   if (!Value1.getNode())
1954     return DAG.getUNDEF(VT);
1955
1956   if (isOnlyLowElement)
1957     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1958
1959   // If all elements are constants, create a load from the constant pool.
1960   if (isConstant) {
1961     SmallVector<Constant*, 16> CV;
1962     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1963       if (ConstantFPSDNode *V =
1964           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1965         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1966       } else if (ConstantSDNode *V =
1967                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1968         if (OpVT==EltVT)
1969           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1970         else {
1971           // If OpVT and EltVT don't match, EltVT is not legal and the
1972           // element values have been promoted/truncated earlier.  Undo this;
1973           // we don't want a v16i8 to become a v16i32 for example.
1974           const ConstantInt *CI = V->getConstantIntValue();
1975           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1976                                         CI->getZExtValue()));
1977         }
1978       } else {
1979         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1980         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1981         CV.push_back(UndefValue::get(OpNTy));
1982       }
1983     }
1984     Constant *CP = ConstantVector::get(CV);
1985     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1986     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1987     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1988                        MachinePointerInfo::getConstantPool(),
1989                        false, false, false, Alignment);
1990   }
1991
1992   SmallSet<SDValue, 16> DefinedValues;
1993   for (unsigned i = 0; i < NumElems; ++i) {
1994     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
1995       continue;
1996     DefinedValues.insert(Node->getOperand(i));
1997   }
1998
1999   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
2000     if (!MoreThanTwoValues) {
2001       SmallVector<int, 8> ShuffleVec(NumElems, -1);
2002       for (unsigned i = 0; i < NumElems; ++i) {
2003         SDValue V = Node->getOperand(i);
2004         if (V.getOpcode() == ISD::UNDEF)
2005           continue;
2006         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2007       }
2008       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2009         // Get the splatted value into the low element of a vector register.
2010         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2011         SDValue Vec2;
2012         if (Value2.getNode())
2013           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2014         else
2015           Vec2 = DAG.getUNDEF(VT);
2016
2017         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2018         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2019       }
2020     } else {
2021       SDValue Res;
2022       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2023         return Res;
2024     }
2025   }
2026
2027   // Otherwise, we can't handle this case efficiently.
2028   return ExpandVectorBuildThroughStack(Node);
2029 }
2030
2031 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
2032 // does not fit into a register, return the lo part and set the hi part to the
2033 // by-reg argument.  If it does fit into a single register, return the result
2034 // and leave the Hi part unset.
2035 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2036                                             bool isSigned) {
2037   TargetLowering::ArgListTy Args;
2038   TargetLowering::ArgListEntry Entry;
2039   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2040     EVT ArgVT = Node->getOperand(i).getValueType();
2041     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2042     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2043     Entry.isSExt = isSigned;
2044     Entry.isZExt = !isSigned;
2045     Args.push_back(Entry);
2046   }
2047   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2048                                          TLI.getPointerTy());
2049
2050   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2051
2052   // By default, the input chain to this libcall is the entry node of the
2053   // function. If the libcall is going to be emitted as a tail call then
2054   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2055   // node which is being folded has a non-entry input chain.
2056   SDValue InChain = DAG.getEntryNode();
2057
2058   // isTailCall may be true since the callee does not reference caller stack
2059   // frame. Check if it's in the right position.
2060   SDValue TCChain = InChain;
2061   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2062   if (isTailCall)
2063     InChain = TCChain;
2064
2065   TargetLowering::CallLoweringInfo CLI(DAG);
2066   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2067     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2068     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2069
2070   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2071
2072   if (!CallInfo.second.getNode())
2073     // It's a tailcall, return the chain (which is the DAG root).
2074     return DAG.getRoot();
2075
2076   return CallInfo.first;
2077 }
2078
2079 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
2080 /// and returning a result of type RetVT.
2081 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2082                                             const SDValue *Ops, unsigned NumOps,
2083                                             bool isSigned, SDLoc dl) {
2084   TargetLowering::ArgListTy Args;
2085   Args.reserve(NumOps);
2086
2087   TargetLowering::ArgListEntry Entry;
2088   for (unsigned i = 0; i != NumOps; ++i) {
2089     Entry.Node = Ops[i];
2090     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2091     Entry.isSExt = isSigned;
2092     Entry.isZExt = !isSigned;
2093     Args.push_back(Entry);
2094   }
2095   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2096                                          TLI.getPointerTy());
2097
2098   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2099
2100   TargetLowering::CallLoweringInfo CLI(DAG);
2101   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2102     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2103     .setSExtResult(isSigned).setZExtResult(!isSigned);
2104
2105   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2106
2107   return CallInfo.first;
2108 }
2109
2110 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
2111 // ExpandLibCall except that the first operand is the in-chain.
2112 std::pair<SDValue, SDValue>
2113 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2114                                          SDNode *Node,
2115                                          bool isSigned) {
2116   SDValue InChain = Node->getOperand(0);
2117
2118   TargetLowering::ArgListTy Args;
2119   TargetLowering::ArgListEntry Entry;
2120   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2121     EVT ArgVT = Node->getOperand(i).getValueType();
2122     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2123     Entry.Node = Node->getOperand(i);
2124     Entry.Ty = ArgTy;
2125     Entry.isSExt = isSigned;
2126     Entry.isZExt = !isSigned;
2127     Args.push_back(Entry);
2128   }
2129   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2130                                          TLI.getPointerTy());
2131
2132   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2133
2134   TargetLowering::CallLoweringInfo CLI(DAG);
2135   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2136     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2137     .setSExtResult(isSigned).setZExtResult(!isSigned);
2138
2139   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2140
2141   return CallInfo;
2142 }
2143
2144 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2145                                               RTLIB::Libcall Call_F32,
2146                                               RTLIB::Libcall Call_F64,
2147                                               RTLIB::Libcall Call_F80,
2148                                               RTLIB::Libcall Call_F128,
2149                                               RTLIB::Libcall Call_PPCF128) {
2150   RTLIB::Libcall LC;
2151   switch (Node->getSimpleValueType(0).SimpleTy) {
2152   default: llvm_unreachable("Unexpected request for libcall!");
2153   case MVT::f32: LC = Call_F32; break;
2154   case MVT::f64: LC = Call_F64; break;
2155   case MVT::f80: LC = Call_F80; break;
2156   case MVT::f128: LC = Call_F128; break;
2157   case MVT::ppcf128: LC = Call_PPCF128; break;
2158   }
2159   return ExpandLibCall(LC, Node, false);
2160 }
2161
2162 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2163                                                RTLIB::Libcall Call_I8,
2164                                                RTLIB::Libcall Call_I16,
2165                                                RTLIB::Libcall Call_I32,
2166                                                RTLIB::Libcall Call_I64,
2167                                                RTLIB::Libcall Call_I128) {
2168   RTLIB::Libcall LC;
2169   switch (Node->getSimpleValueType(0).SimpleTy) {
2170   default: llvm_unreachable("Unexpected request for libcall!");
2171   case MVT::i8:   LC = Call_I8; break;
2172   case MVT::i16:  LC = Call_I16; break;
2173   case MVT::i32:  LC = Call_I32; break;
2174   case MVT::i64:  LC = Call_I64; break;
2175   case MVT::i128: LC = Call_I128; break;
2176   }
2177   return ExpandLibCall(LC, Node, isSigned);
2178 }
2179
2180 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
2181 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2182                                      const TargetLowering &TLI) {
2183   RTLIB::Libcall LC;
2184   switch (Node->getSimpleValueType(0).SimpleTy) {
2185   default: llvm_unreachable("Unexpected request for libcall!");
2186   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2187   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2188   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2189   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2190   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2191   }
2192
2193   return TLI.getLibcallName(LC) != nullptr;
2194 }
2195
2196 /// useDivRem - Only issue divrem libcall if both quotient and remainder are
2197 /// needed.
2198 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2199   // The other use might have been replaced with a divrem already.
2200   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2201   unsigned OtherOpcode = 0;
2202   if (isSigned)
2203     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2204   else
2205     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2206
2207   SDValue Op0 = Node->getOperand(0);
2208   SDValue Op1 = Node->getOperand(1);
2209   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2210          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2211     SDNode *User = *UI;
2212     if (User == Node)
2213       continue;
2214     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2215         User->getOperand(0) == Op0 &&
2216         User->getOperand(1) == Op1)
2217       return true;
2218   }
2219   return false;
2220 }
2221
2222 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
2223 /// pairs.
2224 void
2225 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2226                                           SmallVectorImpl<SDValue> &Results) {
2227   unsigned Opcode = Node->getOpcode();
2228   bool isSigned = Opcode == ISD::SDIVREM;
2229
2230   RTLIB::Libcall LC;
2231   switch (Node->getSimpleValueType(0).SimpleTy) {
2232   default: llvm_unreachable("Unexpected request for libcall!");
2233   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2234   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2235   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2236   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2237   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2238   }
2239
2240   // The input chain to this libcall is the entry node of the function.
2241   // Legalizing the call will automatically add the previous call to the
2242   // dependence.
2243   SDValue InChain = DAG.getEntryNode();
2244
2245   EVT RetVT = Node->getValueType(0);
2246   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2247
2248   TargetLowering::ArgListTy Args;
2249   TargetLowering::ArgListEntry Entry;
2250   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2251     EVT ArgVT = Node->getOperand(i).getValueType();
2252     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2253     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2254     Entry.isSExt = isSigned;
2255     Entry.isZExt = !isSigned;
2256     Args.push_back(Entry);
2257   }
2258
2259   // Also pass the return address of the remainder.
2260   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2261   Entry.Node = FIPtr;
2262   Entry.Ty = RetTy->getPointerTo();
2263   Entry.isSExt = isSigned;
2264   Entry.isZExt = !isSigned;
2265   Args.push_back(Entry);
2266
2267   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2268                                          TLI.getPointerTy());
2269
2270   SDLoc dl(Node);
2271   TargetLowering::CallLoweringInfo CLI(DAG);
2272   CLI.setDebugLoc(dl).setChain(InChain)
2273     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2274     .setSExtResult(isSigned).setZExtResult(!isSigned);
2275
2276   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2277
2278   // Remainder is loaded back from the stack frame.
2279   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2280                             MachinePointerInfo(), false, false, false, 0);
2281   Results.push_back(CallInfo.first);
2282   Results.push_back(Rem);
2283 }
2284
2285 /// isSinCosLibcallAvailable - Return true if sincos libcall is available.
2286 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2287   RTLIB::Libcall LC;
2288   switch (Node->getSimpleValueType(0).SimpleTy) {
2289   default: llvm_unreachable("Unexpected request for libcall!");
2290   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2291   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2292   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2293   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2294   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2295   }
2296   return TLI.getLibcallName(LC) != nullptr;
2297 }
2298
2299 /// canCombineSinCosLibcall - Return true if sincos libcall is available and
2300 /// can be used to combine sin and cos.
2301 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2302                                     const TargetMachine &TM) {
2303   if (!isSinCosLibcallAvailable(Node, TLI))
2304     return false;
2305   // GNU sin/cos functions set errno while sincos does not. Therefore
2306   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2307   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2308   if (isGNU && !TM.Options.UnsafeFPMath)
2309     return false;
2310   return true;
2311 }
2312
2313 /// useSinCos - Only issue sincos libcall if both sin and cos are
2314 /// needed.
2315 static bool useSinCos(SDNode *Node) {
2316   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2317     ? ISD::FCOS : ISD::FSIN;
2318
2319   SDValue Op0 = Node->getOperand(0);
2320   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2321        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2322     SDNode *User = *UI;
2323     if (User == Node)
2324       continue;
2325     // The other user might have been turned into sincos already.
2326     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2327       return true;
2328   }
2329   return false;
2330 }
2331
2332 /// ExpandSinCosLibCall - Issue libcalls to sincos to compute sin / cos
2333 /// pairs.
2334 void
2335 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2336                                           SmallVectorImpl<SDValue> &Results) {
2337   RTLIB::Libcall LC;
2338   switch (Node->getSimpleValueType(0).SimpleTy) {
2339   default: llvm_unreachable("Unexpected request for libcall!");
2340   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2341   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2342   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2343   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2344   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2345   }
2346
2347   // The input chain to this libcall is the entry node of the function.
2348   // Legalizing the call will automatically add the previous call to the
2349   // dependence.
2350   SDValue InChain = DAG.getEntryNode();
2351
2352   EVT RetVT = Node->getValueType(0);
2353   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2354
2355   TargetLowering::ArgListTy Args;
2356   TargetLowering::ArgListEntry Entry;
2357
2358   // Pass the argument.
2359   Entry.Node = Node->getOperand(0);
2360   Entry.Ty = RetTy;
2361   Entry.isSExt = false;
2362   Entry.isZExt = false;
2363   Args.push_back(Entry);
2364
2365   // Pass the return address of sin.
2366   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2367   Entry.Node = SinPtr;
2368   Entry.Ty = RetTy->getPointerTo();
2369   Entry.isSExt = false;
2370   Entry.isZExt = false;
2371   Args.push_back(Entry);
2372
2373   // Also pass the return address of the cos.
2374   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2375   Entry.Node = CosPtr;
2376   Entry.Ty = RetTy->getPointerTo();
2377   Entry.isSExt = false;
2378   Entry.isZExt = false;
2379   Args.push_back(Entry);
2380
2381   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2382                                          TLI.getPointerTy());
2383
2384   SDLoc dl(Node);
2385   TargetLowering::CallLoweringInfo CLI(DAG);
2386   CLI.setDebugLoc(dl).setChain(InChain)
2387     .setCallee(TLI.getLibcallCallingConv(LC),
2388                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2389
2390   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2391
2392   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2393                                 MachinePointerInfo(), false, false, false, 0));
2394   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2395                                 MachinePointerInfo(), false, false, false, 0));
2396 }
2397
2398 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
2399 /// INT_TO_FP operation of the specified operand when the target requests that
2400 /// we expand it.  At this point, we know that the result and operand types are
2401 /// legal for the target.
2402 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2403                                                    SDValue Op0,
2404                                                    EVT DestVT,
2405                                                    SDLoc dl) {
2406   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2407     // simple 32-bit [signed|unsigned] integer to float/double expansion
2408
2409     // Get the stack frame index of a 8 byte buffer.
2410     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2411
2412     // word offset constant for Hi/Lo address computation
2413     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2414     // set up Hi and Lo (into buffer) address based on endian
2415     SDValue Hi = StackSlot;
2416     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2417                              StackSlot, WordOff);
2418     if (TLI.isLittleEndian())
2419       std::swap(Hi, Lo);
2420
2421     // if signed map to unsigned space
2422     SDValue Op0Mapped;
2423     if (isSigned) {
2424       // constant used to invert sign bit (signed to unsigned mapping)
2425       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2426       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2427     } else {
2428       Op0Mapped = Op0;
2429     }
2430     // store the lo of the constructed double - based on integer input
2431     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2432                                   Op0Mapped, Lo, MachinePointerInfo(),
2433                                   false, false, 0);
2434     // initial hi portion of constructed double
2435     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2436     // store the hi of the constructed double - biased exponent
2437     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2438                                   MachinePointerInfo(),
2439                                   false, false, 0);
2440     // load the constructed double
2441     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2442                                MachinePointerInfo(), false, false, false, 0);
2443     // FP constant to bias correct the final result
2444     SDValue Bias = DAG.getConstantFP(isSigned ?
2445                                      BitsToDouble(0x4330000080000000ULL) :
2446                                      BitsToDouble(0x4330000000000000ULL),
2447                                      MVT::f64);
2448     // subtract the bias
2449     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2450     // final result
2451     SDValue Result;
2452     // handle final rounding
2453     if (DestVT == MVT::f64) {
2454       // do nothing
2455       Result = Sub;
2456     } else if (DestVT.bitsLT(MVT::f64)) {
2457       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2458                            DAG.getIntPtrConstant(0));
2459     } else if (DestVT.bitsGT(MVT::f64)) {
2460       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2461     }
2462     return Result;
2463   }
2464   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2465   // Code below here assumes !isSigned without checking again.
2466
2467   // Implementation of unsigned i64 to f64 following the algorithm in
2468   // __floatundidf in compiler_rt. This implementation has the advantage
2469   // of performing rounding correctly, both in the default rounding mode
2470   // and in all alternate rounding modes.
2471   // TODO: Generalize this for use with other types.
2472   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2473     SDValue TwoP52 =
2474       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2475     SDValue TwoP84PlusTwoP52 =
2476       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2477     SDValue TwoP84 =
2478       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2479
2480     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2481     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2482                              DAG.getConstant(32, MVT::i64));
2483     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2484     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2485     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2486     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2487     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2488                                 TwoP84PlusTwoP52);
2489     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2490   }
2491
2492   // Implementation of unsigned i64 to f32.
2493   // TODO: Generalize this for use with other types.
2494   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2495     // For unsigned conversions, convert them to signed conversions using the
2496     // algorithm from the x86_64 __floatundidf in compiler_rt.
2497     if (!isSigned) {
2498       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2499
2500       SDValue ShiftConst =
2501           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2502       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2503       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2504       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2505       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2506
2507       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2508       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2509
2510       // TODO: This really should be implemented using a branch rather than a
2511       // select.  We happen to get lucky and machinesink does the right
2512       // thing most of the time.  This would be a good candidate for a
2513       //pseudo-op, or, even better, for whole-function isel.
2514       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2515         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2516       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2517     }
2518
2519     // Otherwise, implement the fully general conversion.
2520
2521     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2522          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2523     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2524          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2525     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2526          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2527     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2528                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2529     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2530     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2531                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2532                    ISD::SETUGE);
2533     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2534     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2535
2536     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2537                              DAG.getConstant(32, SHVT));
2538     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2539     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2540     SDValue TwoP32 =
2541       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2542     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2543     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2544     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2545     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2546     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2547                        DAG.getIntPtrConstant(0));
2548   }
2549
2550   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2551
2552   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2553                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2554                                  ISD::SETLT);
2555   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2556   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2557                                     SignSet, Four, Zero);
2558
2559   // If the sign bit of the integer is set, the large number will be treated
2560   // as a negative number.  To counteract this, the dynamic code adds an
2561   // offset depending on the data type.
2562   uint64_t FF;
2563   switch (Op0.getSimpleValueType().SimpleTy) {
2564   default: llvm_unreachable("Unsupported integer type!");
2565   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2566   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2567   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2568   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2569   }
2570   if (TLI.isLittleEndian()) FF <<= 32;
2571   Constant *FudgeFactor = ConstantInt::get(
2572                                        Type::getInt64Ty(*DAG.getContext()), FF);
2573
2574   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2575   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2576   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2577   Alignment = std::min(Alignment, 4u);
2578   SDValue FudgeInReg;
2579   if (DestVT == MVT::f32)
2580     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2581                              MachinePointerInfo::getConstantPool(),
2582                              false, false, false, Alignment);
2583   else {
2584     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2585                                   DAG.getEntryNode(), CPIdx,
2586                                   MachinePointerInfo::getConstantPool(),
2587                                   MVT::f32, false, false, false, Alignment);
2588     HandleSDNode Handle(Load);
2589     LegalizeOp(Load.getNode());
2590     FudgeInReg = Handle.getValue();
2591   }
2592
2593   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2594 }
2595
2596 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2597 /// *INT_TO_FP operation of the specified operand when the target requests that
2598 /// we promote it.  At this point, we know that the result and operand types are
2599 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2600 /// operation that takes a larger input.
2601 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2602                                                     EVT DestVT,
2603                                                     bool isSigned,
2604                                                     SDLoc dl) {
2605   // First step, figure out the appropriate *INT_TO_FP operation to use.
2606   EVT NewInTy = LegalOp.getValueType();
2607
2608   unsigned OpToUse = 0;
2609
2610   // Scan for the appropriate larger type to use.
2611   while (1) {
2612     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2613     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2614
2615     // If the target supports SINT_TO_FP of this type, use it.
2616     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2617       OpToUse = ISD::SINT_TO_FP;
2618       break;
2619     }
2620     if (isSigned) continue;
2621
2622     // If the target supports UINT_TO_FP of this type, use it.
2623     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2624       OpToUse = ISD::UINT_TO_FP;
2625       break;
2626     }
2627
2628     // Otherwise, try a larger type.
2629   }
2630
2631   // Okay, we found the operation and type to use.  Zero extend our input to the
2632   // desired type then run the operation on it.
2633   return DAG.getNode(OpToUse, dl, DestVT,
2634                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2635                                  dl, NewInTy, LegalOp));
2636 }
2637
2638 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2639 /// FP_TO_*INT operation of the specified operand when the target requests that
2640 /// we promote it.  At this point, we know that the result and operand types are
2641 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2642 /// operation that returns a larger result.
2643 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2644                                                     EVT DestVT,
2645                                                     bool isSigned,
2646                                                     SDLoc dl) {
2647   // First step, figure out the appropriate FP_TO*INT operation to use.
2648   EVT NewOutTy = DestVT;
2649
2650   unsigned OpToUse = 0;
2651
2652   // Scan for the appropriate larger type to use.
2653   while (1) {
2654     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2655     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2656
2657     // A larger signed type can hold all unsigned values of the requested type,
2658     // so using FP_TO_SINT is valid
2659     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2660       OpToUse = ISD::FP_TO_SINT;
2661       break;
2662     }
2663
2664     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2665     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2666       OpToUse = ISD::FP_TO_UINT;
2667       break;
2668     }
2669
2670     // Otherwise, try a larger type.
2671   }
2672
2673
2674   // Okay, we found the operation and type to use.
2675   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2676
2677   // Truncate the result of the extended FP_TO_*INT operation to the desired
2678   // size.
2679   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2680 }
2681
2682 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2683 ///
2684 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2685   EVT VT = Op.getValueType();
2686   EVT SHVT = TLI.getShiftAmountTy(VT);
2687   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2688   switch (VT.getSimpleVT().SimpleTy) {
2689   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2690   case MVT::i16:
2691     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2692     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2693     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2694   case MVT::i32:
2695     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2696     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2697     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2698     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2699     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2700     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2701     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2702     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2703     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2704   case MVT::i64:
2705     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2706     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2707     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2708     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2709     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2710     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2711     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2712     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2713     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2714     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2715     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2716     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2717     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2718     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2719     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2720     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2721     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2722     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2723     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2724     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2725     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2726   }
2727 }
2728
2729 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2730 ///
2731 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2732                                              SDLoc dl) {
2733   switch (Opc) {
2734   default: llvm_unreachable("Cannot expand this yet!");
2735   case ISD::CTPOP: {
2736     EVT VT = Op.getValueType();
2737     EVT ShVT = TLI.getShiftAmountTy(VT);
2738     unsigned Len = VT.getSizeInBits();
2739
2740     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2741            "CTPOP not implemented for this type.");
2742
2743     // This is the "best" algorithm from
2744     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2745
2746     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2747     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2748     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2749     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2750
2751     // v = v - ((v >> 1) & 0x55555555...)
2752     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2753                      DAG.getNode(ISD::AND, dl, VT,
2754                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2755                                              DAG.getConstant(1, ShVT)),
2756                                  Mask55));
2757     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2758     Op = DAG.getNode(ISD::ADD, dl, VT,
2759                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2760                      DAG.getNode(ISD::AND, dl, VT,
2761                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2762                                              DAG.getConstant(2, ShVT)),
2763                                  Mask33));
2764     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2765     Op = DAG.getNode(ISD::AND, dl, VT,
2766                      DAG.getNode(ISD::ADD, dl, VT, Op,
2767                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2768                                              DAG.getConstant(4, ShVT))),
2769                      Mask0F);
2770     // v = (v * 0x01010101...) >> (Len - 8)
2771     Op = DAG.getNode(ISD::SRL, dl, VT,
2772                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2773                      DAG.getConstant(Len - 8, ShVT));
2774
2775     return Op;
2776   }
2777   case ISD::CTLZ_ZERO_UNDEF:
2778     // This trivially expands to CTLZ.
2779     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2780   case ISD::CTLZ: {
2781     // for now, we do this:
2782     // x = x | (x >> 1);
2783     // x = x | (x >> 2);
2784     // ...
2785     // x = x | (x >>16);
2786     // x = x | (x >>32); // for 64-bit input
2787     // return popcount(~x);
2788     //
2789     // Ref: "Hacker's Delight" by Henry Warren
2790     EVT VT = Op.getValueType();
2791     EVT ShVT = TLI.getShiftAmountTy(VT);
2792     unsigned len = VT.getSizeInBits();
2793     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2794       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2795       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2796                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2797     }
2798     Op = DAG.getNOT(dl, Op, VT);
2799     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2800   }
2801   case ISD::CTTZ_ZERO_UNDEF:
2802     // This trivially expands to CTTZ.
2803     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2804   case ISD::CTTZ: {
2805     // for now, we use: { return popcount(~x & (x - 1)); }
2806     // unless the target has ctlz but not ctpop, in which case we use:
2807     // { return 32 - nlz(~x & (x-1)); }
2808     // Ref: "Hacker's Delight" by Henry Warren
2809     EVT VT = Op.getValueType();
2810     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2811                                DAG.getNOT(dl, Op, VT),
2812                                DAG.getNode(ISD::SUB, dl, VT, Op,
2813                                            DAG.getConstant(1, VT)));
2814     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2815     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2816         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2817       return DAG.getNode(ISD::SUB, dl, VT,
2818                          DAG.getConstant(VT.getSizeInBits(), VT),
2819                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2820     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2821   }
2822   }
2823 }
2824
2825 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2826   unsigned Opc = Node->getOpcode();
2827   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2828   RTLIB::Libcall LC;
2829
2830   switch (Opc) {
2831   default:
2832     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2833   case ISD::ATOMIC_SWAP:
2834     switch (VT.SimpleTy) {
2835     default: llvm_unreachable("Unexpected value type for atomic!");
2836     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2837     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2838     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2839     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2840     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2841     }
2842     break;
2843   case ISD::ATOMIC_CMP_SWAP:
2844     switch (VT.SimpleTy) {
2845     default: llvm_unreachable("Unexpected value type for atomic!");
2846     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2847     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2848     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2849     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2850     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2851     }
2852     break;
2853   case ISD::ATOMIC_LOAD_ADD:
2854     switch (VT.SimpleTy) {
2855     default: llvm_unreachable("Unexpected value type for atomic!");
2856     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2857     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2858     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2859     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2860     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2861     }
2862     break;
2863   case ISD::ATOMIC_LOAD_SUB:
2864     switch (VT.SimpleTy) {
2865     default: llvm_unreachable("Unexpected value type for atomic!");
2866     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2867     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2868     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2869     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2870     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2871     }
2872     break;
2873   case ISD::ATOMIC_LOAD_AND:
2874     switch (VT.SimpleTy) {
2875     default: llvm_unreachable("Unexpected value type for atomic!");
2876     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2877     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2878     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2879     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2880     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2881     }
2882     break;
2883   case ISD::ATOMIC_LOAD_OR:
2884     switch (VT.SimpleTy) {
2885     default: llvm_unreachable("Unexpected value type for atomic!");
2886     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2887     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2888     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2889     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2890     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2891     }
2892     break;
2893   case ISD::ATOMIC_LOAD_XOR:
2894     switch (VT.SimpleTy) {
2895     default: llvm_unreachable("Unexpected value type for atomic!");
2896     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2897     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2898     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2899     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2900     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2901     }
2902     break;
2903   case ISD::ATOMIC_LOAD_NAND:
2904     switch (VT.SimpleTy) {
2905     default: llvm_unreachable("Unexpected value type for atomic!");
2906     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2907     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2908     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2909     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2910     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2911     }
2912     break;
2913   case ISD::ATOMIC_LOAD_MAX:
2914     switch (VT.SimpleTy) {
2915     default: llvm_unreachable("Unexpected value type for atomic!");
2916     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2917     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2918     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2919     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2920     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2921     }
2922     break;
2923   case ISD::ATOMIC_LOAD_UMAX:
2924     switch (VT.SimpleTy) {
2925     default: llvm_unreachable("Unexpected value type for atomic!");
2926     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2927     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2928     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2929     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2930     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2931     }
2932     break;
2933   case ISD::ATOMIC_LOAD_MIN:
2934     switch (VT.SimpleTy) {
2935     default: llvm_unreachable("Unexpected value type for atomic!");
2936     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2937     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2938     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2939     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2940     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2941     }
2942     break;
2943   case ISD::ATOMIC_LOAD_UMIN:
2944     switch (VT.SimpleTy) {
2945     default: llvm_unreachable("Unexpected value type for atomic!");
2946     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2947     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2948     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2949     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2950     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2951     }
2952     break;
2953   }
2954
2955   return ExpandChainLibCall(LC, Node, false);
2956 }
2957
2958 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2959   SmallVector<SDValue, 8> Results;
2960   SDLoc dl(Node);
2961   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2962   bool NeedInvert;
2963   switch (Node->getOpcode()) {
2964   case ISD::CTPOP:
2965   case ISD::CTLZ:
2966   case ISD::CTLZ_ZERO_UNDEF:
2967   case ISD::CTTZ:
2968   case ISD::CTTZ_ZERO_UNDEF:
2969     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2970     Results.push_back(Tmp1);
2971     break;
2972   case ISD::BSWAP:
2973     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2974     break;
2975   case ISD::FRAMEADDR:
2976   case ISD::RETURNADDR:
2977   case ISD::FRAME_TO_ARGS_OFFSET:
2978     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2979     break;
2980   case ISD::FLT_ROUNDS_:
2981     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2982     break;
2983   case ISD::EH_RETURN:
2984   case ISD::EH_LABEL:
2985   case ISD::PREFETCH:
2986   case ISD::VAEND:
2987   case ISD::EH_SJLJ_LONGJMP:
2988     // If the target didn't expand these, there's nothing to do, so just
2989     // preserve the chain and be done.
2990     Results.push_back(Node->getOperand(0));
2991     break;
2992   case ISD::EH_SJLJ_SETJMP:
2993     // If the target didn't expand this, just return 'zero' and preserve the
2994     // chain.
2995     Results.push_back(DAG.getConstant(0, MVT::i32));
2996     Results.push_back(Node->getOperand(0));
2997     break;
2998   case ISD::ATOMIC_FENCE: {
2999     // If the target didn't lower this, lower it to '__sync_synchronize()' call
3000     // FIXME: handle "fence singlethread" more efficiently.
3001     TargetLowering::ArgListTy Args;
3002
3003     TargetLowering::CallLoweringInfo CLI(DAG);
3004     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3005       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3006                  DAG.getExternalSymbol("__sync_synchronize",
3007                  TLI.getPointerTy()), std::move(Args), 0);
3008
3009     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3010
3011     Results.push_back(CallResult.second);
3012     break;
3013   }
3014   case ISD::ATOMIC_LOAD: {
3015     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
3016     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
3017     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3018     SDValue Swap = DAG.getAtomicCmpSwap(
3019         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3020         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
3021         cast<AtomicSDNode>(Node)->getMemOperand(),
3022         cast<AtomicSDNode>(Node)->getOrdering(),
3023         cast<AtomicSDNode>(Node)->getOrdering(),
3024         cast<AtomicSDNode>(Node)->getSynchScope());
3025     Results.push_back(Swap.getValue(0));
3026     Results.push_back(Swap.getValue(1));
3027     break;
3028   }
3029   case ISD::ATOMIC_STORE: {
3030     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
3031     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
3032                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
3033                                  Node->getOperand(0),
3034                                  Node->getOperand(1), Node->getOperand(2),
3035                                  cast<AtomicSDNode>(Node)->getMemOperand(),
3036                                  cast<AtomicSDNode>(Node)->getOrdering(),
3037                                  cast<AtomicSDNode>(Node)->getSynchScope());
3038     Results.push_back(Swap.getValue(1));
3039     break;
3040   }
3041   // By default, atomic intrinsics are marked Legal and lowered. Targets
3042   // which don't support them directly, however, may want libcalls, in which
3043   // case they mark them Expand, and we get here.
3044   case ISD::ATOMIC_SWAP:
3045   case ISD::ATOMIC_LOAD_ADD:
3046   case ISD::ATOMIC_LOAD_SUB:
3047   case ISD::ATOMIC_LOAD_AND:
3048   case ISD::ATOMIC_LOAD_OR:
3049   case ISD::ATOMIC_LOAD_XOR:
3050   case ISD::ATOMIC_LOAD_NAND:
3051   case ISD::ATOMIC_LOAD_MIN:
3052   case ISD::ATOMIC_LOAD_MAX:
3053   case ISD::ATOMIC_LOAD_UMIN:
3054   case ISD::ATOMIC_LOAD_UMAX:
3055   case ISD::ATOMIC_CMP_SWAP: {
3056     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
3057     Results.push_back(Tmp.first);
3058     Results.push_back(Tmp.second);
3059     break;
3060   }
3061   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
3062     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
3063     // splits out the success value as a comparison. Expanding the resulting
3064     // ATOMIC_CMP_SWAP will produce a libcall.
3065     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3066     SDValue Res = DAG.getAtomicCmpSwap(
3067         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3068         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
3069         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
3070         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
3071         cast<AtomicSDNode>(Node)->getFailureOrdering(),
3072         cast<AtomicSDNode>(Node)->getSynchScope());
3073
3074     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
3075                                    Res, Node->getOperand(2), ISD::SETEQ);
3076
3077     Results.push_back(Res.getValue(0));
3078     Results.push_back(Success);
3079     Results.push_back(Res.getValue(1));
3080     break;
3081   }
3082   case ISD::DYNAMIC_STACKALLOC:
3083     ExpandDYNAMIC_STACKALLOC(Node, Results);
3084     break;
3085   case ISD::MERGE_VALUES:
3086     for (unsigned i = 0; i < Node->getNumValues(); i++)
3087       Results.push_back(Node->getOperand(i));
3088     break;
3089   case ISD::UNDEF: {
3090     EVT VT = Node->getValueType(0);
3091     if (VT.isInteger())
3092       Results.push_back(DAG.getConstant(0, VT));
3093     else {
3094       assert(VT.isFloatingPoint() && "Unknown value type!");
3095       Results.push_back(DAG.getConstantFP(0, VT));
3096     }
3097     break;
3098   }
3099   case ISD::TRAP: {
3100     // If this operation is not supported, lower it to 'abort()' call
3101     TargetLowering::ArgListTy Args;
3102     TargetLowering::CallLoweringInfo CLI(DAG);
3103     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3104       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3105                  DAG.getExternalSymbol("abort", TLI.getPointerTy()),
3106                  std::move(Args), 0);
3107     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3108
3109     Results.push_back(CallResult.second);
3110     break;
3111   }
3112   case ISD::FP_ROUND:
3113   case ISD::BITCAST:
3114     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3115                             Node->getValueType(0), dl);
3116     Results.push_back(Tmp1);
3117     break;
3118   case ISD::FP_EXTEND:
3119     Tmp1 = EmitStackConvert(Node->getOperand(0),
3120                             Node->getOperand(0).getValueType(),
3121                             Node->getValueType(0), dl);
3122     Results.push_back(Tmp1);
3123     break;
3124   case ISD::SIGN_EXTEND_INREG: {
3125     // NOTE: we could fall back on load/store here too for targets without
3126     // SAR.  However, it is doubtful that any exist.
3127     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3128     EVT VT = Node->getValueType(0);
3129     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
3130     if (VT.isVector())
3131       ShiftAmountTy = VT;
3132     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3133                         ExtraVT.getScalarType().getSizeInBits();
3134     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
3135     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3136                        Node->getOperand(0), ShiftCst);
3137     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3138     Results.push_back(Tmp1);
3139     break;
3140   }
3141   case ISD::FP_ROUND_INREG: {
3142     // The only way we can lower this is to turn it into a TRUNCSTORE,
3143     // EXTLOAD pair, targeting a temporary location (a stack slot).
3144
3145     // NOTE: there is a choice here between constantly creating new stack
3146     // slots and always reusing the same one.  We currently always create
3147     // new ones, as reuse may inhibit scheduling.
3148     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3149     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3150                             Node->getValueType(0), dl);
3151     Results.push_back(Tmp1);
3152     break;
3153   }
3154   case ISD::SINT_TO_FP:
3155   case ISD::UINT_TO_FP:
3156     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3157                                 Node->getOperand(0), Node->getValueType(0), dl);
3158     Results.push_back(Tmp1);
3159     break;
3160   case ISD::FP_TO_SINT:
3161     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3162       Results.push_back(Tmp1);
3163     break;
3164   case ISD::FP_TO_UINT: {
3165     SDValue True, False;
3166     EVT VT =  Node->getOperand(0).getValueType();
3167     EVT NVT = Node->getValueType(0);
3168     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3169                 APInt::getNullValue(VT.getSizeInBits()));
3170     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3171     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3172     Tmp1 = DAG.getConstantFP(apf, VT);
3173     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3174                         Node->getOperand(0),
3175                         Tmp1, ISD::SETLT);
3176     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3177     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3178                         DAG.getNode(ISD::FSUB, dl, VT,
3179                                     Node->getOperand(0), Tmp1));
3180     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3181                         DAG.getConstant(x, NVT));
3182     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3183     Results.push_back(Tmp1);
3184     break;
3185   }
3186   case ISD::VAARG: {
3187     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3188     EVT VT = Node->getValueType(0);
3189     Tmp1 = Node->getOperand(0);
3190     Tmp2 = Node->getOperand(1);
3191     unsigned Align = Node->getConstantOperandVal(3);
3192
3193     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3194                                      MachinePointerInfo(V),
3195                                      false, false, false, 0);
3196     SDValue VAList = VAListLoad;
3197
3198     if (Align > TLI.getMinStackArgumentAlignment()) {
3199       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3200
3201       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3202                            DAG.getConstant(Align - 1,
3203                                            VAList.getValueType()));
3204
3205       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3206                            DAG.getConstant(-(int64_t)Align,
3207                                            VAList.getValueType()));
3208     }
3209
3210     // Increment the pointer, VAList, to the next vaarg
3211     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3212                        DAG.getConstant(TLI.getDataLayout()->
3213                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
3214                                        VAList.getValueType()));
3215     // Store the incremented VAList to the legalized pointer
3216     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3217                         MachinePointerInfo(V), false, false, 0);
3218     // Load the actual argument out of the pointer VAList
3219     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3220                                   false, false, false, 0));
3221     Results.push_back(Results[0].getValue(1));
3222     break;
3223   }
3224   case ISD::VACOPY: {
3225     // This defaults to loading a pointer from the input and storing it to the
3226     // output, returning the chain.
3227     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3228     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3229     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
3230                        Node->getOperand(2), MachinePointerInfo(VS),
3231                        false, false, false, 0);
3232     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3233                         MachinePointerInfo(VD), false, false, 0);
3234     Results.push_back(Tmp1);
3235     break;
3236   }
3237   case ISD::EXTRACT_VECTOR_ELT:
3238     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3239       // This must be an access of the only element.  Return it.
3240       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3241                          Node->getOperand(0));
3242     else
3243       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3244     Results.push_back(Tmp1);
3245     break;
3246   case ISD::EXTRACT_SUBVECTOR:
3247     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3248     break;
3249   case ISD::INSERT_SUBVECTOR:
3250     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3251     break;
3252   case ISD::CONCAT_VECTORS: {
3253     Results.push_back(ExpandVectorBuildThroughStack(Node));
3254     break;
3255   }
3256   case ISD::SCALAR_TO_VECTOR:
3257     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3258     break;
3259   case ISD::INSERT_VECTOR_ELT:
3260     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3261                                               Node->getOperand(1),
3262                                               Node->getOperand(2), dl));
3263     break;
3264   case ISD::VECTOR_SHUFFLE: {
3265     SmallVector<int, 32> NewMask;
3266     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3267
3268     EVT VT = Node->getValueType(0);
3269     EVT EltVT = VT.getVectorElementType();
3270     SDValue Op0 = Node->getOperand(0);
3271     SDValue Op1 = Node->getOperand(1);
3272     if (!TLI.isTypeLegal(EltVT)) {
3273
3274       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3275
3276       // BUILD_VECTOR operands are allowed to be wider than the element type.
3277       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3278       // it.
3279       if (NewEltVT.bitsLT(EltVT)) {
3280
3281         // Convert shuffle node.
3282         // If original node was v4i64 and the new EltVT is i32,
3283         // cast operands to v8i32 and re-build the mask.
3284
3285         // Calculate new VT, the size of the new VT should be equal to original.
3286         EVT NewVT =
3287             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3288                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3289         assert(NewVT.bitsEq(VT));
3290
3291         // cast operands to new VT
3292         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3293         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3294
3295         // Convert the shuffle mask
3296         unsigned int factor =
3297                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3298
3299         // EltVT gets smaller
3300         assert(factor > 0);
3301
3302         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3303           if (Mask[i] < 0) {
3304             for (unsigned fi = 0; fi < factor; ++fi)
3305               NewMask.push_back(Mask[i]);
3306           }
3307           else {
3308             for (unsigned fi = 0; fi < factor; ++fi)
3309               NewMask.push_back(Mask[i]*factor+fi);
3310           }
3311         }
3312         Mask = NewMask;
3313         VT = NewVT;
3314       }
3315       EltVT = NewEltVT;
3316     }
3317     unsigned NumElems = VT.getVectorNumElements();
3318     SmallVector<SDValue, 16> Ops;
3319     for (unsigned i = 0; i != NumElems; ++i) {
3320       if (Mask[i] < 0) {
3321         Ops.push_back(DAG.getUNDEF(EltVT));
3322         continue;
3323       }
3324       unsigned Idx = Mask[i];
3325       if (Idx < NumElems)
3326         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3327                                   Op0,
3328                                   DAG.getConstant(Idx, TLI.getVectorIdxTy())));
3329       else
3330         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3331                                   Op1,
3332                                   DAG.getConstant(Idx - NumElems,
3333                                                   TLI.getVectorIdxTy())));
3334     }
3335
3336     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3337     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3338     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3339     Results.push_back(Tmp1);
3340     break;
3341   }
3342   case ISD::EXTRACT_ELEMENT: {
3343     EVT OpTy = Node->getOperand(0).getValueType();
3344     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3345       // 1 -> Hi
3346       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3347                          DAG.getConstant(OpTy.getSizeInBits()/2,
3348                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
3349       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3350     } else {
3351       // 0 -> Lo
3352       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3353                          Node->getOperand(0));
3354     }
3355     Results.push_back(Tmp1);
3356     break;
3357   }
3358   case ISD::STACKSAVE:
3359     // Expand to CopyFromReg if the target set
3360     // StackPointerRegisterToSaveRestore.
3361     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3362       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3363                                            Node->getValueType(0)));
3364       Results.push_back(Results[0].getValue(1));
3365     } else {
3366       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3367       Results.push_back(Node->getOperand(0));
3368     }
3369     break;
3370   case ISD::STACKRESTORE:
3371     // Expand to CopyToReg if the target set
3372     // StackPointerRegisterToSaveRestore.
3373     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3374       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3375                                          Node->getOperand(1)));
3376     } else {
3377       Results.push_back(Node->getOperand(0));
3378     }
3379     break;
3380   case ISD::FCOPYSIGN:
3381     Results.push_back(ExpandFCOPYSIGN(Node));
3382     break;
3383   case ISD::FNEG:
3384     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3385     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
3386     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3387                        Node->getOperand(0));
3388     Results.push_back(Tmp1);
3389     break;
3390   case ISD::FABS: {
3391     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3392     EVT VT = Node->getValueType(0);
3393     Tmp1 = Node->getOperand(0);
3394     Tmp2 = DAG.getConstantFP(0.0, VT);
3395     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3396                         Tmp1, Tmp2, ISD::SETUGT);
3397     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3398     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3399     Results.push_back(Tmp1);
3400     break;
3401   }
3402   case ISD::FSQRT:
3403     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3404                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3405                                       RTLIB::SQRT_PPCF128));
3406     break;
3407   case ISD::FSIN:
3408   case ISD::FCOS: {
3409     EVT VT = Node->getValueType(0);
3410     bool isSIN = Node->getOpcode() == ISD::FSIN;
3411     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3412     // fcos which share the same operand and both are used.
3413     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3414          canCombineSinCosLibcall(Node, TLI, TM))
3415         && useSinCos(Node)) {
3416       SDVTList VTs = DAG.getVTList(VT, VT);
3417       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3418       if (!isSIN)
3419         Tmp1 = Tmp1.getValue(1);
3420       Results.push_back(Tmp1);
3421     } else if (isSIN) {
3422       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3423                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3424                                         RTLIB::SIN_PPCF128));
3425     } else {
3426       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3427                                         RTLIB::COS_F80, RTLIB::COS_F128,
3428                                         RTLIB::COS_PPCF128));
3429     }
3430     break;
3431   }
3432   case ISD::FSINCOS:
3433     // Expand into sincos libcall.
3434     ExpandSinCosLibCall(Node, Results);
3435     break;
3436   case ISD::FLOG:
3437     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3438                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3439                                       RTLIB::LOG_PPCF128));
3440     break;
3441   case ISD::FLOG2:
3442     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3443                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3444                                       RTLIB::LOG2_PPCF128));
3445     break;
3446   case ISD::FLOG10:
3447     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3448                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3449                                       RTLIB::LOG10_PPCF128));
3450     break;
3451   case ISD::FEXP:
3452     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3453                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3454                                       RTLIB::EXP_PPCF128));
3455     break;
3456   case ISD::FEXP2:
3457     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3458                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3459                                       RTLIB::EXP2_PPCF128));
3460     break;
3461   case ISD::FTRUNC:
3462     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3463                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3464                                       RTLIB::TRUNC_PPCF128));
3465     break;
3466   case ISD::FFLOOR:
3467     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3468                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3469                                       RTLIB::FLOOR_PPCF128));
3470     break;
3471   case ISD::FCEIL:
3472     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3473                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3474                                       RTLIB::CEIL_PPCF128));
3475     break;
3476   case ISD::FRINT:
3477     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3478                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3479                                       RTLIB::RINT_PPCF128));
3480     break;
3481   case ISD::FNEARBYINT:
3482     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3483                                       RTLIB::NEARBYINT_F64,
3484                                       RTLIB::NEARBYINT_F80,
3485                                       RTLIB::NEARBYINT_F128,
3486                                       RTLIB::NEARBYINT_PPCF128));
3487     break;
3488   case ISD::FROUND:
3489     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3490                                       RTLIB::ROUND_F64,
3491                                       RTLIB::ROUND_F80,
3492                                       RTLIB::ROUND_F128,
3493                                       RTLIB::ROUND_PPCF128));
3494     break;
3495   case ISD::FPOWI:
3496     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3497                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3498                                       RTLIB::POWI_PPCF128));
3499     break;
3500   case ISD::FPOW:
3501     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3502                                       RTLIB::POW_F80, RTLIB::POW_F128,
3503                                       RTLIB::POW_PPCF128));
3504     break;
3505   case ISD::FDIV:
3506     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3507                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3508                                       RTLIB::DIV_PPCF128));
3509     break;
3510   case ISD::FREM:
3511     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3512                                       RTLIB::REM_F80, RTLIB::REM_F128,
3513                                       RTLIB::REM_PPCF128));
3514     break;
3515   case ISD::FMA:
3516     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3517                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3518                                       RTLIB::FMA_PPCF128));
3519     break;
3520   case ISD::FADD:
3521     Results.push_back(ExpandFPLibCall(Node, RTLIB::ADD_F32, RTLIB::ADD_F64,
3522                                       RTLIB::ADD_F80, RTLIB::ADD_F128,
3523                                       RTLIB::ADD_PPCF128));
3524     break;
3525   case ISD::FMUL:
3526     Results.push_back(ExpandFPLibCall(Node, RTLIB::MUL_F32, RTLIB::MUL_F64,
3527                                       RTLIB::MUL_F80, RTLIB::MUL_F128,
3528                                       RTLIB::MUL_PPCF128));
3529     break;
3530   case ISD::FP16_TO_FP: {
3531     if (Node->getValueType(0) == MVT::f32) {
3532       Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3533       break;
3534     }
3535
3536     // We can extend to types bigger than f32 in two steps without changing the
3537     // result. Since "f16 -> f32" is much more commonly available, give CodeGen
3538     // the option of emitting that before resorting to a libcall.
3539     SDValue Res =
3540         DAG.getNode(ISD::FP16_TO_FP, dl, MVT::f32, Node->getOperand(0));
3541     Results.push_back(
3542         DAG.getNode(ISD::FP_EXTEND, dl, Node->getValueType(0), Res));
3543     break;
3544   }
3545   case ISD::FP_TO_FP16: {
3546     RTLIB::Libcall LC =
3547         RTLIB::getFPROUND(Node->getOperand(0).getValueType(), MVT::f16);
3548     assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unable to expand fp_to_fp16");
3549     Results.push_back(ExpandLibCall(LC, Node, false));
3550     break;
3551   }
3552   case ISD::ConstantFP: {
3553     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3554     // Check to see if this FP immediate is already legal.
3555     // If this is a legal constant, turn it into a TargetConstantFP node.
3556     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3557       Results.push_back(ExpandConstantFP(CFP, true));
3558     break;
3559   }
3560   case ISD::FSUB: {
3561     EVT VT = Node->getValueType(0);
3562     if (TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3563         TLI.isOperationLegalOrCustom(ISD::FNEG, VT)) {
3564       Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3565       Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3566       Results.push_back(Tmp1);
3567     } else {
3568       Results.push_back(ExpandFPLibCall(Node, RTLIB::SUB_F32, RTLIB::SUB_F64,
3569                                         RTLIB::SUB_F80, RTLIB::SUB_F128,
3570                                         RTLIB::SUB_PPCF128));
3571     }
3572     break;
3573   }
3574   case ISD::SUB: {
3575     EVT VT = Node->getValueType(0);
3576     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3577            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3578            "Don't know how to expand this subtraction!");
3579     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3580                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
3581     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, VT));
3582     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3583     break;
3584   }
3585   case ISD::UREM:
3586   case ISD::SREM: {
3587     EVT VT = Node->getValueType(0);
3588     bool isSigned = Node->getOpcode() == ISD::SREM;
3589     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3590     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3591     Tmp2 = Node->getOperand(0);
3592     Tmp3 = Node->getOperand(1);
3593     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3594         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3595          // If div is legal, it's better to do the normal expansion
3596          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3597          useDivRem(Node, isSigned, false))) {
3598       SDVTList VTs = DAG.getVTList(VT, VT);
3599       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3600     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3601       // X % Y -> X-X/Y*Y
3602       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3603       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3604       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3605     } else if (isSigned)
3606       Tmp1 = ExpandIntLibCall(Node, true,
3607                               RTLIB::SREM_I8,
3608                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3609                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3610     else
3611       Tmp1 = ExpandIntLibCall(Node, false,
3612                               RTLIB::UREM_I8,
3613                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3614                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3615     Results.push_back(Tmp1);
3616     break;
3617   }
3618   case ISD::UDIV:
3619   case ISD::SDIV: {
3620     bool isSigned = Node->getOpcode() == ISD::SDIV;
3621     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3622     EVT VT = Node->getValueType(0);
3623     SDVTList VTs = DAG.getVTList(VT, VT);
3624     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3625         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3626          useDivRem(Node, isSigned, true)))
3627       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3628                          Node->getOperand(1));
3629     else if (isSigned)
3630       Tmp1 = ExpandIntLibCall(Node, true,
3631                               RTLIB::SDIV_I8,
3632                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3633                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3634     else
3635       Tmp1 = ExpandIntLibCall(Node, false,
3636                               RTLIB::UDIV_I8,
3637                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3638                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3639     Results.push_back(Tmp1);
3640     break;
3641   }
3642   case ISD::MULHU:
3643   case ISD::MULHS: {
3644     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3645                                                               ISD::SMUL_LOHI;
3646     EVT VT = Node->getValueType(0);
3647     SDVTList VTs = DAG.getVTList(VT, VT);
3648     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3649            "If this wasn't legal, it shouldn't have been created!");
3650     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3651                        Node->getOperand(1));
3652     Results.push_back(Tmp1.getValue(1));
3653     break;
3654   }
3655   case ISD::SDIVREM:
3656   case ISD::UDIVREM:
3657     // Expand into divrem libcall
3658     ExpandDivRemLibCall(Node, Results);
3659     break;
3660   case ISD::MUL: {
3661     EVT VT = Node->getValueType(0);
3662     SDVTList VTs = DAG.getVTList(VT, VT);
3663     // See if multiply or divide can be lowered using two-result operations.
3664     // We just need the low half of the multiply; try both the signed
3665     // and unsigned forms. If the target supports both SMUL_LOHI and
3666     // UMUL_LOHI, form a preference by checking which forms of plain
3667     // MULH it supports.
3668     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3669     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3670     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3671     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3672     unsigned OpToUse = 0;
3673     if (HasSMUL_LOHI && !HasMULHS) {
3674       OpToUse = ISD::SMUL_LOHI;
3675     } else if (HasUMUL_LOHI && !HasMULHU) {
3676       OpToUse = ISD::UMUL_LOHI;
3677     } else if (HasSMUL_LOHI) {
3678       OpToUse = ISD::SMUL_LOHI;
3679     } else if (HasUMUL_LOHI) {
3680       OpToUse = ISD::UMUL_LOHI;
3681     }
3682     if (OpToUse) {
3683       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3684                                     Node->getOperand(1)));
3685       break;
3686     }
3687
3688     SDValue Lo, Hi;
3689     EVT HalfType = VT.getHalfSizedIntegerVT(*DAG.getContext());
3690     if (TLI.isOperationLegalOrCustom(ISD::ZERO_EXTEND, VT) &&
3691         TLI.isOperationLegalOrCustom(ISD::ANY_EXTEND, VT) &&
3692         TLI.isOperationLegalOrCustom(ISD::SHL, VT) &&
3693         TLI.isOperationLegalOrCustom(ISD::OR, VT) &&
3694         TLI.expandMUL(Node, Lo, Hi, HalfType, DAG)) {
3695       Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Lo);
3696       Hi = DAG.getNode(ISD::ANY_EXTEND, dl, VT, Hi);
3697       SDValue Shift = DAG.getConstant(HalfType.getSizeInBits(),
3698                                       TLI.getShiftAmountTy(HalfType));
3699       Hi = DAG.getNode(ISD::SHL, dl, VT, Hi, Shift);
3700       Results.push_back(DAG.getNode(ISD::OR, dl, VT, Lo, Hi));
3701       break;
3702     }
3703
3704     Tmp1 = ExpandIntLibCall(Node, false,
3705                             RTLIB::MUL_I8,
3706                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3707                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3708     Results.push_back(Tmp1);
3709     break;
3710   }
3711   case ISD::SADDO:
3712   case ISD::SSUBO: {
3713     SDValue LHS = Node->getOperand(0);
3714     SDValue RHS = Node->getOperand(1);
3715     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3716                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3717                               LHS, RHS);
3718     Results.push_back(Sum);
3719     EVT ResultType = Node->getValueType(1);
3720     EVT OType = getSetCCResultType(Node->getValueType(0));
3721
3722     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3723
3724     //   LHSSign -> LHS >= 0
3725     //   RHSSign -> RHS >= 0
3726     //   SumSign -> Sum >= 0
3727     //
3728     //   Add:
3729     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3730     //   Sub:
3731     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3732     //
3733     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3734     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3735     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3736                                       Node->getOpcode() == ISD::SADDO ?
3737                                       ISD::SETEQ : ISD::SETNE);
3738
3739     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3740     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3741
3742     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3743     Results.push_back(DAG.getBoolExtOrTrunc(Cmp, dl, ResultType, ResultType));
3744     break;
3745   }
3746   case ISD::UADDO:
3747   case ISD::USUBO: {
3748     SDValue LHS = Node->getOperand(0);
3749     SDValue RHS = Node->getOperand(1);
3750     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3751                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3752                               LHS, RHS);
3753     Results.push_back(Sum);
3754
3755     EVT ResultType = Node->getValueType(1);
3756     EVT SetCCType = getSetCCResultType(Node->getValueType(0));
3757     ISD::CondCode CC
3758       = Node->getOpcode() == ISD::UADDO ? ISD::SETULT : ISD::SETUGT;
3759     SDValue SetCC = DAG.getSetCC(dl, SetCCType, Sum, LHS, CC);
3760
3761     Results.push_back(DAG.getBoolExtOrTrunc(SetCC, dl, ResultType, ResultType));
3762     break;
3763   }
3764   case ISD::UMULO:
3765   case ISD::SMULO: {
3766     EVT VT = Node->getValueType(0);
3767     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3768     SDValue LHS = Node->getOperand(0);
3769     SDValue RHS = Node->getOperand(1);
3770     SDValue BottomHalf;
3771     SDValue TopHalf;
3772     static const unsigned Ops[2][3] =
3773         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3774           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3775     bool isSigned = Node->getOpcode() == ISD::SMULO;
3776     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3777       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3778       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3779     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3780       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3781                                RHS);
3782       TopHalf = BottomHalf.getValue(1);
3783     } else if (TLI.isTypeLegal(WideVT)) {
3784       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3785       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3786       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3787       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3788                                DAG.getIntPtrConstant(0));
3789       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3790                             DAG.getIntPtrConstant(1));
3791     } else {
3792       // We can fall back to a libcall with an illegal type for the MUL if we
3793       // have a libcall big enough.
3794       // Also, we can fall back to a division in some cases, but that's a big
3795       // performance hit in the general case.
3796       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3797       if (WideVT == MVT::i16)
3798         LC = RTLIB::MUL_I16;
3799       else if (WideVT == MVT::i32)
3800         LC = RTLIB::MUL_I32;
3801       else if (WideVT == MVT::i64)
3802         LC = RTLIB::MUL_I64;
3803       else if (WideVT == MVT::i128)
3804         LC = RTLIB::MUL_I128;
3805       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3806
3807       // The high part is obtained by SRA'ing all but one of the bits of low
3808       // part.
3809       unsigned LoSize = VT.getSizeInBits();
3810       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3811                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3812       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3813                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3814
3815       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3816       // pre-lowered to the correct types. This all depends upon WideVT not
3817       // being a legal type for the architecture and thus has to be split to
3818       // two arguments.
3819       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3820       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3821       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3822                                DAG.getIntPtrConstant(0));
3823       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3824                             DAG.getIntPtrConstant(1));
3825       // Ret is a node with an illegal type. Because such things are not
3826       // generally permitted during this phase of legalization, make sure the
3827       // node has no more uses. The above EXTRACT_ELEMENT nodes should have been
3828       // folded.
3829       assert(Ret->use_empty() &&
3830              "Unexpected uses of illegally type from expanded lib call.");
3831     }
3832
3833     if (isSigned) {
3834       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3835                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3836       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3837       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3838                              ISD::SETNE);
3839     } else {
3840       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3841                              DAG.getConstant(0, VT), ISD::SETNE);
3842     }
3843     Results.push_back(BottomHalf);
3844     Results.push_back(TopHalf);
3845     break;
3846   }
3847   case ISD::BUILD_PAIR: {
3848     EVT PairTy = Node->getValueType(0);
3849     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3850     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3851     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3852                        DAG.getConstant(PairTy.getSizeInBits()/2,
3853                                        TLI.getShiftAmountTy(PairTy)));
3854     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3855     break;
3856   }
3857   case ISD::SELECT:
3858     Tmp1 = Node->getOperand(0);
3859     Tmp2 = Node->getOperand(1);
3860     Tmp3 = Node->getOperand(2);
3861     if (Tmp1.getOpcode() == ISD::SETCC) {
3862       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3863                              Tmp2, Tmp3,
3864                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3865     } else {
3866       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3867                              DAG.getConstant(0, Tmp1.getValueType()),
3868                              Tmp2, Tmp3, ISD::SETNE);
3869     }
3870     Results.push_back(Tmp1);
3871     break;
3872   case ISD::BR_JT: {
3873     SDValue Chain = Node->getOperand(0);
3874     SDValue Table = Node->getOperand(1);
3875     SDValue Index = Node->getOperand(2);
3876
3877     EVT PTy = TLI.getPointerTy();
3878
3879     const DataLayout &TD = *TLI.getDataLayout();
3880     unsigned EntrySize =
3881       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3882
3883     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(),
3884                        Index, DAG.getConstant(EntrySize, Index.getValueType()));
3885     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3886                                Index, Table);
3887
3888     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3889     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3890                                 MachinePointerInfo::getJumpTable(), MemVT,
3891                                 false, false, false, 0);
3892     Addr = LD;
3893     if (TM.getRelocationModel() == Reloc::PIC_) {
3894       // For PIC, the sequence is:
3895       // BRIND(load(Jumptable + index) + RelocBase)
3896       // RelocBase can be JumpTable, GOT or some sort of global base.
3897       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3898                           TLI.getPICJumpTableRelocBase(Table, DAG));
3899     }
3900     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3901     Results.push_back(Tmp1);
3902     break;
3903   }
3904   case ISD::BRCOND:
3905     // Expand brcond's setcc into its constituent parts and create a BR_CC
3906     // Node.
3907     Tmp1 = Node->getOperand(0);
3908     Tmp2 = Node->getOperand(1);
3909     if (Tmp2.getOpcode() == ISD::SETCC) {
3910       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3911                          Tmp1, Tmp2.getOperand(2),
3912                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3913                          Node->getOperand(2));
3914     } else {
3915       // We test only the i1 bit.  Skip the AND if UNDEF.
3916       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3917         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3918                     DAG.getConstant(1, Tmp2.getValueType()));
3919       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3920                          DAG.getCondCode(ISD::SETNE), Tmp3,
3921                          DAG.getConstant(0, Tmp3.getValueType()),
3922                          Node->getOperand(2));
3923     }
3924     Results.push_back(Tmp1);
3925     break;
3926   case ISD::SETCC: {
3927     Tmp1 = Node->getOperand(0);
3928     Tmp2 = Node->getOperand(1);
3929     Tmp3 = Node->getOperand(2);
3930     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3931                                            Tmp3, NeedInvert, dl);
3932
3933     if (Legalized) {
3934       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3935       // condition code, create a new SETCC node.
3936       if (Tmp3.getNode())
3937         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3938                            Tmp1, Tmp2, Tmp3);
3939
3940       // If we expanded the SETCC by inverting the condition code, then wrap
3941       // the existing SETCC in a NOT to restore the intended condition.
3942       if (NeedInvert)
3943         Tmp1 = DAG.getLogicalNOT(dl, Tmp1, Tmp1->getValueType(0));
3944
3945       Results.push_back(Tmp1);
3946       break;
3947     }
3948
3949     // Otherwise, SETCC for the given comparison type must be completely
3950     // illegal; expand it into a SELECT_CC.
3951     EVT VT = Node->getValueType(0);
3952     int TrueValue;
3953     switch (TLI.getBooleanContents(Tmp1->getValueType(0))) {
3954     case TargetLowering::ZeroOrOneBooleanContent:
3955     case TargetLowering::UndefinedBooleanContent:
3956       TrueValue = 1;
3957       break;
3958     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3959       TrueValue = -1;
3960       break;
3961     }
3962     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3963                        DAG.getConstant(TrueValue, VT), DAG.getConstant(0, VT),
3964                        Tmp3);
3965     Results.push_back(Tmp1);
3966     break;
3967   }
3968   case ISD::SELECT_CC: {
3969     Tmp1 = Node->getOperand(0);   // LHS
3970     Tmp2 = Node->getOperand(1);   // RHS
3971     Tmp3 = Node->getOperand(2);   // True
3972     Tmp4 = Node->getOperand(3);   // False
3973     EVT VT = Node->getValueType(0);
3974     SDValue CC = Node->getOperand(4);
3975     ISD::CondCode CCOp = cast<CondCodeSDNode>(CC)->get();
3976
3977     if (TLI.isCondCodeLegal(CCOp, Tmp1.getSimpleValueType())) {
3978       // If the condition code is legal, then we need to expand this
3979       // node using SETCC and SELECT.
3980       EVT CmpVT = Tmp1.getValueType();
3981       assert(!TLI.isOperationExpand(ISD::SELECT, VT) &&
3982              "Cannot expand ISD::SELECT_CC when ISD::SELECT also needs to be "
3983              "expanded.");
3984       EVT CCVT = TLI.getSetCCResultType(*DAG.getContext(), CmpVT);
3985       SDValue Cond = DAG.getNode(ISD::SETCC, dl, CCVT, Tmp1, Tmp2, CC);
3986       Results.push_back(DAG.getSelect(dl, VT, Cond, Tmp3, Tmp4));
3987       break;
3988     }
3989
3990     // SELECT_CC is legal, so the condition code must not be.
3991     bool Legalized = false;
3992     // Try to legalize by inverting the condition.  This is for targets that
3993     // might support an ordered version of a condition, but not the unordered
3994     // version (or vice versa).
3995     ISD::CondCode InvCC = ISD::getSetCCInverse(CCOp,
3996                                                Tmp1.getValueType().isInteger());
3997     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3998       // Use the new condition code and swap true and false
3999       Legalized = true;
4000       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
4001     } else {
4002       // If The inverse is not legal, then try to swap the arguments using
4003       // the inverse condition code.
4004       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
4005       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
4006         // The swapped inverse condition is legal, so swap true and false,
4007         // lhs and rhs.
4008         Legalized = true;
4009         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
4010       }
4011     }
4012
4013     if (!Legalized) {
4014       Legalized = LegalizeSetCCCondCode(
4015           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
4016           dl);
4017
4018       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
4019
4020       // If we expanded the SETCC by inverting the condition code, then swap
4021       // the True/False operands to match.
4022       if (NeedInvert)
4023         std::swap(Tmp3, Tmp4);
4024
4025       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
4026       // condition code, create a new SELECT_CC node.
4027       if (CC.getNode()) {
4028         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
4029                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
4030       } else {
4031         Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
4032         CC = DAG.getCondCode(ISD::SETNE);
4033         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
4034                            Tmp2, Tmp3, Tmp4, CC);
4035       }
4036     }
4037     Results.push_back(Tmp1);
4038     break;
4039   }
4040   case ISD::BR_CC: {
4041     Tmp1 = Node->getOperand(0);              // Chain
4042     Tmp2 = Node->getOperand(2);              // LHS
4043     Tmp3 = Node->getOperand(3);              // RHS
4044     Tmp4 = Node->getOperand(1);              // CC
4045
4046     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
4047         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
4048     (void)Legalized;
4049     assert(Legalized && "Can't legalize BR_CC with legal condition!");
4050
4051     // If we expanded the SETCC by inverting the condition code, then wrap
4052     // the existing SETCC in a NOT to restore the intended condition.
4053     if (NeedInvert)
4054       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
4055
4056     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
4057     // node.
4058     if (Tmp4.getNode()) {
4059       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
4060                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
4061     } else {
4062       Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
4063       Tmp4 = DAG.getCondCode(ISD::SETNE);
4064       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
4065                          Tmp2, Tmp3, Node->getOperand(4));
4066     }
4067     Results.push_back(Tmp1);
4068     break;
4069   }
4070   case ISD::BUILD_VECTOR:
4071     Results.push_back(ExpandBUILD_VECTOR(Node));
4072     break;
4073   case ISD::SRA:
4074   case ISD::SRL:
4075   case ISD::SHL: {
4076     // Scalarize vector SRA/SRL/SHL.
4077     EVT VT = Node->getValueType(0);
4078     assert(VT.isVector() && "Unable to legalize non-vector shift");
4079     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
4080     unsigned NumElem = VT.getVectorNumElements();
4081
4082     SmallVector<SDValue, 8> Scalars;
4083     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
4084       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4085                                VT.getScalarType(),
4086                                Node->getOperand(0), DAG.getConstant(Idx,
4087                                                     TLI.getVectorIdxTy()));
4088       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4089                                VT.getScalarType(),
4090                                Node->getOperand(1), DAG.getConstant(Idx,
4091                                                     TLI.getVectorIdxTy()));
4092       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
4093                                     VT.getScalarType(), Ex, Sh));
4094     }
4095     SDValue Result =
4096       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Scalars);
4097     ReplaceNode(SDValue(Node, 0), Result);
4098     break;
4099   }
4100   case ISD::GLOBAL_OFFSET_TABLE:
4101   case ISD::GlobalAddress:
4102   case ISD::GlobalTLSAddress:
4103   case ISD::ExternalSymbol:
4104   case ISD::ConstantPool:
4105   case ISD::JumpTable:
4106   case ISD::INTRINSIC_W_CHAIN:
4107   case ISD::INTRINSIC_WO_CHAIN:
4108   case ISD::INTRINSIC_VOID:
4109     // FIXME: Custom lowering for these operations shouldn't return null!
4110     break;
4111   }
4112
4113   // Replace the original node with the legalized result.
4114   if (!Results.empty())
4115     ReplaceNode(Node, Results.data());
4116 }
4117
4118 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
4119   SmallVector<SDValue, 8> Results;
4120   MVT OVT = Node->getSimpleValueType(0);
4121   if (Node->getOpcode() == ISD::UINT_TO_FP ||
4122       Node->getOpcode() == ISD::SINT_TO_FP ||
4123       Node->getOpcode() == ISD::SETCC) {
4124     OVT = Node->getOperand(0).getSimpleValueType();
4125   }
4126   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
4127   SDLoc dl(Node);
4128   SDValue Tmp1, Tmp2, Tmp3;
4129   switch (Node->getOpcode()) {
4130   case ISD::CTTZ:
4131   case ISD::CTTZ_ZERO_UNDEF:
4132   case ISD::CTLZ:
4133   case ISD::CTLZ_ZERO_UNDEF:
4134   case ISD::CTPOP:
4135     // Zero extend the argument.
4136     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4137     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
4138     // already the correct result.
4139     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4140     if (Node->getOpcode() == ISD::CTTZ) {
4141       // FIXME: This should set a bit in the zero extended value instead.
4142       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
4143                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
4144                           ISD::SETEQ);
4145       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
4146                            DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
4147     } else if (Node->getOpcode() == ISD::CTLZ ||
4148                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
4149       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
4150       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
4151                           DAG.getConstant(NVT.getSizeInBits() -
4152                                           OVT.getSizeInBits(), NVT));
4153     }
4154     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
4155     break;
4156   case ISD::BSWAP: {
4157     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
4158     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4159     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
4160     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
4161                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
4162     Results.push_back(Tmp1);
4163     break;
4164   }
4165   case ISD::FP_TO_UINT:
4166   case ISD::FP_TO_SINT:
4167     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
4168                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
4169     Results.push_back(Tmp1);
4170     break;
4171   case ISD::UINT_TO_FP:
4172   case ISD::SINT_TO_FP:
4173     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
4174                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
4175     Results.push_back(Tmp1);
4176     break;
4177   case ISD::VAARG: {
4178     SDValue Chain = Node->getOperand(0); // Get the chain.
4179     SDValue Ptr = Node->getOperand(1); // Get the pointer.
4180
4181     unsigned TruncOp;
4182     if (OVT.isVector()) {
4183       TruncOp = ISD::BITCAST;
4184     } else {
4185       assert(OVT.isInteger()
4186         && "VAARG promotion is supported only for vectors or integer types");
4187       TruncOp = ISD::TRUNCATE;
4188     }
4189
4190     // Perform the larger operation, then convert back
4191     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
4192              Node->getConstantOperandVal(3));
4193     Chain = Tmp1.getValue(1);
4194
4195     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4196
4197     // Modified the chain result - switch anything that used the old chain to
4198     // use the new one.
4199     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4200     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4201     if (UpdatedNodes) {
4202       UpdatedNodes->insert(Tmp2.getNode());
4203       UpdatedNodes->insert(Chain.getNode());
4204     }
4205     ReplacedNode(Node);
4206     break;
4207   }
4208   case ISD::AND:
4209   case ISD::OR:
4210   case ISD::XOR: {
4211     unsigned ExtOp, TruncOp;
4212     if (OVT.isVector()) {
4213       ExtOp   = ISD::BITCAST;
4214       TruncOp = ISD::BITCAST;
4215     } else {
4216       assert(OVT.isInteger() && "Cannot promote logic operation");
4217       ExtOp   = ISD::ANY_EXTEND;
4218       TruncOp = ISD::TRUNCATE;
4219     }
4220     // Promote each of the values to the new type.
4221     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4222     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4223     // Perform the larger operation, then convert back
4224     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4225     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4226     break;
4227   }
4228   case ISD::SELECT: {
4229     unsigned ExtOp, TruncOp;
4230     if (Node->getValueType(0).isVector() ||
4231         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4232       ExtOp   = ISD::BITCAST;
4233       TruncOp = ISD::BITCAST;
4234     } else if (Node->getValueType(0).isInteger()) {
4235       ExtOp   = ISD::ANY_EXTEND;
4236       TruncOp = ISD::TRUNCATE;
4237     } else {
4238       ExtOp   = ISD::FP_EXTEND;
4239       TruncOp = ISD::FP_ROUND;
4240     }
4241     Tmp1 = Node->getOperand(0);
4242     // Promote each of the values to the new type.
4243     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4244     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4245     // Perform the larger operation, then round down.
4246     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4247     if (TruncOp != ISD::FP_ROUND)
4248       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4249     else
4250       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4251                          DAG.getIntPtrConstant(0));
4252     Results.push_back(Tmp1);
4253     break;
4254   }
4255   case ISD::VECTOR_SHUFFLE: {
4256     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4257
4258     // Cast the two input vectors.
4259     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4260     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4261
4262     // Convert the shuffle mask to the right # elements.
4263     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4264     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4265     Results.push_back(Tmp1);
4266     break;
4267   }
4268   case ISD::SETCC: {
4269     unsigned ExtOp = ISD::FP_EXTEND;
4270     if (NVT.isInteger()) {
4271       ISD::CondCode CCCode =
4272         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4273       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4274     }
4275     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4276     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4277     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4278                                   Tmp1, Tmp2, Node->getOperand(2)));
4279     break;
4280   }
4281   case ISD::FADD:
4282   case ISD::FSUB:
4283   case ISD::FMUL:
4284   case ISD::FDIV:
4285   case ISD::FREM:
4286   case ISD::FPOW: {
4287     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4288     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4289     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4290     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4291                                   Tmp3, DAG.getIntPtrConstant(0)));
4292     break;
4293   }
4294   case ISD::FLOG2:
4295   case ISD::FEXP2:
4296   case ISD::FLOG:
4297   case ISD::FEXP: {
4298     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4299     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4300     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4301                                   Tmp2, DAG.getIntPtrConstant(0)));
4302     break;
4303   }
4304   }
4305
4306   // Replace the original node with the legalized result.
4307   if (!Results.empty())
4308     ReplaceNode(Node, Results.data());
4309 }
4310
4311 // SelectionDAG::Legalize - This is the entry point for the file.
4312 //
4313 void SelectionDAG::Legalize() {
4314   AssignTopologicalOrder();
4315
4316   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4317   SelectionDAGLegalize Legalizer(*this, LegalizedNodes);
4318
4319   // Visit all the nodes. We start in topological order, so that we see
4320   // nodes with their original operands intact. Legalization can produce
4321   // new nodes which may themselves need to be legalized. Iterate until all
4322   // nodes have been legalized.
4323   for (;;) {
4324     bool AnyLegalized = false;
4325     for (auto NI = allnodes_end(); NI != allnodes_begin();) {
4326       --NI;
4327
4328       SDNode *N = NI;
4329       if (N->use_empty() && N != getRoot().getNode()) {
4330         ++NI;
4331         DeleteNode(N);
4332         continue;
4333       }
4334
4335       if (LegalizedNodes.insert(N)) {
4336         AnyLegalized = true;
4337         Legalizer.LegalizeOp(N);
4338
4339         if (N->use_empty() && N != getRoot().getNode()) {
4340           ++NI;
4341           DeleteNode(N);
4342         }
4343       }
4344     }
4345     if (!AnyLegalized)
4346       break;
4347
4348   }
4349
4350   // Remove dead nodes now.
4351   RemoveDeadNodes();
4352 }
4353
4354 bool SelectionDAG::LegalizeOp(SDNode *N,
4355                               SmallSetVector<SDNode *, 16> &UpdatedNodes) {
4356   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4357   SelectionDAGLegalize Legalizer(*this, LegalizedNodes, &UpdatedNodes);
4358
4359   // Directly insert the node in question, and legalize it. This will recurse
4360   // as needed through operands.
4361   LegalizedNodes.insert(N);
4362   Legalizer.LegalizeOp(N);
4363
4364   return LegalizedNodes.count(N);
4365 }