lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DebugLoc.h"
  51 #include "llvm/CodeGen/DwarfWriter.h"
  52 #include "llvm/Analysis/DebugInfo.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "SelectionDAGBuild.h"
  58 using namespace llvm;
  59
  60 unsigned FastISel::getRegForValue(Value *V) {
  61   MVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  62   // Don't handle non-simple values in FastISel.
  63   if (!RealVT.isSimple())
  64     return 0;
  65
  66   // Ignore illegal types. We must do this before looking up the value
  67   // in ValueMap because Arguments are given virtual registers regardless
  68   // of whether FastISel can handle them.
  69   MVT::SimpleValueType VT = RealVT.getSimpleVT();
  70   if (!TLI.isTypeLegal(VT)) {
  71     // Promote MVT::i1 to a legal type though, because it's common and easy.
  72     if (VT == MVT::i1)
  73       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  74     else
  75       return 0;
  76   }
  77
  78   // Look up the value to see if we already have a register for it. We
  79   // cache values defined by Instructions across blocks, and other values
  80   // only locally. This is because Instructions already have the SSA
  81   // def-dominatess-use requirement enforced.
  82   if (ValueMap.count(V))
  83     return ValueMap[V];
  84   unsigned Reg = LocalValueMap[V];
  85   if (Reg != 0)
  86     return Reg;
  87
  88   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  89     if (CI->getValue().getActiveBits() <= 64)
  90       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  91   } else if (isa<AllocaInst>(V)) {
  92     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  93   } else if (isa<ConstantPointerNull>(V)) {
  94     // Translate this as an integer zero so that it can be
  95     // local-CSE'd with actual integer zeros.
  96     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  97   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  98     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  99
 100     if (!Reg) {
 101       const APFloat &Flt = CF->getValueAPF();
 102       MVT IntVT = TLI.getPointerTy();
 103
 104       uint64_t x[2];
 105       uint32_t IntBitWidth = IntVT.getSizeInBits();
 106       bool isExact;
 107       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 108                                 APFloat::rmTowardZero, &isExact);
 109       if (isExact) {
 110         APInt IntVal(IntBitWidth, 2, x);
 111
 112         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 113         if (IntegerReg != 0)
 114           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 115       }
 116     }
 117   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 118     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 119     Reg = LocalValueMap[CE];
 120   } else if (isa<UndefValue>(V)) {
 121     Reg = createResultReg(TLI.getRegClassFor(VT));
 122     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 123   }
 124
 125   // If target-independent code couldn't handle the value, give target-specific
 126   // code a try.
 127   if (!Reg && isa<Constant>(V))
 128     Reg = TargetMaterializeConstant(cast<Constant>(V));
 129
 130   // Don't cache constant materializations in the general ValueMap.
 131   // To do so would require tracking what uses they dominate.
 132   if (Reg != 0)
 133     LocalValueMap[V] = Reg;
 134   return Reg;
 135 }
 136
 137 unsigned FastISel::lookUpRegForValue(Value *V) {
 138   // Look up the value to see if we already have a register for it. We
 139   // cache values defined by Instructions across blocks, and other values
 140   // only locally. This is because Instructions already have the SSA
 141   // def-dominatess-use requirement enforced.
 142   if (ValueMap.count(V))
 143     return ValueMap[V];
 144   return LocalValueMap[V];
 145 }
 146
 147 /// UpdateValueMap - Update the value map to include the new mapping for this
 148 /// instruction, or insert an extra copy to get the result in a previous
 149 /// determined register.
 150 /// NOTE: This is only necessary because we might select a block that uses
 151 /// a value before we select the block that defines the value.  It might be
 152 /// possible to fix this by selecting blocks in reverse postorder.
 153 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 154   if (!isa<Instruction>(I)) {
 155     LocalValueMap[I] = Reg;
 156     return Reg;
 157   }
 158
 159   unsigned &AssignedReg = ValueMap[I];
 160   if (AssignedReg == 0)
 161     AssignedReg = Reg;
 162   else if (Reg != AssignedReg) {
 163     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 164     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 165                      Reg, RegClass, RegClass);
 166   }
 167   return AssignedReg;
 168 }
 169
 170 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 171   unsigned IdxN = getRegForValue(Idx);
 172   if (IdxN == 0)
 173     // Unhandled operand. Halt "fast" selection and bail.
 174     return 0;
 175
 176   // If the index is smaller or larger than intptr_t, truncate or extend it.
 177   MVT PtrVT = TLI.getPointerTy();
 178   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 179   if (IdxVT.bitsLT(PtrVT))
 180     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 181                       ISD::SIGN_EXTEND, IdxN);
 182   else if (IdxVT.bitsGT(PtrVT))
 183     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 184                       ISD::TRUNCATE, IdxN);
 185   return IdxN;
 186 }
 187
 188 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 189 /// which has an opcode which directly corresponds to the given ISD opcode.
 190 ///
 191 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 192   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 193   if (VT == MVT::Other || !VT.isSimple())
 194     // Unhandled type. Halt "fast" selection and bail.
 195     return false;
 196
 197   // We only handle legal types. For example, on x86-32 the instruction
 198   // selector contains all of the 64-bit instructions from x86-64,
 199   // under the assumption that i64 won't be used if the target doesn't
 200   // support it.
 201   if (!TLI.isTypeLegal(VT)) {
 202     // MVT::i1 is special. Allow AND, OR, or XOR because they
 203     // don't require additional zeroing, which makes them easy.
 204     if (VT == MVT::i1 &&
 205         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 206          ISDOpcode == ISD::XOR))
 207       VT = TLI.getTypeToTransformTo(VT);
 208     else
 209       return false;
 210   }
 211
 212   unsigned Op0 = getRegForValue(I->getOperand(0));
 213   if (Op0 == 0)
 214     // Unhandled operand. Halt "fast" selection and bail.
 215     return false;
 216
 217   // Check if the second operand is a constant and handle it appropriately.
 218   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 219     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 220                                      ISDOpcode, Op0, CI->getZExtValue());
 221     if (ResultReg != 0) {
 222       // We successfully emitted code for the given LLVM Instruction.
 223       UpdateValueMap(I, ResultReg);
 224       return true;
 225     }
 226   }
 227
 228   // Check if the second operand is a constant float.
 229   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 230     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 231                                      ISDOpcode, Op0, CF);
 232     if (ResultReg != 0) {
 233       // We successfully emitted code for the given LLVM Instruction.
 234       UpdateValueMap(I, ResultReg);
 235       return true;
 236     }
 237   }
 238
 239   unsigned Op1 = getRegForValue(I->getOperand(1));
 240   if (Op1 == 0)
 241     // Unhandled operand. Halt "fast" selection and bail.
 242     return false;
 243
 244   // Now we have both operands in registers. Emit the instruction.
 245   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 246                                    ISDOpcode, Op0, Op1);
 247   if (ResultReg == 0)
 248     // Target-specific code wasn't able to find a machine opcode for
 249     // the given ISD opcode and type. Halt "fast" selection and bail.
 250     return false;
 251
 252   // We successfully emitted code for the given LLVM Instruction.
 253   UpdateValueMap(I, ResultReg);
 254   return true;
 255 }
 256
 257 bool FastISel::SelectGetElementPtr(User *I) {
 258   unsigned N = getRegForValue(I->getOperand(0));
 259   if (N == 0)
 260     // Unhandled operand. Halt "fast" selection and bail.
 261     return false;
 262
 263   const Type *Ty = I->getOperand(0)->getType();
 264   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 265   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 266        OI != E; ++OI) {
 267     Value *Idx = *OI;
 268     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 269       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 270       if (Field) {
 271         // N = N + Offset
 272         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 273         // FIXME: This can be optimized by combining the add with a
 274         // subsequent one.
 275         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 276         if (N == 0)
 277           // Unhandled operand. Halt "fast" selection and bail.
 278           return false;
 279       }
 280       Ty = StTy->getElementType(Field);
 281     } else {
 282       Ty = cast<SequentialType>(Ty)->getElementType();
 283
 284       // If this is a constant subscript, handle it quickly.
 285       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 286         if (CI->getZExtValue() == 0) continue;
 287         uint64_t Offs =
 288           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 289         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 290         if (N == 0)
 291           // Unhandled operand. Halt "fast" selection and bail.
 292           return false;
 293         continue;
 294       }
 295
 296       // N = N + Idx * ElementSize;
 297       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 298       unsigned IdxN = getRegForGEPIndex(Idx);
 299       if (IdxN == 0)
 300         // Unhandled operand. Halt "fast" selection and bail.
 301         return false;
 302
 303       if (ElementSize != 1) {
 304         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 305         if (IdxN == 0)
 306           // Unhandled operand. Halt "fast" selection and bail.
 307           return false;
 308       }
 309       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 310       if (N == 0)
 311         // Unhandled operand. Halt "fast" selection and bail.
 312         return false;
 313     }
 314   }
 315
 316   // We successfully emitted code for the given LLVM Instruction.
 317   UpdateValueMap(I, N);
 318   return true;
 319 }
 320
 321 bool FastISel::SelectCall(User *I) {
 322   Function *F = cast<CallInst>(I)->getCalledFunction();
 323   if (!F) return false;
 324
 325   unsigned IID = F->getIntrinsicID();
 326   switch (IID) {
 327   default: break;
 328   case Intrinsic::dbg_stoppoint: {
 329     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 330     if (DW && DW->ValidDebugInfo(SPI->getContext(), CodeGenOpt::None)) {
 331       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 332       unsigned Line = SPI->getLine();
 333       unsigned Col = SPI->getColumn();
 334       unsigned ID = DW->RecordSourceLine(Line, Col, CU);
 335       unsigned Idx = MF.getOrCreateDebugLocID(CU.getGV(), Line, Col);
 336       setCurDebugLoc(DebugLoc::get(Idx));
 337       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 338       BuildMI(MBB, DL, II).addImm(ID);
 339     }
 340     return true;
 341   }
 342   case Intrinsic::dbg_region_start: {
 343     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 344     if (DW && DW->ValidDebugInfo(RSI->getContext(), CodeGenOpt::None)) {
 345       unsigned ID =
 346         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 347       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 348       BuildMI(MBB, DL, II).addImm(ID);
 349     }
 350     return true;
 351   }
 352   case Intrinsic::dbg_region_end: {
 353     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 354     if (DW && DW->ValidDebugInfo(REI->getContext(), CodeGenOpt::None)) {
 355      unsigned ID = 0;
 356      DISubprogram Subprogram(cast<GlobalVariable>(REI->getContext()));
 357      if (!Subprogram.isNull() && !Subprogram.describes(MF.getFunction())) {
 358         // This is end of an inlined function.
 359         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 360         ID = DW->RecordInlinedFnEnd(Subprogram);
 361         if (ID)
 362           // Returned ID is 0 if this is unbalanced "end of inlined
 363           // scope". This could happen if optimizer eats dbg intrinsics
 364           // or "beginning of inlined scope" is not recoginized due to
 365           // missing location info. In such cases, do ignore this region.end.
 366           BuildMI(MBB, DL, II).addImm(ID);
 367       } else {
 368         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 369         ID =  DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()));
 370         BuildMI(MBB, DL, II).addImm(ID);
 371       }
 372     }
 373     return true;
 374   }
 375   case Intrinsic::dbg_func_start: {
 376     if (!DW) return true;
 377     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 378     Value *SP = FSI->getSubprogram();
 379
 380     if (DW->ValidDebugInfo(SP, CodeGenOpt::None)) {
 381       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 382       // (most?) gdb expects.
 383       DebugLoc PrevLoc = DL;
 384       DISubprogram Subprogram(cast<GlobalVariable>(SP));
 385       DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 386
 387       if (!Subprogram.describes(MF.getFunction())) {
 388         // This is a beginning of an inlined function.
 389
 390         // If llvm.dbg.func.start is seen in a new block before any
 391         // llvm.dbg.stoppoint intrinsic then the location info is unknown.
 392         // FIXME : Why DebugLoc is reset at the beginning of each block ?
 393         if (PrevLoc.isUnknown())
 394           return true;
 395         // Record the source line.
 396         unsigned Line = Subprogram.getLineNumber();
 397         unsigned LabelID = DW->RecordSourceLine(Line, 0, CompileUnit);
 398         setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(
 399                                                 CompileUnit.getGV(), Line, 0)));
 400
 401         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 402         BuildMI(MBB, DL, II).addImm(LabelID);
 403         DebugLocTuple PrevLocTpl = MF.getDebugLocTuple(PrevLoc);
 404         DW->RecordInlinedFnStart(FSI, Subprogram, LabelID,
 405                                  DICompileUnit(PrevLocTpl.CompileUnit),
 406                                  PrevLocTpl.Line,
 407                                  PrevLocTpl.Col);
 408       } else {
 409         // Record the source line.
 410         unsigned Line = Subprogram.getLineNumber();
 411         setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(
 412                                                 CompileUnit.getGV(), Line, 0)));
 413         DW->RecordSourceLine(Line, 0, CompileUnit);
 414         // llvm.dbg.func_start also defines beginning of function scope.
 415         DW->RecordRegionStart(cast<GlobalVariable>(FSI->getSubprogram()));
 416       }
 417     }
 418
 419     return true;
 420   }
 421   case Intrinsic::dbg_declare: {
 422     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 423     Value *Variable = DI->getVariable();
 424     if (DW && DW->ValidDebugInfo(Variable, CodeGenOpt::None)) {
 425       // Determine the address of the declared object.
 426       Value *Address = DI->getAddress();
 427       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 428         Address = BCI->getOperand(0);
 429       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 430       // Don't handle byval struct arguments or VLAs, for example.
 431       if (!AI) break;
 432       DenseMap<const AllocaInst*, int>::iterator SI =
 433         StaticAllocaMap.find(AI);
 434       if (SI == StaticAllocaMap.end()) break; // VLAs.
 435       int FI = SI->second;
 436
 437       // Determine the debug globalvariable.
 438       GlobalValue *GV = cast<GlobalVariable>(Variable);
 439
 440       // Build the DECLARE instruction.
 441       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 442       MachineInstr *DeclareMI
 443         = BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 444       DIVariable DV(cast<GlobalVariable>(GV));
 445       if (!DV.isNull()) {
 446         // This is a local variable
 447         DW->RecordVariableScope(DV, DeclareMI);
 448       }
 449     }
 450     return true;
 451   }
 452   case Intrinsic::eh_exception: {
 453     MVT VT = TLI.getValueType(I->getType());
 454     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 455     default: break;
 456     case TargetLowering::Expand: {
 457       if (!MBB->isLandingPad()) {
 458         // FIXME: Mark exception register as live in.  Hack for PR1508.
 459         unsigned Reg = TLI.getExceptionAddressRegister();
 460         if (Reg) MBB->addLiveIn(Reg);
 461       }
 462       unsigned Reg = TLI.getExceptionAddressRegister();
 463       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 464       unsigned ResultReg = createResultReg(RC);
 465       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 466                                            Reg, RC, RC);
 467       assert(InsertedCopy && "Can't copy address registers!");
 468       InsertedCopy = InsertedCopy;
 469       UpdateValueMap(I, ResultReg);
 470       return true;
 471     }
 472     }
 473     break;
 474   }
 475   case Intrinsic::eh_selector_i32:
 476   case Intrinsic::eh_selector_i64: {
 477     MVT VT = TLI.getValueType(I->getType());
 478     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 479     default: break;
 480     case TargetLowering::Expand: {
 481       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 482                            MVT::i32 : MVT::i64);
 483
 484       if (MMI) {
 485         if (MBB->isLandingPad())
 486           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 487         else {
 488 #ifndef NDEBUG
 489           CatchInfoLost.insert(cast<CallInst>(I));
 490 #endif
 491           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 492           unsigned Reg = TLI.getExceptionSelectorRegister();
 493           if (Reg) MBB->addLiveIn(Reg);
 494         }
 495
 496         unsigned Reg = TLI.getExceptionSelectorRegister();
 497         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 498         unsigned ResultReg = createResultReg(RC);
 499         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 500                                              Reg, RC, RC);
 501         assert(InsertedCopy && "Can't copy address registers!");
 502         InsertedCopy = InsertedCopy;
 503         UpdateValueMap(I, ResultReg);
 504       } else {
 505         unsigned ResultReg =
 506           getRegForValue(Constant::getNullValue(I->getType()));
 507         UpdateValueMap(I, ResultReg);
 508       }
 509       return true;
 510     }
 511     }
 512     break;
 513   }
 514   }
 515   return false;
 516 }
 517
 518 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 519   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 520   MVT DstVT = TLI.getValueType(I->getType());
 521
 522   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 523       DstVT == MVT::Other || !DstVT.isSimple())
 524     // Unhandled type. Halt "fast" selection and bail.
 525     return false;
 526
 527   // Check if the destination type is legal. Or as a special case,
 528   // it may be i1 if we're doing a truncate because that's
 529   // easy and somewhat common.
 530   if (!TLI.isTypeLegal(DstVT))
 531     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 532       // Unhandled type. Halt "fast" selection and bail.
 533       return false;
 534
 535   // Check if the source operand is legal. Or as a special case,
 536   // it may be i1 if we're doing zero-extension because that's
 537   // easy and somewhat common.
 538   if (!TLI.isTypeLegal(SrcVT))
 539     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 540       // Unhandled type. Halt "fast" selection and bail.
 541       return false;
 542
 543   unsigned InputReg = getRegForValue(I->getOperand(0));
 544   if (!InputReg)
 545     // Unhandled operand.  Halt "fast" selection and bail.
 546     return false;
 547
 548   // If the operand is i1, arrange for the high bits in the register to be zero.
 549   if (SrcVT == MVT::i1) {
 550    SrcVT = TLI.getTypeToTransformTo(SrcVT);
 551    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 552    if (!InputReg)
 553      return false;
 554   }
 555   // If the result is i1, truncate to the target's type for i1 first.
 556   if (DstVT == MVT::i1)
 557     DstVT = TLI.getTypeToTransformTo(DstVT);
 558
 559   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 560                                   DstVT.getSimpleVT(),
 561                                   Opcode,
 562                                   InputReg);
 563   if (!ResultReg)
 564     return false;
 565
 566   UpdateValueMap(I, ResultReg);
 567   return true;
 568 }
 569
 570 bool FastISel::SelectBitCast(User *I) {
 571   // If the bitcast doesn't change the type, just use the operand value.
 572   if (I->getType() == I->getOperand(0)->getType()) {
 573     unsigned Reg = getRegForValue(I->getOperand(0));
 574     if (Reg == 0)
 575       return false;
 576     UpdateValueMap(I, Reg);
 577     return true;
 578   }
 579
 580   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 581   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 582   MVT DstVT = TLI.getValueType(I->getType());
 583
 584   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 585       DstVT == MVT::Other || !DstVT.isSimple() ||
 586       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 587     // Unhandled type. Halt "fast" selection and bail.
 588     return false;
 589
 590   unsigned Op0 = getRegForValue(I->getOperand(0));
 591   if (Op0 == 0)
 592     // Unhandled operand. Halt "fast" selection and bail.
 593     return false;
 594
 595   // First, try to perform the bitcast by inserting a reg-reg copy.
 596   unsigned ResultReg = 0;
 597   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 598     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 599     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 600     ResultReg = createResultReg(DstClass);
 601
 602     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 603                                          Op0, DstClass, SrcClass);
 604     if (!InsertedCopy)
 605       ResultReg = 0;
 606   }
 607
 608   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 609   if (!ResultReg)
 610     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 611                            ISD::BIT_CONVERT, Op0);
 612
 613   if (!ResultReg)
 614     return false;
 615
 616   UpdateValueMap(I, ResultReg);
 617   return true;
 618 }
 619
 620 bool
 621 FastISel::SelectInstruction(Instruction *I) {
 622   return SelectOperator(I, I->getOpcode());
 623 }
 624
 625 /// FastEmitBranch - Emit an unconditional branch to the given block,
 626 /// unless it is the immediate (fall-through) successor, and update
 627 /// the CFG.
 628 void
 629 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 630   MachineFunction::iterator NextMBB =
 631      next(MachineFunction::iterator(MBB));
 632
 633   if (MBB->isLayoutSuccessor(MSucc)) {
 634     // The unconditional fall-through case, which needs no instructions.
 635   } else {
 636     // The unconditional branch case.
 637     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 638   }
 639   MBB->addSuccessor(MSucc);
 640 }
 641
 642 bool
 643 FastISel::SelectOperator(User *I, unsigned Opcode) {
 644   switch (Opcode) {
 645   case Instruction::Add: {
 646     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 647     return SelectBinaryOp(I, Opc);
 648   }
 649   case Instruction::Sub: {
 650     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 651     return SelectBinaryOp(I, Opc);
 652   }
 653   case Instruction::Mul: {
 654     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 655     return SelectBinaryOp(I, Opc);
 656   }
 657   case Instruction::SDiv:
 658     return SelectBinaryOp(I, ISD::SDIV);
 659   case Instruction::UDiv:
 660     return SelectBinaryOp(I, ISD::UDIV);
 661   case Instruction::FDiv:
 662     return SelectBinaryOp(I, ISD::FDIV);
 663   case Instruction::SRem:
 664     return SelectBinaryOp(I, ISD::SREM);
 665   case Instruction::URem:
 666     return SelectBinaryOp(I, ISD::UREM);
 667   case Instruction::FRem:
 668     return SelectBinaryOp(I, ISD::FREM);
 669   case Instruction::Shl:
 670     return SelectBinaryOp(I, ISD::SHL);
 671   case Instruction::LShr:
 672     return SelectBinaryOp(I, ISD::SRL);
 673   case Instruction::AShr:
 674     return SelectBinaryOp(I, ISD::SRA);
 675   case Instruction::And:
 676     return SelectBinaryOp(I, ISD::AND);
 677   case Instruction::Or:
 678     return SelectBinaryOp(I, ISD::OR);
 679   case Instruction::Xor:
 680     return SelectBinaryOp(I, ISD::XOR);
 681
 682   case Instruction::GetElementPtr:
 683     return SelectGetElementPtr(I);
 684
 685   case Instruction::Br: {
 686     BranchInst *BI = cast<BranchInst>(I);
 687
 688     if (BI->isUnconditional()) {
 689       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 690       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 691       FastEmitBranch(MSucc);
 692       return true;
 693     }
 694
 695     // Conditional branches are not handed yet.
 696     // Halt "fast" selection and bail.
 697     return false;
 698   }
 699
 700   case Instruction::Unreachable:
 701     // Nothing to emit.
 702     return true;
 703
 704   case Instruction::PHI:
 705     // PHI nodes are already emitted.
 706     return true;
 707
 708   case Instruction::Alloca:
 709     // FunctionLowering has the static-sized case covered.
 710     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 711       return true;
 712
 713     // Dynamic-sized alloca is not handled yet.
 714     return false;
 715
 716   case Instruction::Call:
 717     return SelectCall(I);
 718
 719   case Instruction::BitCast:
 720     return SelectBitCast(I);
 721
 722   case Instruction::FPToSI:
 723     return SelectCast(I, ISD::FP_TO_SINT);
 724   case Instruction::ZExt:
 725     return SelectCast(I, ISD::ZERO_EXTEND);
 726   case Instruction::SExt:
 727     return SelectCast(I, ISD::SIGN_EXTEND);
 728   case Instruction::Trunc:
 729     return SelectCast(I, ISD::TRUNCATE);
 730   case Instruction::SIToFP:
 731     return SelectCast(I, ISD::SINT_TO_FP);
 732
 733   case Instruction::IntToPtr: // Deliberate fall-through.
 734   case Instruction::PtrToInt: {
 735     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 736     MVT DstVT = TLI.getValueType(I->getType());
 737     if (DstVT.bitsGT(SrcVT))
 738       return SelectCast(I, ISD::ZERO_EXTEND);
 739     if (DstVT.bitsLT(SrcVT))
 740       return SelectCast(I, ISD::TRUNCATE);
 741     unsigned Reg = getRegForValue(I->getOperand(0));
 742     if (Reg == 0) return false;
 743     UpdateValueMap(I, Reg);
 744     return true;
 745   }
 746
 747   default:
 748     // Unhandled instruction. Halt "fast" selection and bail.
 749     return false;
 750   }
 751 }
 752
 753 FastISel::FastISel(MachineFunction &mf,
 754                    MachineModuleInfo *mmi,
 755                    DwarfWriter *dw,
 756                    DenseMap<const Value *, unsigned> &vm,
 757                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 758                    DenseMap<const AllocaInst *, int> &am
 759 #ifndef NDEBUG
 760                    , SmallSet<Instruction*, 8> &cil
 761 #endif
 762                    )
 763   : MBB(0),
 764     ValueMap(vm),
 765     MBBMap(bm),
 766     StaticAllocaMap(am),
 767 #ifndef NDEBUG
 768     CatchInfoLost(cil),
 769 #endif
 770     MF(mf),
 771     MMI(mmi),
 772     DW(dw),
 773     MRI(MF.getRegInfo()),
 774     MFI(*MF.getFrameInfo()),
 775     MCP(*MF.getConstantPool()),
 776     TM(MF.getTarget()),
 777     TD(*TM.getTargetData()),
 778     TII(*TM.getInstrInfo()),
 779     TLI(*TM.getTargetLowering()) {
 780 }
 781
 782 FastISel::~FastISel() {}
 783
 784 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 785                              ISD::NodeType) {
 786   return 0;
 787 }
 788
 789 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 790                               ISD::NodeType, unsigned /*Op0*/) {
 791   return 0;
 792 }
 793
 794 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 795                                ISD::NodeType, unsigned /*Op0*/,
 796                                unsigned /*Op0*/) {
 797   return 0;
 798 }
 799
 800 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 801                               ISD::NodeType, uint64_t /*Imm*/) {
 802   return 0;
 803 }
 804
 805 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 806                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 807   return 0;
 808 }
 809
 810 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 811                                ISD::NodeType, unsigned /*Op0*/,
 812                                uint64_t /*Imm*/) {
 813   return 0;
 814 }
 815
 816 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 817                                ISD::NodeType, unsigned /*Op0*/,
 818                                ConstantFP * /*FPImm*/) {
 819   return 0;
 820 }
 821
 822 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 823                                 ISD::NodeType,
 824                                 unsigned /*Op0*/, unsigned /*Op1*/,
 825                                 uint64_t /*Imm*/) {
 826   return 0;
 827 }
 828
 829 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 830 /// to emit an instruction with an immediate operand using FastEmit_ri.
 831 /// If that fails, it materializes the immediate into a register and try
 832 /// FastEmit_rr instead.
 833 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 834                                 unsigned Op0, uint64_t Imm,
 835                                 MVT::SimpleValueType ImmType) {
 836   // First check if immediate type is legal. If not, we can't use the ri form.
 837   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 838   if (ResultReg != 0)
 839     return ResultReg;
 840   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 841   if (MaterialReg == 0)
 842     return 0;
 843   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 844 }
 845
 846 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 847 /// to emit an instruction with a floating-point immediate operand using
 848 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 849 /// and try FastEmit_rr instead.
 850 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 851                                 unsigned Op0, ConstantFP *FPImm,
 852                                 MVT::SimpleValueType ImmType) {
 853   // First check if immediate type is legal. If not, we can't use the rf form.
 854   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 855   if (ResultReg != 0)
 856     return ResultReg;
 857
 858   // Materialize the constant in a register.
 859   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 860   if (MaterialReg == 0) {
 861     // If the target doesn't have a way to directly enter a floating-point
 862     // value into a register, use an alternate approach.
 863     // TODO: The current approach only supports floating-point constants
 864     // that can be constructed by conversion from integer values. This should
 865     // be replaced by code that creates a load from a constant-pool entry,
 866     // which will require some target-specific work.
 867     const APFloat &Flt = FPImm->getValueAPF();
 868     MVT IntVT = TLI.getPointerTy();
 869
 870     uint64_t x[2];
 871     uint32_t IntBitWidth = IntVT.getSizeInBits();
 872     bool isExact;
 873     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 874                              APFloat::rmTowardZero, &isExact);
 875     if (!isExact)
 876       return 0;
 877     APInt IntVal(IntBitWidth, 2, x);
 878
 879     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 880                                      ISD::Constant, IntVal.getZExtValue());
 881     if (IntegerReg == 0)
 882       return 0;
 883     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 884                              ISD::SINT_TO_FP, IntegerReg);
 885     if (MaterialReg == 0)
 886       return 0;
 887   }
 888   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 889 }
 890
 891 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 892   return MRI.createVirtualRegister(RC);
 893 }
 894
 895 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 896                                  const TargetRegisterClass* RC) {
 897   unsigned ResultReg = createResultReg(RC);
 898   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 899
 900   BuildMI(MBB, DL, II, ResultReg);
 901   return ResultReg;
 902 }
 903
 904 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 905                                   const TargetRegisterClass *RC,
 906                                   unsigned Op0) {
 907   unsigned ResultReg = createResultReg(RC);
 908   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 909
 910   if (II.getNumDefs() >= 1)
 911     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 912   else {
 913     BuildMI(MBB, DL, II).addReg(Op0);
 914     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 915                                          II.ImplicitDefs[0], RC, RC);
 916     if (!InsertedCopy)
 917       ResultReg = 0;
 918   }
 919
 920   return ResultReg;
 921 }
 922
 923 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 924                                    const TargetRegisterClass *RC,
 925                                    unsigned Op0, unsigned Op1) {
 926   unsigned ResultReg = createResultReg(RC);
 927   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 928
 929   if (II.getNumDefs() >= 1)
 930     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 931   else {
 932     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 933     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 934                                          II.ImplicitDefs[0], RC, RC);
 935     if (!InsertedCopy)
 936       ResultReg = 0;
 937   }
 938   return ResultReg;
 939 }
 940
 941 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 942                                    const TargetRegisterClass *RC,
 943                                    unsigned Op0, uint64_t Imm) {
 944   unsigned ResultReg = createResultReg(RC);
 945   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 946
 947   if (II.getNumDefs() >= 1)
 948     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 949   else {
 950     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 951     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 952                                          II.ImplicitDefs[0], RC, RC);
 953     if (!InsertedCopy)
 954       ResultReg = 0;
 955   }
 956   return ResultReg;
 957 }
 958
 959 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 960                                    const TargetRegisterClass *RC,
 961                                    unsigned Op0, ConstantFP *FPImm) {
 962   unsigned ResultReg = createResultReg(RC);
 963   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 964
 965   if (II.getNumDefs() >= 1)
 966     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 967   else {
 968     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 969     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 970                                          II.ImplicitDefs[0], RC, RC);
 971     if (!InsertedCopy)
 972       ResultReg = 0;
 973   }
 974   return ResultReg;
 975 }
 976
 977 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 978                                     const TargetRegisterClass *RC,
 979                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 980   unsigned ResultReg = createResultReg(RC);
 981   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 982
 983   if (II.getNumDefs() >= 1)
 984     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 985   else {
 986     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 987     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 988                                          II.ImplicitDefs[0], RC, RC);
 989     if (!InsertedCopy)
 990       ResultReg = 0;
 991   }
 992   return ResultReg;
 993 }
 994
 995 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 996                                   const TargetRegisterClass *RC,
 997                                   uint64_t Imm) {
 998   unsigned ResultReg = createResultReg(RC);
 999   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1000
1001   if (II.getNumDefs() >= 1)
1002     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
1003   else {
1004     BuildMI(MBB, DL, II).addImm(Imm);
1005     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1006                                          II.ImplicitDefs[0], RC, RC);
1007     if (!InsertedCopy)
1008       ResultReg = 0;
1009   }
1010   return ResultReg;
1011 }
1012
1013 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
1014                                               unsigned Op0, uint32_t Idx) {
1015   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
1016
1017   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1018   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
1019
1020   if (II.getNumDefs() >= 1)
1021     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1022   else {
1023     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1024     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1025                                          II.ImplicitDefs[0], RC, RC);
1026     if (!InsertedCopy)
1027       ResultReg = 0;
1028   }
1029   return ResultReg;
1030 }
1031
1032 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1033 /// with all but the least significant bit set to zero.
1034 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
1035   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1036 }