lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SetVector.h"
  21 #include "llvm/ADT/SmallBitVector.h"
  22 #include "llvm/ADT/SmallPtrSet.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/Analysis/AliasAnalysis.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/IR/DataLayout.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetLowering.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80   static cl::opt<bool>
  81     MaySplitLoadIndex("combiner-split-load-index", cl::Hidden, cl::init(true),
  82                       cl::desc("DAG combiner may split indexing from loads"));
  83
  84 //------------------------------ DAGCombiner ---------------------------------//
  85
  86   class DAGCombiner {
  87     SelectionDAG &DAG;
  88     const TargetLowering &TLI;
  89     CombineLevel Level;
  90     CodeGenOpt::Level OptLevel;
  91     bool LegalOperations;
  92     bool LegalTypes;
  93     bool ForCodeSize;
  94
  95     /// \brief Worklist of all of the nodes that need to be simplified.
  96     ///
  97     /// This must behave as a stack -- new nodes to process are pushed onto the
  98     /// back and when processing we pop off of the back.
  99     ///
 100     /// The worklist will not contain duplicates but may contain null entries
 101     /// due to nodes being deleted from the underlying DAG.
 102     SmallVector<SDNode *, 64> Worklist;
 103
 104     /// \brief Mapping from an SDNode to its position on the worklist.
 105     ///
 106     /// This is used to find and remove nodes from the worklist (by nulling
 107     /// them) when they are deleted from the underlying DAG. It relies on
 108     /// stable indices of nodes within the worklist.
 109     DenseMap<SDNode *, unsigned> WorklistMap;
 110
 111     /// \brief Set of nodes which have been combined (at least once).
 112     ///
 113     /// This is used to allow us to reliably add any operands of a DAG node
 114     /// which have not yet been combined to the worklist.
 115     SmallPtrSet<SDNode *, 64> CombinedNodes;
 116
 117     // AA - Used for DAG load/store alias analysis.
 118     AliasAnalysis &AA;
 119
 120     /// When an instruction is simplified, add all users of the instruction to
 121     /// the work lists because they might get more simplified now.
 122     void AddUsersToWorklist(SDNode *N) {
 123       for (SDNode *Node : N->uses())
 124         AddToWorklist(Node);
 125     }
 126
 127     /// Call the node-specific routine that folds each particular type of node.
 128     SDValue visit(SDNode *N);
 129
 130   public:
 131     /// Add to the worklist making sure its instance is at the back (next to be
 132     /// processed.)
 133     void AddToWorklist(SDNode *N) {
 134       // Skip handle nodes as they can't usefully be combined and confuse the
 135       // zero-use deletion strategy.
 136       if (N->getOpcode() == ISD::HANDLENODE)
 137         return;
 138
 139       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 140         Worklist.push_back(N);
 141     }
 142
 143     /// Remove all instances of N from the worklist.
 144     void removeFromWorklist(SDNode *N) {
 145       CombinedNodes.erase(N);
 146
 147       auto It = WorklistMap.find(N);
 148       if (It == WorklistMap.end())
 149         return; // Not in the worklist.
 150
 151       // Null out the entry rather than erasing it to avoid a linear operation.
 152       Worklist[It->second] = nullptr;
 153       WorklistMap.erase(It);
 154     }
 155
 156     void deleteAndRecombine(SDNode *N);
 157     bool recursivelyDeleteUnusedNodes(SDNode *N);
 158
 159     /// Replaces all uses of the results of one DAG node with new values.
 160     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 161                       bool AddTo = true);
 162
 163     /// Replaces all uses of the results of one DAG node with new values.
 164     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 165       return CombineTo(N, &Res, 1, AddTo);
 166     }
 167
 168     /// Replaces all uses of the results of one DAG node with new values.
 169     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 170                       bool AddTo = true) {
 171       SDValue To[] = { Res0, Res1 };
 172       return CombineTo(N, To, 2, AddTo);
 173     }
 174
 175     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 176
 177   private:
 178
 179     /// Check the specified integer node value to see if it can be simplified or
 180     /// if things it uses can be simplified by bit propagation.
 181     /// If so, return true.
 182     bool SimplifyDemandedBits(SDValue Op) {
 183       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 184       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 185       return SimplifyDemandedBits(Op, Demanded);
 186     }
 187
 188     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 189
 190     bool CombineToPreIndexedLoadStore(SDNode *N);
 191     bool CombineToPostIndexedLoadStore(SDNode *N);
 192     SDValue SplitIndexingFromLoad(LoadSDNode *LD);
 193     bool SliceUpLoad(SDNode *N);
 194
 195     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 196     ///   load.
 197     ///
 198     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 199     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 200     /// \param EltNo index of the vector element to load.
 201     /// \param OriginalLoad load that EVE came from to be replaced.
 202     /// \returns EVE on success SDValue() on failure.
 203     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 204         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 205     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 206     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 207     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 208     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 209     SDValue PromoteIntBinOp(SDValue Op);
 210     SDValue PromoteIntShiftOp(SDValue Op);
 211     SDValue PromoteExtend(SDValue Op);
 212     bool PromoteLoad(SDValue Op);
 213
 214     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 215                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 216                          ISD::NodeType ExtType);
 217
 218     /// Call the node-specific routine that knows how to fold each
 219     /// particular type of node. If that doesn't do anything, try the
 220     /// target-specific DAG combines.
 221     SDValue combine(SDNode *N);
 222
 223     // Visitation implementation - Implement dag node combining for different
 224     // node types.  The semantics are as follows:
 225     // Return Value:
 226     //   SDValue.getNode() == 0 - No change was made
 227     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 228     //   otherwise              - N should be replaced by the returned Operand.
 229     //
 230     SDValue visitTokenFactor(SDNode *N);
 231     SDValue visitMERGE_VALUES(SDNode *N);
 232     SDValue visitADD(SDNode *N);
 233     SDValue visitSUB(SDNode *N);
 234     SDValue visitADDC(SDNode *N);
 235     SDValue visitSUBC(SDNode *N);
 236     SDValue visitADDE(SDNode *N);
 237     SDValue visitSUBE(SDNode *N);
 238     SDValue visitMUL(SDNode *N);
 239     SDValue useDivRem(SDNode *N);
 240     SDValue visitSDIV(SDNode *N);
 241     SDValue visitUDIV(SDNode *N);
 242     SDValue visitREM(SDNode *N);
 243     SDValue visitMULHU(SDNode *N);
 244     SDValue visitMULHS(SDNode *N);
 245     SDValue visitSMUL_LOHI(SDNode *N);
 246     SDValue visitUMUL_LOHI(SDNode *N);
 247     SDValue visitSMULO(SDNode *N);
 248     SDValue visitUMULO(SDNode *N);
 249     SDValue visitIMINMAX(SDNode *N);
 250     SDValue visitAND(SDNode *N);
 251     SDValue visitANDLike(SDValue N0, SDValue N1, SDNode *LocReference);
 252     SDValue visitOR(SDNode *N);
 253     SDValue visitORLike(SDValue N0, SDValue N1, SDNode *LocReference);
 254     SDValue visitXOR(SDNode *N);
 255     SDValue SimplifyVBinOp(SDNode *N);
 256     SDValue visitSHL(SDNode *N);
 257     SDValue visitSRA(SDNode *N);
 258     SDValue visitSRL(SDNode *N);
 259     SDValue visitRotate(SDNode *N);
 260     SDValue visitBSWAP(SDNode *N);
 261     SDValue visitCTLZ(SDNode *N);
 262     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 263     SDValue visitCTTZ(SDNode *N);
 264     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 265     SDValue visitCTPOP(SDNode *N);
 266     SDValue visitSELECT(SDNode *N);
 267     SDValue visitVSELECT(SDNode *N);
 268     SDValue visitSELECT_CC(SDNode *N);
 269     SDValue visitSETCC(SDNode *N);
 270     SDValue visitSETCCE(SDNode *N);
 271     SDValue visitSIGN_EXTEND(SDNode *N);
 272     SDValue visitZERO_EXTEND(SDNode *N);
 273     SDValue visitANY_EXTEND(SDNode *N);
 274     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 275     SDValue visitSIGN_EXTEND_VECTOR_INREG(SDNode *N);
 276     SDValue visitTRUNCATE(SDNode *N);
 277     SDValue visitBITCAST(SDNode *N);
 278     SDValue visitBUILD_PAIR(SDNode *N);
 279     SDValue visitFADD(SDNode *N);
 280     SDValue visitFSUB(SDNode *N);
 281     SDValue visitFMUL(SDNode *N);
 282     SDValue visitFMA(SDNode *N);
 283     SDValue visitFDIV(SDNode *N);
 284     SDValue visitFREM(SDNode *N);
 285     SDValue visitFSQRT(SDNode *N);
 286     SDValue visitFCOPYSIGN(SDNode *N);
 287     SDValue visitSINT_TO_FP(SDNode *N);
 288     SDValue visitUINT_TO_FP(SDNode *N);
 289     SDValue visitFP_TO_SINT(SDNode *N);
 290     SDValue visitFP_TO_UINT(SDNode *N);
 291     SDValue visitFP_ROUND(SDNode *N);
 292     SDValue visitFP_ROUND_INREG(SDNode *N);
 293     SDValue visitFP_EXTEND(SDNode *N);
 294     SDValue visitFNEG(SDNode *N);
 295     SDValue visitFABS(SDNode *N);
 296     SDValue visitFCEIL(SDNode *N);
 297     SDValue visitFTRUNC(SDNode *N);
 298     SDValue visitFFLOOR(SDNode *N);
 299     SDValue visitFMINNUM(SDNode *N);
 300     SDValue visitFMAXNUM(SDNode *N);
 301     SDValue visitBRCOND(SDNode *N);
 302     SDValue visitBR_CC(SDNode *N);
 303     SDValue visitLOAD(SDNode *N);
 304
 305     SDValue replaceStoreChain(StoreSDNode *ST, SDValue BetterChain);
 306     SDValue replaceStoreOfFPConstant(StoreSDNode *ST);
 307
 308     SDValue visitSTORE(SDNode *N);
 309     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 310     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 311     SDValue visitBUILD_VECTOR(SDNode *N);
 312     SDValue visitCONCAT_VECTORS(SDNode *N);
 313     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 314     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 315     SDValue visitSCALAR_TO_VECTOR(SDNode *N);
 316     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 317     SDValue visitMLOAD(SDNode *N);
 318     SDValue visitMSTORE(SDNode *N);
 319     SDValue visitMGATHER(SDNode *N);
 320     SDValue visitMSCATTER(SDNode *N);
 321     SDValue visitFP_TO_FP16(SDNode *N);
 322     SDValue visitFP16_TO_FP(SDNode *N);
 323
 324     SDValue visitFADDForFMACombine(SDNode *N);
 325     SDValue visitFSUBForFMACombine(SDNode *N);
 326     SDValue visitFMULForFMACombine(SDNode *N);
 327
 328     SDValue XformToShuffleWithZero(SDNode *N);
 329     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 330
 331     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 332
 333     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 334     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 335     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 336     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 337                              SDValue N3, ISD::CondCode CC,
 338                              bool NotExtCompare = false);
 339     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 340                           SDLoc DL, bool foldBooleans = true);
 341
 342     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 343                            SDValue &CC) const;
 344     bool isOneUseSetCC(SDValue N) const;
 345
 346     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 347                                          unsigned HiOp);
 348     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 349     SDValue CombineExtLoad(SDNode *N);
 350     SDValue combineRepeatedFPDivisors(SDNode *N);
 351     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 352     SDValue BuildSDIV(SDNode *N);
 353     SDValue BuildSDIVPow2(SDNode *N);
 354     SDValue BuildUDIV(SDNode *N);
 355     SDValue BuildReciprocalEstimate(SDValue Op, SDNodeFlags *Flags);
 356     SDValue BuildRsqrtEstimate(SDValue Op, SDNodeFlags *Flags);
 357     SDValue BuildRsqrtNROneConst(SDValue Op, SDValue Est, unsigned Iterations,
 358                                  SDNodeFlags *Flags);
 359     SDValue BuildRsqrtNRTwoConst(SDValue Op, SDValue Est, unsigned Iterations,
 360                                  SDNodeFlags *Flags);
 361     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 362                                bool DemandHighBits = true);
 363     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 364     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 365                               SDValue InnerPos, SDValue InnerNeg,
 366                               unsigned PosOpcode, unsigned NegOpcode,
 367                               SDLoc DL);
 368     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 369     SDValue ReduceLoadWidth(SDNode *N);
 370     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 371     SDValue TransformFPLoadStorePair(SDNode *N);
 372     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 373     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 374
 375     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 376
 377     /// Walk up chain skipping non-aliasing memory nodes,
 378     /// looking for aliasing nodes and adding them to the Aliases vector.
 379     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 380                           SmallVectorImpl<SDValue> &Aliases);
 381
 382     /// Return true if there is any possibility that the two addresses overlap.
 383     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 384
 385     /// Walk up chain skipping non-aliasing memory nodes, looking for a better
 386     /// chain (aliasing node.)
 387     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 388
 389     /// Do FindBetterChain for a store and any possibly adjacent stores on
 390     /// consecutive chains.
 391     bool findBetterNeighborChains(StoreSDNode *St);
 392
 393     /// Holds a pointer to an LSBaseSDNode as well as information on where it
 394     /// is located in a sequence of memory operations connected by a chain.
 395     struct MemOpLink {
 396       MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
 397       MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
 398       // Ptr to the mem node.
 399       LSBaseSDNode *MemNode;
 400       // Offset from the base ptr.
 401       int64_t OffsetFromBase;
 402       // What is the sequence number of this mem node.
 403       // Lowest mem operand in the DAG starts at zero.
 404       unsigned SequenceNum;
 405     };
 406
 407     /// This is a helper function for visitMUL to check the profitability
 408     /// of folding (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2).
 409     /// MulNode is the original multiply, AddNode is (add x, c1),
 410     /// and ConstNode is c2.
 411     bool isMulAddWithConstProfitable(SDNode *MulNode,
 412                                      SDValue &AddNode,
 413                                      SDValue &ConstNode);
 414
 415     /// This is a helper function for MergeStoresOfConstantsOrVecElts. Returns a
 416     /// constant build_vector of the stored constant values in Stores.
 417     SDValue getMergedConstantVectorStore(SelectionDAG &DAG,
 418                                          SDLoc SL,
 419                                          ArrayRef<MemOpLink> Stores,
 420                                          SmallVectorImpl<SDValue> &Chains,
 421                                          EVT Ty) const;
 422
 423     /// This is a helper function for visitAND and visitZERO_EXTEND.  Returns
 424     /// true if the (and (load x) c) pattern matches an extload.  ExtVT returns
 425     /// the type of the loaded value to be extended.  LoadedVT returns the type
 426     /// of the original loaded value.  NarrowLoad returns whether the load would
 427     /// need to be narrowed in order to match.
 428     bool isAndLoadExtLoad(ConstantSDNode *AndC, LoadSDNode *LoadN,
 429                           EVT LoadResultTy, EVT &ExtVT, EVT &LoadedVT,
 430                           bool &NarrowLoad);
 431
 432     /// This is a helper function for MergeConsecutiveStores. When the source
 433     /// elements of the consecutive stores are all constants or all extracted
 434     /// vector elements, try to merge them into one larger store.
 435     /// \return True if a merged store was created.
 436     bool MergeStoresOfConstantsOrVecElts(SmallVectorImpl<MemOpLink> &StoreNodes,
 437                                          EVT MemVT, unsigned NumStores,
 438                                          bool IsConstantSrc, bool UseVector);
 439
 440     /// This is a helper function for MergeConsecutiveStores.
 441     /// Stores that may be merged are placed in StoreNodes.
 442     /// Loads that may alias with those stores are placed in AliasLoadNodes.
 443     void getStoreMergeAndAliasCandidates(
 444         StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
 445         SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes);
 446
 447     /// Merge consecutive store operations into a wide store.
 448     /// This optimization uses wide integers or vectors when possible.
 449     /// \return True if some memory operations were changed.
 450     bool MergeConsecutiveStores(StoreSDNode *N);
 451
 452     /// \brief Try to transform a truncation where C is a constant:
 453     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 454     ///
 455     /// \p N needs to be a truncation and its first operand an AND. Other
 456     /// requirements are checked by the function (e.g. that trunc is
 457     /// single-use) and if missed an empty SDValue is returned.
 458     SDValue distributeTruncateThroughAnd(SDNode *N);
 459
 460   public:
 461     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 462         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 463           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 464       ForCodeSize = DAG.getMachineFunction().getFunction()->optForSize();
 465     }
 466
 467     /// Runs the dag combiner on all nodes in the work list
 468     void Run(CombineLevel AtLevel);
 469
 470     SelectionDAG &getDAG() const { return DAG; }
 471
 472     /// Returns a type large enough to hold any valid shift amount - before type
 473     /// legalization these can be huge.
 474     EVT getShiftAmountTy(EVT LHSTy) {
 475       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 476       if (LHSTy.isVector())
 477         return LHSTy;
 478       auto &DL = DAG.getDataLayout();
 479       return LegalTypes ? TLI.getScalarShiftAmountTy(DL, LHSTy)
 480                         : TLI.getPointerTy(DL);
 481     }
 482
 483     /// This method returns true if we are running before type legalization or
 484     /// if the specified VT is legal.
 485     bool isTypeLegal(const EVT &VT) {
 486       if (!LegalTypes) return true;
 487       return TLI.isTypeLegal(VT);
 488     }
 489
 490     /// Convenience wrapper around TargetLowering::getSetCCResultType
 491     EVT getSetCCResultType(EVT VT) const {
 492       return TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
 493     }
 494   };
 495 }
 496
 497
 498 namespace {
 499 /// This class is a DAGUpdateListener that removes any deleted
 500 /// nodes from the worklist.
 501 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 502   DAGCombiner &DC;
 503 public:
 504   explicit WorklistRemover(DAGCombiner &dc)
 505     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 506
 507   void NodeDeleted(SDNode *N, SDNode *E) override {
 508     DC.removeFromWorklist(N);
 509   }
 510 };
 511 }
 512
 513 //===----------------------------------------------------------------------===//
 514 //  TargetLowering::DAGCombinerInfo implementation
 515 //===----------------------------------------------------------------------===//
 516
 517 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 518   ((DAGCombiner*)DC)->AddToWorklist(N);
 519 }
 520
 521 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 522   ((DAGCombiner*)DC)->removeFromWorklist(N);
 523 }
 524
 525 SDValue TargetLowering::DAGCombinerInfo::
 526 CombineTo(SDNode *N, ArrayRef<SDValue> To, bool AddTo) {
 527   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 528 }
 529
 530 SDValue TargetLowering::DAGCombinerInfo::
 531 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 532   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 533 }
 534
 535
 536 SDValue TargetLowering::DAGCombinerInfo::
 537 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 538   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 539 }
 540
 541 void TargetLowering::DAGCombinerInfo::
 542 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 543   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 544 }
 545
 546 //===----------------------------------------------------------------------===//
 547 // Helper Functions
 548 //===----------------------------------------------------------------------===//
 549
 550 void DAGCombiner::deleteAndRecombine(SDNode *N) {
 551   removeFromWorklist(N);
 552
 553   // If the operands of this node are only used by the node, they will now be
 554   // dead. Make sure to re-visit them and recursively delete dead nodes.
 555   for (const SDValue &Op : N->ops())
 556     // For an operand generating multiple values, one of the values may
 557     // become dead allowing further simplification (e.g. split index
 558     // arithmetic from an indexed load).
 559     if (Op->hasOneUse() || Op->getNumValues() > 1)
 560       AddToWorklist(Op.getNode());
 561
 562   DAG.DeleteNode(N);
 563 }
 564
 565 /// Return 1 if we can compute the negated form of the specified expression for
 566 /// the same cost as the expression itself, or 2 if we can compute the negated
 567 /// form more cheaply than the expression itself.
 568 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 569                                const TargetLowering &TLI,
 570                                const TargetOptions *Options,
 571                                unsigned Depth = 0) {
 572   // fneg is removable even if it has multiple uses.
 573   if (Op.getOpcode() == ISD::FNEG) return 2;
 574
 575   // Don't allow anything with multiple uses.
 576   if (!Op.hasOneUse()) return 0;
 577
 578   // Don't recurse exponentially.
 579   if (Depth > 6) return 0;
 580
 581   switch (Op.getOpcode()) {
 582   default: return false;
 583   case ISD::ConstantFP:
 584     // Don't invert constant FP values after legalize.  The negated constant
 585     // isn't necessarily legal.
 586     return LegalOperations ? 0 : 1;
 587   case ISD::FADD:
 588     // FIXME: determine better conditions for this xform.
 589     if (!Options->UnsafeFPMath) return 0;
 590
 591     // After operation legalization, it might not be legal to create new FSUBs.
 592     if (LegalOperations &&
 593         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 594       return 0;
 595
 596     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 597     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 598                                     Options, Depth + 1))
 599       return V;
 600     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 601     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 602                               Depth + 1);
 603   case ISD::FSUB:
 604     // We can't turn -(A-B) into B-A when we honor signed zeros.
 605     if (!Options->UnsafeFPMath) return 0;
 606
 607     // fold (fneg (fsub A, B)) -> (fsub B, A)
 608     return 1;
 609
 610   case ISD::FMUL:
 611   case ISD::FDIV:
 612     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 613
 614     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 615     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 616                                     Options, Depth + 1))
 617       return V;
 618
 619     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 620                               Depth + 1);
 621
 622   case ISD::FP_EXTEND:
 623   case ISD::FP_ROUND:
 624   case ISD::FSIN:
 625     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 626                               Depth + 1);
 627   }
 628 }
 629
 630 /// If isNegatibleForFree returns true, return the newly negated expression.
 631 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 632                                     bool LegalOperations, unsigned Depth = 0) {
 633   const TargetOptions &Options = DAG.getTarget().Options;
 634   // fneg is removable even if it has multiple uses.
 635   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 636
 637   // Don't allow anything with multiple uses.
 638   assert(Op.hasOneUse() && "Unknown reuse!");
 639
 640   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 641
 642   const SDNodeFlags *Flags = Op.getNode()->getFlags();
 643
 644   switch (Op.getOpcode()) {
 645   default: llvm_unreachable("Unknown code");
 646   case ISD::ConstantFP: {
 647     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 648     V.changeSign();
 649     return DAG.getConstantFP(V, SDLoc(Op), Op.getValueType());
 650   }
 651   case ISD::FADD:
 652     // FIXME: determine better conditions for this xform.
 653     assert(Options.UnsafeFPMath);
 654
 655     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 656     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 657                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 658       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 659                          GetNegatedExpression(Op.getOperand(0), DAG,
 660                                               LegalOperations, Depth+1),
 661                          Op.getOperand(1), Flags);
 662     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 663     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 664                        GetNegatedExpression(Op.getOperand(1), DAG,
 665                                             LegalOperations, Depth+1),
 666                        Op.getOperand(0), Flags);
 667   case ISD::FSUB:
 668     // We can't turn -(A-B) into B-A when we honor signed zeros.
 669     assert(Options.UnsafeFPMath);
 670
 671     // fold (fneg (fsub 0, B)) -> B
 672     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 673       if (N0CFP->isZero())
 674         return Op.getOperand(1);
 675
 676     // fold (fneg (fsub A, B)) -> (fsub B, A)
 677     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 678                        Op.getOperand(1), Op.getOperand(0), Flags);
 679
 680   case ISD::FMUL:
 681   case ISD::FDIV:
 682     assert(!Options.HonorSignDependentRoundingFPMath());
 683
 684     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 685     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 686                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 687       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 688                          GetNegatedExpression(Op.getOperand(0), DAG,
 689                                               LegalOperations, Depth+1),
 690                          Op.getOperand(1), Flags);
 691
 692     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 693     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 694                        Op.getOperand(0),
 695                        GetNegatedExpression(Op.getOperand(1), DAG,
 696                                             LegalOperations, Depth+1), Flags);
 697
 698   case ISD::FP_EXTEND:
 699   case ISD::FSIN:
 700     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 701                        GetNegatedExpression(Op.getOperand(0), DAG,
 702                                             LegalOperations, Depth+1));
 703   case ISD::FP_ROUND:
 704       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 705                          GetNegatedExpression(Op.getOperand(0), DAG,
 706                                               LegalOperations, Depth+1),
 707                          Op.getOperand(1));
 708   }
 709 }
 710
 711 // Return true if this node is a setcc, or is a select_cc
 712 // that selects between the target values used for true and false, making it
 713 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 714 // the appropriate nodes based on the type of node we are checking. This
 715 // simplifies life a bit for the callers.
 716 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 717                                     SDValue &CC) const {
 718   if (N.getOpcode() == ISD::SETCC) {
 719     LHS = N.getOperand(0);
 720     RHS = N.getOperand(1);
 721     CC  = N.getOperand(2);
 722     return true;
 723   }
 724
 725   if (N.getOpcode() != ISD::SELECT_CC ||
 726       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 727       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 728     return false;
 729
 730   if (TLI.getBooleanContents(N.getValueType()) ==
 731       TargetLowering::UndefinedBooleanContent)
 732     return false;
 733
 734   LHS = N.getOperand(0);
 735   RHS = N.getOperand(1);
 736   CC  = N.getOperand(4);
 737   return true;
 738 }
 739
 740 /// Return true if this is a SetCC-equivalent operation with only one use.
 741 /// If this is true, it allows the users to invert the operation for free when
 742 /// it is profitable to do so.
 743 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 744   SDValue N0, N1, N2;
 745   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 746     return true;
 747   return false;
 748 }
 749
 750 /// Returns true if N is a BUILD_VECTOR node whose
 751 /// elements are all the same constant or undefined.
 752 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 753   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 754   if (!C)
 755     return false;
 756
 757   APInt SplatUndef;
 758   unsigned SplatBitSize;
 759   bool HasAnyUndefs;
 760   EVT EltVT = N->getValueType(0).getVectorElementType();
 761   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 762                              HasAnyUndefs) &&
 763           EltVT.getSizeInBits() >= SplatBitSize);
 764 }
 765
 766 // \brief Returns the SDNode if it is a constant integer BuildVector
 767 // or constant integer.
 768 static SDNode *isConstantIntBuildVectorOrConstantInt(SDValue N) {
 769   if (isa<ConstantSDNode>(N))
 770     return N.getNode();
 771   if (ISD::isBuildVectorOfConstantSDNodes(N.getNode()))
 772     return N.getNode();
 773   return nullptr;
 774 }
 775
 776 // \brief Returns the SDNode if it is a constant float BuildVector
 777 // or constant float.
 778 static SDNode *isConstantFPBuildVectorOrConstantFP(SDValue N) {
 779   if (isa<ConstantFPSDNode>(N))
 780     return N.getNode();
 781   if (ISD::isBuildVectorOfConstantFPSDNodes(N.getNode()))
 782     return N.getNode();
 783   return nullptr;
 784 }
 785
 786 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 787 // int.
 788 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 789   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 790     return CN;
 791
 792   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 793     BitVector UndefElements;
 794     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 795
 796     // BuildVectors can truncate their operands. Ignore that case here.
 797     // FIXME: We blindly ignore splats which include undef which is overly
 798     // pessimistic.
 799     if (CN && UndefElements.none() &&
 800         CN->getValueType(0) == N.getValueType().getScalarType())
 801       return CN;
 802   }
 803
 804   return nullptr;
 805 }
 806
 807 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 808 // float.
 809 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
 810   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
 811     return CN;
 812
 813   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 814     BitVector UndefElements;
 815     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
 816
 817     if (CN && UndefElements.none())
 818       return CN;
 819   }
 820
 821   return nullptr;
 822 }
 823
 824 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 825                                     SDValue N0, SDValue N1) {
 826   EVT VT = N0.getValueType();
 827   if (N0.getOpcode() == Opc) {
 828     if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0.getOperand(1))) {
 829       if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1)) {
 830         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 831         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, L, R))
 832           return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 833         return SDValue();
 834       }
 835       if (N0.hasOneUse()) {
 836         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 837         // use
 838         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 839         if (!OpNode.getNode())
 840           return SDValue();
 841         AddToWorklist(OpNode.getNode());
 842         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 843       }
 844     }
 845   }
 846
 847   if (N1.getOpcode() == Opc) {
 848     if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1.getOperand(1))) {
 849       if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0)) {
 850         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 851         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, R, L))
 852           return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 853         return SDValue();
 854       }
 855       if (N1.hasOneUse()) {
 856         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 857         // use
 858         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 859         if (!OpNode.getNode())
 860           return SDValue();
 861         AddToWorklist(OpNode.getNode());
 862         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 863       }
 864     }
 865   }
 866
 867   return SDValue();
 868 }
 869
 870 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 871                                bool AddTo) {
 872   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 873   ++NodesCombined;
 874   DEBUG(dbgs() << "\nReplacing.1 ";
 875         N->dump(&DAG);
 876         dbgs() << "\nWith: ";
 877         To[0].getNode()->dump(&DAG);
 878         dbgs() << " and " << NumTo-1 << " other values\n");
 879   for (unsigned i = 0, e = NumTo; i != e; ++i)
 880     assert((!To[i].getNode() ||
 881             N->getValueType(i) == To[i].getValueType()) &&
 882            "Cannot combine value to value of different type!");
 883
 884   WorklistRemover DeadNodes(*this);
 885   DAG.ReplaceAllUsesWith(N, To);
 886   if (AddTo) {
 887     // Push the new nodes and any users onto the worklist
 888     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 889       if (To[i].getNode()) {
 890         AddToWorklist(To[i].getNode());
 891         AddUsersToWorklist(To[i].getNode());
 892       }
 893     }
 894   }
 895
 896   // Finally, if the node is now dead, remove it from the graph.  The node
 897   // may not be dead if the replacement process recursively simplified to
 898   // something else needing this node.
 899   if (N->use_empty())
 900     deleteAndRecombine(N);
 901   return SDValue(N, 0);
 902 }
 903
 904 void DAGCombiner::
 905 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 906   // Replace all uses.  If any nodes become isomorphic to other nodes and
 907   // are deleted, make sure to remove them from our worklist.
 908   WorklistRemover DeadNodes(*this);
 909   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 910
 911   // Push the new node and any (possibly new) users onto the worklist.
 912   AddToWorklist(TLO.New.getNode());
 913   AddUsersToWorklist(TLO.New.getNode());
 914
 915   // Finally, if the node is now dead, remove it from the graph.  The node
 916   // may not be dead if the replacement process recursively simplified to
 917   // something else needing this node.
 918   if (TLO.Old.getNode()->use_empty())
 919     deleteAndRecombine(TLO.Old.getNode());
 920 }
 921
 922 /// Check the specified integer node value to see if it can be simplified or if
 923 /// things it uses can be simplified by bit propagation. If so, return true.
 924 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 925   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 926   APInt KnownZero, KnownOne;
 927   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 928     return false;
 929
 930   // Revisit the node.
 931   AddToWorklist(Op.getNode());
 932
 933   // Replace the old value with the new one.
 934   ++NodesCombined;
 935   DEBUG(dbgs() << "\nReplacing.2 ";
 936         TLO.Old.getNode()->dump(&DAG);
 937         dbgs() << "\nWith: ";
 938         TLO.New.getNode()->dump(&DAG);
 939         dbgs() << '\n');
 940
 941   CommitTargetLoweringOpt(TLO);
 942   return true;
 943 }
 944
 945 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 946   SDLoc dl(Load);
 947   EVT VT = Load->getValueType(0);
 948   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 949
 950   DEBUG(dbgs() << "\nReplacing.9 ";
 951         Load->dump(&DAG);
 952         dbgs() << "\nWith: ";
 953         Trunc.getNode()->dump(&DAG);
 954         dbgs() << '\n');
 955   WorklistRemover DeadNodes(*this);
 956   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 957   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 958   deleteAndRecombine(Load);
 959   AddToWorklist(Trunc.getNode());
 960 }
 961
 962 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 963   Replace = false;
 964   SDLoc dl(Op);
 965   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 966     EVT MemVT = LD->getMemoryVT();
 967     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 968       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
 969                                                        : ISD::EXTLOAD)
 970       : LD->getExtensionType();
 971     Replace = true;
 972     return DAG.getExtLoad(ExtType, dl, PVT,
 973                           LD->getChain(), LD->getBasePtr(),
 974                           MemVT, LD->getMemOperand());
 975   }
 976
 977   unsigned Opc = Op.getOpcode();
 978   switch (Opc) {
 979   default: break;
 980   case ISD::AssertSext:
 981     return DAG.getNode(ISD::AssertSext, dl, PVT,
 982                        SExtPromoteOperand(Op.getOperand(0), PVT),
 983                        Op.getOperand(1));
 984   case ISD::AssertZext:
 985     return DAG.getNode(ISD::AssertZext, dl, PVT,
 986                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 987                        Op.getOperand(1));
 988   case ISD::Constant: {
 989     unsigned ExtOpc =
 990       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 991     return DAG.getNode(ExtOpc, dl, PVT, Op);
 992   }
 993   }
 994
 995   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 996     return SDValue();
 997   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 998 }
 999
1000 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
1001   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
1002     return SDValue();
1003   EVT OldVT = Op.getValueType();
1004   SDLoc dl(Op);
1005   bool Replace = false;
1006   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
1007   if (!NewOp.getNode())
1008     return SDValue();
1009   AddToWorklist(NewOp.getNode());
1010
1011   if (Replace)
1012     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
1013   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
1014                      DAG.getValueType(OldVT));
1015 }
1016
1017 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
1018   EVT OldVT = Op.getValueType();
1019   SDLoc dl(Op);
1020   bool Replace = false;
1021   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
1022   if (!NewOp.getNode())
1023     return SDValue();
1024   AddToWorklist(NewOp.getNode());
1025
1026   if (Replace)
1027     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
1028   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
1029 }
1030
1031 /// Promote the specified integer binary operation if the target indicates it is
1032 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1033 /// i32 since i16 instructions are longer.
1034 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
1035   if (!LegalOperations)
1036     return SDValue();
1037
1038   EVT VT = Op.getValueType();
1039   if (VT.isVector() || !VT.isInteger())
1040     return SDValue();
1041
1042   // If operation type is 'undesirable', e.g. i16 on x86, consider
1043   // promoting it.
1044   unsigned Opc = Op.getOpcode();
1045   if (TLI.isTypeDesirableForOp(Opc, VT))
1046     return SDValue();
1047
1048   EVT PVT = VT;
1049   // Consult target whether it is a good idea to promote this operation and
1050   // what's the right type to promote it to.
1051   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1052     assert(PVT != VT && "Don't know what type to promote to!");
1053
1054     bool Replace0 = false;
1055     SDValue N0 = Op.getOperand(0);
1056     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
1057     if (!NN0.getNode())
1058       return SDValue();
1059
1060     bool Replace1 = false;
1061     SDValue N1 = Op.getOperand(1);
1062     SDValue NN1;
1063     if (N0 == N1)
1064       NN1 = NN0;
1065     else {
1066       NN1 = PromoteOperand(N1, PVT, Replace1);
1067       if (!NN1.getNode())
1068         return SDValue();
1069     }
1070
1071     AddToWorklist(NN0.getNode());
1072     if (NN1.getNode())
1073       AddToWorklist(NN1.getNode());
1074
1075     if (Replace0)
1076       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
1077     if (Replace1)
1078       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
1079
1080     DEBUG(dbgs() << "\nPromoting ";
1081           Op.getNode()->dump(&DAG));
1082     SDLoc dl(Op);
1083     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1084                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
1085   }
1086   return SDValue();
1087 }
1088
1089 /// Promote the specified integer shift operation if the target indicates it is
1090 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1091 /// i32 since i16 instructions are longer.
1092 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
1093   if (!LegalOperations)
1094     return SDValue();
1095
1096   EVT VT = Op.getValueType();
1097   if (VT.isVector() || !VT.isInteger())
1098     return SDValue();
1099
1100   // If operation type is 'undesirable', e.g. i16 on x86, consider
1101   // promoting it.
1102   unsigned Opc = Op.getOpcode();
1103   if (TLI.isTypeDesirableForOp(Opc, VT))
1104     return SDValue();
1105
1106   EVT PVT = VT;
1107   // Consult target whether it is a good idea to promote this operation and
1108   // what's the right type to promote it to.
1109   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1110     assert(PVT != VT && "Don't know what type to promote to!");
1111
1112     bool Replace = false;
1113     SDValue N0 = Op.getOperand(0);
1114     if (Opc == ISD::SRA)
1115       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1116     else if (Opc == ISD::SRL)
1117       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1118     else
1119       N0 = PromoteOperand(N0, PVT, Replace);
1120     if (!N0.getNode())
1121       return SDValue();
1122
1123     AddToWorklist(N0.getNode());
1124     if (Replace)
1125       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1126
1127     DEBUG(dbgs() << "\nPromoting ";
1128           Op.getNode()->dump(&DAG));
1129     SDLoc dl(Op);
1130     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1131                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1132   }
1133   return SDValue();
1134 }
1135
1136 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1137   if (!LegalOperations)
1138     return SDValue();
1139
1140   EVT VT = Op.getValueType();
1141   if (VT.isVector() || !VT.isInteger())
1142     return SDValue();
1143
1144   // If operation type is 'undesirable', e.g. i16 on x86, consider
1145   // promoting it.
1146   unsigned Opc = Op.getOpcode();
1147   if (TLI.isTypeDesirableForOp(Opc, VT))
1148     return SDValue();
1149
1150   EVT PVT = VT;
1151   // Consult target whether it is a good idea to promote this operation and
1152   // what's the right type to promote it to.
1153   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1154     assert(PVT != VT && "Don't know what type to promote to!");
1155     // fold (aext (aext x)) -> (aext x)
1156     // fold (aext (zext x)) -> (zext x)
1157     // fold (aext (sext x)) -> (sext x)
1158     DEBUG(dbgs() << "\nPromoting ";
1159           Op.getNode()->dump(&DAG));
1160     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1161   }
1162   return SDValue();
1163 }
1164
1165 bool DAGCombiner::PromoteLoad(SDValue Op) {
1166   if (!LegalOperations)
1167     return false;
1168
1169   EVT VT = Op.getValueType();
1170   if (VT.isVector() || !VT.isInteger())
1171     return false;
1172
1173   // If operation type is 'undesirable', e.g. i16 on x86, consider
1174   // promoting it.
1175   unsigned Opc = Op.getOpcode();
1176   if (TLI.isTypeDesirableForOp(Opc, VT))
1177     return false;
1178
1179   EVT PVT = VT;
1180   // Consult target whether it is a good idea to promote this operation and
1181   // what's the right type to promote it to.
1182   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1183     assert(PVT != VT && "Don't know what type to promote to!");
1184
1185     SDLoc dl(Op);
1186     SDNode *N = Op.getNode();
1187     LoadSDNode *LD = cast<LoadSDNode>(N);
1188     EVT MemVT = LD->getMemoryVT();
1189     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1190       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
1191                                                        : ISD::EXTLOAD)
1192       : LD->getExtensionType();
1193     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1194                                    LD->getChain(), LD->getBasePtr(),
1195                                    MemVT, LD->getMemOperand());
1196     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1197
1198     DEBUG(dbgs() << "\nPromoting ";
1199           N->dump(&DAG);
1200           dbgs() << "\nTo: ";
1201           Result.getNode()->dump(&DAG);
1202           dbgs() << '\n');
1203     WorklistRemover DeadNodes(*this);
1204     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1205     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1206     deleteAndRecombine(N);
1207     AddToWorklist(Result.getNode());
1208     return true;
1209   }
1210   return false;
1211 }
1212
1213 /// \brief Recursively delete a node which has no uses and any operands for
1214 /// which it is the only use.
1215 ///
1216 /// Note that this both deletes the nodes and removes them from the worklist.
1217 /// It also adds any nodes who have had a user deleted to the worklist as they
1218 /// may now have only one use and subject to other combines.
1219 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1220   if (!N->use_empty())
1221     return false;
1222
1223   SmallSetVector<SDNode *, 16> Nodes;
1224   Nodes.insert(N);
1225   do {
1226     N = Nodes.pop_back_val();
1227     if (!N)
1228       continue;
1229
1230     if (N->use_empty()) {
1231       for (const SDValue &ChildN : N->op_values())
1232         Nodes.insert(ChildN.getNode());
1233
1234       removeFromWorklist(N);
1235       DAG.DeleteNode(N);
1236     } else {
1237       AddToWorklist(N);
1238     }
1239   } while (!Nodes.empty());
1240   return true;
1241 }
1242
1243 //===----------------------------------------------------------------------===//
1244 //  Main DAG Combiner implementation
1245 //===----------------------------------------------------------------------===//
1246
1247 void DAGCombiner::Run(CombineLevel AtLevel) {
1248   // set the instance variables, so that the various visit routines may use it.
1249   Level = AtLevel;
1250   LegalOperations = Level >= AfterLegalizeVectorOps;
1251   LegalTypes = Level >= AfterLegalizeTypes;
1252
1253   // Add all the dag nodes to the worklist.
1254   for (SDNode &Node : DAG.allnodes())
1255     AddToWorklist(&Node);
1256
1257   // Create a dummy node (which is not added to allnodes), that adds a reference
1258   // to the root node, preventing it from being deleted, and tracking any
1259   // changes of the root.
1260   HandleSDNode Dummy(DAG.getRoot());
1261
1262   // while the worklist isn't empty, find a node and
1263   // try and combine it.
1264   while (!WorklistMap.empty()) {
1265     SDNode *N;
1266     // The Worklist holds the SDNodes in order, but it may contain null entries.
1267     do {
1268       N = Worklist.pop_back_val();
1269     } while (!N);
1270
1271     bool GoodWorklistEntry = WorklistMap.erase(N);
1272     (void)GoodWorklistEntry;
1273     assert(GoodWorklistEntry &&
1274            "Found a worklist entry without a corresponding map entry!");
1275
1276     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1277     // N is deleted from the DAG, since they too may now be dead or may have a
1278     // reduced number of uses, allowing other xforms.
1279     if (recursivelyDeleteUnusedNodes(N))
1280       continue;
1281
1282     WorklistRemover DeadNodes(*this);
1283
1284     // If this combine is running after legalizing the DAG, re-legalize any
1285     // nodes pulled off the worklist.
1286     if (Level == AfterLegalizeDAG) {
1287       SmallSetVector<SDNode *, 16> UpdatedNodes;
1288       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1289
1290       for (SDNode *LN : UpdatedNodes) {
1291         AddToWorklist(LN);
1292         AddUsersToWorklist(LN);
1293       }
1294       if (!NIsValid)
1295         continue;
1296     }
1297
1298     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1299
1300     // Add any operands of the new node which have not yet been combined to the
1301     // worklist as well. Because the worklist uniques things already, this
1302     // won't repeatedly process the same operand.
1303     CombinedNodes.insert(N);
1304     for (const SDValue &ChildN : N->op_values())
1305       if (!CombinedNodes.count(ChildN.getNode()))
1306         AddToWorklist(ChildN.getNode());
1307
1308     SDValue RV = combine(N);
1309
1310     if (!RV.getNode())
1311       continue;
1312
1313     ++NodesCombined;
1314
1315     // If we get back the same node we passed in, rather than a new node or
1316     // zero, we know that the node must have defined multiple values and
1317     // CombineTo was used.  Since CombineTo takes care of the worklist
1318     // mechanics for us, we have no work to do in this case.
1319     if (RV.getNode() == N)
1320       continue;
1321
1322     assert(N->getOpcode() != ISD::DELETED_NODE &&
1323            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1324            "Node was deleted but visit returned new node!");
1325
1326     DEBUG(dbgs() << " ... into: ";
1327           RV.getNode()->dump(&DAG));
1328
1329     // Transfer debug value.
1330     DAG.TransferDbgValues(SDValue(N, 0), RV);
1331     if (N->getNumValues() == RV.getNode()->getNumValues())
1332       DAG.ReplaceAllUsesWith(N, RV.getNode());
1333     else {
1334       assert(N->getValueType(0) == RV.getValueType() &&
1335              N->getNumValues() == 1 && "Type mismatch");
1336       SDValue OpV = RV;
1337       DAG.ReplaceAllUsesWith(N, &OpV);
1338     }
1339
1340     // Push the new node and any users onto the worklist
1341     AddToWorklist(RV.getNode());
1342     AddUsersToWorklist(RV.getNode());
1343
1344     // Finally, if the node is now dead, remove it from the graph.  The node
1345     // may not be dead if the replacement process recursively simplified to
1346     // something else needing this node. This will also take care of adding any
1347     // operands which have lost a user to the worklist.
1348     recursivelyDeleteUnusedNodes(N);
1349   }
1350
1351   // If the root changed (e.g. it was a dead load, update the root).
1352   DAG.setRoot(Dummy.getValue());
1353   DAG.RemoveDeadNodes();
1354 }
1355
1356 SDValue DAGCombiner::visit(SDNode *N) {
1357   switch (N->getOpcode()) {
1358   default: break;
1359   case ISD::TokenFactor:        return visitTokenFactor(N);
1360   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1361   case ISD::ADD:                return visitADD(N);
1362   case ISD::SUB:                return visitSUB(N);
1363   case ISD::ADDC:               return visitADDC(N);
1364   case ISD::SUBC:               return visitSUBC(N);
1365   case ISD::ADDE:               return visitADDE(N);
1366   case ISD::SUBE:               return visitSUBE(N);
1367   case ISD::MUL:                return visitMUL(N);
1368   case ISD::SDIV:               return visitSDIV(N);
1369   case ISD::UDIV:               return visitUDIV(N);
1370   case ISD::SREM:
1371   case ISD::UREM:               return visitREM(N);
1372   case ISD::MULHU:              return visitMULHU(N);
1373   case ISD::MULHS:              return visitMULHS(N);
1374   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1375   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1376   case ISD::SMULO:              return visitSMULO(N);
1377   case ISD::UMULO:              return visitUMULO(N);
1378   case ISD::SMIN:
1379   case ISD::SMAX:
1380   case ISD::UMIN:
1381   case ISD::UMAX:               return visitIMINMAX(N);
1382   case ISD::AND:                return visitAND(N);
1383   case ISD::OR:                 return visitOR(N);
1384   case ISD::XOR:                return visitXOR(N);
1385   case ISD::SHL:                return visitSHL(N);
1386   case ISD::SRA:                return visitSRA(N);
1387   case ISD::SRL:                return visitSRL(N);
1388   case ISD::ROTR:
1389   case ISD::ROTL:               return visitRotate(N);
1390   case ISD::BSWAP:              return visitBSWAP(N);
1391   case ISD::CTLZ:               return visitCTLZ(N);
1392   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1393   case ISD::CTTZ:               return visitCTTZ(N);
1394   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1395   case ISD::CTPOP:              return visitCTPOP(N);
1396   case ISD::SELECT:             return visitSELECT(N);
1397   case ISD::VSELECT:            return visitVSELECT(N);
1398   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1399   case ISD::SETCC:              return visitSETCC(N);
1400   case ISD::SETCCE:             return visitSETCCE(N);
1401   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1402   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1403   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1404   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1405   case ISD::SIGN_EXTEND_VECTOR_INREG: return visitSIGN_EXTEND_VECTOR_INREG(N);
1406   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1407   case ISD::BITCAST:            return visitBITCAST(N);
1408   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1409   case ISD::FADD:               return visitFADD(N);
1410   case ISD::FSUB:               return visitFSUB(N);
1411   case ISD::FMUL:               return visitFMUL(N);
1412   case ISD::FMA:                return visitFMA(N);
1413   case ISD::FDIV:               return visitFDIV(N);
1414   case ISD::FREM:               return visitFREM(N);
1415   case ISD::FSQRT:              return visitFSQRT(N);
1416   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1417   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1418   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1419   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1420   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1421   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1422   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1423   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1424   case ISD::FNEG:               return visitFNEG(N);
1425   case ISD::FABS:               return visitFABS(N);
1426   case ISD::FFLOOR:             return visitFFLOOR(N);
1427   case ISD::FMINNUM:            return visitFMINNUM(N);
1428   case ISD::FMAXNUM:            return visitFMAXNUM(N);
1429   case ISD::FCEIL:              return visitFCEIL(N);
1430   case ISD::FTRUNC:             return visitFTRUNC(N);
1431   case ISD::BRCOND:             return visitBRCOND(N);
1432   case ISD::BR_CC:              return visitBR_CC(N);
1433   case ISD::LOAD:               return visitLOAD(N);
1434   case ISD::STORE:              return visitSTORE(N);
1435   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1436   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1437   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1438   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1439   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1440   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1441   case ISD::SCALAR_TO_VECTOR:   return visitSCALAR_TO_VECTOR(N);
1442   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1443   case ISD::MGATHER:            return visitMGATHER(N);
1444   case ISD::MLOAD:              return visitMLOAD(N);
1445   case ISD::MSCATTER:           return visitMSCATTER(N);
1446   case ISD::MSTORE:             return visitMSTORE(N);
1447   case ISD::FP_TO_FP16:         return visitFP_TO_FP16(N);
1448   case ISD::FP16_TO_FP:         return visitFP16_TO_FP(N);
1449   }
1450   return SDValue();
1451 }
1452
1453 SDValue DAGCombiner::combine(SDNode *N) {
1454   SDValue RV = visit(N);
1455
1456   // If nothing happened, try a target-specific DAG combine.
1457   if (!RV.getNode()) {
1458     assert(N->getOpcode() != ISD::DELETED_NODE &&
1459            "Node was deleted but visit returned NULL!");
1460
1461     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1462         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1463
1464       // Expose the DAG combiner to the target combiner impls.
1465       TargetLowering::DAGCombinerInfo
1466         DagCombineInfo(DAG, Level, false, this);
1467
1468       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1469     }
1470   }
1471
1472   // If nothing happened still, try promoting the operation.
1473   if (!RV.getNode()) {
1474     switch (N->getOpcode()) {
1475     default: break;
1476     case ISD::ADD:
1477     case ISD::SUB:
1478     case ISD::MUL:
1479     case ISD::AND:
1480     case ISD::OR:
1481     case ISD::XOR:
1482       RV = PromoteIntBinOp(SDValue(N, 0));
1483       break;
1484     case ISD::SHL:
1485     case ISD::SRA:
1486     case ISD::SRL:
1487       RV = PromoteIntShiftOp(SDValue(N, 0));
1488       break;
1489     case ISD::SIGN_EXTEND:
1490     case ISD::ZERO_EXTEND:
1491     case ISD::ANY_EXTEND:
1492       RV = PromoteExtend(SDValue(N, 0));
1493       break;
1494     case ISD::LOAD:
1495       if (PromoteLoad(SDValue(N, 0)))
1496         RV = SDValue(N, 0);
1497       break;
1498     }
1499   }
1500
1501   // If N is a commutative binary node, try commuting it to enable more
1502   // sdisel CSE.
1503   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1504       N->getNumValues() == 1) {
1505     SDValue N0 = N->getOperand(0);
1506     SDValue N1 = N->getOperand(1);
1507
1508     // Constant operands are canonicalized to RHS.
1509     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1510       SDValue Ops[] = {N1, N0};
1511       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops,
1512                                             N->getFlags());
1513       if (CSENode)
1514         return SDValue(CSENode, 0);
1515     }
1516   }
1517
1518   return RV;
1519 }
1520
1521 /// Given a node, return its input chain if it has one, otherwise return a null
1522 /// sd operand.
1523 static SDValue getInputChainForNode(SDNode *N) {
1524   if (unsigned NumOps = N->getNumOperands()) {
1525     if (N->getOperand(0).getValueType() == MVT::Other)
1526       return N->getOperand(0);
1527     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1528       return N->getOperand(NumOps-1);
1529     for (unsigned i = 1; i < NumOps-1; ++i)
1530       if (N->getOperand(i).getValueType() == MVT::Other)
1531         return N->getOperand(i);
1532   }
1533   return SDValue();
1534 }
1535
1536 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1537   // If N has two operands, where one has an input chain equal to the other,
1538   // the 'other' chain is redundant.
1539   if (N->getNumOperands() == 2) {
1540     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1541       return N->getOperand(0);
1542     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1543       return N->getOperand(1);
1544   }
1545
1546   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1547   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1548   SmallPtrSet<SDNode*, 16> SeenOps;
1549   bool Changed = false;             // If we should replace this token factor.
1550
1551   // Start out with this token factor.
1552   TFs.push_back(N);
1553
1554   // Iterate through token factors.  The TFs grows when new token factors are
1555   // encountered.
1556   for (unsigned i = 0; i < TFs.size(); ++i) {
1557     SDNode *TF = TFs[i];
1558
1559     // Check each of the operands.
1560     for (const SDValue &Op : TF->op_values()) {
1561
1562       switch (Op.getOpcode()) {
1563       case ISD::EntryToken:
1564         // Entry tokens don't need to be added to the list. They are
1565         // redundant.
1566         Changed = true;
1567         break;
1568
1569       case ISD::TokenFactor:
1570         if (Op.hasOneUse() &&
1571             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1572           // Queue up for processing.
1573           TFs.push_back(Op.getNode());
1574           // Clean up in case the token factor is removed.
1575           AddToWorklist(Op.getNode());
1576           Changed = true;
1577           break;
1578         }
1579         // Fall thru
1580
1581       default:
1582         // Only add if it isn't already in the list.
1583         if (SeenOps.insert(Op.getNode()).second)
1584           Ops.push_back(Op);
1585         else
1586           Changed = true;
1587         break;
1588       }
1589     }
1590   }
1591
1592   SDValue Result;
1593
1594   // If we've changed things around then replace token factor.
1595   if (Changed) {
1596     if (Ops.empty()) {
1597       // The entry token is the only possible outcome.
1598       Result = DAG.getEntryNode();
1599     } else {
1600       // New and improved token factor.
1601       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1602     }
1603
1604     // Add users to worklist if AA is enabled, since it may introduce
1605     // a lot of new chained token factors while removing memory deps.
1606     bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
1607       : DAG.getSubtarget().useAA();
1608     return CombineTo(N, Result, UseAA /*add to worklist*/);
1609   }
1610
1611   return Result;
1612 }
1613
1614 /// MERGE_VALUES can always be eliminated.
1615 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1616   WorklistRemover DeadNodes(*this);
1617   // Replacing results may cause a different MERGE_VALUES to suddenly
1618   // be CSE'd with N, and carry its uses with it. Iterate until no
1619   // uses remain, to ensure that the node can be safely deleted.
1620   // First add the users of this node to the work list so that they
1621   // can be tried again once they have new operands.
1622   AddUsersToWorklist(N);
1623   do {
1624     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1625       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1626   } while (!N->use_empty());
1627   deleteAndRecombine(N);
1628   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1629 }
1630
1631 /// If \p N is a ContantSDNode with isOpaque() == false return it casted to a
1632 /// ContantSDNode pointer else nullptr.
1633 static ConstantSDNode *getAsNonOpaqueConstant(SDValue N) {
1634   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(N);
1635   return Const != nullptr && !Const->isOpaque() ? Const : nullptr;
1636 }
1637
1638 SDValue DAGCombiner::visitADD(SDNode *N) {
1639   SDValue N0 = N->getOperand(0);
1640   SDValue N1 = N->getOperand(1);
1641   EVT VT = N0.getValueType();
1642
1643   // fold vector ops
1644   if (VT.isVector()) {
1645     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1646       return FoldedVOp;
1647
1648     // fold (add x, 0) -> x, vector edition
1649     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1650       return N0;
1651     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1652       return N1;
1653   }
1654
1655   // fold (add x, undef) -> undef
1656   if (N0.getOpcode() == ISD::UNDEF)
1657     return N0;
1658   if (N1.getOpcode() == ISD::UNDEF)
1659     return N1;
1660   // fold (add c1, c2) -> c1+c2
1661   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1662   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1663   if (N0C && N1C)
1664     return DAG.FoldConstantArithmetic(ISD::ADD, SDLoc(N), VT, N0C, N1C);
1665   // canonicalize constant to RHS
1666   if (isConstantIntBuildVectorOrConstantInt(N0) &&
1667      !isConstantIntBuildVectorOrConstantInt(N1))
1668     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1669   // fold (add x, 0) -> x
1670   if (isNullConstant(N1))
1671     return N0;
1672   // fold (add Sym, c) -> Sym+c
1673   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1674     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1675         GA->getOpcode() == ISD::GlobalAddress)
1676       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1677                                   GA->getOffset() +
1678                                     (uint64_t)N1C->getSExtValue());
1679   // fold ((c1-A)+c2) -> (c1+c2)-A
1680   if (N1C && N0.getOpcode() == ISD::SUB)
1681     if (ConstantSDNode *N0C = getAsNonOpaqueConstant(N0.getOperand(0))) {
1682       SDLoc DL(N);
1683       return DAG.getNode(ISD::SUB, DL, VT,
1684                          DAG.getConstant(N1C->getAPIntValue()+
1685                                          N0C->getAPIntValue(), DL, VT),
1686                          N0.getOperand(1));
1687     }
1688   // reassociate add
1689   if (SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1))
1690     return RADD;
1691   // fold ((0-A) + B) -> B-A
1692   if (N0.getOpcode() == ISD::SUB && isNullConstant(N0.getOperand(0)))
1693     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1694   // fold (A + (0-B)) -> A-B
1695   if (N1.getOpcode() == ISD::SUB && isNullConstant(N1.getOperand(0)))
1696     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1697   // fold (A+(B-A)) -> B
1698   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1699     return N1.getOperand(0);
1700   // fold ((B-A)+A) -> B
1701   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1702     return N0.getOperand(0);
1703   // fold (A+(B-(A+C))) to (B-C)
1704   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1705       N0 == N1.getOperand(1).getOperand(0))
1706     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1707                        N1.getOperand(1).getOperand(1));
1708   // fold (A+(B-(C+A))) to (B-C)
1709   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1710       N0 == N1.getOperand(1).getOperand(1))
1711     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1712                        N1.getOperand(1).getOperand(0));
1713   // fold (A+((B-A)+or-C)) to (B+or-C)
1714   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1715       N1.getOperand(0).getOpcode() == ISD::SUB &&
1716       N0 == N1.getOperand(0).getOperand(1))
1717     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1718                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1719
1720   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1721   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1722     SDValue N00 = N0.getOperand(0);
1723     SDValue N01 = N0.getOperand(1);
1724     SDValue N10 = N1.getOperand(0);
1725     SDValue N11 = N1.getOperand(1);
1726
1727     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1728       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1729                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1730                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1731   }
1732
1733   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1734     return SDValue(N, 0);
1735
1736   // fold (a+b) -> (a|b) iff a and b share no bits.
1737   if ((!LegalOperations || TLI.isOperationLegal(ISD::OR, VT)) &&
1738       VT.isInteger() && !VT.isVector() && DAG.haveNoCommonBitsSet(N0, N1))
1739     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1740
1741   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1742   if (N1.getOpcode() == ISD::SHL && N1.getOperand(0).getOpcode() == ISD::SUB &&
1743       isNullConstant(N1.getOperand(0).getOperand(0)))
1744     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1745                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1746                                    N1.getOperand(0).getOperand(1),
1747                                    N1.getOperand(1)));
1748   if (N0.getOpcode() == ISD::SHL && N0.getOperand(0).getOpcode() == ISD::SUB &&
1749       isNullConstant(N0.getOperand(0).getOperand(0)))
1750     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1751                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1752                                    N0.getOperand(0).getOperand(1),
1753                                    N0.getOperand(1)));
1754
1755   if (N1.getOpcode() == ISD::AND) {
1756     SDValue AndOp0 = N1.getOperand(0);
1757     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1758     unsigned DestBits = VT.getScalarType().getSizeInBits();
1759
1760     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1761     // and similar xforms where the inner op is either ~0 or 0.
1762     if (NumSignBits == DestBits && isOneConstant(N1->getOperand(1))) {
1763       SDLoc DL(N);
1764       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1765     }
1766   }
1767
1768   // add (sext i1), X -> sub X, (zext i1)
1769   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1770       N0.getOperand(0).getValueType() == MVT::i1 &&
1771       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1772     SDLoc DL(N);
1773     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1774     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1775   }
1776
1777   // add X, (sextinreg Y i1) -> sub X, (and Y 1)
1778   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1779     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1780     if (TN->getVT() == MVT::i1) {
1781       SDLoc DL(N);
1782       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1783                                  DAG.getConstant(1, DL, VT));
1784       return DAG.getNode(ISD::SUB, DL, VT, N0, ZExt);
1785     }
1786   }
1787
1788   return SDValue();
1789 }
1790
1791 SDValue DAGCombiner::visitADDC(SDNode *N) {
1792   SDValue N0 = N->getOperand(0);
1793   SDValue N1 = N->getOperand(1);
1794   EVT VT = N0.getValueType();
1795
1796   // If the flag result is dead, turn this into an ADD.
1797   if (!N->hasAnyUseOfValue(1))
1798     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1799                      DAG.getNode(ISD::CARRY_FALSE,
1800                                  SDLoc(N), MVT::Glue));
1801
1802   // canonicalize constant to RHS.
1803   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1804   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1805   if (N0C && !N1C)
1806     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1807
1808   // fold (addc x, 0) -> x + no carry out
1809   if (isNullConstant(N1))
1810     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1811                                         SDLoc(N), MVT::Glue));
1812
1813   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1814   APInt LHSZero, LHSOne;
1815   APInt RHSZero, RHSOne;
1816   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1817
1818   if (LHSZero.getBoolValue()) {
1819     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1820
1821     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1822     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1823     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1824       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1825                        DAG.getNode(ISD::CARRY_FALSE,
1826                                    SDLoc(N), MVT::Glue));
1827   }
1828
1829   return SDValue();
1830 }
1831
1832 SDValue DAGCombiner::visitADDE(SDNode *N) {
1833   SDValue N0 = N->getOperand(0);
1834   SDValue N1 = N->getOperand(1);
1835   SDValue CarryIn = N->getOperand(2);
1836
1837   // canonicalize constant to RHS
1838   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1839   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1840   if (N0C && !N1C)
1841     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1842                        N1, N0, CarryIn);
1843
1844   // fold (adde x, y, false) -> (addc x, y)
1845   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1846     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1847
1848   return SDValue();
1849 }
1850
1851 // Since it may not be valid to emit a fold to zero for vector initializers
1852 // check if we can before folding.
1853 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1854                              SelectionDAG &DAG,
1855                              bool LegalOperations, bool LegalTypes) {
1856   if (!VT.isVector())
1857     return DAG.getConstant(0, DL, VT);
1858   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1859     return DAG.getConstant(0, DL, VT);
1860   return SDValue();
1861 }
1862
1863 SDValue DAGCombiner::visitSUB(SDNode *N) {
1864   SDValue N0 = N->getOperand(0);
1865   SDValue N1 = N->getOperand(1);
1866   EVT VT = N0.getValueType();
1867
1868   // fold vector ops
1869   if (VT.isVector()) {
1870     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1871       return FoldedVOp;
1872
1873     // fold (sub x, 0) -> x, vector edition
1874     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1875       return N0;
1876   }
1877
1878   // fold (sub x, x) -> 0
1879   // FIXME: Refactor this and xor and other similar operations together.
1880   if (N0 == N1)
1881     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1882   // fold (sub c1, c2) -> c1-c2
1883   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1884   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1885   if (N0C && N1C)
1886     return DAG.FoldConstantArithmetic(ISD::SUB, SDLoc(N), VT, N0C, N1C);
1887   // fold (sub x, c) -> (add x, -c)
1888   if (N1C) {
1889     SDLoc DL(N);
1890     return DAG.getNode(ISD::ADD, DL, VT, N0,
1891                        DAG.getConstant(-N1C->getAPIntValue(), DL, VT));
1892   }
1893   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1894   if (isAllOnesConstant(N0))
1895     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1896   // fold A-(A-B) -> B
1897   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1898     return N1.getOperand(1);
1899   // fold (A+B)-A -> B
1900   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1901     return N0.getOperand(1);
1902   // fold (A+B)-B -> A
1903   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1904     return N0.getOperand(0);
1905   // fold C2-(A+C1) -> (C2-C1)-A
1906   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1907     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1908   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1909     SDLoc DL(N);
1910     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1911                                    DL, VT);
1912     return DAG.getNode(ISD::SUB, DL, VT, NewC,
1913                        N1.getOperand(0));
1914   }
1915   // fold ((A+(B+or-C))-B) -> A+or-C
1916   if (N0.getOpcode() == ISD::ADD &&
1917       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1918        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1919       N0.getOperand(1).getOperand(0) == N1)
1920     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1921                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1922   // fold ((A+(C+B))-B) -> A+C
1923   if (N0.getOpcode() == ISD::ADD &&
1924       N0.getOperand(1).getOpcode() == ISD::ADD &&
1925       N0.getOperand(1).getOperand(1) == N1)
1926     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1927                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1928   // fold ((A-(B-C))-C) -> A-B
1929   if (N0.getOpcode() == ISD::SUB &&
1930       N0.getOperand(1).getOpcode() == ISD::SUB &&
1931       N0.getOperand(1).getOperand(1) == N1)
1932     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1933                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1934
1935   // If either operand of a sub is undef, the result is undef
1936   if (N0.getOpcode() == ISD::UNDEF)
1937     return N0;
1938   if (N1.getOpcode() == ISD::UNDEF)
1939     return N1;
1940
1941   // If the relocation model supports it, consider symbol offsets.
1942   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1943     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1944       // fold (sub Sym, c) -> Sym-c
1945       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1946         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1947                                     GA->getOffset() -
1948                                       (uint64_t)N1C->getSExtValue());
1949       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1950       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1951         if (GA->getGlobal() == GB->getGlobal())
1952           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1953                                  SDLoc(N), VT);
1954     }
1955
1956   // sub X, (sextinreg Y i1) -> add X, (and Y 1)
1957   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1958     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1959     if (TN->getVT() == MVT::i1) {
1960       SDLoc DL(N);
1961       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1962                                  DAG.getConstant(1, DL, VT));
1963       return DAG.getNode(ISD::ADD, DL, VT, N0, ZExt);
1964     }
1965   }
1966
1967   return SDValue();
1968 }
1969
1970 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1971   SDValue N0 = N->getOperand(0);
1972   SDValue N1 = N->getOperand(1);
1973   EVT VT = N0.getValueType();
1974   SDLoc DL(N);
1975
1976   // If the flag result is dead, turn this into an SUB.
1977   if (!N->hasAnyUseOfValue(1))
1978     return CombineTo(N, DAG.getNode(ISD::SUB, DL, VT, N0, N1),
1979                      DAG.getNode(ISD::CARRY_FALSE, DL, MVT::Glue));
1980
1981   // fold (subc x, x) -> 0 + no borrow
1982   if (N0 == N1)
1983     return CombineTo(N, DAG.getConstant(0, DL, VT),
1984                      DAG.getNode(ISD::CARRY_FALSE, DL, MVT::Glue));
1985
1986   // fold (subc x, 0) -> x + no borrow
1987   if (isNullConstant(N1))
1988     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, DL, MVT::Glue));
1989
1990   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1991   if (isAllOnesConstant(N0))
1992     return CombineTo(N, DAG.getNode(ISD::XOR, DL, VT, N1, N0),
1993                      DAG.getNode(ISD::CARRY_FALSE, DL, MVT::Glue));
1994
1995   return SDValue();
1996 }
1997
1998 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1999   SDValue N0 = N->getOperand(0);
2000   SDValue N1 = N->getOperand(1);
2001   SDValue CarryIn = N->getOperand(2);
2002
2003   // fold (sube x, y, false) -> (subc x, y)
2004   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
2005     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
2006
2007   return SDValue();
2008 }
2009
2010 SDValue DAGCombiner::visitMUL(SDNode *N) {
2011   SDValue N0 = N->getOperand(0);
2012   SDValue N1 = N->getOperand(1);
2013   EVT VT = N0.getValueType();
2014
2015   // fold (mul x, undef) -> 0
2016   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2017     return DAG.getConstant(0, SDLoc(N), VT);
2018
2019   bool N0IsConst = false;
2020   bool N1IsConst = false;
2021   bool N1IsOpaqueConst = false;
2022   bool N0IsOpaqueConst = false;
2023   APInt ConstValue0, ConstValue1;
2024   // fold vector ops
2025   if (VT.isVector()) {
2026     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2027       return FoldedVOp;
2028
2029     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
2030     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
2031   } else {
2032     N0IsConst = isa<ConstantSDNode>(N0);
2033     if (N0IsConst) {
2034       ConstValue0 = cast<ConstantSDNode>(N0)->getAPIntValue();
2035       N0IsOpaqueConst = cast<ConstantSDNode>(N0)->isOpaque();
2036     }
2037     N1IsConst = isa<ConstantSDNode>(N1);
2038     if (N1IsConst) {
2039       ConstValue1 = cast<ConstantSDNode>(N1)->getAPIntValue();
2040       N1IsOpaqueConst = cast<ConstantSDNode>(N1)->isOpaque();
2041     }
2042   }
2043
2044   // fold (mul c1, c2) -> c1*c2
2045   if (N0IsConst && N1IsConst && !N0IsOpaqueConst && !N1IsOpaqueConst)
2046     return DAG.FoldConstantArithmetic(ISD::MUL, SDLoc(N), VT,
2047                                       N0.getNode(), N1.getNode());
2048
2049   // canonicalize constant to RHS (vector doesn't have to splat)
2050   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2051      !isConstantIntBuildVectorOrConstantInt(N1))
2052     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
2053   // fold (mul x, 0) -> 0
2054   if (N1IsConst && ConstValue1 == 0)
2055     return N1;
2056   // We require a splat of the entire scalar bit width for non-contiguous
2057   // bit patterns.
2058   bool IsFullSplat =
2059     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
2060   // fold (mul x, 1) -> x
2061   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
2062     return N0;
2063   // fold (mul x, -1) -> 0-x
2064   if (N1IsConst && ConstValue1.isAllOnesValue()) {
2065     SDLoc DL(N);
2066     return DAG.getNode(ISD::SUB, DL, VT,
2067                        DAG.getConstant(0, DL, VT), N0);
2068   }
2069   // fold (mul x, (1 << c)) -> x << c
2070   if (N1IsConst && !N1IsOpaqueConst && ConstValue1.isPowerOf2() &&
2071       IsFullSplat) {
2072     SDLoc DL(N);
2073     return DAG.getNode(ISD::SHL, DL, VT, N0,
2074                        DAG.getConstant(ConstValue1.logBase2(), DL,
2075                                        getShiftAmountTy(N0.getValueType())));
2076   }
2077   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
2078   if (N1IsConst && !N1IsOpaqueConst && (-ConstValue1).isPowerOf2() &&
2079       IsFullSplat) {
2080     unsigned Log2Val = (-ConstValue1).logBase2();
2081     SDLoc DL(N);
2082     // FIXME: If the input is something that is easily negated (e.g. a
2083     // single-use add), we should put the negate there.
2084     return DAG.getNode(ISD::SUB, DL, VT,
2085                        DAG.getConstant(0, DL, VT),
2086                        DAG.getNode(ISD::SHL, DL, VT, N0,
2087                             DAG.getConstant(Log2Val, DL,
2088                                       getShiftAmountTy(N0.getValueType()))));
2089   }
2090
2091   APInt Val;
2092   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
2093   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
2094       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2095                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2096     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2097                              N1, N0.getOperand(1));
2098     AddToWorklist(C3.getNode());
2099     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2100                        N0.getOperand(0), C3);
2101   }
2102
2103   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2104   // use.
2105   {
2106     SDValue Sh(nullptr,0), Y(nullptr,0);
2107     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2108     if (N0.getOpcode() == ISD::SHL &&
2109         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2110                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2111         N0.getNode()->hasOneUse()) {
2112       Sh = N0; Y = N1;
2113     } else if (N1.getOpcode() == ISD::SHL &&
2114                isa<ConstantSDNode>(N1.getOperand(1)) &&
2115                N1.getNode()->hasOneUse()) {
2116       Sh = N1; Y = N0;
2117     }
2118
2119     if (Sh.getNode()) {
2120       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2121                                 Sh.getOperand(0), Y);
2122       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2123                          Mul, Sh.getOperand(1));
2124     }
2125   }
2126
2127   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2128   if (isConstantIntBuildVectorOrConstantInt(N1) &&
2129       N0.getOpcode() == ISD::ADD &&
2130       isConstantIntBuildVectorOrConstantInt(N0.getOperand(1)) &&
2131       isMulAddWithConstProfitable(N, N0, N1))
2132       return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2133                          DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2134                                      N0.getOperand(0), N1),
2135                          DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2136                                      N0.getOperand(1), N1));
2137
2138   // reassociate mul
2139   if (SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1))
2140     return RMUL;
2141
2142   return SDValue();
2143 }
2144
2145 /// Return true if divmod libcall is available.
2146 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2147                                      const TargetLowering &TLI) {
2148   RTLIB::Libcall LC;
2149   switch (Node->getSimpleValueType(0).SimpleTy) {
2150   default: return false; // No libcall for vector types.
2151   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2152   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2153   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2154   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2155   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2156   }
2157
2158   return TLI.getLibcallName(LC) != nullptr;
2159 }
2160
2161 /// Issue divrem if both quotient and remainder are needed.
2162 SDValue DAGCombiner::useDivRem(SDNode *Node) {
2163   if (Node->use_empty())
2164     return SDValue(); // This is a dead node, leave it alone.
2165
2166   EVT VT = Node->getValueType(0);
2167   if (!TLI.isTypeLegal(VT))
2168     return SDValue();
2169
2170   unsigned Opcode = Node->getOpcode();
2171   bool isSigned = (Opcode == ISD::SDIV) || (Opcode == ISD::SREM);
2172
2173   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2174   // If DIVREM is going to get expanded into a libcall,
2175   // but there is no libcall available, then don't combine.
2176   if (!TLI.isOperationLegalOrCustom(DivRemOpc, VT) &&
2177       !isDivRemLibcallAvailable(Node, isSigned, TLI))
2178     return SDValue();
2179
2180   // If div is legal, it's better to do the normal expansion
2181   unsigned OtherOpcode = 0;
2182   if ((Opcode == ISD::SDIV) || (Opcode == ISD::UDIV)) {
2183     OtherOpcode = isSigned ? ISD::SREM : ISD::UREM;
2184     if (TLI.isOperationLegalOrCustom(Opcode, VT))
2185       return SDValue();
2186   } else {
2187     OtherOpcode = isSigned ? ISD::SDIV : ISD::UDIV;
2188     if (TLI.isOperationLegalOrCustom(OtherOpcode, VT))
2189       return SDValue();
2190   }
2191
2192   SDValue Op0 = Node->getOperand(0);
2193   SDValue Op1 = Node->getOperand(1);
2194   SDValue combined;
2195   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2196          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2197     SDNode *User = *UI;
2198     if (User == Node || User->use_empty())
2199       continue;
2200     // Convert the other matching node(s), too;
2201     // otherwise, the DIVREM may get target-legalized into something
2202     // target-specific that we won't be able to recognize.
2203     unsigned UserOpc = User->getOpcode();
2204     if ((UserOpc == Opcode || UserOpc == OtherOpcode || UserOpc == DivRemOpc) &&
2205         User->getOperand(0) == Op0 &&
2206         User->getOperand(1) == Op1) {
2207       if (!combined) {
2208         if (UserOpc == OtherOpcode) {
2209           SDVTList VTs = DAG.getVTList(VT, VT);
2210           combined = DAG.getNode(DivRemOpc, SDLoc(Node), VTs, Op0, Op1);
2211         } else if (UserOpc == DivRemOpc) {
2212           combined = SDValue(User, 0);
2213         } else {
2214           assert(UserOpc == Opcode);
2215           continue;
2216         }
2217       }
2218       if (UserOpc == ISD::SDIV || UserOpc == ISD::UDIV)
2219         CombineTo(User, combined);
2220       else if (UserOpc == ISD::SREM || UserOpc == ISD::UREM)
2221         CombineTo(User, combined.getValue(1));
2222     }
2223   }
2224   return combined;
2225 }
2226
2227 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2228   SDValue N0 = N->getOperand(0);
2229   SDValue N1 = N->getOperand(1);
2230   EVT VT = N->getValueType(0);
2231
2232   // fold vector ops
2233   if (VT.isVector())
2234     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2235       return FoldedVOp;
2236
2237   SDLoc DL(N);
2238
2239   // fold (sdiv c1, c2) -> c1/c2
2240   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2241   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2242   if (N0C && N1C && !N0C->isOpaque() && !N1C->isOpaque())
2243     return DAG.FoldConstantArithmetic(ISD::SDIV, DL, VT, N0C, N1C);
2244   // fold (sdiv X, 1) -> X
2245   if (N1C && N1C->isOne())
2246     return N0;
2247   // fold (sdiv X, -1) -> 0-X
2248   if (N1C && N1C->isAllOnesValue())
2249     return DAG.getNode(ISD::SUB, DL, VT,
2250                        DAG.getConstant(0, DL, VT), N0);
2251
2252   // If we know the sign bits of both operands are zero, strength reduce to a
2253   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2254   if (!VT.isVector()) {
2255     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2256       return DAG.getNode(ISD::UDIV, DL, N1.getValueType(), N0, N1);
2257   }
2258
2259   // fold (sdiv X, pow2) -> simple ops after legalize
2260   // FIXME: We check for the exact bit here because the generic lowering gives
2261   // better results in that case. The target-specific lowering should learn how
2262   // to handle exact sdivs efficiently.
2263   if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2264       !cast<BinaryWithFlagsSDNode>(N)->Flags.hasExact() &&
2265       (N1C->getAPIntValue().isPowerOf2() ||
2266        (-N1C->getAPIntValue()).isPowerOf2())) {
2267     // Target-specific implementation of sdiv x, pow2.
2268     if (SDValue Res = BuildSDIVPow2(N))
2269       return Res;
2270
2271     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2272
2273     // Splat the sign bit into the register
2274     SDValue SGN =
2275         DAG.getNode(ISD::SRA, DL, VT, N0,
2276                     DAG.getConstant(VT.getScalarSizeInBits() - 1, DL,
2277                                     getShiftAmountTy(N0.getValueType())));
2278     AddToWorklist(SGN.getNode());
2279
2280     // Add (N0 < 0) ? abs2 - 1 : 0;
2281     SDValue SRL =
2282         DAG.getNode(ISD::SRL, DL, VT, SGN,
2283                     DAG.getConstant(VT.getScalarSizeInBits() - lg2, DL,
2284                                     getShiftAmountTy(SGN.getValueType())));
2285     SDValue ADD = DAG.getNode(ISD::ADD, DL, VT, N0, SRL);
2286     AddToWorklist(SRL.getNode());
2287     AddToWorklist(ADD.getNode());    // Divide by pow2
2288     SDValue SRA = DAG.getNode(ISD::SRA, DL, VT, ADD,
2289                   DAG.getConstant(lg2, DL,
2290                                   getShiftAmountTy(ADD.getValueType())));
2291
2292     // If we're dividing by a positive value, we're done.  Otherwise, we must
2293     // negate the result.
2294     if (N1C->getAPIntValue().isNonNegative())
2295       return SRA;
2296
2297     AddToWorklist(SRA.getNode());
2298     return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
2299   }
2300
2301   // If integer divide is expensive and we satisfy the requirements, emit an
2302   // alternate sequence.  Targets may check function attributes for size/speed
2303   // trade-offs.
2304   AttributeSet Attr = DAG.getMachineFunction().getFunction()->getAttributes();
2305   if (N1C && !TLI.isIntDivCheap(N->getValueType(0), Attr))
2306     if (SDValue Op = BuildSDIV(N))
2307       return Op;
2308
2309   // sdiv, srem -> sdivrem
2310   // If the divisor is constant, then return DIVREM only if isIntDivCheap() is true.
2311   // Otherwise, we break the simplification logic in visitREM().
2312   if (!N1C || TLI.isIntDivCheap(N->getValueType(0), Attr))
2313     if (SDValue DivRem = useDivRem(N))
2314         return DivRem;
2315
2316   // undef / X -> 0
2317   if (N0.getOpcode() == ISD::UNDEF)
2318     return DAG.getConstant(0, DL, VT);
2319   // X / undef -> undef
2320   if (N1.getOpcode() == ISD::UNDEF)
2321     return N1;
2322
2323   return SDValue();
2324 }
2325
2326 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2327   SDValue N0 = N->getOperand(0);
2328   SDValue N1 = N->getOperand(1);
2329   EVT VT = N->getValueType(0);
2330
2331   // fold vector ops
2332   if (VT.isVector())
2333     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2334       return FoldedVOp;
2335
2336   SDLoc DL(N);
2337
2338   // fold (udiv c1, c2) -> c1/c2
2339   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2340   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2341   if (N0C && N1C)
2342     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::UDIV, DL, VT,
2343                                                     N0C, N1C))
2344       return Folded;
2345   // fold (udiv x, (1 << c)) -> x >>u c
2346   if (N1C && !N1C->isOpaque() && N1C->getAPIntValue().isPowerOf2())
2347     return DAG.getNode(ISD::SRL, DL, VT, N0,
2348                        DAG.getConstant(N1C->getAPIntValue().logBase2(), DL,
2349                                        getShiftAmountTy(N0.getValueType())));
2350
2351   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2352   if (N1.getOpcode() == ISD::SHL) {
2353     if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2354       if (SHC->getAPIntValue().isPowerOf2()) {
2355         EVT ADDVT = N1.getOperand(1).getValueType();
2356         SDValue Add = DAG.getNode(ISD::ADD, DL, ADDVT,
2357                                   N1.getOperand(1),
2358                                   DAG.getConstant(SHC->getAPIntValue()
2359                                                                   .logBase2(),
2360                                                   DL, ADDVT));
2361         AddToWorklist(Add.getNode());
2362         return DAG.getNode(ISD::SRL, DL, VT, N0, Add);
2363       }
2364     }
2365   }
2366
2367   // fold (udiv x, c) -> alternate
2368   AttributeSet Attr = DAG.getMachineFunction().getFunction()->getAttributes();
2369   if (N1C && !TLI.isIntDivCheap(N->getValueType(0), Attr))
2370     if (SDValue Op = BuildUDIV(N))
2371       return Op;
2372
2373   // sdiv, srem -> sdivrem
2374   // If the divisor is constant, then return DIVREM only if isIntDivCheap() is true.
2375   // Otherwise, we break the simplification logic in visitREM().
2376   if (!N1C || TLI.isIntDivCheap(N->getValueType(0), Attr))
2377     if (SDValue DivRem = useDivRem(N))
2378         return DivRem;
2379
2380   // undef / X -> 0
2381   if (N0.getOpcode() == ISD::UNDEF)
2382     return DAG.getConstant(0, DL, VT);
2383   // X / undef -> undef
2384   if (N1.getOpcode() == ISD::UNDEF)
2385     return N1;
2386
2387   return SDValue();
2388 }
2389
2390 // handles ISD::SREM and ISD::UREM
2391 SDValue DAGCombiner::visitREM(SDNode *N) {
2392   unsigned Opcode = N->getOpcode();
2393   SDValue N0 = N->getOperand(0);
2394   SDValue N1 = N->getOperand(1);
2395   EVT VT = N->getValueType(0);
2396   bool isSigned = (Opcode == ISD::SREM);
2397   SDLoc DL(N);
2398
2399   // fold (rem c1, c2) -> c1%c2
2400   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2401   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2402   if (N0C && N1C)
2403     if (SDValue Folded = DAG.FoldConstantArithmetic(Opcode, DL, VT, N0C, N1C))
2404       return Folded;
2405
2406   if (isSigned) {
2407     // If we know the sign bits of both operands are zero, strength reduce to a
2408     // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2409     if (!VT.isVector()) {
2410       if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2411         return DAG.getNode(ISD::UREM, DL, VT, N0, N1);
2412     }
2413   } else {
2414     // fold (urem x, pow2) -> (and x, pow2-1)
2415     if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2416         N1C->getAPIntValue().isPowerOf2()) {
2417       return DAG.getNode(ISD::AND, DL, VT, N0,
2418                          DAG.getConstant(N1C->getAPIntValue() - 1, DL, VT));
2419     }
2420     // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2421     if (N1.getOpcode() == ISD::SHL) {
2422       if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2423         if (SHC->getAPIntValue().isPowerOf2()) {
2424           SDValue Add =
2425             DAG.getNode(ISD::ADD, DL, VT, N1,
2426                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL,
2427                                  VT));
2428           AddToWorklist(Add.getNode());
2429           return DAG.getNode(ISD::AND, DL, VT, N0, Add);
2430         }
2431       }
2432     }
2433   }
2434
2435   AttributeSet Attr = DAG.getMachineFunction().getFunction()->getAttributes();
2436
2437   // If X/C can be simplified by the division-by-constant logic, lower
2438   // X%C to the equivalent of X-X/C*C.
2439   // To avoid mangling nodes, this simplification requires that the combine()
2440   // call for the speculative DIV must not cause a DIVREM conversion.  We guard
2441   // against this by skipping the simplification if isIntDivCheap().  When
2442   // div is not cheap, combine will not return a DIVREM.  Regardless,
2443   // checking cheapness here makes sense since the simplification results in
2444   // fatter code.
2445   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap(VT, Attr)) {
2446     unsigned DivOpcode = isSigned ? ISD::SDIV : ISD::UDIV;
2447     SDValue Div = DAG.getNode(DivOpcode, DL, VT, N0, N1);
2448     AddToWorklist(Div.getNode());
2449     SDValue OptimizedDiv = combine(Div.getNode());
2450     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2451       assert((OptimizedDiv.getOpcode() != ISD::UDIVREM) &&
2452              (OptimizedDiv.getOpcode() != ISD::SDIVREM));
2453       SDValue Mul = DAG.getNode(ISD::MUL, DL, VT, OptimizedDiv, N1);
2454       SDValue Sub = DAG.getNode(ISD::SUB, DL, VT, N0, Mul);
2455       AddToWorklist(Mul.getNode());
2456       return Sub;
2457     }
2458   }
2459
2460   // sdiv, srem -> sdivrem
2461   if (SDValue DivRem = useDivRem(N))
2462     return DivRem.getValue(1);
2463
2464   // undef % X -> 0
2465   if (N0.getOpcode() == ISD::UNDEF)
2466     return DAG.getConstant(0, DL, VT);
2467   // X % undef -> undef
2468   if (N1.getOpcode() == ISD::UNDEF)
2469     return N1;
2470
2471   return SDValue();
2472 }
2473
2474 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2475   SDValue N0 = N->getOperand(0);
2476   SDValue N1 = N->getOperand(1);
2477   EVT VT = N->getValueType(0);
2478   SDLoc DL(N);
2479
2480   // fold (mulhs x, 0) -> 0
2481   if (isNullConstant(N1))
2482     return N1;
2483   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2484   if (isOneConstant(N1)) {
2485     SDLoc DL(N);
2486     return DAG.getNode(ISD::SRA, DL, N0.getValueType(), N0,
2487                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2488                                        DL,
2489                                        getShiftAmountTy(N0.getValueType())));
2490   }
2491   // fold (mulhs x, undef) -> 0
2492   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2493     return DAG.getConstant(0, SDLoc(N), VT);
2494
2495   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2496   // plus a shift.
2497   if (VT.isSimple() && !VT.isVector()) {
2498     MVT Simple = VT.getSimpleVT();
2499     unsigned SimpleSize = Simple.getSizeInBits();
2500     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2501     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2502       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2503       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2504       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2505       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2506             DAG.getConstant(SimpleSize, DL,
2507                             getShiftAmountTy(N1.getValueType())));
2508       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2509     }
2510   }
2511
2512   return SDValue();
2513 }
2514
2515 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2516   SDValue N0 = N->getOperand(0);
2517   SDValue N1 = N->getOperand(1);
2518   EVT VT = N->getValueType(0);
2519   SDLoc DL(N);
2520
2521   // fold (mulhu x, 0) -> 0
2522   if (isNullConstant(N1))
2523     return N1;
2524   // fold (mulhu x, 1) -> 0
2525   if (isOneConstant(N1))
2526     return DAG.getConstant(0, DL, N0.getValueType());
2527   // fold (mulhu x, undef) -> 0
2528   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2529     return DAG.getConstant(0, DL, VT);
2530
2531   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2532   // plus a shift.
2533   if (VT.isSimple() && !VT.isVector()) {
2534     MVT Simple = VT.getSimpleVT();
2535     unsigned SimpleSize = Simple.getSizeInBits();
2536     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2537     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2538       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2539       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2540       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2541       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2542             DAG.getConstant(SimpleSize, DL,
2543                             getShiftAmountTy(N1.getValueType())));
2544       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2545     }
2546   }
2547
2548   return SDValue();
2549 }
2550
2551 /// Perform optimizations common to nodes that compute two values. LoOp and HiOp
2552 /// give the opcodes for the two computations that are being performed. Return
2553 /// true if a simplification was made.
2554 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2555                                                 unsigned HiOp) {
2556   // If the high half is not needed, just compute the low half.
2557   bool HiExists = N->hasAnyUseOfValue(1);
2558   if (!HiExists &&
2559       (!LegalOperations ||
2560        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2561     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2562     return CombineTo(N, Res, Res);
2563   }
2564
2565   // If the low half is not needed, just compute the high half.
2566   bool LoExists = N->hasAnyUseOfValue(0);
2567   if (!LoExists &&
2568       (!LegalOperations ||
2569        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2570     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2571     return CombineTo(N, Res, Res);
2572   }
2573
2574   // If both halves are used, return as it is.
2575   if (LoExists && HiExists)
2576     return SDValue();
2577
2578   // If the two computed results can be simplified separately, separate them.
2579   if (LoExists) {
2580     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2581     AddToWorklist(Lo.getNode());
2582     SDValue LoOpt = combine(Lo.getNode());
2583     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2584         (!LegalOperations ||
2585          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2586       return CombineTo(N, LoOpt, LoOpt);
2587   }
2588
2589   if (HiExists) {
2590     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2591     AddToWorklist(Hi.getNode());
2592     SDValue HiOpt = combine(Hi.getNode());
2593     if (HiOpt.getNode() && HiOpt != Hi &&
2594         (!LegalOperations ||
2595          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2596       return CombineTo(N, HiOpt, HiOpt);
2597   }
2598
2599   return SDValue();
2600 }
2601
2602 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2603   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS))
2604     return Res;
2605
2606   EVT VT = N->getValueType(0);
2607   SDLoc DL(N);
2608
2609   // If the type is twice as wide is legal, transform the mulhu to a wider
2610   // multiply plus a shift.
2611   if (VT.isSimple() && !VT.isVector()) {
2612     MVT Simple = VT.getSimpleVT();
2613     unsigned SimpleSize = Simple.getSizeInBits();
2614     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2615     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2616       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2617       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2618       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2619       // Compute the high part as N1.
2620       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2621             DAG.getConstant(SimpleSize, DL,
2622                             getShiftAmountTy(Lo.getValueType())));
2623       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2624       // Compute the low part as N0.
2625       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2626       return CombineTo(N, Lo, Hi);
2627     }
2628   }
2629
2630   return SDValue();
2631 }
2632
2633 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2634   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU))
2635     return Res;
2636
2637   EVT VT = N->getValueType(0);
2638   SDLoc DL(N);
2639
2640   // If the type is twice as wide is legal, transform the mulhu to a wider
2641   // multiply plus a shift.
2642   if (VT.isSimple() && !VT.isVector()) {
2643     MVT Simple = VT.getSimpleVT();
2644     unsigned SimpleSize = Simple.getSizeInBits();
2645     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2646     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2647       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2648       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2649       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2650       // Compute the high part as N1.
2651       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2652             DAG.getConstant(SimpleSize, DL,
2653                             getShiftAmountTy(Lo.getValueType())));
2654       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2655       // Compute the low part as N0.
2656       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2657       return CombineTo(N, Lo, Hi);
2658     }
2659   }
2660
2661   return SDValue();
2662 }
2663
2664 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2665   // (smulo x, 2) -> (saddo x, x)
2666   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2667     if (C2->getAPIntValue() == 2)
2668       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2669                          N->getOperand(0), N->getOperand(0));
2670
2671   return SDValue();
2672 }
2673
2674 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2675   // (umulo x, 2) -> (uaddo x, x)
2676   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2677     if (C2->getAPIntValue() == 2)
2678       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2679                          N->getOperand(0), N->getOperand(0));
2680
2681   return SDValue();
2682 }
2683
2684 SDValue DAGCombiner::visitIMINMAX(SDNode *N) {
2685   SDValue N0 = N->getOperand(0);
2686   SDValue N1 = N->getOperand(1);
2687   EVT VT = N0.getValueType();
2688
2689   // fold vector ops
2690   if (VT.isVector())
2691     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2692       return FoldedVOp;
2693
2694   // fold (add c1, c2) -> c1+c2
2695   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
2696   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
2697   if (N0C && N1C)
2698     return DAG.FoldConstantArithmetic(N->getOpcode(), SDLoc(N), VT, N0C, N1C);
2699
2700   // canonicalize constant to RHS
2701   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2702      !isConstantIntBuildVectorOrConstantInt(N1))
2703     return DAG.getNode(N->getOpcode(), SDLoc(N), VT, N1, N0);
2704
2705   return SDValue();
2706 }
2707
2708 /// If this is a binary operator with two operands of the same opcode, try to
2709 /// simplify it.
2710 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2711   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2712   EVT VT = N0.getValueType();
2713   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2714
2715   // Bail early if none of these transforms apply.
2716   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2717
2718   // For each of OP in AND/OR/XOR:
2719   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2720   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2721   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2722   // fold (OP (bswap x), (bswap y)) -> (bswap (OP x, y))
2723   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2724   //
2725   // do not sink logical op inside of a vector extend, since it may combine
2726   // into a vsetcc.
2727   EVT Op0VT = N0.getOperand(0).getValueType();
2728   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2729        N0.getOpcode() == ISD::SIGN_EXTEND ||
2730        N0.getOpcode() == ISD::BSWAP ||
2731        // Avoid infinite looping with PromoteIntBinOp.
2732        (N0.getOpcode() == ISD::ANY_EXTEND &&
2733         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2734        (N0.getOpcode() == ISD::TRUNCATE &&
2735         (!TLI.isZExtFree(VT, Op0VT) ||
2736          !TLI.isTruncateFree(Op0VT, VT)) &&
2737         TLI.isTypeLegal(Op0VT))) &&
2738       !VT.isVector() &&
2739       Op0VT == N1.getOperand(0).getValueType() &&
2740       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2741     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2742                                  N0.getOperand(0).getValueType(),
2743                                  N0.getOperand(0), N1.getOperand(0));
2744     AddToWorklist(ORNode.getNode());
2745     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2746   }
2747
2748   // For each of OP in SHL/SRL/SRA/AND...
2749   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2750   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2751   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2752   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2753        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2754       N0.getOperand(1) == N1.getOperand(1)) {
2755     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2756                                  N0.getOperand(0).getValueType(),
2757                                  N0.getOperand(0), N1.getOperand(0));
2758     AddToWorklist(ORNode.getNode());
2759     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2760                        ORNode, N0.getOperand(1));
2761   }
2762
2763   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2764   // Only perform this optimization after type legalization and before
2765   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2766   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2767   // we don't want to undo this promotion.
2768   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2769   // on scalars.
2770   if ((N0.getOpcode() == ISD::BITCAST ||
2771        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2772       Level == AfterLegalizeTypes) {
2773     SDValue In0 = N0.getOperand(0);
2774     SDValue In1 = N1.getOperand(0);
2775     EVT In0Ty = In0.getValueType();
2776     EVT In1Ty = In1.getValueType();
2777     SDLoc DL(N);
2778     // If both incoming values are integers, and the original types are the
2779     // same.
2780     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2781       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2782       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2783       AddToWorklist(Op.getNode());
2784       return BC;
2785     }
2786   }
2787
2788   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2789   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2790   // If both shuffles use the same mask, and both shuffle within a single
2791   // vector, then it is worthwhile to move the swizzle after the operation.
2792   // The type-legalizer generates this pattern when loading illegal
2793   // vector types from memory. In many cases this allows additional shuffle
2794   // optimizations.
2795   // There are other cases where moving the shuffle after the xor/and/or
2796   // is profitable even if shuffles don't perform a swizzle.
2797   // If both shuffles use the same mask, and both shuffles have the same first
2798   // or second operand, then it might still be profitable to move the shuffle
2799   // after the xor/and/or operation.
2800   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2801     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2802     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2803
2804     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2805            "Inputs to shuffles are not the same type");
2806
2807     // Check that both shuffles use the same mask. The masks are known to be of
2808     // the same length because the result vector type is the same.
2809     // Check also that shuffles have only one use to avoid introducing extra
2810     // instructions.
2811     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2812         SVN0->getMask().equals(SVN1->getMask())) {
2813       SDValue ShOp = N0->getOperand(1);
2814
2815       // Don't try to fold this node if it requires introducing a
2816       // build vector of all zeros that might be illegal at this stage.
2817       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2818         if (!LegalTypes)
2819           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2820         else
2821           ShOp = SDValue();
2822       }
2823
2824       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2825       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2826       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2827       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2828         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2829                                       N0->getOperand(0), N1->getOperand(0));
2830         AddToWorklist(NewNode.getNode());
2831         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2832                                     &SVN0->getMask()[0]);
2833       }
2834
2835       // Don't try to fold this node if it requires introducing a
2836       // build vector of all zeros that might be illegal at this stage.
2837       ShOp = N0->getOperand(0);
2838       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2839         if (!LegalTypes)
2840           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2841         else
2842           ShOp = SDValue();
2843       }
2844
2845       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2846       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2847       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2848       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2849         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2850                                       N0->getOperand(1), N1->getOperand(1));
2851         AddToWorklist(NewNode.getNode());
2852         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2853                                     &SVN0->getMask()[0]);
2854       }
2855     }
2856   }
2857
2858   return SDValue();
2859 }
2860
2861 /// This contains all DAGCombine rules which reduce two values combined by
2862 /// an And operation to a single value. This makes them reusable in the context
2863 /// of visitSELECT(). Rules involving constants are not included as
2864 /// visitSELECT() already handles those cases.
2865 SDValue DAGCombiner::visitANDLike(SDValue N0, SDValue N1,
2866                                   SDNode *LocReference) {
2867   EVT VT = N1.getValueType();
2868
2869   // fold (and x, undef) -> 0
2870   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2871     return DAG.getConstant(0, SDLoc(LocReference), VT);
2872   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2873   SDValue LL, LR, RL, RR, CC0, CC1;
2874   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2875     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2876     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2877
2878     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2879         LL.getValueType().isInteger()) {
2880       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2881       if (isNullConstant(LR) && Op1 == ISD::SETEQ) {
2882         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2883                                      LR.getValueType(), LL, RL);
2884         AddToWorklist(ORNode.getNode());
2885         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2886       }
2887       if (isAllOnesConstant(LR)) {
2888         // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2889         if (Op1 == ISD::SETEQ) {
2890           SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2891                                         LR.getValueType(), LL, RL);
2892           AddToWorklist(ANDNode.getNode());
2893           return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
2894         }
2895         // fold (and (setgt X, -1), (setgt Y, -1)) -> (setgt (or X, Y), -1)
2896         if (Op1 == ISD::SETGT) {
2897           SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2898                                        LR.getValueType(), LL, RL);
2899           AddToWorklist(ORNode.getNode());
2900           return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2901         }
2902       }
2903     }
2904     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2905     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2906         Op0 == Op1 && LL.getValueType().isInteger() &&
2907       Op0 == ISD::SETNE && ((isNullConstant(LR) && isAllOnesConstant(RR)) ||
2908                             (isAllOnesConstant(LR) && isNullConstant(RR)))) {
2909       SDLoc DL(N0);
2910       SDValue ADDNode = DAG.getNode(ISD::ADD, DL, LL.getValueType(),
2911                                     LL, DAG.getConstant(1, DL,
2912                                                         LL.getValueType()));
2913       AddToWorklist(ADDNode.getNode());
2914       return DAG.getSetCC(SDLoc(LocReference), VT, ADDNode,
2915                           DAG.getConstant(2, DL, LL.getValueType()),
2916                           ISD::SETUGE);
2917     }
2918     // canonicalize equivalent to ll == rl
2919     if (LL == RR && LR == RL) {
2920       Op1 = ISD::getSetCCSwappedOperands(Op1);
2921       std::swap(RL, RR);
2922     }
2923     if (LL == RL && LR == RR) {
2924       bool isInteger = LL.getValueType().isInteger();
2925       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2926       if (Result != ISD::SETCC_INVALID &&
2927           (!LegalOperations ||
2928            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2929             TLI.isOperationLegal(ISD::SETCC, LL.getValueType())))) {
2930         EVT CCVT = getSetCCResultType(LL.getValueType());
2931         if (N0.getValueType() == CCVT ||
2932             (!LegalOperations && N0.getValueType() == MVT::i1))
2933           return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
2934                               LL, LR, Result);
2935       }
2936     }
2937   }
2938
2939   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2940       VT.getSizeInBits() <= 64) {
2941     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2942       APInt ADDC = ADDI->getAPIntValue();
2943       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2944         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2945         // immediate for an add, but it is legal if its top c2 bits are set,
2946         // transform the ADD so the immediate doesn't need to be materialized
2947         // in a register.
2948         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2949           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2950                                              SRLI->getZExtValue());
2951           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2952             ADDC |= Mask;
2953             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2954               SDLoc DL(N0);
2955               SDValue NewAdd =
2956                 DAG.getNode(ISD::ADD, DL, VT,
2957                             N0.getOperand(0), DAG.getConstant(ADDC, DL, VT));
2958               CombineTo(N0.getNode(), NewAdd);
2959               // Return N so it doesn't get rechecked!
2960               return SDValue(LocReference, 0);
2961             }
2962           }
2963         }
2964       }
2965     }
2966   }
2967
2968   return SDValue();
2969 }
2970
2971 bool DAGCombiner::isAndLoadExtLoad(ConstantSDNode *AndC, LoadSDNode *LoadN,
2972                                    EVT LoadResultTy, EVT &ExtVT, EVT &LoadedVT,
2973                                    bool &NarrowLoad) {
2974   uint32_t ActiveBits = AndC->getAPIntValue().getActiveBits();
2975
2976   if (ActiveBits == 0 || !APIntOps::isMask(ActiveBits, AndC->getAPIntValue()))
2977     return false;
2978
2979   ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2980   LoadedVT = LoadN->getMemoryVT();
2981
2982   if (ExtVT == LoadedVT &&
2983       (!LegalOperations ||
2984        TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy, ExtVT))) {
2985     // ZEXTLOAD will match without needing to change the size of the value being
2986     // loaded.
2987     NarrowLoad = false;
2988     return true;
2989   }
2990
2991   // Do not change the width of a volatile load.
2992   if (LoadN->isVolatile())
2993     return false;
2994
2995   // Do not generate loads of non-round integer types since these can
2996   // be expensive (and would be wrong if the type is not byte sized).
2997   if (!LoadedVT.bitsGT(ExtVT) || !ExtVT.isRound())
2998     return false;
2999
3000   if (LegalOperations &&
3001       !TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy, ExtVT))
3002     return false;
3003
3004   if (!TLI.shouldReduceLoadWidth(LoadN, ISD::ZEXTLOAD, ExtVT))
3005     return false;
3006
3007   NarrowLoad = true;
3008   return true;
3009 }
3010
3011 SDValue DAGCombiner::visitAND(SDNode *N) {
3012   SDValue N0 = N->getOperand(0);
3013   SDValue N1 = N->getOperand(1);
3014   EVT VT = N1.getValueType();
3015
3016   // fold vector ops
3017   if (VT.isVector()) {
3018     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3019       return FoldedVOp;
3020
3021     // fold (and x, 0) -> 0, vector edition
3022     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3023       // do not return N0, because undef node may exist in N0
3024       return DAG.getConstant(
3025           APInt::getNullValue(
3026               N0.getValueType().getScalarType().getSizeInBits()),
3027           SDLoc(N), N0.getValueType());
3028     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3029       // do not return N1, because undef node may exist in N1
3030       return DAG.getConstant(
3031           APInt::getNullValue(
3032               N1.getValueType().getScalarType().getSizeInBits()),
3033           SDLoc(N), N1.getValueType());
3034
3035     // fold (and x, -1) -> x, vector edition
3036     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3037       return N1;
3038     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3039       return N0;
3040   }
3041
3042   // fold (and c1, c2) -> c1&c2
3043   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3044   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3045   if (N0C && N1C && !N1C->isOpaque())
3046     return DAG.FoldConstantArithmetic(ISD::AND, SDLoc(N), VT, N0C, N1C);
3047   // canonicalize constant to RHS
3048   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3049      !isConstantIntBuildVectorOrConstantInt(N1))
3050     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
3051   // fold (and x, -1) -> x
3052   if (isAllOnesConstant(N1))
3053     return N0;
3054   // if (and x, c) is known to be zero, return 0
3055   unsigned BitWidth = VT.getScalarType().getSizeInBits();
3056   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3057                                    APInt::getAllOnesValue(BitWidth)))
3058     return DAG.getConstant(0, SDLoc(N), VT);
3059   // reassociate and
3060   if (SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1))
3061     return RAND;
3062   // fold (and (or x, C), D) -> D if (C & D) == D
3063   if (N1C && N0.getOpcode() == ISD::OR)
3064     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
3065       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
3066         return N1;
3067   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
3068   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3069     SDValue N0Op0 = N0.getOperand(0);
3070     APInt Mask = ~N1C->getAPIntValue();
3071     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
3072     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
3073       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
3074                                  N0.getValueType(), N0Op0);
3075
3076       // Replace uses of the AND with uses of the Zero extend node.
3077       CombineTo(N, Zext);
3078
3079       // We actually want to replace all uses of the any_extend with the
3080       // zero_extend, to avoid duplicating things.  This will later cause this
3081       // AND to be folded.
3082       CombineTo(N0.getNode(), Zext);
3083       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3084     }
3085   }
3086   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
3087   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
3088   // already be zero by virtue of the width of the base type of the load.
3089   //
3090   // the 'X' node here can either be nothing or an extract_vector_elt to catch
3091   // more cases.
3092   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
3093        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
3094       N0.getOpcode() == ISD::LOAD) {
3095     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
3096                                          N0 : N0.getOperand(0) );
3097
3098     // Get the constant (if applicable) the zero'th operand is being ANDed with.
3099     // This can be a pure constant or a vector splat, in which case we treat the
3100     // vector as a scalar and use the splat value.
3101     APInt Constant = APInt::getNullValue(1);
3102     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
3103       Constant = C->getAPIntValue();
3104     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
3105       APInt SplatValue, SplatUndef;
3106       unsigned SplatBitSize;
3107       bool HasAnyUndefs;
3108       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
3109                                              SplatBitSize, HasAnyUndefs);
3110       if (IsSplat) {
3111         // Undef bits can contribute to a possible optimisation if set, so
3112         // set them.
3113         SplatValue |= SplatUndef;
3114
3115         // The splat value may be something like "0x00FFFFFF", which means 0 for
3116         // the first vector value and FF for the rest, repeating. We need a mask
3117         // that will apply equally to all members of the vector, so AND all the
3118         // lanes of the constant together.
3119         EVT VT = Vector->getValueType(0);
3120         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
3121
3122         // If the splat value has been compressed to a bitlength lower
3123         // than the size of the vector lane, we need to re-expand it to
3124         // the lane size.
3125         if (BitWidth > SplatBitSize)
3126           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
3127                SplatBitSize < BitWidth;
3128                SplatBitSize = SplatBitSize * 2)
3129             SplatValue |= SplatValue.shl(SplatBitSize);
3130
3131         // Make sure that variable 'Constant' is only set if 'SplatBitSize' is a
3132         // multiple of 'BitWidth'. Otherwise, we could propagate a wrong value.
3133         if (SplatBitSize % BitWidth == 0) {
3134           Constant = APInt::getAllOnesValue(BitWidth);
3135           for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
3136             Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
3137         }
3138       }
3139     }
3140
3141     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
3142     // actually legal and isn't going to get expanded, else this is a false
3143     // optimisation.
3144     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
3145                                                     Load->getValueType(0),
3146                                                     Load->getMemoryVT());
3147
3148     // Resize the constant to the same size as the original memory access before
3149     // extension. If it is still the AllOnesValue then this AND is completely
3150     // unneeded.
3151     Constant =
3152       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
3153
3154     bool B;
3155     switch (Load->getExtensionType()) {
3156     default: B = false; break;
3157     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
3158     case ISD::ZEXTLOAD:
3159     case ISD::NON_EXTLOAD: B = true; break;
3160     }
3161
3162     if (B && Constant.isAllOnesValue()) {
3163       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
3164       // preserve semantics once we get rid of the AND.
3165       SDValue NewLoad(Load, 0);
3166       if (Load->getExtensionType() == ISD::EXTLOAD) {
3167         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
3168                               Load->getValueType(0), SDLoc(Load),
3169                               Load->getChain(), Load->getBasePtr(),
3170                               Load->getOffset(), Load->getMemoryVT(),
3171                               Load->getMemOperand());
3172         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
3173         if (Load->getNumValues() == 3) {
3174           // PRE/POST_INC loads have 3 values.
3175           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
3176                            NewLoad.getValue(2) };
3177           CombineTo(Load, To, 3, true);
3178         } else {
3179           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
3180         }
3181       }
3182
3183       // Fold the AND away, taking care not to fold to the old load node if we
3184       // replaced it.
3185       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
3186
3187       return SDValue(N, 0); // Return N so it doesn't get rechecked!
3188     }
3189   }
3190
3191   // fold (and (load x), 255) -> (zextload x, i8)
3192   // fold (and (extload x, i16), 255) -> (zextload x, i8)
3193   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
3194   if (N1C && (N0.getOpcode() == ISD::LOAD ||
3195               (N0.getOpcode() == ISD::ANY_EXTEND &&
3196                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
3197     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
3198     LoadSDNode *LN0 = HasAnyExt
3199       ? cast<LoadSDNode>(N0.getOperand(0))
3200       : cast<LoadSDNode>(N0);
3201     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
3202         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
3203       auto NarrowLoad = false;
3204       EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
3205       EVT ExtVT, LoadedVT;
3206       if (isAndLoadExtLoad(N1C, LN0, LoadResultTy, ExtVT, LoadedVT,
3207                            NarrowLoad)) {
3208         if (!NarrowLoad) {
3209           SDValue NewLoad =
3210             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3211                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
3212                            LN0->getMemOperand());
3213           AddToWorklist(N);
3214           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
3215           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3216         } else {
3217           EVT PtrType = LN0->getOperand(1).getValueType();
3218
3219           unsigned Alignment = LN0->getAlignment();
3220           SDValue NewPtr = LN0->getBasePtr();
3221
3222           // For big endian targets, we need to add an offset to the pointer
3223           // to load the correct bytes.  For little endian systems, we merely
3224           // need to read fewer bytes from the same pointer.
3225           if (DAG.getDataLayout().isBigEndian()) {
3226             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
3227             unsigned EVTStoreBytes = ExtVT.getStoreSize();
3228             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
3229             SDLoc DL(LN0);
3230             NewPtr = DAG.getNode(ISD::ADD, DL, PtrType,
3231                                  NewPtr, DAG.getConstant(PtrOff, DL, PtrType));
3232             Alignment = MinAlign(Alignment, PtrOff);
3233           }
3234
3235           AddToWorklist(NewPtr.getNode());
3236
3237           SDValue Load =
3238             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3239                            LN0->getChain(), NewPtr,
3240                            LN0->getPointerInfo(),
3241                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
3242                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3243           AddToWorklist(N);
3244           CombineTo(LN0, Load, Load.getValue(1));
3245           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3246         }
3247       }
3248     }
3249   }
3250
3251   if (SDValue Combined = visitANDLike(N0, N1, N))
3252     return Combined;
3253
3254   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
3255   if (N0.getOpcode() == N1.getOpcode())
3256     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3257       return Tmp;
3258
3259   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
3260   // fold (and (sra)) -> (and (srl)) when possible.
3261   if (!VT.isVector() &&
3262       SimplifyDemandedBits(SDValue(N, 0)))
3263     return SDValue(N, 0);
3264
3265   // fold (zext_inreg (extload x)) -> (zextload x)
3266   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
3267     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3268     EVT MemVT = LN0->getMemoryVT();
3269     // If we zero all the possible extended bits, then we can turn this into
3270     // a zextload if we are running before legalize or the operation is legal.
3271     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3272     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3273                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3274         ((!LegalOperations && !LN0->isVolatile()) ||
3275          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3276       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3277                                        LN0->getChain(), LN0->getBasePtr(),
3278                                        MemVT, LN0->getMemOperand());
3279       AddToWorklist(N);
3280       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3281       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3282     }
3283   }
3284   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
3285   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
3286       N0.hasOneUse()) {
3287     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3288     EVT MemVT = LN0->getMemoryVT();
3289     // If we zero all the possible extended bits, then we can turn this into
3290     // a zextload if we are running before legalize or the operation is legal.
3291     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3292     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3293                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3294         ((!LegalOperations && !LN0->isVolatile()) ||
3295          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3296       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3297                                        LN0->getChain(), LN0->getBasePtr(),
3298                                        MemVT, LN0->getMemOperand());
3299       AddToWorklist(N);
3300       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3301       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3302     }
3303   }
3304   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3305   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3306     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3307                                        N0.getOperand(1), false);
3308     if (BSwap.getNode())
3309       return BSwap;
3310   }
3311
3312   return SDValue();
3313 }
3314
3315 /// Match (a >> 8) | (a << 8) as (bswap a) >> 16.
3316 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3317                                         bool DemandHighBits) {
3318   if (!LegalOperations)
3319     return SDValue();
3320
3321   EVT VT = N->getValueType(0);
3322   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3323     return SDValue();
3324   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3325     return SDValue();
3326
3327   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3328   bool LookPassAnd0 = false;
3329   bool LookPassAnd1 = false;
3330   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3331       std::swap(N0, N1);
3332   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3333       std::swap(N0, N1);
3334   if (N0.getOpcode() == ISD::AND) {
3335     if (!N0.getNode()->hasOneUse())
3336       return SDValue();
3337     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3338     if (!N01C || N01C->getZExtValue() != 0xFF00)
3339       return SDValue();
3340     N0 = N0.getOperand(0);
3341     LookPassAnd0 = true;
3342   }
3343
3344   if (N1.getOpcode() == ISD::AND) {
3345     if (!N1.getNode()->hasOneUse())
3346       return SDValue();
3347     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3348     if (!N11C || N11C->getZExtValue() != 0xFF)
3349       return SDValue();
3350     N1 = N1.getOperand(0);
3351     LookPassAnd1 = true;
3352   }
3353
3354   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3355     std::swap(N0, N1);
3356   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3357     return SDValue();
3358   if (!N0.getNode()->hasOneUse() ||
3359       !N1.getNode()->hasOneUse())
3360     return SDValue();
3361
3362   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3363   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3364   if (!N01C || !N11C)
3365     return SDValue();
3366   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3367     return SDValue();
3368
3369   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3370   SDValue N00 = N0->getOperand(0);
3371   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3372     if (!N00.getNode()->hasOneUse())
3373       return SDValue();
3374     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3375     if (!N001C || N001C->getZExtValue() != 0xFF)
3376       return SDValue();
3377     N00 = N00.getOperand(0);
3378     LookPassAnd0 = true;
3379   }
3380
3381   SDValue N10 = N1->getOperand(0);
3382   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3383     if (!N10.getNode()->hasOneUse())
3384       return SDValue();
3385     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3386     if (!N101C || N101C->getZExtValue() != 0xFF00)
3387       return SDValue();
3388     N10 = N10.getOperand(0);
3389     LookPassAnd1 = true;
3390   }
3391
3392   if (N00 != N10)
3393     return SDValue();
3394
3395   // Make sure everything beyond the low halfword gets set to zero since the SRL
3396   // 16 will clear the top bits.
3397   unsigned OpSizeInBits = VT.getSizeInBits();
3398   if (DemandHighBits && OpSizeInBits > 16) {
3399     // If the left-shift isn't masked out then the only way this is a bswap is
3400     // if all bits beyond the low 8 are 0. In that case the entire pattern
3401     // reduces to a left shift anyway: leave it for other parts of the combiner.
3402     if (!LookPassAnd0)
3403       return SDValue();
3404
3405     // However, if the right shift isn't masked out then it might be because
3406     // it's not needed. See if we can spot that too.
3407     if (!LookPassAnd1 &&
3408         !DAG.MaskedValueIsZero(
3409             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3410       return SDValue();
3411   }
3412
3413   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3414   if (OpSizeInBits > 16) {
3415     SDLoc DL(N);
3416     Res = DAG.getNode(ISD::SRL, DL, VT, Res,
3417                       DAG.getConstant(OpSizeInBits - 16, DL,
3418                                       getShiftAmountTy(VT)));
3419   }
3420   return Res;
3421 }
3422
3423 /// Return true if the specified node is an element that makes up a 32-bit
3424 /// packed halfword byteswap.
3425 /// ((x & 0x000000ff) << 8) |
3426 /// ((x & 0x0000ff00) >> 8) |
3427 /// ((x & 0x00ff0000) << 8) |
3428 /// ((x & 0xff000000) >> 8)
3429 static bool isBSwapHWordElement(SDValue N, MutableArrayRef<SDNode *> Parts) {
3430   if (!N.getNode()->hasOneUse())
3431     return false;
3432
3433   unsigned Opc = N.getOpcode();
3434   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3435     return false;
3436
3437   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3438   if (!N1C)
3439     return false;
3440
3441   unsigned Num;
3442   switch (N1C->getZExtValue()) {
3443   default:
3444     return false;
3445   case 0xFF:       Num = 0; break;
3446   case 0xFF00:     Num = 1; break;
3447   case 0xFF0000:   Num = 2; break;
3448   case 0xFF000000: Num = 3; break;
3449   }
3450
3451   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3452   SDValue N0 = N.getOperand(0);
3453   if (Opc == ISD::AND) {
3454     if (Num == 0 || Num == 2) {
3455       // (x >> 8) & 0xff
3456       // (x >> 8) & 0xff0000
3457       if (N0.getOpcode() != ISD::SRL)
3458         return false;
3459       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3460       if (!C || C->getZExtValue() != 8)
3461         return false;
3462     } else {
3463       // (x << 8) & 0xff00
3464       // (x << 8) & 0xff000000
3465       if (N0.getOpcode() != ISD::SHL)
3466         return false;
3467       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3468       if (!C || C->getZExtValue() != 8)
3469         return false;
3470     }
3471   } else if (Opc == ISD::SHL) {
3472     // (x & 0xff) << 8
3473     // (x & 0xff0000) << 8
3474     if (Num != 0 && Num != 2)
3475       return false;
3476     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3477     if (!C || C->getZExtValue() != 8)
3478       return false;
3479   } else { // Opc == ISD::SRL
3480     // (x & 0xff00) >> 8
3481     // (x & 0xff000000) >> 8
3482     if (Num != 1 && Num != 3)
3483       return false;
3484     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3485     if (!C || C->getZExtValue() != 8)
3486       return false;
3487   }
3488
3489   if (Parts[Num])
3490     return false;
3491
3492   Parts[Num] = N0.getOperand(0).getNode();
3493   return true;
3494 }
3495
3496 /// Match a 32-bit packed halfword bswap. That is
3497 /// ((x & 0x000000ff) << 8) |
3498 /// ((x & 0x0000ff00) >> 8) |
3499 /// ((x & 0x00ff0000) << 8) |
3500 /// ((x & 0xff000000) >> 8)
3501 /// => (rotl (bswap x), 16)
3502 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3503   if (!LegalOperations)
3504     return SDValue();
3505
3506   EVT VT = N->getValueType(0);
3507   if (VT != MVT::i32)
3508     return SDValue();
3509   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3510     return SDValue();
3511
3512   // Look for either
3513   // (or (or (and), (and)), (or (and), (and)))
3514   // (or (or (or (and), (and)), (and)), (and))
3515   if (N0.getOpcode() != ISD::OR)
3516     return SDValue();
3517   SDValue N00 = N0.getOperand(0);
3518   SDValue N01 = N0.getOperand(1);
3519   SDNode *Parts[4] = {};
3520
3521   if (N1.getOpcode() == ISD::OR &&
3522       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3523     // (or (or (and), (and)), (or (and), (and)))
3524     SDValue N000 = N00.getOperand(0);
3525     if (!isBSwapHWordElement(N000, Parts))
3526       return SDValue();
3527
3528     SDValue N001 = N00.getOperand(1);
3529     if (!isBSwapHWordElement(N001, Parts))
3530       return SDValue();
3531     SDValue N010 = N01.getOperand(0);
3532     if (!isBSwapHWordElement(N010, Parts))
3533       return SDValue();
3534     SDValue N011 = N01.getOperand(1);
3535     if (!isBSwapHWordElement(N011, Parts))
3536       return SDValue();
3537   } else {
3538     // (or (or (or (and), (and)), (and)), (and))
3539     if (!isBSwapHWordElement(N1, Parts))
3540       return SDValue();
3541     if (!isBSwapHWordElement(N01, Parts))
3542       return SDValue();
3543     if (N00.getOpcode() != ISD::OR)
3544       return SDValue();
3545     SDValue N000 = N00.getOperand(0);
3546     if (!isBSwapHWordElement(N000, Parts))
3547       return SDValue();
3548     SDValue N001 = N00.getOperand(1);
3549     if (!isBSwapHWordElement(N001, Parts))
3550       return SDValue();
3551   }
3552
3553   // Make sure the parts are all coming from the same node.
3554   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3555     return SDValue();
3556
3557   SDLoc DL(N);
3558   SDValue BSwap = DAG.getNode(ISD::BSWAP, DL, VT,
3559                               SDValue(Parts[0], 0));
3560
3561   // Result of the bswap should be rotated by 16. If it's not legal, then
3562   // do  (x << 16) | (x >> 16).
3563   SDValue ShAmt = DAG.getConstant(16, DL, getShiftAmountTy(VT));
3564   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3565     return DAG.getNode(ISD::ROTL, DL, VT, BSwap, ShAmt);
3566   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3567     return DAG.getNode(ISD::ROTR, DL, VT, BSwap, ShAmt);
3568   return DAG.getNode(ISD::OR, DL, VT,
3569                      DAG.getNode(ISD::SHL, DL, VT, BSwap, ShAmt),
3570                      DAG.getNode(ISD::SRL, DL, VT, BSwap, ShAmt));
3571 }
3572
3573 /// This contains all DAGCombine rules which reduce two values combined by
3574 /// an Or operation to a single value \see visitANDLike().
3575 SDValue DAGCombiner::visitORLike(SDValue N0, SDValue N1, SDNode *LocReference) {
3576   EVT VT = N1.getValueType();
3577   // fold (or x, undef) -> -1
3578   if (!LegalOperations &&
3579       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3580     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3581     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()),
3582                            SDLoc(LocReference), VT);
3583   }
3584   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3585   SDValue LL, LR, RL, RR, CC0, CC1;
3586   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3587     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3588     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3589
3590     if (LR == RR && Op0 == Op1 && LL.getValueType().isInteger()) {
3591       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3592       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3593       if (isNullConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3594         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3595                                      LR.getValueType(), LL, RL);
3596         AddToWorklist(ORNode.getNode());
3597         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
3598       }
3599       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3600       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3601       if (isAllOnesConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3602         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3603                                       LR.getValueType(), LL, RL);
3604         AddToWorklist(ANDNode.getNode());
3605         return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
3606       }
3607     }
3608     // canonicalize equivalent to ll == rl
3609     if (LL == RR && LR == RL) {
3610       Op1 = ISD::getSetCCSwappedOperands(Op1);
3611       std::swap(RL, RR);
3612     }
3613     if (LL == RL && LR == RR) {
3614       bool isInteger = LL.getValueType().isInteger();
3615       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3616       if (Result != ISD::SETCC_INVALID &&
3617           (!LegalOperations ||
3618            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3619             TLI.isOperationLegal(ISD::SETCC, LL.getValueType())))) {
3620         EVT CCVT = getSetCCResultType(LL.getValueType());
3621         if (N0.getValueType() == CCVT ||
3622             (!LegalOperations && N0.getValueType() == MVT::i1))
3623           return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
3624                               LL, LR, Result);
3625       }
3626     }
3627   }
3628
3629   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3630   if (N0.getOpcode() == ISD::AND && N1.getOpcode() == ISD::AND &&
3631       // Don't increase # computations.
3632       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3633     // We can only do this xform if we know that bits from X that are set in C2
3634     // but not in C1 are already zero.  Likewise for Y.
3635     if (const ConstantSDNode *N0O1C =
3636         getAsNonOpaqueConstant(N0.getOperand(1))) {
3637       if (const ConstantSDNode *N1O1C =
3638           getAsNonOpaqueConstant(N1.getOperand(1))) {
3639         // We can only do this xform if we know that bits from X that are set in
3640         // C2 but not in C1 are already zero.  Likewise for Y.
3641         const APInt &LHSMask = N0O1C->getAPIntValue();
3642         const APInt &RHSMask = N1O1C->getAPIntValue();
3643
3644         if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3645             DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3646           SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3647                                   N0.getOperand(0), N1.getOperand(0));
3648           SDLoc DL(LocReference);
3649           return DAG.getNode(ISD::AND, DL, VT, X,
3650                              DAG.getConstant(LHSMask | RHSMask, DL, VT));
3651         }
3652       }
3653     }
3654   }
3655
3656   // (or (and X, M), (and X, N)) -> (and X, (or M, N))
3657   if (N0.getOpcode() == ISD::AND &&
3658       N1.getOpcode() == ISD::AND &&
3659       N0.getOperand(0) == N1.getOperand(0) &&
3660       // Don't increase # computations.
3661       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3662     SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3663                             N0.getOperand(1), N1.getOperand(1));
3664     return DAG.getNode(ISD::AND, SDLoc(LocReference), VT, N0.getOperand(0), X);
3665   }
3666
3667   return SDValue();
3668 }
3669
3670 SDValue DAGCombiner::visitOR(SDNode *N) {
3671   SDValue N0 = N->getOperand(0);
3672   SDValue N1 = N->getOperand(1);
3673   EVT VT = N1.getValueType();
3674
3675   // fold vector ops
3676   if (VT.isVector()) {
3677     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3678       return FoldedVOp;
3679
3680     // fold (or x, 0) -> x, vector edition
3681     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3682       return N1;
3683     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3684       return N0;
3685
3686     // fold (or x, -1) -> -1, vector edition
3687     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3688       // do not return N0, because undef node may exist in N0
3689       return DAG.getConstant(
3690           APInt::getAllOnesValue(
3691               N0.getValueType().getScalarType().getSizeInBits()),
3692           SDLoc(N), N0.getValueType());
3693     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3694       // do not return N1, because undef node may exist in N1
3695       return DAG.getConstant(
3696           APInt::getAllOnesValue(
3697               N1.getValueType().getScalarType().getSizeInBits()),
3698           SDLoc(N), N1.getValueType());
3699
3700     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3701     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3702     // Do this only if the resulting shuffle is legal.
3703     if (isa<ShuffleVectorSDNode>(N0) &&
3704         isa<ShuffleVectorSDNode>(N1) &&
3705         // Avoid folding a node with illegal type.
3706         TLI.isTypeLegal(VT) &&
3707         N0->getOperand(1) == N1->getOperand(1) &&
3708         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3709       bool CanFold = true;
3710       unsigned NumElts = VT.getVectorNumElements();
3711       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3712       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3713       // We construct two shuffle masks:
3714       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3715       // and N1 as the second operand.
3716       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3717       // and N0 as the second operand.
3718       // We do this because OR is commutable and therefore there might be
3719       // two ways to fold this node into a shuffle.
3720       SmallVector<int,4> Mask1;
3721       SmallVector<int,4> Mask2;
3722
3723       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3724         int M0 = SV0->getMaskElt(i);
3725         int M1 = SV1->getMaskElt(i);
3726
3727         // Both shuffle indexes are undef. Propagate Undef.
3728         if (M0 < 0 && M1 < 0) {
3729           Mask1.push_back(M0);
3730           Mask2.push_back(M0);
3731           continue;
3732         }
3733
3734         if (M0 < 0 || M1 < 0 ||
3735             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3736             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3737           CanFold = false;
3738           break;
3739         }
3740
3741         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3742         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3743       }
3744
3745       if (CanFold) {
3746         // Fold this sequence only if the resulting shuffle is 'legal'.
3747         if (TLI.isShuffleMaskLegal(Mask1, VT))
3748           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3749                                       N1->getOperand(0), &Mask1[0]);
3750         if (TLI.isShuffleMaskLegal(Mask2, VT))
3751           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3752                                       N0->getOperand(0), &Mask2[0]);
3753       }
3754     }
3755   }
3756
3757   // fold (or c1, c2) -> c1|c2
3758   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3759   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3760   if (N0C && N1C && !N1C->isOpaque())
3761     return DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N), VT, N0C, N1C);
3762   // canonicalize constant to RHS
3763   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3764      !isConstantIntBuildVectorOrConstantInt(N1))
3765     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3766   // fold (or x, 0) -> x
3767   if (isNullConstant(N1))
3768     return N0;
3769   // fold (or x, -1) -> -1
3770   if (isAllOnesConstant(N1))
3771     return N1;
3772   // fold (or x, c) -> c iff (x & ~c) == 0
3773   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3774     return N1;
3775
3776   if (SDValue Combined = visitORLike(N0, N1, N))
3777     return Combined;
3778
3779   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3780   if (SDValue BSwap = MatchBSwapHWord(N, N0, N1))
3781     return BSwap;
3782   if (SDValue BSwap = MatchBSwapHWordLow(N, N0, N1))
3783     return BSwap;
3784
3785   // reassociate or
3786   if (SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1))
3787     return ROR;
3788   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3789   // iff (c1 & c2) == 0.
3790   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3791              isa<ConstantSDNode>(N0.getOperand(1))) {
3792     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3793     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3794       if (SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N1), VT,
3795                                                    N1C, C1))
3796         return DAG.getNode(
3797             ISD::AND, SDLoc(N), VT,
3798             DAG.getNode(ISD::OR, SDLoc(N0), VT, N0.getOperand(0), N1), COR);
3799       return SDValue();
3800     }
3801   }
3802   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3803   if (N0.getOpcode() == N1.getOpcode())
3804     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3805       return Tmp;
3806
3807   // See if this is some rotate idiom.
3808   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3809     return SDValue(Rot, 0);
3810
3811   // Simplify the operands using demanded-bits information.
3812   if (!VT.isVector() &&
3813       SimplifyDemandedBits(SDValue(N, 0)))
3814     return SDValue(N, 0);
3815
3816   return SDValue();
3817 }
3818
3819 /// Match "(X shl/srl V1) & V2" where V2 may not be present.
3820 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3821   if (Op.getOpcode() == ISD::AND) {
3822     if (isConstantIntBuildVectorOrConstantInt(Op.getOperand(1))) {
3823       Mask = Op.getOperand(1);
3824       Op = Op.getOperand(0);
3825     } else {
3826       return false;
3827     }
3828   }
3829
3830   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3831     Shift = Op;
3832     return true;
3833   }
3834
3835   return false;
3836 }
3837
3838 // Return true if we can prove that, whenever Neg and Pos are both in the
3839 // range [0, EltSize), Neg == (Pos == 0 ? 0 : EltSize - Pos).  This means that
3840 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3841 //
3842 //     (or (shift1 X, Neg), (shift2 X, Pos))
3843 //
3844 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3845 // in direction shift1 by Neg.  The range [0, EltSize) means that we only need
3846 // to consider shift amounts with defined behavior.
3847 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned EltSize) {
3848   // If EltSize is a power of 2 then:
3849   //
3850   //  (a) (Pos == 0 ? 0 : EltSize - Pos) == (EltSize - Pos) & (EltSize - 1)
3851   //  (b) Neg == Neg & (EltSize - 1) whenever Neg is in [0, EltSize).
3852   //
3853   // So if EltSize is a power of 2 and Neg is (and Neg', EltSize-1), we check
3854   // for the stronger condition:
3855   //
3856   //     Neg & (EltSize - 1) == (EltSize - Pos) & (EltSize - 1)    [A]
3857   //
3858   // for all Neg and Pos.  Since Neg & (EltSize - 1) == Neg' & (EltSize - 1)
3859   // we can just replace Neg with Neg' for the rest of the function.
3860   //
3861   // In other cases we check for the even stronger condition:
3862   //
3863   //     Neg == EltSize - Pos                                    [B]
3864   //
3865   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3866   // behavior if Pos == 0 (and consequently Neg == EltSize).
3867   //
3868   // We could actually use [A] whenever EltSize is a power of 2, but the
3869   // only extra cases that it would match are those uninteresting ones
3870   // where Neg and Pos are never in range at the same time.  E.g. for
3871   // EltSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3872   // as well as (sub 32, Pos), but:
3873   //
3874   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3875   //
3876   // always invokes undefined behavior for 32-bit X.
3877   //
3878   // Below, Mask == EltSize - 1 when using [A] and is all-ones otherwise.
3879   unsigned MaskLoBits = 0;
3880   if (Neg.getOpcode() == ISD::AND && isPowerOf2_64(EltSize)) {
3881     if (ConstantSDNode *NegC = isConstOrConstSplat(Neg.getOperand(1))) {
3882       if (NegC->getAPIntValue() == EltSize - 1) {
3883         Neg = Neg.getOperand(0);
3884         MaskLoBits = Log2_64(EltSize);
3885       }
3886     }
3887   }
3888
3889   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3890   if (Neg.getOpcode() != ISD::SUB)
3891     return false;
3892   ConstantSDNode *NegC = isConstOrConstSplat(Neg.getOperand(0));
3893   if (!NegC)
3894     return false;
3895   SDValue NegOp1 = Neg.getOperand(1);
3896
3897   // On the RHS of [A], if Pos is Pos' & (EltSize - 1), just replace Pos with
3898   // Pos'.  The truncation is redundant for the purpose of the equality.
3899   if (MaskLoBits && Pos.getOpcode() == ISD::AND)
3900     if (ConstantSDNode *PosC = isConstOrConstSplat(Pos.getOperand(1)))
3901       if (PosC->getAPIntValue() == EltSize - 1)
3902         Pos = Pos.getOperand(0);
3903
3904   // The condition we need is now:
3905   //
3906   //     (NegC - NegOp1) & Mask == (EltSize - Pos) & Mask
3907   //
3908   // If NegOp1 == Pos then we need:
3909   //
3910   //              EltSize & Mask == NegC & Mask
3911   //
3912   // (because "x & Mask" is a truncation and distributes through subtraction).
3913   APInt Width;
3914   if (Pos == NegOp1)
3915     Width = NegC->getAPIntValue();
3916
3917   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3918   // Then the condition we want to prove becomes:
3919   //
3920   //     (NegC - NegOp1) & Mask == (EltSize - (NegOp1 + PosC)) & Mask
3921   //
3922   // which, again because "x & Mask" is a truncation, becomes:
3923   //
3924   //                NegC & Mask == (EltSize - PosC) & Mask
3925   //             EltSize & Mask == (NegC + PosC) & Mask
3926   else if (Pos.getOpcode() == ISD::ADD && Pos.getOperand(0) == NegOp1) {
3927     if (ConstantSDNode *PosC = isConstOrConstSplat(Pos.getOperand(1)))
3928       Width = PosC->getAPIntValue() + NegC->getAPIntValue();
3929     else
3930       return false;
3931   } else
3932     return false;
3933
3934   // Now we just need to check that EltSize & Mask == Width & Mask.
3935   if (MaskLoBits)
3936     // EltSize & Mask is 0 since Mask is EltSize - 1.
3937     return Width.getLoBits(MaskLoBits) == 0;
3938   return Width == EltSize;
3939 }
3940
3941 // A subroutine of MatchRotate used once we have found an OR of two opposite
3942 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3943 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3944 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3945 // Neg with outer conversions stripped away.
3946 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3947                                        SDValue Neg, SDValue InnerPos,
3948                                        SDValue InnerNeg, unsigned PosOpcode,
3949                                        unsigned NegOpcode, SDLoc DL) {
3950   // fold (or (shl x, (*ext y)),
3951   //          (srl x, (*ext (sub 32, y)))) ->
3952   //   (rotl x, y) or (rotr x, (sub 32, y))
3953   //
3954   // fold (or (shl x, (*ext (sub 32, y))),
3955   //          (srl x, (*ext y))) ->
3956   //   (rotr x, y) or (rotl x, (sub 32, y))
3957   EVT VT = Shifted.getValueType();
3958   if (matchRotateSub(InnerPos, InnerNeg, VT.getScalarSizeInBits())) {
3959     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3960     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3961                        HasPos ? Pos : Neg).getNode();
3962   }
3963
3964   return nullptr;
3965 }
3966
3967 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3968 // idioms for rotate, and if the target supports rotation instructions, generate
3969 // a rot[lr].
3970 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3971   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3972   EVT VT = LHS.getValueType();
3973   if (!TLI.isTypeLegal(VT)) return nullptr;
3974
3975   // The target must have at least one rotate flavor.
3976   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3977   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3978   if (!HasROTL && !HasROTR) return nullptr;
3979
3980   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3981   SDValue LHSShift;   // The shift.
3982   SDValue LHSMask;    // AND value if any.
3983   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3984     return nullptr; // Not part of a rotate.
3985
3986   SDValue RHSShift;   // The shift.
3987   SDValue RHSMask;    // AND value if any.
3988   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3989     return nullptr; // Not part of a rotate.
3990
3991   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3992     return nullptr;   // Not shifting the same value.
3993
3994   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3995     return nullptr;   // Shifts must disagree.
3996
3997   // Canonicalize shl to left side in a shl/srl pair.
3998   if (RHSShift.getOpcode() == ISD::SHL) {
3999     std::swap(LHS, RHS);
4000     std::swap(LHSShift, RHSShift);
4001     std::swap(LHSMask, RHSMask);
4002   }
4003
4004   unsigned EltSizeInBits = VT.getScalarSizeInBits();
4005   SDValue LHSShiftArg = LHSShift.getOperand(0);
4006   SDValue LHSShiftAmt = LHSShift.getOperand(1);
4007   SDValue RHSShiftArg = RHSShift.getOperand(0);
4008   SDValue RHSShiftAmt = RHSShift.getOperand(1);
4009
4010   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
4011   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
4012   if (isConstOrConstSplat(LHSShiftAmt) && isConstOrConstSplat(RHSShiftAmt)) {
4013     uint64_t LShVal = isConstOrConstSplat(LHSShiftAmt)->getZExtValue();
4014     uint64_t RShVal = isConstOrConstSplat(RHSShiftAmt)->getZExtValue();
4015     if ((LShVal + RShVal) != EltSizeInBits)
4016       return nullptr;
4017
4018     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
4019                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
4020
4021     // If there is an AND of either shifted operand, apply it to the result.
4022     if (LHSMask.getNode() || RHSMask.getNode()) {
4023       APInt AllBits = APInt::getAllOnesValue(EltSizeInBits);
4024       SDValue Mask = DAG.getConstant(AllBits, DL, VT);
4025
4026       if (LHSMask.getNode()) {
4027         APInt RHSBits = APInt::getLowBitsSet(EltSizeInBits, LShVal);
4028         Mask = DAG.getNode(ISD::AND, DL, VT, Mask,
4029                            DAG.getNode(ISD::OR, DL, VT, LHSMask,
4030                                        DAG.getConstant(RHSBits, DL, VT)));
4031       }
4032       if (RHSMask.getNode()) {
4033         APInt LHSBits = APInt::getHighBitsSet(EltSizeInBits, RShVal);
4034         Mask = DAG.getNode(ISD::AND, DL, VT, Mask,
4035                            DAG.getNode(ISD::OR, DL, VT, RHSMask,
4036                                        DAG.getConstant(LHSBits, DL, VT)));
4037       }
4038
4039       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, Mask);
4040     }
4041
4042     return Rot.getNode();
4043   }
4044
4045   // If there is a mask here, and we have a variable shift, we can't be sure
4046   // that we're masking out the right stuff.
4047   if (LHSMask.getNode() || RHSMask.getNode())
4048     return nullptr;
4049
4050   // If the shift amount is sign/zext/any-extended just peel it off.
4051   SDValue LExtOp0 = LHSShiftAmt;
4052   SDValue RExtOp0 = RHSShiftAmt;
4053   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
4054        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
4055        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
4056        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
4057       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
4058        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
4059        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
4060        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
4061     LExtOp0 = LHSShiftAmt.getOperand(0);
4062     RExtOp0 = RHSShiftAmt.getOperand(0);
4063   }
4064
4065   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
4066                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
4067   if (TryL)
4068     return TryL;
4069
4070   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
4071                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
4072   if (TryR)
4073     return TryR;
4074
4075   return nullptr;
4076 }
4077
4078 SDValue DAGCombiner::visitXOR(SDNode *N) {
4079   SDValue N0 = N->getOperand(0);
4080   SDValue N1 = N->getOperand(1);
4081   EVT VT = N0.getValueType();
4082
4083   // fold vector ops
4084   if (VT.isVector()) {
4085     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4086       return FoldedVOp;
4087
4088     // fold (xor x, 0) -> x, vector edition
4089     if (ISD::isBuildVectorAllZeros(N0.getNode()))
4090       return N1;
4091     if (ISD::isBuildVectorAllZeros(N1.getNode()))
4092       return N0;
4093   }
4094
4095   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
4096   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
4097     return DAG.getConstant(0, SDLoc(N), VT);
4098   // fold (xor x, undef) -> undef
4099   if (N0.getOpcode() == ISD::UNDEF)
4100     return N0;
4101   if (N1.getOpcode() == ISD::UNDEF)
4102     return N1;
4103   // fold (xor c1, c2) -> c1^c2
4104   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4105   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
4106   if (N0C && N1C)
4107     return DAG.FoldConstantArithmetic(ISD::XOR, SDLoc(N), VT, N0C, N1C);
4108   // canonicalize constant to RHS
4109   if (isConstantIntBuildVectorOrConstantInt(N0) &&
4110      !isConstantIntBuildVectorOrConstantInt(N1))
4111     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
4112   // fold (xor x, 0) -> x
4113   if (isNullConstant(N1))
4114     return N0;
4115   // reassociate xor
4116   if (SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1))
4117     return RXOR;
4118
4119   // fold !(x cc y) -> (x !cc y)
4120   SDValue LHS, RHS, CC;
4121   if (TLI.isConstTrueVal(N1.getNode()) && isSetCCEquivalent(N0, LHS, RHS, CC)) {
4122     bool isInt = LHS.getValueType().isInteger();
4123     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
4124                                                isInt);
4125
4126     if (!LegalOperations ||
4127         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
4128       switch (N0.getOpcode()) {
4129       default:
4130         llvm_unreachable("Unhandled SetCC Equivalent!");
4131       case ISD::SETCC:
4132         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
4133       case ISD::SELECT_CC:
4134         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
4135                                N0.getOperand(3), NotCC);
4136       }
4137     }
4138   }
4139
4140   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
4141   if (isOneConstant(N1) && N0.getOpcode() == ISD::ZERO_EXTEND &&
4142       N0.getNode()->hasOneUse() &&
4143       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
4144     SDValue V = N0.getOperand(0);
4145     SDLoc DL(N0);
4146     V = DAG.getNode(ISD::XOR, DL, V.getValueType(), V,
4147                     DAG.getConstant(1, DL, V.getValueType()));
4148     AddToWorklist(V.getNode());
4149     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
4150   }
4151
4152   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
4153   if (isOneConstant(N1) && VT == MVT::i1 &&
4154       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4155     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4156     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
4157       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4158       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4159       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4160       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4161       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4162     }
4163   }
4164   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
4165   if (isAllOnesConstant(N1) &&
4166       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4167     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4168     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
4169       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4170       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4171       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4172       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4173       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4174     }
4175   }
4176   // fold (xor (and x, y), y) -> (and (not x), y)
4177   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
4178       N0->getOperand(1) == N1) {
4179     SDValue X = N0->getOperand(0);
4180     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
4181     AddToWorklist(NotX.getNode());
4182     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
4183   }
4184   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
4185   if (N1C && N0.getOpcode() == ISD::XOR) {
4186     if (const ConstantSDNode *N00C = getAsNonOpaqueConstant(N0.getOperand(0))) {
4187       SDLoc DL(N);
4188       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(1),
4189                          DAG.getConstant(N1C->getAPIntValue() ^
4190                                          N00C->getAPIntValue(), DL, VT));
4191     }
4192     if (const ConstantSDNode *N01C = getAsNonOpaqueConstant(N0.getOperand(1))) {
4193       SDLoc DL(N);
4194       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(0),
4195                          DAG.getConstant(N1C->getAPIntValue() ^
4196                                          N01C->getAPIntValue(), DL, VT));
4197     }
4198   }
4199   // fold (xor x, x) -> 0
4200   if (N0 == N1)
4201     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
4202
4203   // fold (xor (shl 1, x), -1) -> (rotl ~1, x)
4204   // Here is a concrete example of this equivalence:
4205   // i16   x ==  14
4206   // i16 shl ==   1 << 14  == 16384 == 0b0100000000000000
4207   // i16 xor == ~(1 << 14) == 49151 == 0b1011111111111111
4208   //
4209   // =>
4210   //
4211   // i16     ~1      == 0b1111111111111110
4212   // i16 rol(~1, 14) == 0b1011111111111111
4213   //
4214   // Some additional tips to help conceptualize this transform:
4215   // - Try to see the operation as placing a single zero in a value of all ones.
4216   // - There exists no value for x which would allow the result to contain zero.
4217   // - Values of x larger than the bitwidth are undefined and do not require a
4218   //   consistent result.
4219   // - Pushing the zero left requires shifting one bits in from the right.
4220   // A rotate left of ~1 is a nice way of achieving the desired result.
4221   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT) && N0.getOpcode() == ISD::SHL
4222       && isAllOnesConstant(N1) && isOneConstant(N0.getOperand(0))) {
4223     SDLoc DL(N);
4224     return DAG.getNode(ISD::ROTL, DL, VT, DAG.getConstant(~1, DL, VT),
4225                        N0.getOperand(1));
4226   }
4227
4228   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
4229   if (N0.getOpcode() == N1.getOpcode())
4230     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
4231       return Tmp;
4232
4233   // Simplify the expression using non-local knowledge.
4234   if (!VT.isVector() &&
4235       SimplifyDemandedBits(SDValue(N, 0)))
4236     return SDValue(N, 0);
4237
4238   return SDValue();
4239 }
4240
4241 /// Handle transforms common to the three shifts, when the shift amount is a
4242 /// constant.
4243 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
4244   SDNode *LHS = N->getOperand(0).getNode();
4245   if (!LHS->hasOneUse()) return SDValue();
4246
4247   // We want to pull some binops through shifts, so that we have (and (shift))
4248   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
4249   // thing happens with address calculations, so it's important to canonicalize
4250   // it.
4251   bool HighBitSet = false;  // Can we transform this if the high bit is set?
4252
4253   switch (LHS->getOpcode()) {
4254   default: return SDValue();
4255   case ISD::OR:
4256   case ISD::XOR:
4257     HighBitSet = false; // We can only transform sra if the high bit is clear.
4258     break;
4259   case ISD::AND:
4260     HighBitSet = true;  // We can only transform sra if the high bit is set.
4261     break;
4262   case ISD::ADD:
4263     if (N->getOpcode() != ISD::SHL)
4264       return SDValue(); // only shl(add) not sr[al](add).
4265     HighBitSet = false; // We can only transform sra if the high bit is clear.
4266     break;
4267   }
4268
4269   // We require the RHS of the binop to be a constant and not opaque as well.
4270   ConstantSDNode *BinOpCst = getAsNonOpaqueConstant(LHS->getOperand(1));
4271   if (!BinOpCst) return SDValue();
4272
4273   // FIXME: disable this unless the input to the binop is a shift by a constant.
4274   // If it is not a shift, it pessimizes some common cases like:
4275   //
4276   //    void foo(int *X, int i) { X[i & 1235] = 1; }
4277   //    int bar(int *X, int i) { return X[i & 255]; }
4278   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
4279   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
4280        BinOpLHSVal->getOpcode() != ISD::SRA &&
4281        BinOpLHSVal->getOpcode() != ISD::SRL) ||
4282       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
4283     return SDValue();
4284
4285   EVT VT = N->getValueType(0);
4286
4287   // If this is a signed shift right, and the high bit is modified by the
4288   // logical operation, do not perform the transformation. The highBitSet
4289   // boolean indicates the value of the high bit of the constant which would
4290   // cause it to be modified for this operation.
4291   if (N->getOpcode() == ISD::SRA) {
4292     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
4293     if (BinOpRHSSignSet != HighBitSet)
4294       return SDValue();
4295   }
4296
4297   if (!TLI.isDesirableToCommuteWithShift(LHS))
4298     return SDValue();
4299
4300   // Fold the constants, shifting the binop RHS by the shift amount.
4301   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
4302                                N->getValueType(0),
4303                                LHS->getOperand(1), N->getOperand(1));
4304   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
4305
4306   // Create the new shift.
4307   SDValue NewShift = DAG.getNode(N->getOpcode(),
4308                                  SDLoc(LHS->getOperand(0)),
4309                                  VT, LHS->getOperand(0), N->getOperand(1));
4310
4311   // Create the new binop.
4312   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
4313 }
4314
4315 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
4316   assert(N->getOpcode() == ISD::TRUNCATE);
4317   assert(N->getOperand(0).getOpcode() == ISD::AND);
4318
4319   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
4320   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
4321     SDValue N01 = N->getOperand(0).getOperand(1);
4322
4323     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
4324       if (!N01C->isOpaque()) {
4325         EVT TruncVT = N->getValueType(0);
4326         SDValue N00 = N->getOperand(0).getOperand(0);
4327         APInt TruncC = N01C->getAPIntValue();
4328         TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
4329         SDLoc DL(N);
4330
4331         return DAG.getNode(ISD::AND, DL, TruncVT,
4332                            DAG.getNode(ISD::TRUNCATE, DL, TruncVT, N00),
4333                            DAG.getConstant(TruncC, DL, TruncVT));
4334       }
4335     }
4336   }
4337
4338   return SDValue();
4339 }
4340
4341 SDValue DAGCombiner::visitRotate(SDNode *N) {
4342   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4343   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4344       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4345     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4346     if (NewOp1.getNode())
4347       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4348                          N->getOperand(0), NewOp1);
4349   }
4350   return SDValue();
4351 }
4352
4353 SDValue DAGCombiner::visitSHL(SDNode *N) {
4354   SDValue N0 = N->getOperand(0);
4355   SDValue N1 = N->getOperand(1);
4356   EVT VT = N0.getValueType();
4357   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4358
4359   // fold vector ops
4360   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4361   if (VT.isVector()) {
4362     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4363       return FoldedVOp;
4364
4365     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4366     // If setcc produces all-one true value then:
4367     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4368     if (N1CV && N1CV->isConstant()) {
4369       if (N0.getOpcode() == ISD::AND) {
4370         SDValue N00 = N0->getOperand(0);
4371         SDValue N01 = N0->getOperand(1);
4372         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4373
4374         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4375             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4376                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4377           if (SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT,
4378                                                      N01CV, N1CV))
4379             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4380         }
4381       } else {
4382         N1C = isConstOrConstSplat(N1);
4383       }
4384     }
4385   }
4386
4387   // fold (shl c1, c2) -> c1<<c2
4388   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4389   if (N0C && N1C && !N1C->isOpaque())
4390     return DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT, N0C, N1C);
4391   // fold (shl 0, x) -> 0
4392   if (isNullConstant(N0))
4393     return N0;
4394   // fold (shl x, c >= size(x)) -> undef
4395   if (N1C && N1C->getAPIntValue().uge(OpSizeInBits))
4396     return DAG.getUNDEF(VT);
4397   // fold (shl x, 0) -> x
4398   if (N1C && N1C->isNullValue())
4399     return N0;
4400   // fold (shl undef, x) -> 0
4401   if (N0.getOpcode() == ISD::UNDEF)
4402     return DAG.getConstant(0, SDLoc(N), VT);
4403   // if (shl x, c) is known to be zero, return 0
4404   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4405                             APInt::getAllOnesValue(OpSizeInBits)))
4406     return DAG.getConstant(0, SDLoc(N), VT);
4407   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4408   if (N1.getOpcode() == ISD::TRUNCATE &&
4409       N1.getOperand(0).getOpcode() == ISD::AND) {
4410     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4411     if (NewOp1.getNode())
4412       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4413   }
4414
4415   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4416     return SDValue(N, 0);
4417
4418   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4419   if (N1C && N0.getOpcode() == ISD::SHL) {
4420     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4421       uint64_t c1 = N0C1->getZExtValue();
4422       uint64_t c2 = N1C->getZExtValue();
4423       SDLoc DL(N);
4424       if (c1 + c2 >= OpSizeInBits)
4425         return DAG.getConstant(0, DL, VT);
4426       return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4427                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4428     }
4429   }
4430
4431   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4432   // For this to be valid, the second form must not preserve any of the bits
4433   // that are shifted out by the inner shift in the first form.  This means
4434   // the outer shift size must be >= the number of bits added by the ext.
4435   // As a corollary, we don't care what kind of ext it is.
4436   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4437               N0.getOpcode() == ISD::ANY_EXTEND ||
4438               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4439       N0.getOperand(0).getOpcode() == ISD::SHL) {
4440     SDValue N0Op0 = N0.getOperand(0);
4441     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4442       uint64_t c1 = N0Op0C1->getZExtValue();
4443       uint64_t c2 = N1C->getZExtValue();
4444       EVT InnerShiftVT = N0Op0.getValueType();
4445       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4446       if (c2 >= OpSizeInBits - InnerShiftSize) {
4447         SDLoc DL(N0);
4448         if (c1 + c2 >= OpSizeInBits)
4449           return DAG.getConstant(0, DL, VT);
4450         return DAG.getNode(ISD::SHL, DL, VT,
4451                            DAG.getNode(N0.getOpcode(), DL, VT,
4452                                        N0Op0->getOperand(0)),
4453                            DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4454       }
4455     }
4456   }
4457
4458   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4459   // Only fold this if the inner zext has no other uses to avoid increasing
4460   // the total number of instructions.
4461   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4462       N0.getOperand(0).getOpcode() == ISD::SRL) {
4463     SDValue N0Op0 = N0.getOperand(0);
4464     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4465       uint64_t c1 = N0Op0C1->getZExtValue();
4466       if (c1 < VT.getScalarSizeInBits()) {
4467         uint64_t c2 = N1C->getZExtValue();
4468         if (c1 == c2) {
4469           SDValue NewOp0 = N0.getOperand(0);
4470           EVT CountVT = NewOp0.getOperand(1).getValueType();
4471           SDLoc DL(N);
4472           SDValue NewSHL = DAG.getNode(ISD::SHL, DL, NewOp0.getValueType(),
4473                                        NewOp0,
4474                                        DAG.getConstant(c2, DL, CountVT));
4475           AddToWorklist(NewSHL.getNode());
4476           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4477         }
4478       }
4479     }
4480   }
4481
4482   // fold (shl (sr[la] exact X,  C1), C2) -> (shl    X, (C2-C1)) if C1 <= C2
4483   // fold (shl (sr[la] exact X,  C1), C2) -> (sr[la] X, (C2-C1)) if C1  > C2
4484   if (N1C && (N0.getOpcode() == ISD::SRL || N0.getOpcode() == ISD::SRA) &&
4485       cast<BinaryWithFlagsSDNode>(N0)->Flags.hasExact()) {
4486     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4487       uint64_t C1 = N0C1->getZExtValue();
4488       uint64_t C2 = N1C->getZExtValue();
4489       SDLoc DL(N);
4490       if (C1 <= C2)
4491         return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4492                            DAG.getConstant(C2 - C1, DL, N1.getValueType()));
4493       return DAG.getNode(N0.getOpcode(), DL, VT, N0.getOperand(0),
4494                          DAG.getConstant(C1 - C2, DL, N1.getValueType()));
4495     }
4496   }
4497
4498   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4499   //                               (and (srl x, (sub c1, c2), MASK)
4500   // Only fold this if the inner shift has no other uses -- if it does, folding
4501   // this will increase the total number of instructions.
4502   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4503     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4504       uint64_t c1 = N0C1->getZExtValue();
4505       if (c1 < OpSizeInBits) {
4506         uint64_t c2 = N1C->getZExtValue();
4507         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4508         SDValue Shift;
4509         if (c2 > c1) {
4510           Mask = Mask.shl(c2 - c1);
4511           SDLoc DL(N);
4512           Shift = DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4513                               DAG.getConstant(c2 - c1, DL, N1.getValueType()));
4514         } else {
4515           Mask = Mask.lshr(c1 - c2);
4516           SDLoc DL(N);
4517           Shift = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4518                               DAG.getConstant(c1 - c2, DL, N1.getValueType()));
4519         }
4520         SDLoc DL(N0);
4521         return DAG.getNode(ISD::AND, DL, VT, Shift,
4522                            DAG.getConstant(Mask, DL, VT));
4523       }
4524     }
4525   }
4526   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4527   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4528     unsigned BitSize = VT.getScalarSizeInBits();
4529     SDLoc DL(N);
4530     SDValue HiBitsMask =
4531       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4532                                             BitSize - N1C->getZExtValue()),
4533                       DL, VT);
4534     return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4535                        HiBitsMask);
4536   }
4537
4538   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1 << c2)
4539   // Variant of version done on multiply, except mul by a power of 2 is turned
4540   // into a shift.
4541   APInt Val;
4542   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
4543       (isa<ConstantSDNode>(N0.getOperand(1)) ||
4544        isConstantSplatVector(N0.getOperand(1).getNode(), Val))) {
4545     SDValue Shl0 = DAG.getNode(ISD::SHL, SDLoc(N0), VT, N0.getOperand(0), N1);
4546     SDValue Shl1 = DAG.getNode(ISD::SHL, SDLoc(N1), VT, N0.getOperand(1), N1);
4547     return DAG.getNode(ISD::ADD, SDLoc(N), VT, Shl0, Shl1);
4548   }
4549
4550   // fold (shl (mul x, c1), c2) -> (mul x, c1 << c2)
4551   if (N1C && N0.getOpcode() == ISD::MUL && N0.getNode()->hasOneUse()) {
4552     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4553       if (SDValue Folded =
4554               DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N1), VT, N0C1, N1C))
4555         return DAG.getNode(ISD::MUL, SDLoc(N), VT, N0.getOperand(0), Folded);
4556     }
4557   }
4558
4559   if (N1C && !N1C->isOpaque())
4560     if (SDValue NewSHL = visitShiftByConstant(N, N1C))
4561       return NewSHL;
4562
4563   return SDValue();
4564 }
4565
4566 SDValue DAGCombiner::visitSRA(SDNode *N) {
4567   SDValue N0 = N->getOperand(0);
4568   SDValue N1 = N->getOperand(1);
4569   EVT VT = N0.getValueType();
4570   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4571
4572   // fold vector ops
4573   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4574   if (VT.isVector()) {
4575     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4576       return FoldedVOp;
4577
4578     N1C = isConstOrConstSplat(N1);
4579   }
4580
4581   // fold (sra c1, c2) -> (sra c1, c2)
4582   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4583   if (N0C && N1C && !N1C->isOpaque())
4584     return DAG.FoldConstantArithmetic(ISD::SRA, SDLoc(N), VT, N0C, N1C);
4585   // fold (sra 0, x) -> 0
4586   if (isNullConstant(N0))
4587     return N0;
4588   // fold (sra -1, x) -> -1
4589   if (isAllOnesConstant(N0))
4590     return N0;
4591   // fold (sra x, (setge c, size(x))) -> undef
4592   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4593     return DAG.getUNDEF(VT);
4594   // fold (sra x, 0) -> x
4595   if (N1C && N1C->isNullValue())
4596     return N0;
4597   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4598   // sext_inreg.
4599   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4600     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4601     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4602     if (VT.isVector())
4603       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4604                                ExtVT, VT.getVectorNumElements());
4605     if ((!LegalOperations ||
4606          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4607       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4608                          N0.getOperand(0), DAG.getValueType(ExtVT));
4609   }
4610
4611   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4612   if (N1C && N0.getOpcode() == ISD::SRA) {
4613     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4614       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4615       if (Sum >= OpSizeInBits)
4616         Sum = OpSizeInBits - 1;
4617       SDLoc DL(N);
4618       return DAG.getNode(ISD::SRA, DL, VT, N0.getOperand(0),
4619                          DAG.getConstant(Sum, DL, N1.getValueType()));
4620     }
4621   }
4622
4623   // fold (sra (shl X, m), (sub result_size, n))
4624   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4625   // result_size - n != m.
4626   // If truncate is free for the target sext(shl) is likely to result in better
4627   // code.
4628   if (N0.getOpcode() == ISD::SHL && N1C) {
4629     // Get the two constanst of the shifts, CN0 = m, CN = n.
4630     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4631     if (N01C) {
4632       LLVMContext &Ctx = *DAG.getContext();
4633       // Determine what the truncate's result bitsize and type would be.
4634       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4635
4636       if (VT.isVector())
4637         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4638
4639       // Determine the residual right-shift amount.
4640       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4641
4642       // If the shift is not a no-op (in which case this should be just a sign
4643       // extend already), the truncated to type is legal, sign_extend is legal
4644       // on that type, and the truncate to that type is both legal and free,
4645       // perform the transform.
4646       if ((ShiftAmt > 0) &&
4647           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4648           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4649           TLI.isTruncateFree(VT, TruncVT)) {
4650
4651         SDLoc DL(N);
4652         SDValue Amt = DAG.getConstant(ShiftAmt, DL,
4653             getShiftAmountTy(N0.getOperand(0).getValueType()));
4654         SDValue Shift = DAG.getNode(ISD::SRL, DL, VT,
4655                                     N0.getOperand(0), Amt);
4656         SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, TruncVT,
4657                                     Shift);
4658         return DAG.getNode(ISD::SIGN_EXTEND, DL,
4659                            N->getValueType(0), Trunc);
4660       }
4661     }
4662   }
4663
4664   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4665   if (N1.getOpcode() == ISD::TRUNCATE &&
4666       N1.getOperand(0).getOpcode() == ISD::AND) {
4667     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4668     if (NewOp1.getNode())
4669       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4670   }
4671
4672   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4673   //      if c1 is equal to the number of bits the trunc removes
4674   if (N0.getOpcode() == ISD::TRUNCATE &&
4675       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4676        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4677       N0.getOperand(0).hasOneUse() &&
4678       N0.getOperand(0).getOperand(1).hasOneUse() &&
4679       N1C) {
4680     SDValue N0Op0 = N0.getOperand(0);
4681     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4682       unsigned LargeShiftVal = LargeShift->getZExtValue();
4683       EVT LargeVT = N0Op0.getValueType();
4684
4685       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4686         SDLoc DL(N);
4687         SDValue Amt =
4688           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(), DL,
4689                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4690         SDValue SRA = DAG.getNode(ISD::SRA, DL, LargeVT,
4691                                   N0Op0.getOperand(0), Amt);
4692         return DAG.getNode(ISD::TRUNCATE, DL, VT, SRA);
4693       }
4694     }
4695   }
4696
4697   // Simplify, based on bits shifted out of the LHS.
4698   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4699     return SDValue(N, 0);
4700
4701
4702   // If the sign bit is known to be zero, switch this to a SRL.
4703   if (DAG.SignBitIsZero(N0))
4704     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4705
4706   if (N1C && !N1C->isOpaque())
4707     if (SDValue NewSRA = visitShiftByConstant(N, N1C))
4708       return NewSRA;
4709
4710   return SDValue();
4711 }
4712
4713 SDValue DAGCombiner::visitSRL(SDNode *N) {
4714   SDValue N0 = N->getOperand(0);
4715   SDValue N1 = N->getOperand(1);
4716   EVT VT = N0.getValueType();
4717   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4718
4719   // fold vector ops
4720   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4721   if (VT.isVector()) {
4722     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4723       return FoldedVOp;
4724
4725     N1C = isConstOrConstSplat(N1);
4726   }
4727
4728   // fold (srl c1, c2) -> c1 >>u c2
4729   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4730   if (N0C && N1C && !N1C->isOpaque())
4731     return DAG.FoldConstantArithmetic(ISD::SRL, SDLoc(N), VT, N0C, N1C);
4732   // fold (srl 0, x) -> 0
4733   if (isNullConstant(N0))
4734     return N0;
4735   // fold (srl x, c >= size(x)) -> undef
4736   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4737     return DAG.getUNDEF(VT);
4738   // fold (srl x, 0) -> x
4739   if (N1C && N1C->isNullValue())
4740     return N0;
4741   // if (srl x, c) is known to be zero, return 0
4742   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4743                                    APInt::getAllOnesValue(OpSizeInBits)))
4744     return DAG.getConstant(0, SDLoc(N), VT);
4745
4746   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4747   if (N1C && N0.getOpcode() == ISD::SRL) {
4748     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4749       uint64_t c1 = N01C->getZExtValue();
4750       uint64_t c2 = N1C->getZExtValue();
4751       SDLoc DL(N);
4752       if (c1 + c2 >= OpSizeInBits)
4753         return DAG.getConstant(0, DL, VT);
4754       return DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4755                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4756     }
4757   }
4758
4759   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4760   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4761       N0.getOperand(0).getOpcode() == ISD::SRL &&
4762       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4763     uint64_t c1 =
4764       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4765     uint64_t c2 = N1C->getZExtValue();
4766     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4767     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4768     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4769     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4770     if (c1 + OpSizeInBits == InnerShiftSize) {
4771       SDLoc DL(N0);
4772       if (c1 + c2 >= InnerShiftSize)
4773         return DAG.getConstant(0, DL, VT);
4774       return DAG.getNode(ISD::TRUNCATE, DL, VT,
4775                          DAG.getNode(ISD::SRL, DL, InnerShiftVT,
4776                                      N0.getOperand(0)->getOperand(0),
4777                                      DAG.getConstant(c1 + c2, DL,
4778                                                      ShiftCountVT)));
4779     }
4780   }
4781
4782   // fold (srl (shl x, c), c) -> (and x, cst2)
4783   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4784     unsigned BitSize = N0.getScalarValueSizeInBits();
4785     if (BitSize <= 64) {
4786       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4787       SDLoc DL(N);
4788       return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4789                          DAG.getConstant(~0ULL >> ShAmt, DL, VT));
4790     }
4791   }
4792
4793   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4794   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4795     // Shifting in all undef bits?
4796     EVT SmallVT = N0.getOperand(0).getValueType();
4797     unsigned BitSize = SmallVT.getScalarSizeInBits();
4798     if (N1C->getZExtValue() >= BitSize)
4799       return DAG.getUNDEF(VT);
4800
4801     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4802       uint64_t ShiftAmt = N1C->getZExtValue();
4803       SDLoc DL0(N0);
4804       SDValue SmallShift = DAG.getNode(ISD::SRL, DL0, SmallVT,
4805                                        N0.getOperand(0),
4806                           DAG.getConstant(ShiftAmt, DL0,
4807                                           getShiftAmountTy(SmallVT)));
4808       AddToWorklist(SmallShift.getNode());
4809       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4810       SDLoc DL(N);
4811       return DAG.getNode(ISD::AND, DL, VT,
4812                          DAG.getNode(ISD::ANY_EXTEND, DL, VT, SmallShift),
4813                          DAG.getConstant(Mask, DL, VT));
4814     }
4815   }
4816
4817   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4818   // bit, which is unmodified by sra.
4819   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4820     if (N0.getOpcode() == ISD::SRA)
4821       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4822   }
4823
4824   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4825   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4826       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4827     APInt KnownZero, KnownOne;
4828     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4829
4830     // If any of the input bits are KnownOne, then the input couldn't be all
4831     // zeros, thus the result of the srl will always be zero.
4832     if (KnownOne.getBoolValue()) return DAG.getConstant(0, SDLoc(N0), VT);
4833
4834     // If all of the bits input the to ctlz node are known to be zero, then
4835     // the result of the ctlz is "32" and the result of the shift is one.
4836     APInt UnknownBits = ~KnownZero;
4837     if (UnknownBits == 0) return DAG.getConstant(1, SDLoc(N0), VT);
4838
4839     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4840     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4841       // Okay, we know that only that the single bit specified by UnknownBits
4842       // could be set on input to the CTLZ node. If this bit is set, the SRL
4843       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4844       // to an SRL/XOR pair, which is likely to simplify more.
4845       unsigned ShAmt = UnknownBits.countTrailingZeros();
4846       SDValue Op = N0.getOperand(0);
4847
4848       if (ShAmt) {
4849         SDLoc DL(N0);
4850         Op = DAG.getNode(ISD::SRL, DL, VT, Op,
4851                   DAG.getConstant(ShAmt, DL,
4852                                   getShiftAmountTy(Op.getValueType())));
4853         AddToWorklist(Op.getNode());
4854       }
4855
4856       SDLoc DL(N);
4857       return DAG.getNode(ISD::XOR, DL, VT,
4858                          Op, DAG.getConstant(1, DL, VT));
4859     }
4860   }
4861
4862   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4863   if (N1.getOpcode() == ISD::TRUNCATE &&
4864       N1.getOperand(0).getOpcode() == ISD::AND) {
4865     if (SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode()))
4866       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4867   }
4868
4869   // fold operands of srl based on knowledge that the low bits are not
4870   // demanded.
4871   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4872     return SDValue(N, 0);
4873
4874   if (N1C && !N1C->isOpaque())
4875     if (SDValue NewSRL = visitShiftByConstant(N, N1C))
4876       return NewSRL;
4877
4878   // Attempt to convert a srl of a load into a narrower zero-extending load.
4879   if (SDValue NarrowLoad = ReduceLoadWidth(N))
4880     return NarrowLoad;
4881
4882   // Here is a common situation. We want to optimize:
4883   //
4884   //   %a = ...
4885   //   %b = and i32 %a, 2
4886   //   %c = srl i32 %b, 1
4887   //   brcond i32 %c ...
4888   //
4889   // into
4890   //
4891   //   %a = ...
4892   //   %b = and %a, 2
4893   //   %c = setcc eq %b, 0
4894   //   brcond %c ...
4895   //
4896   // However when after the source operand of SRL is optimized into AND, the SRL
4897   // itself may not be optimized further. Look for it and add the BRCOND into
4898   // the worklist.
4899   if (N->hasOneUse()) {
4900     SDNode *Use = *N->use_begin();
4901     if (Use->getOpcode() == ISD::BRCOND)
4902       AddToWorklist(Use);
4903     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4904       // Also look pass the truncate.
4905       Use = *Use->use_begin();
4906       if (Use->getOpcode() == ISD::BRCOND)
4907         AddToWorklist(Use);
4908     }
4909   }
4910
4911   return SDValue();
4912 }
4913
4914 SDValue DAGCombiner::visitBSWAP(SDNode *N) {
4915   SDValue N0 = N->getOperand(0);
4916   EVT VT = N->getValueType(0);
4917
4918   // fold (bswap c1) -> c2
4919   if (isConstantIntBuildVectorOrConstantInt(N0))
4920     return DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N0);
4921   // fold (bswap (bswap x)) -> x
4922   if (N0.getOpcode() == ISD::BSWAP)
4923     return N0->getOperand(0);
4924   return SDValue();
4925 }
4926
4927 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4928   SDValue N0 = N->getOperand(0);
4929   EVT VT = N->getValueType(0);
4930
4931   // fold (ctlz c1) -> c2
4932   if (isConstantIntBuildVectorOrConstantInt(N0))
4933     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4934   return SDValue();
4935 }
4936
4937 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4938   SDValue N0 = N->getOperand(0);
4939   EVT VT = N->getValueType(0);
4940
4941   // fold (ctlz_zero_undef c1) -> c2
4942   if (isConstantIntBuildVectorOrConstantInt(N0))
4943     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4944   return SDValue();
4945 }
4946
4947 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4948   SDValue N0 = N->getOperand(0);
4949   EVT VT = N->getValueType(0);
4950
4951   // fold (cttz c1) -> c2
4952   if (isConstantIntBuildVectorOrConstantInt(N0))
4953     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4954   return SDValue();
4955 }
4956
4957 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4958   SDValue N0 = N->getOperand(0);
4959   EVT VT = N->getValueType(0);
4960
4961   // fold (cttz_zero_undef c1) -> c2
4962   if (isConstantIntBuildVectorOrConstantInt(N0))
4963     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4964   return SDValue();
4965 }
4966
4967 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4968   SDValue N0 = N->getOperand(0);
4969   EVT VT = N->getValueType(0);
4970
4971   // fold (ctpop c1) -> c2
4972   if (isConstantIntBuildVectorOrConstantInt(N0))
4973     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4974   return SDValue();
4975 }
4976
4977
4978 /// \brief Generate Min/Max node
4979 static SDValue combineMinNumMaxNum(SDLoc DL, EVT VT, SDValue LHS, SDValue RHS,
4980                                    SDValue True, SDValue False,
4981                                    ISD::CondCode CC, const TargetLowering &TLI,
4982                                    SelectionDAG &DAG) {
4983   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
4984     return SDValue();
4985
4986   switch (CC) {
4987   case ISD::SETOLT:
4988   case ISD::SETOLE:
4989   case ISD::SETLT:
4990   case ISD::SETLE:
4991   case ISD::SETULT:
4992   case ISD::SETULE: {
4993     unsigned Opcode = (LHS == True) ? ISD::FMINNUM : ISD::FMAXNUM;
4994     if (TLI.isOperationLegal(Opcode, VT))
4995       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4996     return SDValue();
4997   }
4998   case ISD::SETOGT:
4999   case ISD::SETOGE:
5000   case ISD::SETGT:
5001   case ISD::SETGE:
5002   case ISD::SETUGT:
5003   case ISD::SETUGE: {
5004     unsigned Opcode = (LHS == True) ? ISD::FMAXNUM : ISD::FMINNUM;
5005     if (TLI.isOperationLegal(Opcode, VT))
5006       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
5007     return SDValue();
5008   }
5009   default:
5010     return SDValue();
5011   }
5012 }
5013
5014 SDValue DAGCombiner::visitSELECT(SDNode *N) {
5015   SDValue N0 = N->getOperand(0);
5016   SDValue N1 = N->getOperand(1);
5017   SDValue N2 = N->getOperand(2);
5018   EVT VT = N->getValueType(0);
5019   EVT VT0 = N0.getValueType();
5020
5021   // fold (select C, X, X) -> X
5022   if (N1 == N2)
5023     return N1;
5024   if (const ConstantSDNode *N0C = dyn_cast<const ConstantSDNode>(N0)) {
5025     // fold (select true, X, Y) -> X
5026     // fold (select false, X, Y) -> Y
5027     return !N0C->isNullValue() ? N1 : N2;
5028   }
5029   // fold (select C, 1, X) -> (or C, X)
5030   if (VT == MVT::i1 && isOneConstant(N1))
5031     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
5032   // fold (select C, 0, 1) -> (xor C, 1)
5033   // We can't do this reliably if integer based booleans have different contents
5034   // to floating point based booleans. This is because we can't tell whether we
5035   // have an integer-based boolean or a floating-point-based boolean unless we
5036   // can find the SETCC that produced it and inspect its operands. This is
5037   // fairly easy if C is the SETCC node, but it can potentially be
5038   // undiscoverable (or not reasonably discoverable). For example, it could be
5039   // in another basic block or it could require searching a complicated
5040   // expression.
5041   if (VT.isInteger() &&
5042       (VT0 == MVT::i1 || (VT0.isInteger() &&
5043                           TLI.getBooleanContents(false, false) ==
5044                               TLI.getBooleanContents(false, true) &&
5045                           TLI.getBooleanContents(false, false) ==
5046                               TargetLowering::ZeroOrOneBooleanContent)) &&
5047       isNullConstant(N1) && isOneConstant(N2)) {
5048     SDValue XORNode;
5049     if (VT == VT0) {
5050       SDLoc DL(N);
5051       return DAG.getNode(ISD::XOR, DL, VT0,
5052                          N0, DAG.getConstant(1, DL, VT0));
5053     }
5054     SDLoc DL0(N0);
5055     XORNode = DAG.getNode(ISD::XOR, DL0, VT0,
5056                           N0, DAG.getConstant(1, DL0, VT0));
5057     AddToWorklist(XORNode.getNode());
5058     if (VT.bitsGT(VT0))
5059       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
5060     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
5061   }
5062   // fold (select C, 0, X) -> (and (not C), X)
5063   if (VT == VT0 && VT == MVT::i1 && isNullConstant(N1)) {
5064     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
5065     AddToWorklist(NOTNode.getNode());
5066     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
5067   }
5068   // fold (select C, X, 1) -> (or (not C), X)
5069   if (VT == VT0 && VT == MVT::i1 && isOneConstant(N2)) {
5070     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
5071     AddToWorklist(NOTNode.getNode());
5072     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
5073   }
5074   // fold (select C, X, 0) -> (and C, X)
5075   if (VT == MVT::i1 && isNullConstant(N2))
5076     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
5077   // fold (select X, X, Y) -> (or X, Y)
5078   // fold (select X, 1, Y) -> (or X, Y)
5079   if (VT == MVT::i1 && (N0 == N1 || isOneConstant(N1)))
5080     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
5081   // fold (select X, Y, X) -> (and X, Y)
5082   // fold (select X, Y, 0) -> (and X, Y)
5083   if (VT == MVT::i1 && (N0 == N2 || isNullConstant(N2)))
5084     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
5085
5086   // If we can fold this based on the true/false value, do so.
5087   if (SimplifySelectOps(N, N1, N2))
5088     return SDValue(N, 0);  // Don't revisit N.
5089
5090   if (VT0 == MVT::i1) {
5091     // The code in this block deals with the following 2 equivalences:
5092     //    select(C0|C1, x, y) <=> select(C0, x, select(C1, x, y))
5093     //    select(C0&C1, x, y) <=> select(C0, select(C1, x, y), y)
5094     // The target can specify its prefered form with the
5095     // shouldNormalizeToSelectSequence() callback. However we always transform
5096     // to the right anyway if we find the inner select exists in the DAG anyway
5097     // and we always transform to the left side if we know that we can further
5098     // optimize the combination of the conditions.
5099     bool normalizeToSequence
5100       = TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT);
5101     // select (and Cond0, Cond1), X, Y
5102     //   -> select Cond0, (select Cond1, X, Y), Y
5103     if (N0->getOpcode() == ISD::AND && N0->hasOneUse()) {
5104       SDValue Cond0 = N0->getOperand(0);
5105       SDValue Cond1 = N0->getOperand(1);
5106       SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
5107                                         N1.getValueType(), Cond1, N1, N2);
5108       if (normalizeToSequence || !InnerSelect.use_empty())
5109         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0,
5110                            InnerSelect, N2);
5111     }
5112     // select (or Cond0, Cond1), X, Y -> select Cond0, X, (select Cond1, X, Y)
5113     if (N0->getOpcode() == ISD::OR && N0->hasOneUse()) {
5114       SDValue Cond0 = N0->getOperand(0);
5115       SDValue Cond1 = N0->getOperand(1);
5116       SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
5117                                         N1.getValueType(), Cond1, N1, N2);
5118       if (normalizeToSequence || !InnerSelect.use_empty())
5119         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0, N1,
5120                            InnerSelect);
5121     }
5122
5123     // select Cond0, (select Cond1, X, Y), Y -> select (and Cond0, Cond1), X, Y
5124     if (N1->getOpcode() == ISD::SELECT && N1->hasOneUse()) {
5125       SDValue N1_0 = N1->getOperand(0);
5126       SDValue N1_1 = N1->getOperand(1);
5127       SDValue N1_2 = N1->getOperand(2);
5128       if (N1_2 == N2 && N0.getValueType() == N1_0.getValueType()) {
5129         // Create the actual and node if we can generate good code for it.
5130         if (!normalizeToSequence) {
5131           SDValue And = DAG.getNode(ISD::AND, SDLoc(N), N0.getValueType(),
5132                                     N0, N1_0);
5133           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), And,
5134                              N1_1, N2);
5135         }
5136         // Otherwise see if we can optimize the "and" to a better pattern.
5137         if (SDValue Combined = visitANDLike(N0, N1_0, N))
5138           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5139                              N1_1, N2);
5140       }
5141     }
5142     // select Cond0, X, (select Cond1, X, Y) -> select (or Cond0, Cond1), X, Y
5143     if (N2->getOpcode() == ISD::SELECT && N2->hasOneUse()) {
5144       SDValue N2_0 = N2->getOperand(0);
5145       SDValue N2_1 = N2->getOperand(1);
5146       SDValue N2_2 = N2->getOperand(2);
5147       if (N2_1 == N1 && N0.getValueType() == N2_0.getValueType()) {
5148         // Create the actual or node if we can generate good code for it.
5149         if (!normalizeToSequence) {
5150           SDValue Or = DAG.getNode(ISD::OR, SDLoc(N), N0.getValueType(),
5151                                    N0, N2_0);
5152           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Or,
5153                              N1, N2_2);
5154         }
5155         // Otherwise see if we can optimize to a better pattern.
5156         if (SDValue Combined = visitORLike(N0, N2_0, N))
5157           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5158                              N1, N2_2);
5159       }
5160     }
5161   }
5162
5163   // fold selects based on a setcc into other things, such as min/max/abs
5164   if (N0.getOpcode() == ISD::SETCC) {
5165     // select x, y (fcmp lt x, y) -> fminnum x, y
5166     // select x, y (fcmp gt x, y) -> fmaxnum x, y
5167     //
5168     // This is OK if we don't care about what happens if either operand is a
5169     // NaN.
5170     //
5171
5172     // FIXME: Instead of testing for UnsafeFPMath, this should be checking for
5173     // no signed zeros as well as no nans.
5174     const TargetOptions &Options = DAG.getTarget().Options;
5175     if (Options.UnsafeFPMath &&
5176         VT.isFloatingPoint() && N0.hasOneUse() &&
5177         DAG.isKnownNeverNaN(N1) && DAG.isKnownNeverNaN(N2)) {
5178       ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5179
5180       if (SDValue FMinMax = combineMinNumMaxNum(SDLoc(N), VT, N0.getOperand(0),
5181                                                 N0.getOperand(1), N1, N2, CC,
5182                                                 TLI, DAG))
5183         return FMinMax;
5184     }
5185
5186     if ((!LegalOperations &&
5187          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
5188         TLI.isOperationLegal(ISD::SELECT_CC, VT))
5189       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
5190                          N0.getOperand(0), N0.getOperand(1),
5191                          N1, N2, N0.getOperand(2));
5192     return SimplifySelect(SDLoc(N), N0, N1, N2);
5193   }
5194
5195   return SDValue();
5196 }
5197
5198 static
5199 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
5200   SDLoc DL(N);
5201   EVT LoVT, HiVT;
5202   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
5203
5204   // Split the inputs.
5205   SDValue Lo, Hi, LL, LH, RL, RH;
5206   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
5207   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
5208
5209   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
5210   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
5211
5212   return std::make_pair(Lo, Hi);
5213 }
5214
5215 // This function assumes all the vselect's arguments are CONCAT_VECTOR
5216 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
5217 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
5218   SDLoc dl(N);
5219   SDValue Cond = N->getOperand(0);
5220   SDValue LHS = N->getOperand(1);
5221   SDValue RHS = N->getOperand(2);
5222   EVT VT = N->getValueType(0);
5223   int NumElems = VT.getVectorNumElements();
5224   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
5225          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
5226          Cond.getOpcode() == ISD::BUILD_VECTOR);
5227
5228   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
5229   // binary ones here.
5230   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
5231     return SDValue();
5232
5233   // We're sure we have an even number of elements due to the
5234   // concat_vectors we have as arguments to vselect.
5235   // Skip BV elements until we find one that's not an UNDEF
5236   // After we find an UNDEF element, keep looping until we get to half the
5237   // length of the BV and see if all the non-undef nodes are the same.
5238   ConstantSDNode *BottomHalf = nullptr;
5239   for (int i = 0; i < NumElems / 2; ++i) {
5240     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5241       continue;
5242
5243     if (BottomHalf == nullptr)
5244       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5245     else if (Cond->getOperand(i).getNode() != BottomHalf)
5246       return SDValue();
5247   }
5248
5249   // Do the same for the second half of the BuildVector
5250   ConstantSDNode *TopHalf = nullptr;
5251   for (int i = NumElems / 2; i < NumElems; ++i) {
5252     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5253       continue;
5254
5255     if (TopHalf == nullptr)
5256       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5257     else if (Cond->getOperand(i).getNode() != TopHalf)
5258       return SDValue();
5259   }
5260
5261   assert(TopHalf && BottomHalf &&
5262          "One half of the selector was all UNDEFs and the other was all the "
5263          "same value. This should have been addressed before this function.");
5264   return DAG.getNode(
5265       ISD::CONCAT_VECTORS, dl, VT,
5266       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
5267       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
5268 }
5269
5270 SDValue DAGCombiner::visitMSCATTER(SDNode *N) {
5271
5272   if (Level >= AfterLegalizeTypes)
5273     return SDValue();
5274
5275   MaskedScatterSDNode *MSC = cast<MaskedScatterSDNode>(N);
5276   SDValue Mask = MSC->getMask();
5277   SDValue Data  = MSC->getValue();
5278   SDLoc DL(N);
5279
5280   // If the MSCATTER data type requires splitting and the mask is provided by a
5281   // SETCC, then split both nodes and its operands before legalization. This
5282   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5283   // and enables future optimizations (e.g. min/max pattern matching on X86).
5284   if (Mask.getOpcode() != ISD::SETCC)
5285     return SDValue();
5286
5287   // Check if any splitting is required.
5288   if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5289       TargetLowering::TypeSplitVector)
5290     return SDValue();
5291   SDValue MaskLo, MaskHi, Lo, Hi;
5292   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5293
5294   EVT LoVT, HiVT;
5295   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MSC->getValueType(0));
5296
5297   SDValue Chain = MSC->getChain();
5298
5299   EVT MemoryVT = MSC->getMemoryVT();
5300   unsigned Alignment = MSC->getOriginalAlignment();
5301
5302   EVT LoMemVT, HiMemVT;
5303   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5304
5305   SDValue DataLo, DataHi;
5306   std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5307
5308   SDValue BasePtr = MSC->getBasePtr();
5309   SDValue IndexLo, IndexHi;
5310   std::tie(IndexLo, IndexHi) = DAG.SplitVector(MSC->getIndex(), DL);
5311
5312   MachineMemOperand *MMO = DAG.getMachineFunction().
5313     getMachineMemOperand(MSC->getPointerInfo(),
5314                           MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5315                           Alignment, MSC->getAAInfo(), MSC->getRanges());
5316
5317   SDValue OpsLo[] = { Chain, DataLo, MaskLo, BasePtr, IndexLo };
5318   Lo = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataLo.getValueType(),
5319                             DL, OpsLo, MMO);
5320
5321   SDValue OpsHi[] = {Chain, DataHi, MaskHi, BasePtr, IndexHi};
5322   Hi = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataHi.getValueType(),
5323                             DL, OpsHi, MMO);
5324
5325   AddToWorklist(Lo.getNode());
5326   AddToWorklist(Hi.getNode());
5327
5328   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5329 }
5330
5331 SDValue DAGCombiner::visitMSTORE(SDNode *N) {
5332
5333   if (Level >= AfterLegalizeTypes)
5334     return SDValue();
5335
5336   MaskedStoreSDNode *MST = dyn_cast<MaskedStoreSDNode>(N);
5337   SDValue Mask = MST->getMask();
5338   SDValue Data  = MST->getValue();
5339   SDLoc DL(N);
5340
5341   // If the MSTORE data type requires splitting and the mask is provided by a
5342   // SETCC, then split both nodes and its operands before legalization. This
5343   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5344   // and enables future optimizations (e.g. min/max pattern matching on X86).
5345   if (Mask.getOpcode() == ISD::SETCC) {
5346
5347     // Check if any splitting is required.
5348     if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5349         TargetLowering::TypeSplitVector)
5350       return SDValue();
5351
5352     SDValue MaskLo, MaskHi, Lo, Hi;
5353     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5354
5355     EVT LoVT, HiVT;
5356     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MST->getValueType(0));
5357
5358     SDValue Chain = MST->getChain();
5359     SDValue Ptr   = MST->getBasePtr();
5360
5361     EVT MemoryVT = MST->getMemoryVT();
5362     unsigned Alignment = MST->getOriginalAlignment();
5363
5364     // if Alignment is equal to the vector size,
5365     // take the half of it for the second part
5366     unsigned SecondHalfAlignment =
5367       (Alignment == Data->getValueType(0).getSizeInBits()/8) ?
5368          Alignment/2 : Alignment;
5369
5370     EVT LoMemVT, HiMemVT;
5371     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5372
5373     SDValue DataLo, DataHi;
5374     std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5375
5376     MachineMemOperand *MMO = DAG.getMachineFunction().
5377       getMachineMemOperand(MST->getPointerInfo(),
5378                            MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5379                            Alignment, MST->getAAInfo(), MST->getRanges());
5380
5381     Lo = DAG.getMaskedStore(Chain, DL, DataLo, Ptr, MaskLo, LoMemVT, MMO,
5382                             MST->isTruncatingStore());
5383
5384     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5385     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5386                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5387
5388     MMO = DAG.getMachineFunction().
5389       getMachineMemOperand(MST->getPointerInfo(),
5390                            MachineMemOperand::MOStore,  HiMemVT.getStoreSize(),
5391                            SecondHalfAlignment, MST->getAAInfo(),
5392                            MST->getRanges());
5393
5394     Hi = DAG.getMaskedStore(Chain, DL, DataHi, Ptr, MaskHi, HiMemVT, MMO,
5395                             MST->isTruncatingStore());
5396
5397     AddToWorklist(Lo.getNode());
5398     AddToWorklist(Hi.getNode());
5399
5400     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5401   }
5402   return SDValue();
5403 }
5404
5405 SDValue DAGCombiner::visitMGATHER(SDNode *N) {
5406
5407   if (Level >= AfterLegalizeTypes)
5408     return SDValue();
5409
5410   MaskedGatherSDNode *MGT = dyn_cast<MaskedGatherSDNode>(N);
5411   SDValue Mask = MGT->getMask();
5412   SDLoc DL(N);
5413
5414   // If the MGATHER result requires splitting and the mask is provided by a
5415   // SETCC, then split both nodes and its operands before legalization. This
5416   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5417   // and enables future optimizations (e.g. min/max pattern matching on X86).
5418
5419   if (Mask.getOpcode() != ISD::SETCC)
5420     return SDValue();
5421
5422   EVT VT = N->getValueType(0);
5423
5424   // Check if any splitting is required.
5425   if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5426       TargetLowering::TypeSplitVector)
5427     return SDValue();
5428
5429   SDValue MaskLo, MaskHi, Lo, Hi;
5430   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5431
5432   SDValue Src0 = MGT->getValue();
5433   SDValue Src0Lo, Src0Hi;
5434   std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5435
5436   EVT LoVT, HiVT;
5437   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
5438
5439   SDValue Chain = MGT->getChain();
5440   EVT MemoryVT = MGT->getMemoryVT();
5441   unsigned Alignment = MGT->getOriginalAlignment();
5442
5443   EVT LoMemVT, HiMemVT;
5444   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5445
5446   SDValue BasePtr = MGT->getBasePtr();
5447   SDValue Index = MGT->getIndex();
5448   SDValue IndexLo, IndexHi;
5449   std::tie(IndexLo, IndexHi) = DAG.SplitVector(Index, DL);
5450
5451   MachineMemOperand *MMO = DAG.getMachineFunction().
5452     getMachineMemOperand(MGT->getPointerInfo(),
5453                           MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5454                           Alignment, MGT->getAAInfo(), MGT->getRanges());
5455
5456   SDValue OpsLo[] = { Chain, Src0Lo, MaskLo, BasePtr, IndexLo };
5457   Lo = DAG.getMaskedGather(DAG.getVTList(LoVT, MVT::Other), LoVT, DL, OpsLo,
5458                             MMO);
5459
5460   SDValue OpsHi[] = {Chain, Src0Hi, MaskHi, BasePtr, IndexHi};
5461   Hi = DAG.getMaskedGather(DAG.getVTList(HiVT, MVT::Other), HiVT, DL, OpsHi,
5462                             MMO);
5463
5464   AddToWorklist(Lo.getNode());
5465   AddToWorklist(Hi.getNode());
5466
5467   // Build a factor node to remember that this load is independent of the
5468   // other one.
5469   Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5470                       Hi.getValue(1));
5471
5472   // Legalized the chain result - switch anything that used the old chain to
5473   // use the new one.
5474   DAG.ReplaceAllUsesOfValueWith(SDValue(MGT, 1), Chain);
5475
5476   SDValue GatherRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5477
5478   SDValue RetOps[] = { GatherRes, Chain };
5479   return DAG.getMergeValues(RetOps, DL);
5480 }
5481
5482 SDValue DAGCombiner::visitMLOAD(SDNode *N) {
5483
5484   if (Level >= AfterLegalizeTypes)
5485     return SDValue();
5486
5487   MaskedLoadSDNode *MLD = dyn_cast<MaskedLoadSDNode>(N);
5488   SDValue Mask = MLD->getMask();
5489   SDLoc DL(N);
5490
5491   // If the MLOAD result requires splitting and the mask is provided by a
5492   // SETCC, then split both nodes and its operands before legalization. This
5493   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5494   // and enables future optimizations (e.g. min/max pattern matching on X86).
5495
5496   if (Mask.getOpcode() == ISD::SETCC) {
5497     EVT VT = N->getValueType(0);
5498
5499     // Check if any splitting is required.
5500     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5501         TargetLowering::TypeSplitVector)
5502       return SDValue();
5503
5504     SDValue MaskLo, MaskHi, Lo, Hi;
5505     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5506
5507     SDValue Src0 = MLD->getSrc0();
5508     SDValue Src0Lo, Src0Hi;
5509     std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5510
5511     EVT LoVT, HiVT;
5512     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MLD->getValueType(0));
5513
5514     SDValue Chain = MLD->getChain();
5515     SDValue Ptr   = MLD->getBasePtr();
5516     EVT MemoryVT = MLD->getMemoryVT();
5517     unsigned Alignment = MLD->getOriginalAlignment();
5518
5519     // if Alignment is equal to the vector size,
5520     // take the half of it for the second part
5521     unsigned SecondHalfAlignment =
5522       (Alignment == MLD->getValueType(0).getSizeInBits()/8) ?
5523          Alignment/2 : Alignment;
5524
5525     EVT LoMemVT, HiMemVT;
5526     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5527
5528     MachineMemOperand *MMO = DAG.getMachineFunction().
5529     getMachineMemOperand(MLD->getPointerInfo(),
5530                          MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5531                          Alignment, MLD->getAAInfo(), MLD->getRanges());
5532
5533     Lo = DAG.getMaskedLoad(LoVT, DL, Chain, Ptr, MaskLo, Src0Lo, LoMemVT, MMO,
5534                            ISD::NON_EXTLOAD);
5535
5536     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5537     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5538                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5539
5540     MMO = DAG.getMachineFunction().
5541     getMachineMemOperand(MLD->getPointerInfo(),
5542                          MachineMemOperand::MOLoad,  HiMemVT.getStoreSize(),
5543                          SecondHalfAlignment, MLD->getAAInfo(), MLD->getRanges());
5544
5545     Hi = DAG.getMaskedLoad(HiVT, DL, Chain, Ptr, MaskHi, Src0Hi, HiMemVT, MMO,
5546                            ISD::NON_EXTLOAD);
5547
5548     AddToWorklist(Lo.getNode());
5549     AddToWorklist(Hi.getNode());
5550
5551     // Build a factor node to remember that this load is independent of the
5552     // other one.
5553     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5554                         Hi.getValue(1));
5555
5556     // Legalized the chain result - switch anything that used the old chain to
5557     // use the new one.
5558     DAG.ReplaceAllUsesOfValueWith(SDValue(MLD, 1), Chain);
5559
5560     SDValue LoadRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5561
5562     SDValue RetOps[] = { LoadRes, Chain };
5563     return DAG.getMergeValues(RetOps, DL);
5564   }
5565   return SDValue();
5566 }
5567
5568 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
5569   SDValue N0 = N->getOperand(0);
5570   SDValue N1 = N->getOperand(1);
5571   SDValue N2 = N->getOperand(2);
5572   SDLoc DL(N);
5573
5574   // Canonicalize integer abs.
5575   // vselect (setg[te] X,  0),  X, -X ->
5576   // vselect (setgt    X, -1),  X, -X ->
5577   // vselect (setl[te] X,  0), -X,  X ->
5578   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
5579   if (N0.getOpcode() == ISD::SETCC) {
5580     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
5581     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5582     bool isAbs = false;
5583     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
5584
5585     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
5586          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
5587         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
5588       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
5589     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
5590              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
5591       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
5592
5593     if (isAbs) {
5594       EVT VT = LHS.getValueType();
5595       SDValue Shift = DAG.getNode(
5596           ISD::SRA, DL, VT, LHS,
5597           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, DL, VT));
5598       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
5599       AddToWorklist(Shift.getNode());
5600       AddToWorklist(Add.getNode());
5601       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
5602     }
5603   }
5604
5605   if (SimplifySelectOps(N, N1, N2))
5606     return SDValue(N, 0);  // Don't revisit N.
5607
5608   // If the VSELECT result requires splitting and the mask is provided by a
5609   // SETCC, then split both nodes and its operands before legalization. This
5610   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5611   // and enables future optimizations (e.g. min/max pattern matching on X86).
5612   if (N0.getOpcode() == ISD::SETCC) {
5613     EVT VT = N->getValueType(0);
5614
5615     // Check if any splitting is required.
5616     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5617         TargetLowering::TypeSplitVector)
5618       return SDValue();
5619
5620     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
5621     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
5622     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
5623     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
5624
5625     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
5626     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
5627
5628     // Add the new VSELECT nodes to the work list in case they need to be split
5629     // again.
5630     AddToWorklist(Lo.getNode());
5631     AddToWorklist(Hi.getNode());
5632
5633     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5634   }
5635
5636   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
5637   if (ISD::isBuildVectorAllOnes(N0.getNode()))
5638     return N1;
5639   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
5640   if (ISD::isBuildVectorAllZeros(N0.getNode()))
5641     return N2;
5642
5643   // The ConvertSelectToConcatVector function is assuming both the above
5644   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
5645   // and addressed.
5646   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
5647       N2.getOpcode() == ISD::CONCAT_VECTORS &&
5648       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5649     if (SDValue CV = ConvertSelectToConcatVector(N, DAG))
5650       return CV;
5651   }
5652
5653   return SDValue();
5654 }
5655
5656 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
5657   SDValue N0 = N->getOperand(0);
5658   SDValue N1 = N->getOperand(1);
5659   SDValue N2 = N->getOperand(2);
5660   SDValue N3 = N->getOperand(3);
5661   SDValue N4 = N->getOperand(4);
5662   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
5663
5664   // fold select_cc lhs, rhs, x, x, cc -> x
5665   if (N2 == N3)
5666     return N2;
5667
5668   // Determine if the condition we're dealing with is constant
5669   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
5670                               N0, N1, CC, SDLoc(N), false);
5671   if (SCC.getNode()) {
5672     AddToWorklist(SCC.getNode());
5673
5674     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
5675       if (!SCCC->isNullValue())
5676         return N2;    // cond always true -> true val
5677       else
5678         return N3;    // cond always false -> false val
5679     } else if (SCC->getOpcode() == ISD::UNDEF) {
5680       // When the condition is UNDEF, just return the first operand. This is
5681       // coherent the DAG creation, no setcc node is created in this case
5682       return N2;
5683     } else if (SCC.getOpcode() == ISD::SETCC) {
5684       // Fold to a simpler select_cc
5685       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
5686                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
5687                          SCC.getOperand(2));
5688     }
5689   }
5690
5691   // If we can fold this based on the true/false value, do so.
5692   if (SimplifySelectOps(N, N2, N3))
5693     return SDValue(N, 0);  // Don't revisit N.
5694
5695   // fold select_cc into other things, such as min/max/abs
5696   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
5697 }
5698
5699 SDValue DAGCombiner::visitSETCC(SDNode *N) {
5700   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
5701                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
5702                        SDLoc(N));
5703 }
5704
5705 SDValue DAGCombiner::visitSETCCE(SDNode *N) {
5706   SDValue LHS = N->getOperand(0);
5707   SDValue RHS = N->getOperand(1);
5708   SDValue Carry = N->getOperand(2);
5709   SDValue Cond = N->getOperand(3);
5710
5711   // If Carry is false, fold to a regular SETCC.
5712   if (Carry.getOpcode() == ISD::CARRY_FALSE)
5713     return DAG.getNode(ISD::SETCC, SDLoc(N), N->getVTList(), LHS, RHS, Cond);
5714
5715   return SDValue();
5716 }
5717
5718 /// Try to fold a sext/zext/aext dag node into a ConstantSDNode or
5719 /// a build_vector of constants.
5720 /// This function is called by the DAGCombiner when visiting sext/zext/aext
5721 /// dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
5722 /// Vector extends are not folded if operations are legal; this is to
5723 /// avoid introducing illegal build_vector dag nodes.
5724 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
5725                                          SelectionDAG &DAG, bool LegalTypes,
5726                                          bool LegalOperations) {
5727   unsigned Opcode = N->getOpcode();
5728   SDValue N0 = N->getOperand(0);
5729   EVT VT = N->getValueType(0);
5730
5731   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
5732          Opcode == ISD::ANY_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5733          && "Expected EXTEND dag node in input!");
5734
5735   // fold (sext c1) -> c1
5736   // fold (zext c1) -> c1
5737   // fold (aext c1) -> c1
5738   if (isa<ConstantSDNode>(N0))
5739     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
5740
5741   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
5742   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
5743   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
5744   EVT SVT = VT.getScalarType();
5745   if (!(VT.isVector() &&
5746       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
5747       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
5748     return nullptr;
5749
5750   // We can fold this node into a build_vector.
5751   unsigned VTBits = SVT.getSizeInBits();
5752   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
5753   SmallVector<SDValue, 8> Elts;
5754   unsigned NumElts = VT.getVectorNumElements();
5755   SDLoc DL(N);
5756
5757   for (unsigned i=0; i != NumElts; ++i) {
5758     SDValue Op = N0->getOperand(i);
5759     if (Op->getOpcode() == ISD::UNDEF) {
5760       Elts.push_back(DAG.getUNDEF(SVT));
5761       continue;
5762     }
5763
5764     SDLoc DL(Op);
5765     // Get the constant value and if needed trunc it to the size of the type.
5766     // Nodes like build_vector might have constants wider than the scalar type.
5767     APInt C = cast<ConstantSDNode>(Op)->getAPIntValue().zextOrTrunc(EVTBits);
5768     if (Opcode == ISD::SIGN_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5769       Elts.push_back(DAG.getConstant(C.sext(VTBits), DL, SVT));
5770     else
5771       Elts.push_back(DAG.getConstant(C.zext(VTBits), DL, SVT));
5772   }
5773
5774   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
5775 }
5776
5777 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
5778 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
5779 // transformation. Returns true if extension are possible and the above
5780 // mentioned transformation is profitable.
5781 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
5782                                     unsigned ExtOpc,
5783                                     SmallVectorImpl<SDNode *> &ExtendNodes,
5784                                     const TargetLowering &TLI) {
5785   bool HasCopyToRegUses = false;
5786   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
5787   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
5788                             UE = N0.getNode()->use_end();
5789        UI != UE; ++UI) {
5790     SDNode *User = *UI;
5791     if (User == N)
5792       continue;
5793     if (UI.getUse().getResNo() != N0.getResNo())
5794       continue;
5795     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
5796     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
5797       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
5798       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
5799         // Sign bits will be lost after a zext.
5800         return false;
5801       bool Add = false;
5802       for (unsigned i = 0; i != 2; ++i) {
5803         SDValue UseOp = User->getOperand(i);
5804         if (UseOp == N0)
5805           continue;
5806         if (!isa<ConstantSDNode>(UseOp))
5807           return false;
5808         Add = true;
5809       }
5810       if (Add)
5811         ExtendNodes.push_back(User);
5812       continue;
5813     }
5814     // If truncates aren't free and there are users we can't
5815     // extend, it isn't worthwhile.
5816     if (!isTruncFree)
5817       return false;
5818     // Remember if this value is live-out.
5819     if (User->getOpcode() == ISD::CopyToReg)
5820       HasCopyToRegUses = true;
5821   }
5822
5823   if (HasCopyToRegUses) {
5824     bool BothLiveOut = false;
5825     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
5826          UI != UE; ++UI) {
5827       SDUse &Use = UI.getUse();
5828       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
5829         BothLiveOut = true;
5830         break;
5831       }
5832     }
5833     if (BothLiveOut)
5834       // Both unextended and extended values are live out. There had better be
5835       // a good reason for the transformation.
5836       return ExtendNodes.size();
5837   }
5838   return true;
5839 }
5840
5841 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
5842                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
5843                                   ISD::NodeType ExtType) {
5844   // Extend SetCC uses if necessary.
5845   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
5846     SDNode *SetCC = SetCCs[i];
5847     SmallVector<SDValue, 4> Ops;
5848
5849     for (unsigned j = 0; j != 2; ++j) {
5850       SDValue SOp = SetCC->getOperand(j);
5851       if (SOp == Trunc)
5852         Ops.push_back(ExtLoad);
5853       else
5854         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5855     }
5856
5857     Ops.push_back(SetCC->getOperand(2));
5858     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5859   }
5860 }
5861
5862 // FIXME: Bring more similar combines here, common to sext/zext (maybe aext?).
5863 SDValue DAGCombiner::CombineExtLoad(SDNode *N) {
5864   SDValue N0 = N->getOperand(0);
5865   EVT DstVT = N->getValueType(0);
5866   EVT SrcVT = N0.getValueType();
5867
5868   assert((N->getOpcode() == ISD::SIGN_EXTEND ||
5869           N->getOpcode() == ISD::ZERO_EXTEND) &&
5870          "Unexpected node type (not an extend)!");
5871
5872   // fold (sext (load x)) to multiple smaller sextloads; same for zext.
5873   // For example, on a target with legal v4i32, but illegal v8i32, turn:
5874   //   (v8i32 (sext (v8i16 (load x))))
5875   // into:
5876   //   (v8i32 (concat_vectors (v4i32 (sextload x)),
5877   //                          (v4i32 (sextload (x + 16)))))
5878   // Where uses of the original load, i.e.:
5879   //   (v8i16 (load x))
5880   // are replaced with:
5881   //   (v8i16 (truncate
5882   //     (v8i32 (concat_vectors (v4i32 (sextload x)),
5883   //                            (v4i32 (sextload (x + 16)))))))
5884   //
5885   // This combine is only applicable to illegal, but splittable, vectors.
5886   // All legal types, and illegal non-vector types, are handled elsewhere.
5887   // This combine is controlled by TargetLowering::isVectorLoadExtDesirable.
5888   //
5889   if (N0->getOpcode() != ISD::LOAD)
5890     return SDValue();
5891
5892   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5893
5894   if (!ISD::isNON_EXTLoad(LN0) || !ISD::isUNINDEXEDLoad(LN0) ||
5895       !N0.hasOneUse() || LN0->isVolatile() || !DstVT.isVector() ||
5896       !DstVT.isPow2VectorType() || !TLI.isVectorLoadExtDesirable(SDValue(N, 0)))
5897     return SDValue();
5898
5899   SmallVector<SDNode *, 4> SetCCs;
5900   if (!ExtendUsesToFormExtLoad(N, N0, N->getOpcode(), SetCCs, TLI))
5901     return SDValue();
5902
5903   ISD::LoadExtType ExtType =
5904       N->getOpcode() == ISD::SIGN_EXTEND ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
5905
5906   // Try to split the vector types to get down to legal types.
5907   EVT SplitSrcVT = SrcVT;
5908   EVT SplitDstVT = DstVT;
5909   while (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT) &&
5910          SplitSrcVT.getVectorNumElements() > 1) {
5911     SplitDstVT = DAG.GetSplitDestVTs(SplitDstVT).first;
5912     SplitSrcVT = DAG.GetSplitDestVTs(SplitSrcVT).first;
5913   }
5914
5915   if (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT))
5916     return SDValue();
5917
5918   SDLoc DL(N);
5919   const unsigned NumSplits =
5920       DstVT.getVectorNumElements() / SplitDstVT.getVectorNumElements();
5921   const unsigned Stride = SplitSrcVT.getStoreSize();
5922   SmallVector<SDValue, 4> Loads;
5923   SmallVector<SDValue, 4> Chains;
5924
5925   SDValue BasePtr = LN0->getBasePtr();
5926   for (unsigned Idx = 0; Idx < NumSplits; Idx++) {
5927     const unsigned Offset = Idx * Stride;
5928     const unsigned Align = MinAlign(LN0->getAlignment(), Offset);
5929
5930     SDValue SplitLoad = DAG.getExtLoad(
5931         ExtType, DL, SplitDstVT, LN0->getChain(), BasePtr,
5932         LN0->getPointerInfo().getWithOffset(Offset), SplitSrcVT,
5933         LN0->isVolatile(), LN0->isNonTemporal(), LN0->isInvariant(),
5934         Align, LN0->getAAInfo());
5935
5936     BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
5937                           DAG.getConstant(Stride, DL, BasePtr.getValueType()));
5938
5939     Loads.push_back(SplitLoad.getValue(0));
5940     Chains.push_back(SplitLoad.getValue(1));
5941   }
5942
5943   SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
5944   SDValue NewValue = DAG.getNode(ISD::CONCAT_VECTORS, DL, DstVT, Loads);
5945
5946   CombineTo(N, NewValue);
5947
5948   // Replace uses of the original load (before extension)
5949   // with a truncate of the concatenated sextloaded vectors.
5950   SDValue Trunc =
5951       DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(), NewValue);
5952   CombineTo(N0.getNode(), Trunc, NewChain);
5953   ExtendSetCCUses(SetCCs, Trunc, NewValue, DL,
5954                   (ISD::NodeType)N->getOpcode());
5955   return SDValue(N, 0); // Return N so it doesn't get rechecked!
5956 }
5957
5958 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5959   SDValue N0 = N->getOperand(0);
5960   EVT VT = N->getValueType(0);
5961
5962   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5963                                               LegalOperations))
5964     return SDValue(Res, 0);
5965
5966   // fold (sext (sext x)) -> (sext x)
5967   // fold (sext (aext x)) -> (sext x)
5968   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5969     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5970                        N0.getOperand(0));
5971
5972   if (N0.getOpcode() == ISD::TRUNCATE) {
5973     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5974     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5975     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
5976       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5977       if (NarrowLoad.getNode() != N0.getNode()) {
5978         CombineTo(N0.getNode(), NarrowLoad);
5979         // CombineTo deleted the truncate, if needed, but not what's under it.
5980         AddToWorklist(oye);
5981       }
5982       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5983     }
5984
5985     // See if the value being truncated is already sign extended.  If so, just
5986     // eliminate the trunc/sext pair.
5987     SDValue Op = N0.getOperand(0);
5988     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5989     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5990     unsigned DestBits = VT.getScalarType().getSizeInBits();
5991     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5992
5993     if (OpBits == DestBits) {
5994       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5995       // bits, it is already ready.
5996       if (NumSignBits > DestBits-MidBits)
5997         return Op;
5998     } else if (OpBits < DestBits) {
5999       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
6000       // bits, just sext from i32.
6001       if (NumSignBits > OpBits-MidBits)
6002         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
6003     } else {
6004       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
6005       // bits, just truncate to i32.
6006       if (NumSignBits > OpBits-MidBits)
6007         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6008     }
6009
6010     // fold (sext (truncate x)) -> (sextinreg x).
6011     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
6012                                                  N0.getValueType())) {
6013       if (OpBits < DestBits)
6014         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
6015       else if (OpBits > DestBits)
6016         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
6017       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
6018                          DAG.getValueType(N0.getValueType()));
6019     }
6020   }
6021
6022   // fold (sext (load x)) -> (sext (truncate (sextload x)))
6023   // Only generate vector extloads when 1) they're legal, and 2) they are
6024   // deemed desirable by the target.
6025   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6026       ((!LegalOperations && !VT.isVector() &&
6027         !cast<LoadSDNode>(N0)->isVolatile()) ||
6028        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()))) {
6029     bool DoXform = true;
6030     SmallVector<SDNode*, 4> SetCCs;
6031     if (!N0.hasOneUse())
6032       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
6033     if (VT.isVector())
6034       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
6035     if (DoXform) {
6036       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6037       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6038                                        LN0->getChain(),
6039                                        LN0->getBasePtr(), N0.getValueType(),
6040                                        LN0->getMemOperand());
6041       CombineTo(N, ExtLoad);
6042       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6043                                   N0.getValueType(), ExtLoad);
6044       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6045       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6046                       ISD::SIGN_EXTEND);
6047       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6048     }
6049   }
6050
6051   // fold (sext (load x)) to multiple smaller sextloads.
6052   // Only on illegal but splittable vectors.
6053   if (SDValue ExtLoad = CombineExtLoad(N))
6054     return ExtLoad;
6055
6056   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
6057   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
6058   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
6059       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
6060     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6061     EVT MemVT = LN0->getMemoryVT();
6062     if ((!LegalOperations && !LN0->isVolatile()) ||
6063         TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, MemVT)) {
6064       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6065                                        LN0->getChain(),
6066                                        LN0->getBasePtr(), MemVT,
6067                                        LN0->getMemOperand());
6068       CombineTo(N, ExtLoad);
6069       CombineTo(N0.getNode(),
6070                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6071                             N0.getValueType(), ExtLoad),
6072                 ExtLoad.getValue(1));
6073       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6074     }
6075   }
6076
6077   // fold (sext (and/or/xor (load x), cst)) ->
6078   //      (and/or/xor (sextload x), (sext cst))
6079   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
6080        N0.getOpcode() == ISD::XOR) &&
6081       isa<LoadSDNode>(N0.getOperand(0)) &&
6082       N0.getOperand(1).getOpcode() == ISD::Constant &&
6083       TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()) &&
6084       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
6085     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
6086     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
6087       bool DoXform = true;
6088       SmallVector<SDNode*, 4> SetCCs;
6089       if (!N0.hasOneUse())
6090         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
6091                                           SetCCs, TLI);
6092       if (DoXform) {
6093         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
6094                                          LN0->getChain(), LN0->getBasePtr(),
6095                                          LN0->getMemoryVT(),
6096                                          LN0->getMemOperand());
6097         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6098         Mask = Mask.sext(VT.getSizeInBits());
6099         SDLoc DL(N);
6100         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
6101                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
6102         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
6103                                     SDLoc(N0.getOperand(0)),
6104                                     N0.getOperand(0).getValueType(), ExtLoad);
6105         CombineTo(N, And);
6106         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
6107         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
6108                         ISD::SIGN_EXTEND);
6109         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6110       }
6111     }
6112   }
6113
6114   if (N0.getOpcode() == ISD::SETCC) {
6115     EVT N0VT = N0.getOperand(0).getValueType();
6116     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
6117     // Only do this before legalize for now.
6118     if (VT.isVector() && !LegalOperations &&
6119         TLI.getBooleanContents(N0VT) ==
6120             TargetLowering::ZeroOrNegativeOneBooleanContent) {
6121       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
6122       // of the same size as the compared operands. Only optimize sext(setcc())
6123       // if this is the case.
6124       EVT SVT = getSetCCResultType(N0VT);
6125
6126       // We know that the # elements of the results is the same as the
6127       // # elements of the compare (and the # elements of the compare result
6128       // for that matter).  Check to see that they are the same size.  If so,
6129       // we know that the element size of the sext'd result matches the
6130       // element size of the compare operands.
6131       if (VT.getSizeInBits() == SVT.getSizeInBits())
6132         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
6133                              N0.getOperand(1),
6134                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
6135
6136       // If the desired elements are smaller or larger than the source
6137       // elements we can use a matching integer vector type and then
6138       // truncate/sign extend
6139       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
6140       if (SVT == MatchingVectorType) {
6141         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
6142                                N0.getOperand(0), N0.getOperand(1),
6143                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
6144         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
6145       }
6146     }
6147
6148     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
6149     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
6150     SDLoc DL(N);
6151     SDValue NegOne =
6152       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), DL, VT);
6153     SDValue SCC =
6154       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6155                        NegOne, DAG.getConstant(0, DL, VT),
6156                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6157     if (SCC.getNode()) return SCC;
6158
6159     if (!VT.isVector()) {
6160       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
6161       if (!LegalOperations ||
6162           TLI.isOperationLegal(ISD::SETCC, N0.getOperand(0).getValueType())) {
6163         SDLoc DL(N);
6164         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
6165         SDValue SetCC = DAG.getSetCC(DL, SetCCVT,
6166                                      N0.getOperand(0), N0.getOperand(1), CC);
6167         return DAG.getSelect(DL, VT, SetCC,
6168                              NegOne, DAG.getConstant(0, DL, VT));
6169       }
6170     }
6171   }
6172
6173   // fold (sext x) -> (zext x) if the sign bit is known zero.
6174   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
6175       DAG.SignBitIsZero(N0))
6176     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
6177
6178   return SDValue();
6179 }
6180
6181 // isTruncateOf - If N is a truncate of some other value, return true, record
6182 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
6183 // This function computes KnownZero to avoid a duplicated call to
6184 // computeKnownBits in the caller.
6185 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
6186                          APInt &KnownZero) {
6187   APInt KnownOne;
6188   if (N->getOpcode() == ISD::TRUNCATE) {
6189     Op = N->getOperand(0);
6190     DAG.computeKnownBits(Op, KnownZero, KnownOne);
6191     return true;
6192   }
6193
6194   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
6195       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
6196     return false;
6197
6198   SDValue Op0 = N->getOperand(0);
6199   SDValue Op1 = N->getOperand(1);
6200   assert(Op0.getValueType() == Op1.getValueType());
6201
6202   if (isNullConstant(Op0))
6203     Op = Op1;
6204   else if (isNullConstant(Op1))
6205     Op = Op0;
6206   else
6207     return false;
6208
6209   DAG.computeKnownBits(Op, KnownZero, KnownOne);
6210
6211   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
6212     return false;
6213
6214   return true;
6215 }
6216
6217 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
6218   SDValue N0 = N->getOperand(0);
6219   EVT VT = N->getValueType(0);
6220
6221   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6222                                               LegalOperations))
6223     return SDValue(Res, 0);
6224
6225   // fold (zext (zext x)) -> (zext x)
6226   // fold (zext (aext x)) -> (zext x)
6227   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
6228     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
6229                        N0.getOperand(0));
6230
6231   // fold (zext (truncate x)) -> (zext x) or
6232   //      (zext (truncate x)) -> (truncate x)
6233   // This is valid when the truncated bits of x are already zero.
6234   // FIXME: We should extend this to work for vectors too.
6235   SDValue Op;
6236   APInt KnownZero;
6237   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
6238     APInt TruncatedBits =
6239       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
6240       APInt(Op.getValueSizeInBits(), 0) :
6241       APInt::getBitsSet(Op.getValueSizeInBits(),
6242                         N0.getValueSizeInBits(),
6243                         std::min(Op.getValueSizeInBits(),
6244                                  VT.getSizeInBits()));
6245     if (TruncatedBits == (KnownZero & TruncatedBits)) {
6246       if (VT.bitsGT(Op.getValueType()))
6247         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
6248       if (VT.bitsLT(Op.getValueType()))
6249         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6250
6251       return Op;
6252     }
6253   }
6254
6255   // fold (zext (truncate (load x))) -> (zext (smaller load x))
6256   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
6257   if (N0.getOpcode() == ISD::TRUNCATE) {
6258     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6259       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6260       if (NarrowLoad.getNode() != N0.getNode()) {
6261         CombineTo(N0.getNode(), NarrowLoad);
6262         // CombineTo deleted the truncate, if needed, but not what's under it.
6263         AddToWorklist(oye);
6264       }
6265       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6266     }
6267   }
6268
6269   // fold (zext (truncate x)) -> (and x, mask)
6270   if (N0.getOpcode() == ISD::TRUNCATE) {
6271     // fold (zext (truncate (load x))) -> (zext (smaller load x))
6272     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
6273     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6274       SDNode *oye = N0.getNode()->getOperand(0).getNode();
6275       if (NarrowLoad.getNode() != N0.getNode()) {
6276         CombineTo(N0.getNode(), NarrowLoad);
6277         // CombineTo deleted the truncate, if needed, but not what's under it.
6278         AddToWorklist(oye);
6279       }
6280       return SDValue(N, 0); // Return N so it doesn't get rechecked!
6281     }
6282
6283     EVT SrcVT = N0.getOperand(0).getValueType();
6284     EVT MinVT = N0.getValueType();
6285
6286     // Try to mask before the extension to avoid having to generate a larger mask,
6287     // possibly over several sub-vectors.
6288     if (SrcVT.bitsLT(VT)) {
6289       if (!LegalOperations || (TLI.isOperationLegal(ISD::AND, SrcVT) &&
6290                                TLI.isOperationLegal(ISD::ZERO_EXTEND, VT))) {
6291         SDValue Op = N0.getOperand(0);
6292         Op = DAG.getZeroExtendInReg(Op, SDLoc(N), MinVT.getScalarType());
6293         AddToWorklist(Op.getNode());
6294         return DAG.getZExtOrTrunc(Op, SDLoc(N), VT);
6295       }
6296     }
6297
6298     if (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT)) {
6299       SDValue Op = N0.getOperand(0);
6300       if (SrcVT.bitsLT(VT)) {
6301         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
6302         AddToWorklist(Op.getNode());
6303       } else if (SrcVT.bitsGT(VT)) {
6304         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6305         AddToWorklist(Op.getNode());
6306       }
6307       return DAG.getZeroExtendInReg(Op, SDLoc(N), MinVT.getScalarType());
6308     }
6309   }
6310
6311   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
6312   // if either of the casts is not free.
6313   if (N0.getOpcode() == ISD::AND &&
6314       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6315       N0.getOperand(1).getOpcode() == ISD::Constant &&
6316       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6317                            N0.getValueType()) ||
6318        !TLI.isZExtFree(N0.getValueType(), VT))) {
6319     SDValue X = N0.getOperand(0).getOperand(0);
6320     if (X.getValueType().bitsLT(VT)) {
6321       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
6322     } else if (X.getValueType().bitsGT(VT)) {
6323       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6324     }
6325     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6326     Mask = Mask.zext(VT.getSizeInBits());
6327     SDLoc DL(N);
6328     return DAG.getNode(ISD::AND, DL, VT,
6329                        X, DAG.getConstant(Mask, DL, VT));
6330   }
6331
6332   // fold (zext (load x)) -> (zext (truncate (zextload x)))
6333   // Only generate vector extloads when 1) they're legal, and 2) they are
6334   // deemed desirable by the target.
6335   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6336       ((!LegalOperations && !VT.isVector() &&
6337         !cast<LoadSDNode>(N0)->isVolatile()) ||
6338        TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()))) {
6339     bool DoXform = true;
6340     SmallVector<SDNode*, 4> SetCCs;
6341     if (!N0.hasOneUse())
6342       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
6343     if (VT.isVector())
6344       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
6345     if (DoXform) {
6346       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6347       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6348                                        LN0->getChain(),
6349                                        LN0->getBasePtr(), N0.getValueType(),
6350                                        LN0->getMemOperand());
6351       CombineTo(N, ExtLoad);
6352       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6353                                   N0.getValueType(), ExtLoad);
6354       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6355
6356       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6357                       ISD::ZERO_EXTEND);
6358       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6359     }
6360   }
6361
6362   // fold (zext (load x)) to multiple smaller zextloads.
6363   // Only on illegal but splittable vectors.
6364   if (SDValue ExtLoad = CombineExtLoad(N))
6365     return ExtLoad;
6366
6367   // fold (zext (and/or/xor (load x), cst)) ->
6368   //      (and/or/xor (zextload x), (zext cst))
6369   // Unless (and (load x) cst) will match as a zextload already and has
6370   // additional users.
6371   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
6372        N0.getOpcode() == ISD::XOR) &&
6373       isa<LoadSDNode>(N0.getOperand(0)) &&
6374       N0.getOperand(1).getOpcode() == ISD::Constant &&
6375       TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()) &&
6376       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
6377     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
6378     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
6379       bool DoXform = true;
6380       SmallVector<SDNode*, 4> SetCCs;
6381       if (!N0.hasOneUse()) {
6382         if (N0.getOpcode() == ISD::AND) {
6383           auto *AndC = cast<ConstantSDNode>(N0.getOperand(1));
6384           auto NarrowLoad = false;
6385           EVT LoadResultTy = AndC->getValueType(0);
6386           EVT ExtVT, LoadedVT;
6387           if (isAndLoadExtLoad(AndC, LN0, LoadResultTy, ExtVT, LoadedVT,
6388                                NarrowLoad))
6389             DoXform = false;
6390         }
6391         if (DoXform)
6392           DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0),
6393                                             ISD::ZERO_EXTEND, SetCCs, TLI);
6394       }
6395       if (DoXform) {
6396         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
6397                                          LN0->getChain(), LN0->getBasePtr(),
6398                                          LN0->getMemoryVT(),
6399                                          LN0->getMemOperand());
6400         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6401         Mask = Mask.zext(VT.getSizeInBits());
6402         SDLoc DL(N);
6403         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
6404                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
6405         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
6406                                     SDLoc(N0.getOperand(0)),
6407                                     N0.getOperand(0).getValueType(), ExtLoad);
6408         CombineTo(N, And);
6409         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
6410         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
6411                         ISD::ZERO_EXTEND);
6412         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6413       }
6414     }
6415   }
6416
6417   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
6418   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
6419   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
6420       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
6421     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6422     EVT MemVT = LN0->getMemoryVT();
6423     if ((!LegalOperations && !LN0->isVolatile()) ||
6424         TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT)) {
6425       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6426                                        LN0->getChain(),
6427                                        LN0->getBasePtr(), MemVT,
6428                                        LN0->getMemOperand());
6429       CombineTo(N, ExtLoad);
6430       CombineTo(N0.getNode(),
6431                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
6432                             ExtLoad),
6433                 ExtLoad.getValue(1));
6434       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6435     }
6436   }
6437
6438   if (N0.getOpcode() == ISD::SETCC) {
6439     if (!LegalOperations && VT.isVector() &&
6440         N0.getValueType().getVectorElementType() == MVT::i1) {
6441       EVT N0VT = N0.getOperand(0).getValueType();
6442       if (getSetCCResultType(N0VT) == N0.getValueType())
6443         return SDValue();
6444
6445       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
6446       // Only do this before legalize for now.
6447       EVT EltVT = VT.getVectorElementType();
6448       SDLoc DL(N);
6449       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
6450                                     DAG.getConstant(1, DL, EltVT));
6451       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6452         // We know that the # elements of the results is the same as the
6453         // # elements of the compare (and the # elements of the compare result
6454         // for that matter).  Check to see that they are the same size.  If so,
6455         // we know that the element size of the sext'd result matches the
6456         // element size of the compare operands.
6457         return DAG.getNode(ISD::AND, DL, VT,
6458                            DAG.getSetCC(DL, VT, N0.getOperand(0),
6459                                          N0.getOperand(1),
6460                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
6461                            DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
6462                                        OneOps));
6463
6464       // If the desired elements are smaller or larger than the source
6465       // elements we can use a matching integer vector type and then
6466       // truncate/sign extend
6467       EVT MatchingElementType =
6468         EVT::getIntegerVT(*DAG.getContext(),
6469                           N0VT.getScalarType().getSizeInBits());
6470       EVT MatchingVectorType =
6471         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
6472                          N0VT.getVectorNumElements());
6473       SDValue VsetCC =
6474         DAG.getSetCC(DL, MatchingVectorType, N0.getOperand(0),
6475                       N0.getOperand(1),
6476                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
6477       return DAG.getNode(ISD::AND, DL, VT,
6478                          DAG.getSExtOrTrunc(VsetCC, DL, VT),
6479                          DAG.getNode(ISD::BUILD_VECTOR, DL, VT, OneOps));
6480     }
6481
6482     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6483     SDLoc DL(N);
6484     SDValue SCC =
6485       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6486                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6487                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6488     if (SCC.getNode()) return SCC;
6489   }
6490
6491   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
6492   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
6493       isa<ConstantSDNode>(N0.getOperand(1)) &&
6494       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
6495       N0.hasOneUse()) {
6496     SDValue ShAmt = N0.getOperand(1);
6497     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
6498     if (N0.getOpcode() == ISD::SHL) {
6499       SDValue InnerZExt = N0.getOperand(0);
6500       // If the original shl may be shifting out bits, do not perform this
6501       // transformation.
6502       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
6503         InnerZExt.getOperand(0).getValueType().getSizeInBits();
6504       if (ShAmtVal > KnownZeroBits)
6505         return SDValue();
6506     }
6507
6508     SDLoc DL(N);
6509
6510     // Ensure that the shift amount is wide enough for the shifted value.
6511     if (VT.getSizeInBits() >= 256)
6512       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
6513
6514     return DAG.getNode(N0.getOpcode(), DL, VT,
6515                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
6516                        ShAmt);
6517   }
6518
6519   return SDValue();
6520 }
6521
6522 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
6523   SDValue N0 = N->getOperand(0);
6524   EVT VT = N->getValueType(0);
6525
6526   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6527                                               LegalOperations))
6528     return SDValue(Res, 0);
6529
6530   // fold (aext (aext x)) -> (aext x)
6531   // fold (aext (zext x)) -> (zext x)
6532   // fold (aext (sext x)) -> (sext x)
6533   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
6534       N0.getOpcode() == ISD::ZERO_EXTEND ||
6535       N0.getOpcode() == ISD::SIGN_EXTEND)
6536     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
6537
6538   // fold (aext (truncate (load x))) -> (aext (smaller load x))
6539   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
6540   if (N0.getOpcode() == ISD::TRUNCATE) {
6541     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6542       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6543       if (NarrowLoad.getNode() != N0.getNode()) {
6544         CombineTo(N0.getNode(), NarrowLoad);
6545         // CombineTo deleted the truncate, if needed, but not what's under it.
6546         AddToWorklist(oye);
6547       }
6548       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6549     }
6550   }
6551
6552   // fold (aext (truncate x))
6553   if (N0.getOpcode() == ISD::TRUNCATE) {
6554     SDValue TruncOp = N0.getOperand(0);
6555     if (TruncOp.getValueType() == VT)
6556       return TruncOp; // x iff x size == zext size.
6557     if (TruncOp.getValueType().bitsGT(VT))
6558       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
6559     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
6560   }
6561
6562   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
6563   // if the trunc is not free.
6564   if (N0.getOpcode() == ISD::AND &&
6565       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6566       N0.getOperand(1).getOpcode() == ISD::Constant &&
6567       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6568                           N0.getValueType())) {
6569     SDValue X = N0.getOperand(0).getOperand(0);
6570     if (X.getValueType().bitsLT(VT)) {
6571       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
6572     } else if (X.getValueType().bitsGT(VT)) {
6573       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
6574     }
6575     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6576     Mask = Mask.zext(VT.getSizeInBits());
6577     SDLoc DL(N);
6578     return DAG.getNode(ISD::AND, DL, VT,
6579                        X, DAG.getConstant(Mask, DL, VT));
6580   }
6581
6582   // fold (aext (load x)) -> (aext (truncate (extload x)))
6583   // None of the supported targets knows how to perform load and any_ext
6584   // on vectors in one instruction.  We only perform this transformation on
6585   // scalars.
6586   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
6587       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6588       TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
6589     bool DoXform = true;
6590     SmallVector<SDNode*, 4> SetCCs;
6591     if (!N0.hasOneUse())
6592       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
6593     if (DoXform) {
6594       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6595       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6596                                        LN0->getChain(),
6597                                        LN0->getBasePtr(), N0.getValueType(),
6598                                        LN0->getMemOperand());
6599       CombineTo(N, ExtLoad);
6600       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6601                                   N0.getValueType(), ExtLoad);
6602       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6603       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6604                       ISD::ANY_EXTEND);
6605       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6606     }
6607   }
6608
6609   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
6610   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
6611   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
6612   if (N0.getOpcode() == ISD::LOAD &&
6613       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6614       N0.hasOneUse()) {
6615     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6616     ISD::LoadExtType ExtType = LN0->getExtensionType();
6617     EVT MemVT = LN0->getMemoryVT();
6618     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, VT, MemVT)) {
6619       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
6620                                        VT, LN0->getChain(), LN0->getBasePtr(),
6621                                        MemVT, LN0->getMemOperand());
6622       CombineTo(N, ExtLoad);
6623       CombineTo(N0.getNode(),
6624                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6625                             N0.getValueType(), ExtLoad),
6626                 ExtLoad.getValue(1));
6627       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6628     }
6629   }
6630
6631   if (N0.getOpcode() == ISD::SETCC) {
6632     // For vectors:
6633     // aext(setcc) -> vsetcc
6634     // aext(setcc) -> truncate(vsetcc)
6635     // aext(setcc) -> aext(vsetcc)
6636     // Only do this before legalize for now.
6637     if (VT.isVector() && !LegalOperations) {
6638       EVT N0VT = N0.getOperand(0).getValueType();
6639         // We know that the # elements of the results is the same as the
6640         // # elements of the compare (and the # elements of the compare result
6641         // for that matter).  Check to see that they are the same size.  If so,
6642         // we know that the element size of the sext'd result matches the
6643         // element size of the compare operands.
6644       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6645         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
6646                              N0.getOperand(1),
6647                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
6648       // If the desired elements are smaller or larger than the source
6649       // elements we can use a matching integer vector type and then
6650       // truncate/any extend
6651       else {
6652         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
6653         SDValue VsetCC =
6654           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
6655                         N0.getOperand(1),
6656                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
6657         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
6658       }
6659     }
6660
6661     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6662     SDLoc DL(N);
6663     SDValue SCC =
6664       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6665                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6666                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6667     if (SCC.getNode())
6668       return SCC;
6669   }
6670
6671   return SDValue();
6672 }
6673
6674 /// See if the specified operand can be simplified with the knowledge that only
6675 /// the bits specified by Mask are used.  If so, return the simpler operand,
6676 /// otherwise return a null SDValue.
6677 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
6678   switch (V.getOpcode()) {
6679   default: break;
6680   case ISD::Constant: {
6681     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
6682     assert(CV && "Const value should be ConstSDNode.");
6683     const APInt &CVal = CV->getAPIntValue();
6684     APInt NewVal = CVal & Mask;
6685     if (NewVal != CVal)
6686       return DAG.getConstant(NewVal, SDLoc(V), V.getValueType());
6687     break;
6688   }
6689   case ISD::OR:
6690   case ISD::XOR:
6691     // If the LHS or RHS don't contribute bits to the or, drop them.
6692     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
6693       return V.getOperand(1);
6694     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
6695       return V.getOperand(0);
6696     break;
6697   case ISD::SRL:
6698     // Only look at single-use SRLs.
6699     if (!V.getNode()->hasOneUse())
6700       break;
6701     if (ConstantSDNode *RHSC = getAsNonOpaqueConstant(V.getOperand(1))) {
6702       // See if we can recursively simplify the LHS.
6703       unsigned Amt = RHSC->getZExtValue();
6704
6705       // Watch out for shift count overflow though.
6706       if (Amt >= Mask.getBitWidth()) break;
6707       APInt NewMask = Mask << Amt;
6708       if (SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask))
6709         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
6710                            SimplifyLHS, V.getOperand(1));
6711     }
6712   }
6713   return SDValue();
6714 }
6715
6716 /// If the result of a wider load is shifted to right of N  bits and then
6717 /// truncated to a narrower type and where N is a multiple of number of bits of
6718 /// the narrower type, transform it to a narrower load from address + N / num of
6719 /// bits of new type. If the result is to be extended, also fold the extension
6720 /// to form a extending load.
6721 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
6722   unsigned Opc = N->getOpcode();
6723
6724   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
6725   SDValue N0 = N->getOperand(0);
6726   EVT VT = N->getValueType(0);
6727   EVT ExtVT = VT;
6728
6729   // This transformation isn't valid for vector loads.
6730   if (VT.isVector())
6731     return SDValue();
6732
6733   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
6734   // extended to VT.
6735   if (Opc == ISD::SIGN_EXTEND_INREG) {
6736     ExtType = ISD::SEXTLOAD;
6737     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6738   } else if (Opc == ISD::SRL) {
6739     // Another special-case: SRL is basically zero-extending a narrower value.
6740     ExtType = ISD::ZEXTLOAD;
6741     N0 = SDValue(N, 0);
6742     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
6743     if (!N01) return SDValue();
6744     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
6745                               VT.getSizeInBits() - N01->getZExtValue());
6746   }
6747   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, VT, ExtVT))
6748     return SDValue();
6749
6750   unsigned EVTBits = ExtVT.getSizeInBits();
6751
6752   // Do not generate loads of non-round integer types since these can
6753   // be expensive (and would be wrong if the type is not byte sized).
6754   if (!ExtVT.isRound())
6755     return SDValue();
6756
6757   unsigned ShAmt = 0;
6758   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
6759     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6760       ShAmt = N01->getZExtValue();
6761       // Is the shift amount a multiple of size of VT?
6762       if ((ShAmt & (EVTBits-1)) == 0) {
6763         N0 = N0.getOperand(0);
6764         // Is the load width a multiple of size of VT?
6765         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
6766           return SDValue();
6767       }
6768
6769       // At this point, we must have a load or else we can't do the transform.
6770       if (!isa<LoadSDNode>(N0)) return SDValue();
6771
6772       // Because a SRL must be assumed to *need* to zero-extend the high bits
6773       // (as opposed to anyext the high bits), we can't combine the zextload
6774       // lowering of SRL and an sextload.
6775       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
6776         return SDValue();
6777
6778       // If the shift amount is larger than the input type then we're not
6779       // accessing any of the loaded bytes.  If the load was a zextload/extload
6780       // then the result of the shift+trunc is zero/undef (handled elsewhere).
6781       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
6782         return SDValue();
6783     }
6784   }
6785
6786   // If the load is shifted left (and the result isn't shifted back right),
6787   // we can fold the truncate through the shift.
6788   unsigned ShLeftAmt = 0;
6789   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
6790       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
6791     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6792       ShLeftAmt = N01->getZExtValue();
6793       N0 = N0.getOperand(0);
6794     }
6795   }
6796
6797   // If we haven't found a load, we can't narrow it.  Don't transform one with
6798   // multiple uses, this would require adding a new load.
6799   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
6800     return SDValue();
6801
6802   // Don't change the width of a volatile load.
6803   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6804   if (LN0->isVolatile())
6805     return SDValue();
6806
6807   // Verify that we are actually reducing a load width here.
6808   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
6809     return SDValue();
6810
6811   // For the transform to be legal, the load must produce only two values
6812   // (the value loaded and the chain).  Don't transform a pre-increment
6813   // load, for example, which produces an extra value.  Otherwise the
6814   // transformation is not equivalent, and the downstream logic to replace
6815   // uses gets things wrong.
6816   if (LN0->getNumValues() > 2)
6817     return SDValue();
6818
6819   // If the load that we're shrinking is an extload and we're not just
6820   // discarding the extension we can't simply shrink the load. Bail.
6821   // TODO: It would be possible to merge the extensions in some cases.
6822   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
6823       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
6824     return SDValue();
6825
6826   if (!TLI.shouldReduceLoadWidth(LN0, ExtType, ExtVT))
6827     return SDValue();
6828
6829   EVT PtrType = N0.getOperand(1).getValueType();
6830
6831   if (PtrType == MVT::Untyped || PtrType.isExtended())
6832     // It's not possible to generate a constant of extended or untyped type.
6833     return SDValue();
6834
6835   // For big endian targets, we need to adjust the offset to the pointer to
6836   // load the correct bytes.
6837   if (DAG.getDataLayout().isBigEndian()) {
6838     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
6839     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
6840     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
6841   }
6842
6843   uint64_t PtrOff = ShAmt / 8;
6844   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
6845   SDLoc DL(LN0);
6846   SDValue NewPtr = DAG.getNode(ISD::ADD, DL,
6847                                PtrType, LN0->getBasePtr(),
6848                                DAG.getConstant(PtrOff, DL, PtrType));
6849   AddToWorklist(NewPtr.getNode());
6850
6851   SDValue Load;
6852   if (ExtType == ISD::NON_EXTLOAD)
6853     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
6854                         LN0->getPointerInfo().getWithOffset(PtrOff),
6855                         LN0->isVolatile(), LN0->isNonTemporal(),
6856                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6857   else
6858     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
6859                           LN0->getPointerInfo().getWithOffset(PtrOff),
6860                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
6861                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6862
6863   // Replace the old load's chain with the new load's chain.
6864   WorklistRemover DeadNodes(*this);
6865   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6866
6867   // Shift the result left, if we've swallowed a left shift.
6868   SDValue Result = Load;
6869   if (ShLeftAmt != 0) {
6870     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
6871     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
6872       ShImmTy = VT;
6873     // If the shift amount is as large as the result size (but, presumably,
6874     // no larger than the source) then the useful bits of the result are
6875     // zero; we can't simply return the shortened shift, because the result
6876     // of that operation is undefined.
6877     SDLoc DL(N0);
6878     if (ShLeftAmt >= VT.getSizeInBits())
6879       Result = DAG.getConstant(0, DL, VT);
6880     else
6881       Result = DAG.getNode(ISD::SHL, DL, VT,
6882                           Result, DAG.getConstant(ShLeftAmt, DL, ShImmTy));
6883   }
6884
6885   // Return the new loaded value.
6886   return Result;
6887 }
6888
6889 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
6890   SDValue N0 = N->getOperand(0);
6891   SDValue N1 = N->getOperand(1);
6892   EVT VT = N->getValueType(0);
6893   EVT EVT = cast<VTSDNode>(N1)->getVT();
6894   unsigned VTBits = VT.getScalarType().getSizeInBits();
6895   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
6896
6897   if (N0.isUndef())
6898     return DAG.getUNDEF(VT);
6899
6900   // fold (sext_in_reg c1) -> c1
6901   if (isConstantIntBuildVectorOrConstantInt(N0))
6902     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
6903
6904   // If the input is already sign extended, just drop the extension.
6905   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
6906     return N0;
6907
6908   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
6909   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
6910       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
6911     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6912                        N0.getOperand(0), N1);
6913
6914   // fold (sext_in_reg (sext x)) -> (sext x)
6915   // fold (sext_in_reg (aext x)) -> (sext x)
6916   // if x is small enough.
6917   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
6918     SDValue N00 = N0.getOperand(0);
6919     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
6920         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
6921       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
6922   }
6923
6924   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
6925   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
6926     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
6927
6928   // fold operands of sext_in_reg based on knowledge that the top bits are not
6929   // demanded.
6930   if (SimplifyDemandedBits(SDValue(N, 0)))
6931     return SDValue(N, 0);
6932
6933   // fold (sext_in_reg (load x)) -> (smaller sextload x)
6934   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
6935   if (SDValue NarrowLoad = ReduceLoadWidth(N))
6936     return NarrowLoad;
6937
6938   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
6939   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
6940   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
6941   if (N0.getOpcode() == ISD::SRL) {
6942     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
6943       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
6944         // We can turn this into an SRA iff the input to the SRL is already sign
6945         // extended enough.
6946         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
6947         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
6948           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
6949                              N0.getOperand(0), N0.getOperand(1));
6950       }
6951   }
6952
6953   // fold (sext_inreg (extload x)) -> (sextload x)
6954   if (ISD::isEXTLoad(N0.getNode()) &&
6955       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6956       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6957       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6958        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6959     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6960     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6961                                      LN0->getChain(),
6962                                      LN0->getBasePtr(), EVT,
6963                                      LN0->getMemOperand());
6964     CombineTo(N, ExtLoad);
6965     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6966     AddToWorklist(ExtLoad.getNode());
6967     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6968   }
6969   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
6970   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6971       N0.hasOneUse() &&
6972       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6973       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6974        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6975     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6976     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6977                                      LN0->getChain(),
6978                                      LN0->getBasePtr(), EVT,
6979                                      LN0->getMemOperand());
6980     CombineTo(N, ExtLoad);
6981     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6982     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6983   }
6984
6985   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
6986   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
6987     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
6988                                        N0.getOperand(1), false);
6989     if (BSwap.getNode())
6990       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6991                          BSwap, N1);
6992   }
6993
6994   return SDValue();
6995 }
6996
6997 SDValue DAGCombiner::visitSIGN_EXTEND_VECTOR_INREG(SDNode *N) {
6998   SDValue N0 = N->getOperand(0);
6999   EVT VT = N->getValueType(0);
7000
7001   if (N0.getOpcode() == ISD::UNDEF)
7002     return DAG.getUNDEF(VT);
7003
7004   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
7005                                               LegalOperations))
7006     return SDValue(Res, 0);
7007
7008   return SDValue();
7009 }
7010
7011 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
7012   SDValue N0 = N->getOperand(0);
7013   EVT VT = N->getValueType(0);
7014   bool isLE = DAG.getDataLayout().isLittleEndian();
7015
7016   // noop truncate
7017   if (N0.getValueType() == N->getValueType(0))
7018     return N0;
7019   // fold (truncate c1) -> c1
7020   if (isConstantIntBuildVectorOrConstantInt(N0))
7021     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
7022   // fold (truncate (truncate x)) -> (truncate x)
7023   if (N0.getOpcode() == ISD::TRUNCATE)
7024     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
7025   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
7026   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
7027       N0.getOpcode() == ISD::SIGN_EXTEND ||
7028       N0.getOpcode() == ISD::ANY_EXTEND) {
7029     if (N0.getOperand(0).getValueType().bitsLT(VT))
7030       // if the source is smaller than the dest, we still need an extend
7031       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
7032                          N0.getOperand(0));
7033     if (N0.getOperand(0).getValueType().bitsGT(VT))
7034       // if the source is larger than the dest, than we just need the truncate
7035       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
7036     // if the source and dest are the same type, we can drop both the extend
7037     // and the truncate.
7038     return N0.getOperand(0);
7039   }
7040
7041   // Fold extract-and-trunc into a narrow extract. For example:
7042   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
7043   //   i32 y = TRUNCATE(i64 x)
7044   //        -- becomes --
7045   //   v16i8 b = BITCAST (v2i64 val)
7046   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
7047   //
7048   // Note: We only run this optimization after type legalization (which often
7049   // creates this pattern) and before operation legalization after which
7050   // we need to be more careful about the vector instructions that we generate.
7051   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
7052       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
7053
7054     EVT VecTy = N0.getOperand(0).getValueType();
7055     EVT ExTy = N0.getValueType();
7056     EVT TrTy = N->getValueType(0);
7057
7058     unsigned NumElem = VecTy.getVectorNumElements();
7059     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
7060
7061     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
7062     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
7063
7064     SDValue EltNo = N0->getOperand(1);
7065     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
7066       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7067       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
7068       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
7069
7070       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
7071                               NVT, N0.getOperand(0));
7072
7073       SDLoc DL(N);
7074       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
7075                          DL, TrTy, V,
7076                          DAG.getConstant(Index, DL, IndexTy));
7077     }
7078   }
7079
7080   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
7081   if (N0.getOpcode() == ISD::SELECT) {
7082     EVT SrcVT = N0.getValueType();
7083     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
7084         TLI.isTruncateFree(SrcVT, VT)) {
7085       SDLoc SL(N0);
7086       SDValue Cond = N0.getOperand(0);
7087       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
7088       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
7089       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
7090     }
7091   }
7092
7093   // Fold a series of buildvector, bitcast, and truncate if possible.
7094   // For example fold
7095   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
7096   //   (2xi32 (buildvector x, y)).
7097   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
7098       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
7099       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
7100       N0.getOperand(0).hasOneUse()) {
7101
7102     SDValue BuildVect = N0.getOperand(0);
7103     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
7104     EVT TruncVecEltTy = VT.getVectorElementType();
7105
7106     // Check that the element types match.
7107     if (BuildVectEltTy == TruncVecEltTy) {
7108       // Now we only need to compute the offset of the truncated elements.
7109       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
7110       unsigned TruncVecNumElts = VT.getVectorNumElements();
7111       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
7112
7113       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
7114              "Invalid number of elements");
7115
7116       SmallVector<SDValue, 8> Opnds;
7117       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
7118         Opnds.push_back(BuildVect.getOperand(i));
7119
7120       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
7121     }
7122   }
7123
7124   // See if we can simplify the input to this truncate through knowledge that
7125   // only the low bits are being used.
7126   // For example "trunc (or (shl x, 8), y)" // -> trunc y
7127   // Currently we only perform this optimization on scalars because vectors
7128   // may have different active low bits.
7129   if (!VT.isVector()) {
7130     SDValue Shorter =
7131       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
7132                                                VT.getSizeInBits()));
7133     if (Shorter.getNode())
7134       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
7135   }
7136   // fold (truncate (load x)) -> (smaller load x)
7137   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
7138   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
7139     if (SDValue Reduced = ReduceLoadWidth(N))
7140       return Reduced;
7141
7142     // Handle the case where the load remains an extending load even
7143     // after truncation.
7144     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
7145       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7146       if (!LN0->isVolatile() &&
7147           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
7148         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
7149                                          VT, LN0->getChain(), LN0->getBasePtr(),
7150                                          LN0->getMemoryVT(),
7151                                          LN0->getMemOperand());
7152         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
7153         return NewLoad;
7154       }
7155     }
7156   }
7157   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
7158   // where ... are all 'undef'.
7159   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
7160     SmallVector<EVT, 8> VTs;
7161     SDValue V;
7162     unsigned Idx = 0;
7163     unsigned NumDefs = 0;
7164
7165     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
7166       SDValue X = N0.getOperand(i);
7167       if (X.getOpcode() != ISD::UNDEF) {
7168         V = X;
7169         Idx = i;
7170         NumDefs++;
7171       }
7172       // Stop if more than one members are non-undef.
7173       if (NumDefs > 1)
7174         break;
7175       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
7176                                      VT.getVectorElementType(),
7177                                      X.getValueType().getVectorNumElements()));
7178     }
7179
7180     if (NumDefs == 0)
7181       return DAG.getUNDEF(VT);
7182
7183     if (NumDefs == 1) {
7184       assert(V.getNode() && "The single defined operand is empty!");
7185       SmallVector<SDValue, 8> Opnds;
7186       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
7187         if (i != Idx) {
7188           Opnds.push_back(DAG.getUNDEF(VTs[i]));
7189           continue;
7190         }
7191         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
7192         AddToWorklist(NV.getNode());
7193         Opnds.push_back(NV);
7194       }
7195       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
7196     }
7197   }
7198
7199   // Simplify the operands using demanded-bits information.
7200   if (!VT.isVector() &&
7201       SimplifyDemandedBits(SDValue(N, 0)))
7202     return SDValue(N, 0);
7203
7204   return SDValue();
7205 }
7206
7207 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
7208   SDValue Elt = N->getOperand(i);
7209   if (Elt.getOpcode() != ISD::MERGE_VALUES)
7210     return Elt.getNode();
7211   return Elt.getOperand(Elt.getResNo()).getNode();
7212 }
7213
7214 /// build_pair (load, load) -> load
7215 /// if load locations are consecutive.
7216 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
7217   assert(N->getOpcode() == ISD::BUILD_PAIR);
7218
7219   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
7220   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
7221   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
7222       LD1->getAddressSpace() != LD2->getAddressSpace())
7223     return SDValue();
7224   EVT LD1VT = LD1->getValueType(0);
7225
7226   if (ISD::isNON_EXTLoad(LD2) &&
7227       LD2->hasOneUse() &&
7228       // If both are volatile this would reduce the number of volatile loads.
7229       // If one is volatile it might be ok, but play conservative and bail out.
7230       !LD1->isVolatile() &&
7231       !LD2->isVolatile() &&
7232       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
7233     unsigned Align = LD1->getAlignment();
7234     unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
7235         VT.getTypeForEVT(*DAG.getContext()));
7236
7237     if (NewAlign <= Align &&
7238         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
7239       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
7240                          LD1->getBasePtr(), LD1->getPointerInfo(),
7241                          false, false, false, Align);
7242   }
7243
7244   return SDValue();
7245 }
7246
7247 static unsigned getPPCf128HiElementSelector(const SelectionDAG &DAG) {
7248   // On little-endian machines, bitcasting from ppcf128 to i128 does swap the Hi
7249   // and Lo parts; on big-endian machines it doesn't.
7250   return DAG.getDataLayout().isBigEndian() ? 1 : 0;
7251 }
7252
7253 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
7254   SDValue N0 = N->getOperand(0);
7255   EVT VT = N->getValueType(0);
7256
7257   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
7258   // Only do this before legalize, since afterward the target may be depending
7259   // on the bitconvert.
7260   // First check to see if this is all constant.
7261   if (!LegalTypes &&
7262       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
7263       VT.isVector()) {
7264     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
7265
7266     EVT DestEltVT = N->getValueType(0).getVectorElementType();
7267     assert(!DestEltVT.isVector() &&
7268            "Element type of vector ValueType must not be vector!");
7269     if (isSimple)
7270       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
7271   }
7272
7273   // If the input is a constant, let getNode fold it.
7274   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
7275     // If we can't allow illegal operations, we need to check that this is just
7276     // a fp -> int or int -> conversion and that the resulting operation will
7277     // be legal.
7278     if (!LegalOperations ||
7279         (isa<ConstantSDNode>(N0) && VT.isFloatingPoint() && !VT.isVector() &&
7280          TLI.isOperationLegal(ISD::ConstantFP, VT)) ||
7281         (isa<ConstantFPSDNode>(N0) && VT.isInteger() && !VT.isVector() &&
7282          TLI.isOperationLegal(ISD::Constant, VT)))
7283       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
7284   }
7285
7286   // (conv (conv x, t1), t2) -> (conv x, t2)
7287   if (N0.getOpcode() == ISD::BITCAST)
7288     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
7289                        N0.getOperand(0));
7290
7291   // fold (conv (load x)) -> (load (conv*)x)
7292   // If the resultant load doesn't need a higher alignment than the original!
7293   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7294       // Do not change the width of a volatile load.
7295       !cast<LoadSDNode>(N0)->isVolatile() &&
7296       // Do not remove the cast if the types differ in endian layout.
7297       TLI.hasBigEndianPartOrdering(N0.getValueType(), DAG.getDataLayout()) ==
7298           TLI.hasBigEndianPartOrdering(VT, DAG.getDataLayout()) &&
7299       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
7300       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
7301     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7302     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
7303         VT.getTypeForEVT(*DAG.getContext()));
7304     unsigned OrigAlign = LN0->getAlignment();
7305
7306     if (Align <= OrigAlign) {
7307       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
7308                                  LN0->getBasePtr(), LN0->getPointerInfo(),
7309                                  LN0->isVolatile(), LN0->isNonTemporal(),
7310                                  LN0->isInvariant(), OrigAlign,
7311                                  LN0->getAAInfo());
7312       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
7313       return Load;
7314     }
7315   }
7316
7317   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
7318   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
7319   //
7320   // For ppc_fp128:
7321   // fold (bitcast (fneg x)) ->
7322   //     flipbit = signbit
7323   //     (xor (bitcast x) (build_pair flipbit, flipbit))
7324   // fold (bitcast (fabs x)) ->
7325   //     flipbit = (and (extract_element (bitcast x), 0), signbit)
7326   //     (xor (bitcast x) (build_pair flipbit, flipbit))
7327   // This often reduces constant pool loads.
7328   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
7329        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
7330       N0.getNode()->hasOneUse() && VT.isInteger() &&
7331       !VT.isVector() && !N0.getValueType().isVector()) {
7332     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
7333                                   N0.getOperand(0));
7334     AddToWorklist(NewConv.getNode());
7335
7336     SDLoc DL(N);
7337     if (N0.getValueType() == MVT::ppcf128 && !LegalTypes) {
7338       assert(VT.getSizeInBits() == 128);
7339       SDValue SignBit = DAG.getConstant(
7340           APInt::getSignBit(VT.getSizeInBits() / 2), SDLoc(N0), MVT::i64);
7341       SDValue FlipBit;
7342       if (N0.getOpcode() == ISD::FNEG) {
7343         FlipBit = SignBit;
7344         AddToWorklist(FlipBit.getNode());
7345       } else {
7346         assert(N0.getOpcode() == ISD::FABS);
7347         SDValue Hi =
7348             DAG.getNode(ISD::EXTRACT_ELEMENT, SDLoc(NewConv), MVT::i64, NewConv,
7349                         DAG.getIntPtrConstant(getPPCf128HiElementSelector(DAG),
7350                                               SDLoc(NewConv)));
7351         AddToWorklist(Hi.getNode());
7352         FlipBit = DAG.getNode(ISD::AND, SDLoc(N0), MVT::i64, Hi, SignBit);
7353         AddToWorklist(FlipBit.getNode());
7354       }
7355       SDValue FlipBits =
7356           DAG.getNode(ISD::BUILD_PAIR, SDLoc(N0), VT, FlipBit, FlipBit);
7357       AddToWorklist(FlipBits.getNode());
7358       return DAG.getNode(ISD::XOR, DL, VT, NewConv, FlipBits);
7359     }
7360     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7361     if (N0.getOpcode() == ISD::FNEG)
7362       return DAG.getNode(ISD::XOR, DL, VT,
7363                          NewConv, DAG.getConstant(SignBit, DL, VT));
7364     assert(N0.getOpcode() == ISD::FABS);
7365     return DAG.getNode(ISD::AND, DL, VT,
7366                        NewConv, DAG.getConstant(~SignBit, DL, VT));
7367   }
7368
7369   // fold (bitconvert (fcopysign cst, x)) ->
7370   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
7371   // Note that we don't handle (copysign x, cst) because this can always be
7372   // folded to an fneg or fabs.
7373   //
7374   // For ppc_fp128:
7375   // fold (bitcast (fcopysign cst, x)) ->
7376   //     flipbit = (and (extract_element
7377   //                     (xor (bitcast cst), (bitcast x)), 0),
7378   //                    signbit)
7379   //     (xor (bitcast cst) (build_pair flipbit, flipbit))
7380   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
7381       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
7382       VT.isInteger() && !VT.isVector()) {
7383     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
7384     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
7385     if (isTypeLegal(IntXVT)) {
7386       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7387                               IntXVT, N0.getOperand(1));
7388       AddToWorklist(X.getNode());
7389
7390       // If X has a different width than the result/lhs, sext it or truncate it.
7391       unsigned VTWidth = VT.getSizeInBits();
7392       if (OrigXWidth < VTWidth) {
7393         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
7394         AddToWorklist(X.getNode());
7395       } else if (OrigXWidth > VTWidth) {
7396         // To get the sign bit in the right place, we have to shift it right
7397         // before truncating.
7398         SDLoc DL(X);
7399         X = DAG.getNode(ISD::SRL, DL,
7400                         X.getValueType(), X,
7401                         DAG.getConstant(OrigXWidth-VTWidth, DL,
7402                                         X.getValueType()));
7403         AddToWorklist(X.getNode());
7404         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
7405         AddToWorklist(X.getNode());
7406       }
7407
7408       if (N0.getValueType() == MVT::ppcf128 && !LegalTypes) {
7409         APInt SignBit = APInt::getSignBit(VT.getSizeInBits() / 2);
7410         SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0.getOperand(0)), VT,
7411                                   N0.getOperand(0));
7412         AddToWorklist(Cst.getNode());
7413         SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0.getOperand(1)), VT,
7414                                 N0.getOperand(1));
7415         AddToWorklist(X.getNode());
7416         SDValue XorResult = DAG.getNode(ISD::XOR, SDLoc(N0), VT, Cst, X);
7417         AddToWorklist(XorResult.getNode());
7418         SDValue XorResult64 = DAG.getNode(
7419             ISD::EXTRACT_ELEMENT, SDLoc(XorResult), MVT::i64, XorResult,
7420             DAG.getIntPtrConstant(getPPCf128HiElementSelector(DAG),
7421                                   SDLoc(XorResult)));
7422         AddToWorklist(XorResult64.getNode());
7423         SDValue FlipBit =
7424             DAG.getNode(ISD::AND, SDLoc(XorResult64), MVT::i64, XorResult64,
7425                         DAG.getConstant(SignBit, SDLoc(XorResult64), MVT::i64));
7426         AddToWorklist(FlipBit.getNode());
7427         SDValue FlipBits =
7428             DAG.getNode(ISD::BUILD_PAIR, SDLoc(N0), VT, FlipBit, FlipBit);
7429         AddToWorklist(FlipBits.getNode());
7430         return DAG.getNode(ISD::XOR, SDLoc(N), VT, Cst, FlipBits);
7431       }
7432       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7433       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
7434                       X, DAG.getConstant(SignBit, SDLoc(X), VT));
7435       AddToWorklist(X.getNode());
7436
7437       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7438                                 VT, N0.getOperand(0));
7439       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
7440                         Cst, DAG.getConstant(~SignBit, SDLoc(Cst), VT));
7441       AddToWorklist(Cst.getNode());
7442
7443       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
7444     }
7445   }
7446
7447   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
7448   if (N0.getOpcode() == ISD::BUILD_PAIR)
7449     if (SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT))
7450       return CombineLD;
7451
7452   // Remove double bitcasts from shuffles - this is often a legacy of
7453   // XformToShuffleWithZero being used to combine bitmaskings (of
7454   // float vectors bitcast to integer vectors) into shuffles.
7455   // bitcast(shuffle(bitcast(s0),bitcast(s1))) -> shuffle(s0,s1)
7456   if (Level < AfterLegalizeDAG && TLI.isTypeLegal(VT) && VT.isVector() &&
7457       N0->getOpcode() == ISD::VECTOR_SHUFFLE &&
7458       VT.getVectorNumElements() >= N0.getValueType().getVectorNumElements() &&
7459       !(VT.getVectorNumElements() % N0.getValueType().getVectorNumElements())) {
7460     ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N0);
7461
7462     // If operands are a bitcast, peek through if it casts the original VT.
7463     // If operands are a constant, just bitcast back to original VT.
7464     auto PeekThroughBitcast = [&](SDValue Op) {
7465       if (Op.getOpcode() == ISD::BITCAST &&
7466           Op.getOperand(0).getValueType() == VT)
7467         return SDValue(Op.getOperand(0));
7468       if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) ||
7469           ISD::isBuildVectorOfConstantFPSDNodes(Op.getNode()))
7470         return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
7471       return SDValue();
7472     };
7473
7474     SDValue SV0 = PeekThroughBitcast(N0->getOperand(0));
7475     SDValue SV1 = PeekThroughBitcast(N0->getOperand(1));
7476     if (!(SV0 && SV1))
7477       return SDValue();
7478
7479     int MaskScale =
7480         VT.getVectorNumElements() / N0.getValueType().getVectorNumElements();
7481     SmallVector<int, 8> NewMask;
7482     for (int M : SVN->getMask())
7483       for (int i = 0; i != MaskScale; ++i)
7484         NewMask.push_back(M < 0 ? -1 : M * MaskScale + i);
7485
7486     bool LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7487     if (!LegalMask) {
7488       std::swap(SV0, SV1);
7489       ShuffleVectorSDNode::commuteMask(NewMask);
7490       LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7491     }
7492
7493     if (LegalMask)
7494       return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, NewMask);
7495   }
7496
7497   return SDValue();
7498 }
7499
7500 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
7501   EVT VT = N->getValueType(0);
7502   return CombineConsecutiveLoads(N, VT);
7503 }
7504
7505 /// We know that BV is a build_vector node with Constant, ConstantFP or Undef
7506 /// operands. DstEltVT indicates the destination element value type.
7507 SDValue DAGCombiner::
7508 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
7509   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
7510
7511   // If this is already the right type, we're done.
7512   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
7513
7514   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
7515   unsigned DstBitSize = DstEltVT.getSizeInBits();
7516
7517   // If this is a conversion of N elements of one type to N elements of another
7518   // type, convert each element.  This handles FP<->INT cases.
7519   if (SrcBitSize == DstBitSize) {
7520     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7521                               BV->getValueType(0).getVectorNumElements());
7522
7523     // Due to the FP element handling below calling this routine recursively,
7524     // we can end up with a scalar-to-vector node here.
7525     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
7526       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
7527                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
7528                                      DstEltVT, BV->getOperand(0)));
7529
7530     SmallVector<SDValue, 8> Ops;
7531     for (SDValue Op : BV->op_values()) {
7532       // If the vector element type is not legal, the BUILD_VECTOR operands
7533       // are promoted and implicitly truncated.  Make that explicit here.
7534       if (Op.getValueType() != SrcEltVT)
7535         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
7536       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
7537                                 DstEltVT, Op));
7538       AddToWorklist(Ops.back().getNode());
7539     }
7540     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
7541   }
7542
7543   // Otherwise, we're growing or shrinking the elements.  To avoid having to
7544   // handle annoying details of growing/shrinking FP values, we convert them to
7545   // int first.
7546   if (SrcEltVT.isFloatingPoint()) {
7547     // Convert the input float vector to a int vector where the elements are the
7548     // same sizes.
7549     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
7550     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
7551     SrcEltVT = IntVT;
7552   }
7553
7554   // Now we know the input is an integer vector.  If the output is a FP type,
7555   // convert to integer first, then to FP of the right size.
7556   if (DstEltVT.isFloatingPoint()) {
7557     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
7558     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
7559
7560     // Next, convert to FP elements of the same size.
7561     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
7562   }
7563
7564   SDLoc DL(BV);
7565
7566   // Okay, we know the src/dst types are both integers of differing types.
7567   // Handling growing first.
7568   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
7569   if (SrcBitSize < DstBitSize) {
7570     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
7571
7572     SmallVector<SDValue, 8> Ops;
7573     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
7574          i += NumInputsPerOutput) {
7575       bool isLE = DAG.getDataLayout().isLittleEndian();
7576       APInt NewBits = APInt(DstBitSize, 0);
7577       bool EltIsUndef = true;
7578       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
7579         // Shift the previously computed bits over.
7580         NewBits <<= SrcBitSize;
7581         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
7582         if (Op.getOpcode() == ISD::UNDEF) continue;
7583         EltIsUndef = false;
7584
7585         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
7586                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
7587       }
7588
7589       if (EltIsUndef)
7590         Ops.push_back(DAG.getUNDEF(DstEltVT));
7591       else
7592         Ops.push_back(DAG.getConstant(NewBits, DL, DstEltVT));
7593     }
7594
7595     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
7596     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7597   }
7598
7599   // Finally, this must be the case where we are shrinking elements: each input
7600   // turns into multiple outputs.
7601   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
7602   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7603                             NumOutputsPerInput*BV->getNumOperands());
7604   SmallVector<SDValue, 8> Ops;
7605
7606   for (const SDValue &Op : BV->op_values()) {
7607     if (Op.getOpcode() == ISD::UNDEF) {
7608       Ops.append(NumOutputsPerInput, DAG.getUNDEF(DstEltVT));
7609       continue;
7610     }
7611
7612     APInt OpVal = cast<ConstantSDNode>(Op)->
7613                   getAPIntValue().zextOrTrunc(SrcBitSize);
7614
7615     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
7616       APInt ThisVal = OpVal.trunc(DstBitSize);
7617       Ops.push_back(DAG.getConstant(ThisVal, DL, DstEltVT));
7618       OpVal = OpVal.lshr(DstBitSize);
7619     }
7620
7621     // For big endian targets, swap the order of the pieces of each element.
7622     if (DAG.getDataLayout().isBigEndian())
7623       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
7624   }
7625
7626   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7627 }
7628
7629 /// Try to perform FMA combining on a given FADD node.
7630 SDValue DAGCombiner::visitFADDForFMACombine(SDNode *N) {
7631   SDValue N0 = N->getOperand(0);
7632   SDValue N1 = N->getOperand(1);
7633   EVT VT = N->getValueType(0);
7634   SDLoc SL(N);
7635
7636   const TargetOptions &Options = DAG.getTarget().Options;
7637   bool AllowFusion =
7638       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath);
7639
7640   // Floating-point multiply-add with intermediate rounding.
7641   bool HasFMAD = (LegalOperations && TLI.isOperationLegal(ISD::FMAD, VT));
7642
7643   // Floating-point multiply-add without intermediate rounding.
7644   bool HasFMA =
7645       AllowFusion && TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7646       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT));
7647
7648   // No valid opcode, do not combine.
7649   if (!HasFMAD && !HasFMA)
7650     return SDValue();
7651
7652   // Always prefer FMAD to FMA for precision.
7653   unsigned PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7654   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7655   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7656
7657   // If we have two choices trying to fold (fadd (fmul u, v), (fmul x, y)),
7658   // prefer to fold the multiply with fewer uses.
7659   if (Aggressive && N0.getOpcode() == ISD::FMUL &&
7660       N1.getOpcode() == ISD::FMUL) {
7661     if (N0.getNode()->use_size() > N1.getNode()->use_size())
7662       std::swap(N0, N1);
7663   }
7664
7665   // fold (fadd (fmul x, y), z) -> (fma x, y, z)
7666   if (N0.getOpcode() == ISD::FMUL &&
7667       (Aggressive || N0->hasOneUse())) {
7668     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7669                        N0.getOperand(0), N0.getOperand(1), N1);
7670   }
7671
7672   // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
7673   // Note: Commutes FADD operands.
7674   if (N1.getOpcode() == ISD::FMUL &&
7675       (Aggressive || N1->hasOneUse())) {
7676     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7677                        N1.getOperand(0), N1.getOperand(1), N0);
7678   }
7679
7680   // Look through FP_EXTEND nodes to do more combining.
7681   if (AllowFusion && LookThroughFPExt) {
7682     // fold (fadd (fpext (fmul x, y)), z) -> (fma (fpext x), (fpext y), z)
7683     if (N0.getOpcode() == ISD::FP_EXTEND) {
7684       SDValue N00 = N0.getOperand(0);
7685       if (N00.getOpcode() == ISD::FMUL)
7686         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7687                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7688                                        N00.getOperand(0)),
7689                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7690                                        N00.getOperand(1)), N1);
7691     }
7692
7693     // fold (fadd x, (fpext (fmul y, z))) -> (fma (fpext y), (fpext z), x)
7694     // Note: Commutes FADD operands.
7695     if (N1.getOpcode() == ISD::FP_EXTEND) {
7696       SDValue N10 = N1.getOperand(0);
7697       if (N10.getOpcode() == ISD::FMUL)
7698         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7699                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7700                                        N10.getOperand(0)),
7701                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7702                                        N10.getOperand(1)), N0);
7703     }
7704   }
7705
7706   // More folding opportunities when target permits.
7707   if ((AllowFusion || HasFMAD)  && Aggressive) {
7708     // fold (fadd (fma x, y, (fmul u, v)), z) -> (fma x, y (fma u, v, z))
7709     if (N0.getOpcode() == PreferredFusedOpcode &&
7710         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7711       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7712                          N0.getOperand(0), N0.getOperand(1),
7713                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7714                                      N0.getOperand(2).getOperand(0),
7715                                      N0.getOperand(2).getOperand(1),
7716                                      N1));
7717     }
7718
7719     // fold (fadd x, (fma y, z, (fmul u, v)) -> (fma y, z (fma u, v, x))
7720     if (N1->getOpcode() == PreferredFusedOpcode &&
7721         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7722       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7723                          N1.getOperand(0), N1.getOperand(1),
7724                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7725                                      N1.getOperand(2).getOperand(0),
7726                                      N1.getOperand(2).getOperand(1),
7727                                      N0));
7728     }
7729
7730     if (AllowFusion && LookThroughFPExt) {
7731       // fold (fadd (fma x, y, (fpext (fmul u, v))), z)
7732       //   -> (fma x, y, (fma (fpext u), (fpext v), z))
7733       auto FoldFAddFMAFPExtFMul = [&] (
7734           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7735         return DAG.getNode(PreferredFusedOpcode, SL, VT, X, Y,
7736                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7737                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7738                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7739                                        Z));
7740       };
7741       if (N0.getOpcode() == PreferredFusedOpcode) {
7742         SDValue N02 = N0.getOperand(2);
7743         if (N02.getOpcode() == ISD::FP_EXTEND) {
7744           SDValue N020 = N02.getOperand(0);
7745           if (N020.getOpcode() == ISD::FMUL)
7746             return FoldFAddFMAFPExtFMul(N0.getOperand(0), N0.getOperand(1),
7747                                         N020.getOperand(0), N020.getOperand(1),
7748                                         N1);
7749         }
7750       }
7751
7752       // fold (fadd (fpext (fma x, y, (fmul u, v))), z)
7753       //   -> (fma (fpext x), (fpext y), (fma (fpext u), (fpext v), z))
7754       // FIXME: This turns two single-precision and one double-precision
7755       // operation into two double-precision operations, which might not be
7756       // interesting for all targets, especially GPUs.
7757       auto FoldFAddFPExtFMAFMul = [&] (
7758           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7759         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7760                            DAG.getNode(ISD::FP_EXTEND, SL, VT, X),
7761                            DAG.getNode(ISD::FP_EXTEND, SL, VT, Y),
7762                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7763                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7764                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7765                                        Z));
7766       };
7767       if (N0.getOpcode() == ISD::FP_EXTEND) {
7768         SDValue N00 = N0.getOperand(0);
7769         if (N00.getOpcode() == PreferredFusedOpcode) {
7770           SDValue N002 = N00.getOperand(2);
7771           if (N002.getOpcode() == ISD::FMUL)
7772             return FoldFAddFPExtFMAFMul(N00.getOperand(0), N00.getOperand(1),
7773                                         N002.getOperand(0), N002.getOperand(1),
7774                                         N1);
7775         }
7776       }
7777
7778       // fold (fadd x, (fma y, z, (fpext (fmul u, v)))
7779       //   -> (fma y, z, (fma (fpext u), (fpext v), x))
7780       if (N1.getOpcode() == PreferredFusedOpcode) {
7781         SDValue N12 = N1.getOperand(2);
7782         if (N12.getOpcode() == ISD::FP_EXTEND) {
7783           SDValue N120 = N12.getOperand(0);
7784           if (N120.getOpcode() == ISD::FMUL)
7785             return FoldFAddFMAFPExtFMul(N1.getOperand(0), N1.getOperand(1),
7786                                         N120.getOperand(0), N120.getOperand(1),
7787                                         N0);
7788         }
7789       }
7790
7791       // fold (fadd x, (fpext (fma y, z, (fmul u, v)))
7792       //   -> (fma (fpext y), (fpext z), (fma (fpext u), (fpext v), x))
7793       // FIXME: This turns two single-precision and one double-precision
7794       // operation into two double-precision operations, which might not be
7795       // interesting for all targets, especially GPUs.
7796       if (N1.getOpcode() == ISD::FP_EXTEND) {
7797         SDValue N10 = N1.getOperand(0);
7798         if (N10.getOpcode() == PreferredFusedOpcode) {
7799           SDValue N102 = N10.getOperand(2);
7800           if (N102.getOpcode() == ISD::FMUL)
7801             return FoldFAddFPExtFMAFMul(N10.getOperand(0), N10.getOperand(1),
7802                                         N102.getOperand(0), N102.getOperand(1),
7803                                         N0);
7804         }
7805       }
7806     }
7807   }
7808
7809   return SDValue();
7810 }
7811
7812 /// Try to perform FMA combining on a given FSUB node.
7813 SDValue DAGCombiner::visitFSUBForFMACombine(SDNode *N) {
7814   SDValue N0 = N->getOperand(0);
7815   SDValue N1 = N->getOperand(1);
7816   EVT VT = N->getValueType(0);
7817   SDLoc SL(N);
7818
7819   const TargetOptions &Options = DAG.getTarget().Options;
7820   bool AllowFusion =
7821       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath);
7822
7823   // Floating-point multiply-add with intermediate rounding.
7824   bool HasFMAD = (LegalOperations && TLI.isOperationLegal(ISD::FMAD, VT));
7825
7826   // Floating-point multiply-add without intermediate rounding.
7827   bool HasFMA =
7828       AllowFusion && TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7829       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT));
7830
7831   // No valid opcode, do not combine.
7832   if (!HasFMAD && !HasFMA)
7833     return SDValue();
7834
7835   // Always prefer FMAD to FMA for precision.
7836   unsigned PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7837   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7838   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7839
7840   // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
7841   if (N0.getOpcode() == ISD::FMUL &&
7842       (Aggressive || N0->hasOneUse())) {
7843     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7844                        N0.getOperand(0), N0.getOperand(1),
7845                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7846   }
7847
7848   // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
7849   // Note: Commutes FSUB operands.
7850   if (N1.getOpcode() == ISD::FMUL &&
7851       (Aggressive || N1->hasOneUse()))
7852     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7853                        DAG.getNode(ISD::FNEG, SL, VT,
7854                                    N1.getOperand(0)),
7855                        N1.getOperand(1), N0);
7856
7857   // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
7858   if (N0.getOpcode() == ISD::FNEG &&
7859       N0.getOperand(0).getOpcode() == ISD::FMUL &&
7860       (Aggressive || (N0->hasOneUse() && N0.getOperand(0).hasOneUse()))) {
7861     SDValue N00 = N0.getOperand(0).getOperand(0);
7862     SDValue N01 = N0.getOperand(0).getOperand(1);
7863     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7864                        DAG.getNode(ISD::FNEG, SL, VT, N00), N01,
7865                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7866   }
7867
7868   // Look through FP_EXTEND nodes to do more combining.
7869   if (AllowFusion && LookThroughFPExt) {
7870     // fold (fsub (fpext (fmul x, y)), z)
7871     //   -> (fma (fpext x), (fpext y), (fneg z))
7872     if (N0.getOpcode() == ISD::FP_EXTEND) {
7873       SDValue N00 = N0.getOperand(0);
7874       if (N00.getOpcode() == ISD::FMUL)
7875         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7876                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7877                                        N00.getOperand(0)),
7878                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7879                                        N00.getOperand(1)),
7880                            DAG.getNode(ISD::FNEG, SL, VT, N1));
7881     }
7882
7883     // fold (fsub x, (fpext (fmul y, z)))
7884     //   -> (fma (fneg (fpext y)), (fpext z), x)
7885     // Note: Commutes FSUB operands.
7886     if (N1.getOpcode() == ISD::FP_EXTEND) {
7887       SDValue N10 = N1.getOperand(0);
7888       if (N10.getOpcode() == ISD::FMUL)
7889         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7890                            DAG.getNode(ISD::FNEG, SL, VT,
7891                                        DAG.getNode(ISD::FP_EXTEND, SL, VT,
7892                                                    N10.getOperand(0))),
7893                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7894                                        N10.getOperand(1)),
7895                            N0);
7896     }
7897
7898     // fold (fsub (fpext (fneg (fmul, x, y))), z)
7899     //   -> (fneg (fma (fpext x), (fpext y), z))
7900     // Note: This could be removed with appropriate canonicalization of the
7901     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7902     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7903     // from implementing the canonicalization in visitFSUB.
7904     if (N0.getOpcode() == ISD::FP_EXTEND) {
7905       SDValue N00 = N0.getOperand(0);
7906       if (N00.getOpcode() == ISD::FNEG) {
7907         SDValue N000 = N00.getOperand(0);
7908         if (N000.getOpcode() == ISD::FMUL) {
7909           return DAG.getNode(ISD::FNEG, SL, VT,
7910                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7911                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7912                                                      N000.getOperand(0)),
7913                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7914                                                      N000.getOperand(1)),
7915                                          N1));
7916         }
7917       }
7918     }
7919
7920     // fold (fsub (fneg (fpext (fmul, x, y))), z)
7921     //   -> (fneg (fma (fpext x)), (fpext y), z)
7922     // Note: This could be removed with appropriate canonicalization of the
7923     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7924     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7925     // from implementing the canonicalization in visitFSUB.
7926     if (N0.getOpcode() == ISD::FNEG) {
7927       SDValue N00 = N0.getOperand(0);
7928       if (N00.getOpcode() == ISD::FP_EXTEND) {
7929         SDValue N000 = N00.getOperand(0);
7930         if (N000.getOpcode() == ISD::FMUL) {
7931           return DAG.getNode(ISD::FNEG, SL, VT,
7932                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7933                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7934                                                      N000.getOperand(0)),
7935                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7936                                                      N000.getOperand(1)),
7937                                          N1));
7938         }
7939       }
7940     }
7941
7942   }
7943
7944   // More folding opportunities when target permits.
7945   if ((AllowFusion || HasFMAD) && Aggressive) {
7946     // fold (fsub (fma x, y, (fmul u, v)), z)
7947     //   -> (fma x, y (fma u, v, (fneg z)))
7948     if (N0.getOpcode() == PreferredFusedOpcode &&
7949         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7950       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7951                          N0.getOperand(0), N0.getOperand(1),
7952                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7953                                      N0.getOperand(2).getOperand(0),
7954                                      N0.getOperand(2).getOperand(1),
7955                                      DAG.getNode(ISD::FNEG, SL, VT,
7956                                                  N1)));
7957     }
7958
7959     // fold (fsub x, (fma y, z, (fmul u, v)))
7960     //   -> (fma (fneg y), z, (fma (fneg u), v, x))
7961     if (N1.getOpcode() == PreferredFusedOpcode &&
7962         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7963       SDValue N20 = N1.getOperand(2).getOperand(0);
7964       SDValue N21 = N1.getOperand(2).getOperand(1);
7965       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7966                          DAG.getNode(ISD::FNEG, SL, VT,
7967                                      N1.getOperand(0)),
7968                          N1.getOperand(1),
7969                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7970                                      DAG.getNode(ISD::FNEG, SL, VT, N20),
7971
7972                                      N21, N0));
7973     }
7974
7975     if (AllowFusion && LookThroughFPExt) {
7976       // fold (fsub (fma x, y, (fpext (fmul u, v))), z)
7977       //   -> (fma x, y (fma (fpext u), (fpext v), (fneg z)))
7978       if (N0.getOpcode() == PreferredFusedOpcode) {
7979         SDValue N02 = N0.getOperand(2);
7980         if (N02.getOpcode() == ISD::FP_EXTEND) {
7981           SDValue N020 = N02.getOperand(0);
7982           if (N020.getOpcode() == ISD::FMUL)
7983             return DAG.getNode(PreferredFusedOpcode, SL, VT,
7984                                N0.getOperand(0), N0.getOperand(1),
7985                                DAG.getNode(PreferredFusedOpcode, SL, VT,
7986                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7987                                                        N020.getOperand(0)),
7988                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7989                                                        N020.getOperand(1)),
7990                                            DAG.getNode(ISD::FNEG, SL, VT,
7991                                                        N1)));
7992         }
7993       }
7994
7995       // fold (fsub (fpext (fma x, y, (fmul u, v))), z)
7996       //   -> (fma (fpext x), (fpext y),
7997       //           (fma (fpext u), (fpext v), (fneg z)))
7998       // FIXME: This turns two single-precision and one double-precision
7999       // operation into two double-precision operations, which might not be
8000       // interesting for all targets, especially GPUs.
8001       if (N0.getOpcode() == ISD::FP_EXTEND) {
8002         SDValue N00 = N0.getOperand(0);
8003         if (N00.getOpcode() == PreferredFusedOpcode) {
8004           SDValue N002 = N00.getOperand(2);
8005           if (N002.getOpcode() == ISD::FMUL)
8006             return DAG.getNode(PreferredFusedOpcode, SL, VT,
8007                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
8008                                            N00.getOperand(0)),
8009                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
8010                                            N00.getOperand(1)),
8011                                DAG.getNode(PreferredFusedOpcode, SL, VT,
8012                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
8013                                                        N002.getOperand(0)),
8014                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
8015                                                        N002.getOperand(1)),
8016                                            DAG.getNode(ISD::FNEG, SL, VT,
8017                                                        N1)));
8018         }
8019       }
8020
8021       // fold (fsub x, (fma y, z, (fpext (fmul u, v))))
8022       //   -> (fma (fneg y), z, (fma (fneg (fpext u)), (fpext v), x))
8023       if (N1.getOpcode() == PreferredFusedOpcode &&
8024         N1.getOperand(2).getOpcode() == ISD::FP_EXTEND) {
8025         SDValue N120 = N1.getOperand(2).getOperand(0);
8026         if (N120.getOpcode() == ISD::FMUL) {
8027           SDValue N1200 = N120.getOperand(0);
8028           SDValue N1201 = N120.getOperand(1);
8029           return DAG.getNode(PreferredFusedOpcode, SL, VT,
8030                              DAG.getNode(ISD::FNEG, SL, VT, N1.getOperand(0)),
8031                              N1.getOperand(1),
8032                              DAG.getNode(PreferredFusedOpcode, SL, VT,
8033                                          DAG.getNode(ISD::FNEG, SL, VT,
8034                                              DAG.getNode(ISD::FP_EXTEND, SL,
8035                                                          VT, N1200)),
8036                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
8037                                                      N1201),
8038                                          N0));
8039         }
8040       }
8041
8042       // fold (fsub x, (fpext (fma y, z, (fmul u, v))))
8043       //   -> (fma (fneg (fpext y)), (fpext z),
8044       //           (fma (fneg (fpext u)), (fpext v), x))
8045       // FIXME: This turns two single-precision and one double-precision
8046       // operation into two double-precision operations, which might not be
8047       // interesting for all targets, especially GPUs.
8048       if (N1.getOpcode() == ISD::FP_EXTEND &&
8049         N1.getOperand(0).getOpcode() == PreferredFusedOpcode) {
8050         SDValue N100 = N1.getOperand(0).getOperand(0);
8051         SDValue N101 = N1.getOperand(0).getOperand(1);
8052         SDValue N102 = N1.getOperand(0).getOperand(2);
8053         if (N102.getOpcode() == ISD::FMUL) {
8054           SDValue N1020 = N102.getOperand(0);
8055           SDValue N1021 = N102.getOperand(1);
8056           return DAG.getNode(PreferredFusedOpcode, SL, VT,
8057                              DAG.getNode(ISD::FNEG, SL, VT,
8058                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
8059                                                      N100)),
8060                              DAG.getNode(ISD::FP_EXTEND, SL, VT, N101),
8061                              DAG.getNode(PreferredFusedOpcode, SL, VT,
8062                                          DAG.getNode(ISD::FNEG, SL, VT,
8063                                              DAG.getNode(ISD::FP_EXTEND, SL,
8064                                                          VT, N1020)),
8065                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
8066                                                      N1021),
8067                                          N0));
8068         }
8069       }
8070     }
8071   }
8072
8073   return SDValue();
8074 }
8075
8076 /// Try to perform FMA combining on a given FMUL node.
8077 SDValue DAGCombiner::visitFMULForFMACombine(SDNode *N) {
8078   SDValue N0 = N->getOperand(0);
8079   SDValue N1 = N->getOperand(1);
8080   EVT VT = N->getValueType(0);
8081   SDLoc SL(N);
8082
8083   assert(N->getOpcode() == ISD::FMUL && "Expected FMUL Operation");
8084
8085   const TargetOptions &Options = DAG.getTarget().Options;
8086   bool AllowFusion =
8087       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath);
8088
8089   // Floating-point multiply-add with intermediate rounding.
8090   bool HasFMAD = (LegalOperations && TLI.isOperationLegal(ISD::FMAD, VT));
8091
8092   // Floating-point multiply-add without intermediate rounding.
8093   bool HasFMA =
8094       AllowFusion && TLI.isFMAFasterThanFMulAndFAdd(VT) &&
8095       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT));
8096
8097   // No valid opcode, do not combine.
8098   if (!HasFMAD && !HasFMA)
8099     return SDValue();
8100
8101   // Always prefer FMAD to FMA for precision.
8102   unsigned PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
8103   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
8104
8105   // fold (fmul (fadd x, +1.0), y) -> (fma x, y, y)
8106   // fold (fmul (fadd x, -1.0), y) -> (fma x, y, (fneg y))
8107   auto FuseFADD = [&](SDValue X, SDValue Y) {
8108     if (X.getOpcode() == ISD::FADD && (Aggressive || X->hasOneUse())) {
8109       auto XC1 = isConstOrConstSplatFP(X.getOperand(1));
8110       if (XC1 && XC1->isExactlyValue(+1.0))
8111         return DAG.getNode(PreferredFusedOpcode, SL, VT, X.getOperand(0), Y, Y);
8112       if (XC1 && XC1->isExactlyValue(-1.0))
8113         return DAG.getNode(PreferredFusedOpcode, SL, VT, X.getOperand(0), Y,
8114                            DAG.getNode(ISD::FNEG, SL, VT, Y));
8115     }
8116     return SDValue();
8117   };
8118
8119   if (SDValue FMA = FuseFADD(N0, N1))
8120     return FMA;
8121   if (SDValue FMA = FuseFADD(N1, N0))
8122     return FMA;
8123
8124   // fold (fmul (fsub +1.0, x), y) -> (fma (fneg x), y, y)
8125   // fold (fmul (fsub -1.0, x), y) -> (fma (fneg x), y, (fneg y))
8126   // fold (fmul (fsub x, +1.0), y) -> (fma x, y, (fneg y))
8127   // fold (fmul (fsub x, -1.0), y) -> (fma x, y, y)
8128   auto FuseFSUB = [&](SDValue X, SDValue Y) {
8129     if (X.getOpcode() == ISD::FSUB && (Aggressive || X->hasOneUse())) {
8130       auto XC0 = isConstOrConstSplatFP(X.getOperand(0));
8131       if (XC0 && XC0->isExactlyValue(+1.0))
8132         return DAG.getNode(PreferredFusedOpcode, SL, VT,
8133                            DAG.getNode(ISD::FNEG, SL, VT, X.getOperand(1)), Y,
8134                            Y);
8135       if (XC0 && XC0->isExactlyValue(-1.0))
8136         return DAG.getNode(PreferredFusedOpcode, SL, VT,
8137                            DAG.getNode(ISD::FNEG, SL, VT, X.getOperand(1)), Y,
8138                            DAG.getNode(ISD::FNEG, SL, VT, Y));
8139
8140       auto XC1 = isConstOrConstSplatFP(X.getOperand(1));
8141       if (XC1 && XC1->isExactlyValue(+1.0))
8142         return DAG.getNode(PreferredFusedOpcode, SL, VT, X.getOperand(0), Y,
8143                            DAG.getNode(ISD::FNEG, SL, VT, Y));
8144       if (XC1 && XC1->isExactlyValue(-1.0))
8145         return DAG.getNode(PreferredFusedOpcode, SL, VT, X.getOperand(0), Y, Y);
8146     }
8147     return SDValue();
8148   };
8149
8150   if (SDValue FMA = FuseFSUB(N0, N1))
8151     return FMA;
8152   if (SDValue FMA = FuseFSUB(N1, N0))
8153     return FMA;
8154
8155   return SDValue();
8156 }
8157
8158 SDValue DAGCombiner::visitFADD(SDNode *N) {
8159   SDValue N0 = N->getOperand(0);
8160   SDValue N1 = N->getOperand(1);
8161   bool N0CFP = isConstantFPBuildVectorOrConstantFP(N0);
8162   bool N1CFP = isConstantFPBuildVectorOrConstantFP(N1);
8163   EVT VT = N->getValueType(0);
8164   SDLoc DL(N);
8165   const TargetOptions &Options = DAG.getTarget().Options;
8166   const SDNodeFlags *Flags = &cast<BinaryWithFlagsSDNode>(N)->Flags;
8167
8168   // fold vector ops
8169   if (VT.isVector())
8170     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8171       return FoldedVOp;
8172
8173   // fold (fadd c1, c2) -> c1 + c2
8174   if (N0CFP && N1CFP)
8175     return DAG.getNode(ISD::FADD, DL, VT, N0, N1, Flags);
8176
8177   // canonicalize constant to RHS
8178   if (N0CFP && !N1CFP)
8179     return DAG.getNode(ISD::FADD, DL, VT, N1, N0, Flags);
8180
8181   // fold (fadd A, (fneg B)) -> (fsub A, B)
8182   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
8183       isNegatibleForFree(N1, LegalOperations, TLI, &Options) == 2)
8184     return DAG.getNode(ISD::FSUB, DL, VT, N0,
8185                        GetNegatedExpression(N1, DAG, LegalOperations), Flags);
8186
8187   // fold (fadd (fneg A), B) -> (fsub B, A)
8188   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
8189       isNegatibleForFree(N0, LegalOperations, TLI, &Options) == 2)
8190     return DAG.getNode(ISD::FSUB, DL, VT, N1,
8191                        GetNegatedExpression(N0, DAG, LegalOperations), Flags);
8192
8193   // If 'unsafe math' is enabled, fold lots of things.
8194   if (Options.UnsafeFPMath) {
8195     // No FP constant should be created after legalization as Instruction
8196     // Selection pass has a hard time dealing with FP constants.
8197     bool AllowNewConst = (Level < AfterLegalizeDAG);
8198
8199     // fold (fadd A, 0) -> A
8200     if (ConstantFPSDNode *N1C = isConstOrConstSplatFP(N1))
8201       if (N1C->isZero())
8202         return N0;
8203
8204     // fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
8205     if (N1CFP && N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
8206         isConstantFPBuildVectorOrConstantFP(N0.getOperand(1)))
8207       return DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(0),
8208                          DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(1), N1,
8209                                      Flags),
8210                          Flags);
8211
8212     // If allowed, fold (fadd (fneg x), x) -> 0.0
8213     if (AllowNewConst && N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
8214       return DAG.getConstantFP(0.0, DL, VT);
8215
8216     // If allowed, fold (fadd x, (fneg x)) -> 0.0
8217     if (AllowNewConst && N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
8218       return DAG.getConstantFP(0.0, DL, VT);
8219
8220     // We can fold chains of FADD's of the same value into multiplications.
8221     // This transform is not safe in general because we are reducing the number
8222     // of rounding steps.
8223     if (TLI.isOperationLegalOrCustom(ISD::FMUL, VT) && !N0CFP && !N1CFP) {
8224       if (N0.getOpcode() == ISD::FMUL) {
8225         bool CFP00 = isConstantFPBuildVectorOrConstantFP(N0.getOperand(0));
8226         bool CFP01 = isConstantFPBuildVectorOrConstantFP(N0.getOperand(1));
8227
8228         // (fadd (fmul x, c), x) -> (fmul x, c+1)
8229         if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
8230           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(1),
8231                                        DAG.getConstantFP(1.0, DL, VT), Flags);
8232           return DAG.getNode(ISD::FMUL, DL, VT, N1, NewCFP, Flags);
8233         }
8234
8235         // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
8236         if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
8237             N1.getOperand(0) == N1.getOperand(1) &&
8238             N0.getOperand(0) == N1.getOperand(0)) {
8239           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(1),
8240                                        DAG.getConstantFP(2.0, DL, VT), Flags);
8241           return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), NewCFP, Flags);
8242         }
8243       }
8244
8245       if (N1.getOpcode() == ISD::FMUL) {
8246         bool CFP10 = isConstantFPBuildVectorOrConstantFP(N1.getOperand(0));
8247         bool CFP11 = isConstantFPBuildVectorOrConstantFP(N1.getOperand(1));
8248
8249         // (fadd x, (fmul x, c)) -> (fmul x, c+1)
8250         if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
8251           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, N1.getOperand(1),
8252                                        DAG.getConstantFP(1.0, DL, VT), Flags);
8253           return DAG.getNode(ISD::FMUL, DL, VT, N0, NewCFP, Flags);
8254         }
8255
8256         // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
8257         if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
8258             N0.getOperand(0) == N0.getOperand(1) &&
8259             N1.getOperand(0) == N0.getOperand(0)) {
8260           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, N1.getOperand(1),
8261                                        DAG.getConstantFP(2.0, DL, VT), Flags);
8262           return DAG.getNode(ISD::FMUL, DL, VT, N1.getOperand(0), NewCFP, Flags);
8263         }
8264       }
8265
8266       if (N0.getOpcode() == ISD::FADD && AllowNewConst) {
8267         bool CFP00 = isConstantFPBuildVectorOrConstantFP(N0.getOperand(0));
8268         // (fadd (fadd x, x), x) -> (fmul x, 3.0)
8269         if (!CFP00 && N0.getOperand(0) == N0.getOperand(1) &&
8270             (N0.getOperand(0) == N1)) {
8271           return DAG.getNode(ISD::FMUL, DL, VT,
8272                              N1, DAG.getConstantFP(3.0, DL, VT), Flags);
8273         }
8274       }
8275
8276       if (N1.getOpcode() == ISD::FADD && AllowNewConst) {
8277         bool CFP10 = isConstantFPBuildVectorOrConstantFP(N1.getOperand(0));
8278         // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
8279         if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
8280             N1.getOperand(0) == N0) {
8281           return DAG.getNode(ISD::FMUL, DL, VT,
8282                              N0, DAG.getConstantFP(3.0, DL, VT), Flags);
8283         }
8284       }
8285
8286       // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
8287       if (AllowNewConst &&
8288           N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
8289           N0.getOperand(0) == N0.getOperand(1) &&
8290           N1.getOperand(0) == N1.getOperand(1) &&
8291           N0.getOperand(0) == N1.getOperand(0)) {
8292         return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0),
8293                            DAG.getConstantFP(4.0, DL, VT), Flags);
8294       }
8295     }
8296   } // enable-unsafe-fp-math
8297
8298   // FADD -> FMA combines:
8299   if (SDValue Fused = visitFADDForFMACombine(N)) {
8300     AddToWorklist(Fused.getNode());
8301     return Fused;
8302   }
8303
8304   return SDValue();
8305 }
8306
8307 SDValue DAGCombiner::visitFSUB(SDNode *N) {
8308   SDValue N0 = N->getOperand(0);
8309   SDValue N1 = N->getOperand(1);
8310   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
8311   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
8312   EVT VT = N->getValueType(0);
8313   SDLoc dl(N);
8314   const TargetOptions &Options = DAG.getTarget().Options;
8315   const SDNodeFlags *Flags = &cast<BinaryWithFlagsSDNode>(N)->Flags;
8316
8317   // fold vector ops
8318   if (VT.isVector())
8319     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8320       return FoldedVOp;
8321
8322   // fold (fsub c1, c2) -> c1-c2
8323   if (N0CFP && N1CFP)
8324     return DAG.getNode(ISD::FSUB, dl, VT, N0, N1, Flags);
8325
8326   // fold (fsub A, (fneg B)) -> (fadd A, B)
8327   if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8328     return DAG.getNode(ISD::FADD, dl, VT, N0,
8329                        GetNegatedExpression(N1, DAG, LegalOperations), Flags);
8330
8331   // If 'unsafe math' is enabled, fold lots of things.
8332   if (Options.UnsafeFPMath) {
8333     // (fsub A, 0) -> A
8334     if (N1CFP && N1CFP->isZero())
8335       return N0;
8336
8337     // (fsub 0, B) -> -B
8338     if (N0CFP && N0CFP->isZero()) {
8339       if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8340         return GetNegatedExpression(N1, DAG, LegalOperations);
8341       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8342         return DAG.getNode(ISD::FNEG, dl, VT, N1);
8343     }
8344
8345     // (fsub x, x) -> 0.0
8346     if (N0 == N1)
8347       return DAG.getConstantFP(0.0f, dl, VT);
8348
8349     // (fsub x, (fadd x, y)) -> (fneg y)
8350     // (fsub x, (fadd y, x)) -> (fneg y)
8351     if (N1.getOpcode() == ISD::FADD) {
8352       SDValue N10 = N1->getOperand(0);
8353       SDValue N11 = N1->getOperand(1);
8354
8355       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, &Options))
8356         return GetNegatedExpression(N11, DAG, LegalOperations);
8357
8358       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, &Options))
8359         return GetNegatedExpression(N10, DAG, LegalOperations);
8360     }
8361   }
8362
8363   // FSUB -> FMA combines:
8364   if (SDValue Fused = visitFSUBForFMACombine(N)) {
8365     AddToWorklist(Fused.getNode());
8366     return Fused;
8367   }
8368
8369   return SDValue();
8370 }
8371
8372 SDValue DAGCombiner::visitFMUL(SDNode *N) {
8373   SDValue N0 = N->getOperand(0);
8374   SDValue N1 = N->getOperand(1);
8375   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
8376   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
8377   EVT VT = N->getValueType(0);
8378   SDLoc DL(N);
8379   const TargetOptions &Options = DAG.getTarget().Options;
8380   const SDNodeFlags *Flags = &cast<BinaryWithFlagsSDNode>(N)->Flags;
8381
8382   // fold vector ops
8383   if (VT.isVector()) {
8384     // This just handles C1 * C2 for vectors. Other vector folds are below.
8385     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8386       return FoldedVOp;
8387   }
8388
8389   // fold (fmul c1, c2) -> c1*c2
8390   if (N0CFP && N1CFP)
8391     return DAG.getNode(ISD::FMUL, DL, VT, N0, N1, Flags);
8392
8393   // canonicalize constant to RHS
8394   if (isConstantFPBuildVectorOrConstantFP(N0) &&
8395      !isConstantFPBuildVectorOrConstantFP(N1))
8396     return DAG.getNode(ISD::FMUL, DL, VT, N1, N0, Flags);
8397
8398   // fold (fmul A, 1.0) -> A
8399   if (N1CFP && N1CFP->isExactlyValue(1.0))
8400     return N0;
8401
8402   if (Options.UnsafeFPMath) {
8403     // fold (fmul A, 0) -> 0
8404     if (N1CFP && N1CFP->isZero())
8405       return N1;
8406
8407     // fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
8408     if (N0.getOpcode() == ISD::FMUL) {
8409       // Fold scalars or any vector constants (not just splats).
8410       // This fold is done in general by InstCombine, but extra fmul insts
8411       // may have been generated during lowering.
8412       SDValue N00 = N0.getOperand(0);
8413       SDValue N01 = N0.getOperand(1);
8414       auto *BV1 = dyn_cast<BuildVectorSDNode>(N1);
8415       auto *BV00 = dyn_cast<BuildVectorSDNode>(N00);
8416       auto *BV01 = dyn_cast<BuildVectorSDNode>(N01);
8417
8418       // Check 1: Make sure that the first operand of the inner multiply is NOT
8419       // a constant. Otherwise, we may induce infinite looping.
8420       if (!(isConstOrConstSplatFP(N00) || (BV00 && BV00->isConstant()))) {
8421         // Check 2: Make sure that the second operand of the inner multiply and
8422         // the second operand of the outer multiply are constants.
8423         if ((N1CFP && isConstOrConstSplatFP(N01)) ||
8424             (BV1 && BV01 && BV1->isConstant() && BV01->isConstant())) {
8425           SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, N01, N1, Flags);
8426           return DAG.getNode(ISD::FMUL, DL, VT, N00, MulConsts, Flags);
8427         }
8428       }
8429     }
8430
8431     // fold (fmul (fadd x, x), c) -> (fmul x, (fmul 2.0, c))
8432     // Undo the fmul 2.0, x -> fadd x, x transformation, since if it occurs
8433     // during an early run of DAGCombiner can prevent folding with fmuls
8434     // inserted during lowering.
8435     if (N0.getOpcode() == ISD::FADD &&
8436         (N0.getOperand(0) == N0.getOperand(1)) &&
8437         N0.hasOneUse()) {
8438       const SDValue Two = DAG.getConstantFP(2.0, DL, VT);
8439       SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, Two, N1, Flags);
8440       return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), MulConsts, Flags);
8441     }
8442   }
8443
8444   // fold (fmul X, 2.0) -> (fadd X, X)
8445   if (N1CFP && N1CFP->isExactlyValue(+2.0))
8446     return DAG.getNode(ISD::FADD, DL, VT, N0, N0, Flags);
8447
8448   // fold (fmul X, -1.0) -> (fneg X)
8449   if (N1CFP && N1CFP->isExactlyValue(-1.0))
8450     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8451       return DAG.getNode(ISD::FNEG, DL, VT, N0);
8452
8453   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
8454   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8455     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8456       // Both can be negated for free, check to see if at least one is cheaper
8457       // negated.
8458       if (LHSNeg == 2 || RHSNeg == 2)
8459         return DAG.getNode(ISD::FMUL, DL, VT,
8460                            GetNegatedExpression(N0, DAG, LegalOperations),
8461                            GetNegatedExpression(N1, DAG, LegalOperations),
8462                            Flags);
8463     }
8464   }
8465
8466   // FMUL -> FMA combines:
8467   if (SDValue Fused = visitFMULForFMACombine(N)) {
8468     AddToWorklist(Fused.getNode());
8469     return Fused;
8470   }
8471
8472   return SDValue();
8473 }
8474
8475 SDValue DAGCombiner::visitFMA(SDNode *N) {
8476   SDValue N0 = N->getOperand(0);
8477   SDValue N1 = N->getOperand(1);
8478   SDValue N2 = N->getOperand(2);
8479   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8480   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8481   EVT VT = N->getValueType(0);
8482   SDLoc dl(N);
8483   const TargetOptions &Options = DAG.getTarget().Options;
8484
8485   // Constant fold FMA.
8486   if (isa<ConstantFPSDNode>(N0) &&
8487       isa<ConstantFPSDNode>(N1) &&
8488       isa<ConstantFPSDNode>(N2)) {
8489     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
8490   }
8491
8492   if (Options.UnsafeFPMath) {
8493     if (N0CFP && N0CFP->isZero())
8494       return N2;
8495     if (N1CFP && N1CFP->isZero())
8496       return N2;
8497   }
8498   // TODO: The FMA node should have flags that propagate to these nodes.
8499   if (N0CFP && N0CFP->isExactlyValue(1.0))
8500     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
8501   if (N1CFP && N1CFP->isExactlyValue(1.0))
8502     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
8503
8504   // Canonicalize (fma c, x, y) -> (fma x, c, y)
8505   if (isConstantFPBuildVectorOrConstantFP(N0) &&
8506      !isConstantFPBuildVectorOrConstantFP(N1))
8507     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
8508
8509   // TODO: FMA nodes should have flags that propagate to the created nodes.
8510   // For now, create a Flags object for use with all unsafe math transforms.
8511   SDNodeFlags Flags;
8512   Flags.setUnsafeAlgebra(true);
8513
8514   if (Options.UnsafeFPMath) {
8515     // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
8516     if (N2.getOpcode() == ISD::FMUL && N0 == N2.getOperand(0) &&
8517         isConstantFPBuildVectorOrConstantFP(N1) &&
8518         isConstantFPBuildVectorOrConstantFP(N2.getOperand(1))) {
8519       return DAG.getNode(ISD::FMUL, dl, VT, N0,
8520                          DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1),
8521                                      &Flags), &Flags);
8522     }
8523
8524     // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
8525     if (N0.getOpcode() == ISD::FMUL &&
8526         isConstantFPBuildVectorOrConstantFP(N1) &&
8527         isConstantFPBuildVectorOrConstantFP(N0.getOperand(1))) {
8528       return DAG.getNode(ISD::FMA, dl, VT,
8529                          N0.getOperand(0),
8530                          DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1),
8531                                      &Flags),
8532                          N2);
8533     }
8534   }
8535
8536   // (fma x, 1, y) -> (fadd x, y)
8537   // (fma x, -1, y) -> (fadd (fneg x), y)
8538   if (N1CFP) {
8539     if (N1CFP->isExactlyValue(1.0))
8540       // TODO: The FMA node should have flags that propagate to this node.
8541       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
8542
8543     if (N1CFP->isExactlyValue(-1.0) &&
8544         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
8545       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
8546       AddToWorklist(RHSNeg.getNode());
8547       // TODO: The FMA node should have flags that propagate to this node.
8548       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
8549     }
8550   }
8551
8552   if (Options.UnsafeFPMath) {
8553     // (fma x, c, x) -> (fmul x, (c+1))
8554     if (N1CFP && N0 == N2) {
8555     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8556                          DAG.getNode(ISD::FADD, dl, VT,
8557                                      N1, DAG.getConstantFP(1.0, dl, VT),
8558                                      &Flags), &Flags);
8559     }
8560
8561     // (fma x, c, (fneg x)) -> (fmul x, (c-1))
8562     if (N1CFP && N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0) {
8563       return DAG.getNode(ISD::FMUL, dl, VT, N0,
8564                          DAG.getNode(ISD::FADD, dl, VT,
8565                                      N1, DAG.getConstantFP(-1.0, dl, VT),
8566                                      &Flags), &Flags);
8567     }
8568   }
8569
8570   return SDValue();
8571 }
8572
8573 // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8574 // reciprocal.
8575 // E.g., (a / D; b / D;) -> (recip = 1.0 / D; a * recip; b * recip)
8576 // Notice that this is not always beneficial. One reason is different target
8577 // may have different costs for FDIV and FMUL, so sometimes the cost of two
8578 // FDIVs may be lower than the cost of one FDIV and two FMULs. Another reason
8579 // is the critical path is increased from "one FDIV" to "one FDIV + one FMUL".
8580 SDValue DAGCombiner::combineRepeatedFPDivisors(SDNode *N) {
8581   bool UnsafeMath = DAG.getTarget().Options.UnsafeFPMath;
8582   const SDNodeFlags *Flags = N->getFlags();
8583   if (!UnsafeMath && !Flags->hasAllowReciprocal())
8584     return SDValue();
8585
8586   // Skip if current node is a reciprocal.
8587   SDValue N0 = N->getOperand(0);
8588   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8589   if (N0CFP && N0CFP->isExactlyValue(1.0))
8590     return SDValue();
8591
8592   // Exit early if the target does not want this transform or if there can't
8593   // possibly be enough uses of the divisor to make the transform worthwhile.
8594   SDValue N1 = N->getOperand(1);
8595   unsigned MinUses = TLI.combineRepeatedFPDivisors();
8596   if (!MinUses || N1->use_size() < MinUses)
8597     return SDValue();
8598
8599   // Find all FDIV users of the same divisor.
8600   // Use a set because duplicates may be present in the user list.
8601   SetVector<SDNode *> Users;
8602   for (auto *U : N1->uses()) {
8603     if (U->getOpcode() == ISD::FDIV && U->getOperand(1) == N1) {
8604       // This division is eligible for optimization only if global unsafe math
8605       // is enabled or if this division allows reciprocal formation.
8606       if (UnsafeMath || U->getFlags()->hasAllowReciprocal())
8607         Users.insert(U);
8608     }
8609   }
8610
8611   // Now that we have the actual number of divisor uses, make sure it meets
8612   // the minimum threshold specified by the target.
8613   if (Users.size() < MinUses)
8614     return SDValue();
8615
8616   EVT VT = N->getValueType(0);
8617   SDLoc DL(N);
8618   SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
8619   SDValue Reciprocal = DAG.getNode(ISD::FDIV, DL, VT, FPOne, N1, Flags);
8620
8621   // Dividend / Divisor -> Dividend * Reciprocal
8622   for (auto *U : Users) {
8623     SDValue Dividend = U->getOperand(0);
8624     if (Dividend != FPOne) {
8625       SDValue NewNode = DAG.getNode(ISD::FMUL, SDLoc(U), VT, Dividend,
8626                                     Reciprocal, Flags);
8627       CombineTo(U, NewNode);
8628     } else if (U != Reciprocal.getNode()) {
8629       // In the absence of fast-math-flags, this user node is always the
8630       // same node as Reciprocal, but with FMF they may be different nodes.
8631       CombineTo(U, Reciprocal);
8632     }
8633   }
8634   return SDValue(N, 0);  // N was replaced.
8635 }
8636
8637 SDValue DAGCombiner::visitFDIV(SDNode *N) {
8638   SDValue N0 = N->getOperand(0);
8639   SDValue N1 = N->getOperand(1);
8640   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8641   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8642   EVT VT = N->getValueType(0);
8643   SDLoc DL(N);
8644   const TargetOptions &Options = DAG.getTarget().Options;
8645   SDNodeFlags *Flags = &cast<BinaryWithFlagsSDNode>(N)->Flags;
8646
8647   // fold vector ops
8648   if (VT.isVector())
8649     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8650       return FoldedVOp;
8651
8652   // fold (fdiv c1, c2) -> c1/c2
8653   if (N0CFP && N1CFP)
8654     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1, Flags);
8655
8656   if (Options.UnsafeFPMath) {
8657     // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
8658     if (N1CFP) {
8659       // Compute the reciprocal 1.0 / c2.
8660       APFloat N1APF = N1CFP->getValueAPF();
8661       APFloat Recip(N1APF.getSemantics(), 1); // 1.0
8662       APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
8663       // Only do the transform if the reciprocal is a legal fp immediate that
8664       // isn't too nasty (eg NaN, denormal, ...).
8665       if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
8666           (!LegalOperations ||
8667            // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
8668            // backend)... we should handle this gracefully after Legalize.
8669            // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
8670            TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
8671            TLI.isFPImmLegal(Recip, VT)))
8672         return DAG.getNode(ISD::FMUL, DL, VT, N0,
8673                            DAG.getConstantFP(Recip, DL, VT), Flags);
8674     }
8675
8676     // If this FDIV is part of a reciprocal square root, it may be folded
8677     // into a target-specific square root estimate instruction.
8678     if (N1.getOpcode() == ISD::FSQRT) {
8679       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0), Flags)) {
8680         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV, Flags);
8681       }
8682     } else if (N1.getOpcode() == ISD::FP_EXTEND &&
8683                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8684       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0),
8685                                           Flags)) {
8686         RV = DAG.getNode(ISD::FP_EXTEND, SDLoc(N1), VT, RV);
8687         AddToWorklist(RV.getNode());
8688         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV, Flags);
8689       }
8690     } else if (N1.getOpcode() == ISD::FP_ROUND &&
8691                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8692       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0),
8693                                           Flags)) {
8694         RV = DAG.getNode(ISD::FP_ROUND, SDLoc(N1), VT, RV, N1.getOperand(1));
8695         AddToWorklist(RV.getNode());
8696         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV, Flags);
8697       }
8698     } else if (N1.getOpcode() == ISD::FMUL) {
8699       // Look through an FMUL. Even though this won't remove the FDIV directly,
8700       // it's still worthwhile to get rid of the FSQRT if possible.
8701       SDValue SqrtOp;
8702       SDValue OtherOp;
8703       if (N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8704         SqrtOp = N1.getOperand(0);
8705         OtherOp = N1.getOperand(1);
8706       } else if (N1.getOperand(1).getOpcode() == ISD::FSQRT) {
8707         SqrtOp = N1.getOperand(1);
8708         OtherOp = N1.getOperand(0);
8709       }
8710       if (SqrtOp.getNode()) {
8711         // We found a FSQRT, so try to make this fold:
8712         // x / (y * sqrt(z)) -> x * (rsqrt(z) / y)
8713         if (SDValue RV = BuildRsqrtEstimate(SqrtOp.getOperand(0), Flags)) {
8714           RV = DAG.getNode(ISD::FDIV, SDLoc(N1), VT, RV, OtherOp, Flags);
8715           AddToWorklist(RV.getNode());
8716           return DAG.getNode(ISD::FMUL, DL, VT, N0, RV, Flags);
8717         }
8718       }
8719     }
8720
8721     // Fold into a reciprocal estimate and multiply instead of a real divide.
8722     if (SDValue RV = BuildReciprocalEstimate(N1, Flags)) {
8723       AddToWorklist(RV.getNode());
8724       return DAG.getNode(ISD::FMUL, DL, VT, N0, RV, Flags);
8725     }
8726   }
8727
8728   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
8729   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8730     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8731       // Both can be negated for free, check to see if at least one is cheaper
8732       // negated.
8733       if (LHSNeg == 2 || RHSNeg == 2)
8734         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
8735                            GetNegatedExpression(N0, DAG, LegalOperations),
8736                            GetNegatedExpression(N1, DAG, LegalOperations),
8737                            Flags);
8738     }
8739   }
8740
8741   if (SDValue CombineRepeatedDivisors = combineRepeatedFPDivisors(N))
8742     return CombineRepeatedDivisors;
8743
8744   return SDValue();
8745 }
8746
8747 SDValue DAGCombiner::visitFREM(SDNode *N) {
8748   SDValue N0 = N->getOperand(0);
8749   SDValue N1 = N->getOperand(1);
8750   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8751   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8752   EVT VT = N->getValueType(0);
8753
8754   // fold (frem c1, c2) -> fmod(c1,c2)
8755   if (N0CFP && N1CFP)
8756     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1,
8757                        &cast<BinaryWithFlagsSDNode>(N)->Flags);
8758
8759   return SDValue();
8760 }
8761
8762 SDValue DAGCombiner::visitFSQRT(SDNode *N) {
8763   if (!DAG.getTarget().Options.UnsafeFPMath || TLI.isFsqrtCheap())
8764     return SDValue();
8765
8766   // TODO: FSQRT nodes should have flags that propagate to the created nodes.
8767   // For now, create a Flags object for use with all unsafe math transforms.
8768   SDNodeFlags Flags;
8769   Flags.setUnsafeAlgebra(true);
8770
8771   // Compute this as X * (1/sqrt(X)) = X * (X ** -0.5)
8772   SDValue RV = BuildRsqrtEstimate(N->getOperand(0), &Flags);
8773   if (!RV)
8774     return SDValue();
8775
8776   EVT VT = RV.getValueType();
8777   SDLoc DL(N);
8778   RV = DAG.getNode(ISD::FMUL, DL, VT, N->getOperand(0), RV, &Flags);
8779   AddToWorklist(RV.getNode());
8780
8781   // Unfortunately, RV is now NaN if the input was exactly 0.
8782   // Select out this case and force the answer to 0.
8783   SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
8784   EVT CCVT = getSetCCResultType(VT);
8785   SDValue ZeroCmp = DAG.getSetCC(DL, CCVT, N->getOperand(0), Zero, ISD::SETEQ);
8786   AddToWorklist(ZeroCmp.getNode());
8787   AddToWorklist(RV.getNode());
8788
8789   return DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT, DL, VT,
8790                      ZeroCmp, Zero, RV);
8791 }
8792
8793 static inline bool CanCombineFCOPYSIGN_EXTEND_ROUND(SDNode *N) {
8794   // copysign(x, fp_extend(y)) -> copysign(x, y)
8795   // copysign(x, fp_round(y)) -> copysign(x, y)
8796   // Do not optimize out type conversion of f128 type yet.
8797   // For some target like x86_64, configuration is changed
8798   // to keep one f128 value in one SSE register, but
8799   // instruction selection cannot handle FCOPYSIGN on
8800   // SSE registers yet.
8801   SDValue N1 = N->getOperand(1);
8802   EVT N1VT = N1->getValueType(0);
8803   EVT N1Op0VT = N1->getOperand(0)->getValueType(0);
8804   return (N1.getOpcode() == ISD::FP_EXTEND ||
8805           N1.getOpcode() == ISD::FP_ROUND) &&
8806          (N1VT == N1Op0VT || N1Op0VT != MVT::f128);
8807 }
8808
8809 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
8810   SDValue N0 = N->getOperand(0);
8811   SDValue N1 = N->getOperand(1);
8812   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8813   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8814   EVT VT = N->getValueType(0);
8815
8816   if (N0CFP && N1CFP)  // Constant fold
8817     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
8818
8819   if (N1CFP) {
8820     const APFloat& V = N1CFP->getValueAPF();
8821     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
8822     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
8823     if (!V.isNegative()) {
8824       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
8825         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8826     } else {
8827       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8828         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
8829                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
8830     }
8831   }
8832
8833   // copysign(fabs(x), y) -> copysign(x, y)
8834   // copysign(fneg(x), y) -> copysign(x, y)
8835   // copysign(copysign(x,z), y) -> copysign(x, y)
8836   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
8837       N0.getOpcode() == ISD::FCOPYSIGN)
8838     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8839                        N0.getOperand(0), N1);
8840
8841   // copysign(x, abs(y)) -> abs(x)
8842   if (N1.getOpcode() == ISD::FABS)
8843     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8844
8845   // copysign(x, copysign(y,z)) -> copysign(x, z)
8846   if (N1.getOpcode() == ISD::FCOPYSIGN)
8847     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8848                        N0, N1.getOperand(1));
8849
8850   // copysign(x, fp_extend(y)) -> copysign(x, y)
8851   // copysign(x, fp_round(y)) -> copysign(x, y)
8852   if (CanCombineFCOPYSIGN_EXTEND_ROUND(N))
8853     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8854                        N0, N1.getOperand(0));
8855
8856   return SDValue();
8857 }
8858
8859 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
8860   SDValue N0 = N->getOperand(0);
8861   EVT VT = N->getValueType(0);
8862   EVT OpVT = N0.getValueType();
8863
8864   // fold (sint_to_fp c1) -> c1fp
8865   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8866       // ...but only if the target supports immediate floating-point values
8867       (!LegalOperations ||
8868        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8869     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8870
8871   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
8872   // but UINT_TO_FP is legal on this target, try to convert.
8873   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
8874       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
8875     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
8876     if (DAG.SignBitIsZero(N0))
8877       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8878   }
8879
8880   // The next optimizations are desirable only if SELECT_CC can be lowered.
8881   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8882     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8883     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
8884         !VT.isVector() &&
8885         (!LegalOperations ||
8886          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8887       SDLoc DL(N);
8888       SDValue Ops[] =
8889         { N0.getOperand(0), N0.getOperand(1),
8890           DAG.getConstantFP(-1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8891           N0.getOperand(2) };
8892       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8893     }
8894
8895     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
8896     //      (select_cc x, y, 1.0, 0.0,, cc)
8897     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
8898         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
8899         (!LegalOperations ||
8900          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8901       SDLoc DL(N);
8902       SDValue Ops[] =
8903         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
8904           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8905           N0.getOperand(0).getOperand(2) };
8906       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8907     }
8908   }
8909
8910   return SDValue();
8911 }
8912
8913 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
8914   SDValue N0 = N->getOperand(0);
8915   EVT VT = N->getValueType(0);
8916   EVT OpVT = N0.getValueType();
8917
8918   // fold (uint_to_fp c1) -> c1fp
8919   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8920       // ...but only if the target supports immediate floating-point values
8921       (!LegalOperations ||
8922        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8923     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8924
8925   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
8926   // but SINT_TO_FP is legal on this target, try to convert.
8927   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
8928       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
8929     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
8930     if (DAG.SignBitIsZero(N0))
8931       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8932   }
8933
8934   // The next optimizations are desirable only if SELECT_CC can be lowered.
8935   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8936     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8937
8938     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
8939         (!LegalOperations ||
8940          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8941       SDLoc DL(N);
8942       SDValue Ops[] =
8943         { N0.getOperand(0), N0.getOperand(1),
8944           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8945           N0.getOperand(2) };
8946       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8947     }
8948   }
8949
8950   return SDValue();
8951 }
8952
8953 // Fold (fp_to_{s/u}int ({s/u}int_to_fpx)) -> zext x, sext x, trunc x, or x
8954 static SDValue FoldIntToFPToInt(SDNode *N, SelectionDAG &DAG) {
8955   SDValue N0 = N->getOperand(0);
8956   EVT VT = N->getValueType(0);
8957
8958   if (N0.getOpcode() != ISD::UINT_TO_FP && N0.getOpcode() != ISD::SINT_TO_FP)
8959     return SDValue();
8960
8961   SDValue Src = N0.getOperand(0);
8962   EVT SrcVT = Src.getValueType();
8963   bool IsInputSigned = N0.getOpcode() == ISD::SINT_TO_FP;
8964   bool IsOutputSigned = N->getOpcode() == ISD::FP_TO_SINT;
8965
8966   // We can safely assume the conversion won't overflow the output range,
8967   // because (for example) (uint8_t)18293.f is undefined behavior.
8968
8969   // Since we can assume the conversion won't overflow, our decision as to
8970   // whether the input will fit in the float should depend on the minimum
8971   // of the input range and output range.
8972
8973   // This means this is also safe for a signed input and unsigned output, since
8974   // a negative input would lead to undefined behavior.
8975   unsigned InputSize = (int)SrcVT.getScalarSizeInBits() - IsInputSigned;
8976   unsigned OutputSize = (int)VT.getScalarSizeInBits() - IsOutputSigned;
8977   unsigned ActualSize = std::min(InputSize, OutputSize);
8978   const fltSemantics &sem = DAG.EVTToAPFloatSemantics(N0.getValueType());
8979
8980   // We can only fold away the float conversion if the input range can be
8981   // represented exactly in the float range.
8982   if (APFloat::semanticsPrecision(sem) >= ActualSize) {
8983     if (VT.getScalarSizeInBits() > SrcVT.getScalarSizeInBits()) {
8984       unsigned ExtOp = IsInputSigned && IsOutputSigned ? ISD::SIGN_EXTEND
8985                                                        : ISD::ZERO_EXTEND;
8986       return DAG.getNode(ExtOp, SDLoc(N), VT, Src);
8987     }
8988     if (VT.getScalarSizeInBits() < SrcVT.getScalarSizeInBits())
8989       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Src);
8990     if (SrcVT == VT)
8991       return Src;
8992     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Src);
8993   }
8994   return SDValue();
8995 }
8996
8997 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
8998   SDValue N0 = N->getOperand(0);
8999   EVT VT = N->getValueType(0);
9000
9001   // fold (fp_to_sint c1fp) -> c1
9002   if (isConstantFPBuildVectorOrConstantFP(N0))
9003     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
9004
9005   return FoldIntToFPToInt(N, DAG);
9006 }
9007
9008 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
9009   SDValue N0 = N->getOperand(0);
9010   EVT VT = N->getValueType(0);
9011
9012   // fold (fp_to_uint c1fp) -> c1
9013   if (isConstantFPBuildVectorOrConstantFP(N0))
9014     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
9015
9016   return FoldIntToFPToInt(N, DAG);
9017 }
9018
9019 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
9020   SDValue N0 = N->getOperand(0);
9021   SDValue N1 = N->getOperand(1);
9022   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
9023   EVT VT = N->getValueType(0);
9024
9025   // fold (fp_round c1fp) -> c1fp
9026   if (N0CFP)
9027     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
9028
9029   // fold (fp_round (fp_extend x)) -> x
9030   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
9031     return N0.getOperand(0);
9032
9033   // fold (fp_round (fp_round x)) -> (fp_round x)
9034   if (N0.getOpcode() == ISD::FP_ROUND) {
9035     const bool NIsTrunc = N->getConstantOperandVal(1) == 1;
9036     const bool N0IsTrunc = N0.getNode()->getConstantOperandVal(1) == 1;
9037     // If the first fp_round isn't a value preserving truncation, it might
9038     // introduce a tie in the second fp_round, that wouldn't occur in the
9039     // single-step fp_round we want to fold to.
9040     // In other words, double rounding isn't the same as rounding.
9041     // Also, this is a value preserving truncation iff both fp_round's are.
9042     if (DAG.getTarget().Options.UnsafeFPMath || N0IsTrunc) {
9043       SDLoc DL(N);
9044       return DAG.getNode(ISD::FP_ROUND, DL, VT, N0.getOperand(0),
9045                          DAG.getIntPtrConstant(NIsTrunc && N0IsTrunc, DL));
9046     }
9047   }
9048
9049   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
9050   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
9051     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
9052                               N0.getOperand(0), N1);
9053     AddToWorklist(Tmp.getNode());
9054     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
9055                        Tmp, N0.getOperand(1));
9056   }
9057
9058   return SDValue();
9059 }
9060
9061 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
9062   SDValue N0 = N->getOperand(0);
9063   EVT VT = N->getValueType(0);
9064   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
9065   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
9066
9067   // fold (fp_round_inreg c1fp) -> c1fp
9068   if (N0CFP && isTypeLegal(EVT)) {
9069     SDLoc DL(N);
9070     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), DL, EVT);
9071     return DAG.getNode(ISD::FP_EXTEND, DL, VT, Round);
9072   }
9073
9074   return SDValue();
9075 }
9076
9077 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
9078   SDValue N0 = N->getOperand(0);
9079   EVT VT = N->getValueType(0);
9080
9081   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
9082   if (N->hasOneUse() &&
9083       N->use_begin()->getOpcode() == ISD::FP_ROUND)
9084     return SDValue();
9085
9086   // fold (fp_extend c1fp) -> c1fp
9087   if (isConstantFPBuildVectorOrConstantFP(N0))
9088     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
9089
9090   // fold (fp_extend (fp16_to_fp op)) -> (fp16_to_fp op)
9091   if (N0.getOpcode() == ISD::FP16_TO_FP &&
9092       TLI.getOperationAction(ISD::FP16_TO_FP, VT) == TargetLowering::Legal)
9093     return DAG.getNode(ISD::FP16_TO_FP, SDLoc(N), VT, N0.getOperand(0));
9094
9095   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
9096   // value of X.
9097   if (N0.getOpcode() == ISD::FP_ROUND
9098       && N0.getNode()->getConstantOperandVal(1) == 1) {
9099     SDValue In = N0.getOperand(0);
9100     if (In.getValueType() == VT) return In;
9101     if (VT.bitsLT(In.getValueType()))
9102       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
9103                          In, N0.getOperand(1));
9104     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
9105   }
9106
9107   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
9108   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
9109        TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
9110     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
9111     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
9112                                      LN0->getChain(),
9113                                      LN0->getBasePtr(), N0.getValueType(),
9114                                      LN0->getMemOperand());
9115     CombineTo(N, ExtLoad);
9116     CombineTo(N0.getNode(),
9117               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
9118                           N0.getValueType(), ExtLoad,
9119                           DAG.getIntPtrConstant(1, SDLoc(N0))),
9120               ExtLoad.getValue(1));
9121     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9122   }
9123
9124   return SDValue();
9125 }
9126
9127 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
9128   SDValue N0 = N->getOperand(0);
9129   EVT VT = N->getValueType(0);
9130
9131   // fold (fceil c1) -> fceil(c1)
9132   if (isConstantFPBuildVectorOrConstantFP(N0))
9133     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
9134
9135   return SDValue();
9136 }
9137
9138 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
9139   SDValue N0 = N->getOperand(0);
9140   EVT VT = N->getValueType(0);
9141
9142   // fold (ftrunc c1) -> ftrunc(c1)
9143   if (isConstantFPBuildVectorOrConstantFP(N0))
9144     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
9145
9146   return SDValue();
9147 }
9148
9149 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
9150   SDValue N0 = N->getOperand(0);
9151   EVT VT = N->getValueType(0);
9152
9153   // fold (ffloor c1) -> ffloor(c1)
9154   if (isConstantFPBuildVectorOrConstantFP(N0))
9155     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
9156
9157   return SDValue();
9158 }
9159
9160 // FIXME: FNEG and FABS have a lot in common; refactor.
9161 SDValue DAGCombiner::visitFNEG(SDNode *N) {
9162   SDValue N0 = N->getOperand(0);
9163   EVT VT = N->getValueType(0);
9164
9165   // Constant fold FNEG.
9166   if (isConstantFPBuildVectorOrConstantFP(N0))
9167     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
9168
9169   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
9170                          &DAG.getTarget().Options))
9171     return GetNegatedExpression(N0, DAG, LegalOperations);
9172
9173   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
9174   // constant pool values.
9175   if (!TLI.isFNegFree(VT) &&
9176       N0.getOpcode() == ISD::BITCAST &&
9177       N0.getNode()->hasOneUse()) {
9178     SDValue Int = N0.getOperand(0);
9179     EVT IntVT = Int.getValueType();
9180     if (IntVT.isInteger() && !IntVT.isVector()) {
9181       APInt SignMask;
9182       if (N0.getValueType().isVector()) {
9183         // For a vector, get a mask such as 0x80... per scalar element
9184         // and splat it.
9185         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
9186         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
9187       } else {
9188         // For a scalar, just generate 0x80...
9189         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
9190       }
9191       SDLoc DL0(N0);
9192       Int = DAG.getNode(ISD::XOR, DL0, IntVT, Int,
9193                         DAG.getConstant(SignMask, DL0, IntVT));
9194       AddToWorklist(Int.getNode());
9195       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
9196     }
9197   }
9198
9199   // (fneg (fmul c, x)) -> (fmul -c, x)
9200   if (N0.getOpcode() == ISD::FMUL &&
9201       (N0.getNode()->hasOneUse() || !TLI.isFNegFree(VT))) {
9202     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
9203     if (CFP1) {
9204       APFloat CVal = CFP1->getValueAPF();
9205       CVal.changeSign();
9206       if (Level >= AfterLegalizeDAG &&
9207           (TLI.isFPImmLegal(CVal, VT) ||
9208            TLI.isOperationLegal(ISD::ConstantFP, VT)))
9209         return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
9210                            DAG.getNode(ISD::FNEG, SDLoc(N), VT,
9211                                        N0.getOperand(1)),
9212                            &cast<BinaryWithFlagsSDNode>(N0)->Flags);
9213     }
9214   }
9215
9216   return SDValue();
9217 }
9218
9219 SDValue DAGCombiner::visitFMINNUM(SDNode *N) {
9220   SDValue N0 = N->getOperand(0);
9221   SDValue N1 = N->getOperand(1);
9222   EVT VT = N->getValueType(0);
9223   const ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
9224   const ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
9225
9226   if (N0CFP && N1CFP) {
9227     const APFloat &C0 = N0CFP->getValueAPF();
9228     const APFloat &C1 = N1CFP->getValueAPF();
9229     return DAG.getConstantFP(minnum(C0, C1), SDLoc(N), VT);
9230   }
9231
9232   // Canonicalize to constant on RHS.
9233   if (isConstantFPBuildVectorOrConstantFP(N0) &&
9234      !isConstantFPBuildVectorOrConstantFP(N1))
9235     return DAG.getNode(ISD::FMINNUM, SDLoc(N), VT, N1, N0);
9236
9237   return SDValue();
9238 }
9239
9240 SDValue DAGCombiner::visitFMAXNUM(SDNode *N) {
9241   SDValue N0 = N->getOperand(0);
9242   SDValue N1 = N->getOperand(1);
9243   EVT VT = N->getValueType(0);
9244   const ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
9245   const ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
9246
9247   if (N0CFP && N1CFP) {
9248     const APFloat &C0 = N0CFP->getValueAPF();
9249     const APFloat &C1 = N1CFP->getValueAPF();
9250     return DAG.getConstantFP(maxnum(C0, C1), SDLoc(N), VT);
9251   }
9252
9253   // Canonicalize to constant on RHS.
9254   if (isConstantFPBuildVectorOrConstantFP(N0) &&
9255      !isConstantFPBuildVectorOrConstantFP(N1))
9256     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), VT, N1, N0);
9257
9258   return SDValue();
9259 }
9260
9261 SDValue DAGCombiner::visitFABS(SDNode *N) {
9262   SDValue N0 = N->getOperand(0);
9263   EVT VT = N->getValueType(0);
9264
9265   // fold (fabs c1) -> fabs(c1)
9266   if (isConstantFPBuildVectorOrConstantFP(N0))
9267     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
9268
9269   // fold (fabs (fabs x)) -> (fabs x)
9270   if (N0.getOpcode() == ISD::FABS)
9271     return N->getOperand(0);
9272
9273   // fold (fabs (fneg x)) -> (fabs x)
9274   // fold (fabs (fcopysign x, y)) -> (fabs x)
9275   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
9276     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
9277
9278   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
9279   // constant pool values.
9280   if (!TLI.isFAbsFree(VT) &&
9281       N0.getOpcode() == ISD::BITCAST &&
9282       N0.getNode()->hasOneUse()) {
9283     SDValue Int = N0.getOperand(0);
9284     EVT IntVT = Int.getValueType();
9285     if (IntVT.isInteger() && !IntVT.isVector()) {
9286       APInt SignMask;
9287       if (N0.getValueType().isVector()) {
9288         // For a vector, get a mask such as 0x7f... per scalar element
9289         // and splat it.
9290         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
9291         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
9292       } else {
9293         // For a scalar, just generate 0x7f...
9294         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
9295       }
9296       SDLoc DL(N0);
9297       Int = DAG.getNode(ISD::AND, DL, IntVT, Int,
9298                         DAG.getConstant(SignMask, DL, IntVT));
9299       AddToWorklist(Int.getNode());
9300       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
9301     }
9302   }
9303
9304   return SDValue();
9305 }
9306
9307 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
9308   SDValue Chain = N->getOperand(0);
9309   SDValue N1 = N->getOperand(1);
9310   SDValue N2 = N->getOperand(2);
9311
9312   // If N is a constant we could fold this into a fallthrough or unconditional
9313   // branch. However that doesn't happen very often in normal code, because
9314   // Instcombine/SimplifyCFG should have handled the available opportunities.
9315   // If we did this folding here, it would be necessary to update the
9316   // MachineBasicBlock CFG, which is awkward.
9317
9318   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
9319   // on the target.
9320   if (N1.getOpcode() == ISD::SETCC &&
9321       TLI.isOperationLegalOrCustom(ISD::BR_CC,
9322                                    N1.getOperand(0).getValueType())) {
9323     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
9324                        Chain, N1.getOperand(2),
9325                        N1.getOperand(0), N1.getOperand(1), N2);
9326   }
9327
9328   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
9329       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
9330        (N1.getOperand(0).hasOneUse() &&
9331         N1.getOperand(0).getOpcode() == ISD::SRL))) {
9332     SDNode *Trunc = nullptr;
9333     if (N1.getOpcode() == ISD::TRUNCATE) {
9334       // Look pass the truncate.
9335       Trunc = N1.getNode();
9336       N1 = N1.getOperand(0);
9337     }
9338
9339     // Match this pattern so that we can generate simpler code:
9340     //
9341     //   %a = ...
9342     //   %b = and i32 %a, 2
9343     //   %c = srl i32 %b, 1
9344     //   brcond i32 %c ...
9345     //
9346     // into
9347     //
9348     //   %a = ...
9349     //   %b = and i32 %a, 2
9350     //   %c = setcc eq %b, 0
9351     //   brcond %c ...
9352     //
9353     // This applies only when the AND constant value has one bit set and the
9354     // SRL constant is equal to the log2 of the AND constant. The back-end is
9355     // smart enough to convert the result into a TEST/JMP sequence.
9356     SDValue Op0 = N1.getOperand(0);
9357     SDValue Op1 = N1.getOperand(1);
9358
9359     if (Op0.getOpcode() == ISD::AND &&
9360         Op1.getOpcode() == ISD::Constant) {
9361       SDValue AndOp1 = Op0.getOperand(1);
9362
9363       if (AndOp1.getOpcode() == ISD::Constant) {
9364         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
9365
9366         if (AndConst.isPowerOf2() &&
9367             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
9368           SDLoc DL(N);
9369           SDValue SetCC =
9370             DAG.getSetCC(DL,
9371                          getSetCCResultType(Op0.getValueType()),
9372                          Op0, DAG.getConstant(0, DL, Op0.getValueType()),
9373                          ISD::SETNE);
9374
9375           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, DL,
9376                                           MVT::Other, Chain, SetCC, N2);
9377           // Don't add the new BRCond into the worklist or else SimplifySelectCC
9378           // will convert it back to (X & C1) >> C2.
9379           CombineTo(N, NewBRCond, false);
9380           // Truncate is dead.
9381           if (Trunc)
9382             deleteAndRecombine(Trunc);
9383           // Replace the uses of SRL with SETCC
9384           WorklistRemover DeadNodes(*this);
9385           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9386           deleteAndRecombine(N1.getNode());
9387           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9388         }
9389       }
9390     }
9391
9392     if (Trunc)
9393       // Restore N1 if the above transformation doesn't match.
9394       N1 = N->getOperand(1);
9395   }
9396
9397   // Transform br(xor(x, y)) -> br(x != y)
9398   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
9399   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
9400     SDNode *TheXor = N1.getNode();
9401     SDValue Op0 = TheXor->getOperand(0);
9402     SDValue Op1 = TheXor->getOperand(1);
9403     if (Op0.getOpcode() == Op1.getOpcode()) {
9404       // Avoid missing important xor optimizations.
9405       if (SDValue Tmp = visitXOR(TheXor)) {
9406         if (Tmp.getNode() != TheXor) {
9407           DEBUG(dbgs() << "\nReplacing.8 ";
9408                 TheXor->dump(&DAG);
9409                 dbgs() << "\nWith: ";
9410                 Tmp.getNode()->dump(&DAG);
9411                 dbgs() << '\n');
9412           WorklistRemover DeadNodes(*this);
9413           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
9414           deleteAndRecombine(TheXor);
9415           return DAG.getNode(ISD::BRCOND, SDLoc(N),
9416                              MVT::Other, Chain, Tmp, N2);
9417         }
9418
9419         // visitXOR has changed XOR's operands or replaced the XOR completely,
9420         // bail out.
9421         return SDValue(N, 0);
9422       }
9423     }
9424
9425     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
9426       bool Equal = false;
9427       if (isOneConstant(Op0) && Op0.hasOneUse() &&
9428           Op0.getOpcode() == ISD::XOR) {
9429         TheXor = Op0.getNode();
9430         Equal = true;
9431       }
9432
9433       EVT SetCCVT = N1.getValueType();
9434       if (LegalTypes)
9435         SetCCVT = getSetCCResultType(SetCCVT);
9436       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
9437                                    SetCCVT,
9438                                    Op0, Op1,
9439                                    Equal ? ISD::SETEQ : ISD::SETNE);
9440       // Replace the uses of XOR with SETCC
9441       WorklistRemover DeadNodes(*this);
9442       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9443       deleteAndRecombine(N1.getNode());
9444       return DAG.getNode(ISD::BRCOND, SDLoc(N),
9445                          MVT::Other, Chain, SetCC, N2);
9446     }
9447   }
9448
9449   return SDValue();
9450 }
9451
9452 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
9453 //
9454 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
9455   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
9456   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
9457
9458   // If N is a constant we could fold this into a fallthrough or unconditional
9459   // branch. However that doesn't happen very often in normal code, because
9460   // Instcombine/SimplifyCFG should have handled the available opportunities.
9461   // If we did this folding here, it would be necessary to update the
9462   // MachineBasicBlock CFG, which is awkward.
9463
9464   // Use SimplifySetCC to simplify SETCC's.
9465   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
9466                                CondLHS, CondRHS, CC->get(), SDLoc(N),
9467                                false);
9468   if (Simp.getNode()) AddToWorklist(Simp.getNode());
9469
9470   // fold to a simpler setcc
9471   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
9472     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
9473                        N->getOperand(0), Simp.getOperand(2),
9474                        Simp.getOperand(0), Simp.getOperand(1),
9475                        N->getOperand(4));
9476
9477   return SDValue();
9478 }
9479
9480 /// Return true if 'Use' is a load or a store that uses N as its base pointer
9481 /// and that N may be folded in the load / store addressing mode.
9482 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
9483                                     SelectionDAG &DAG,
9484                                     const TargetLowering &TLI) {
9485   EVT VT;
9486   unsigned AS;
9487
9488   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
9489     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
9490       return false;
9491     VT = LD->getMemoryVT();
9492     AS = LD->getAddressSpace();
9493   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
9494     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
9495       return false;
9496     VT = ST->getMemoryVT();
9497     AS = ST->getAddressSpace();
9498   } else
9499     return false;
9500
9501   TargetLowering::AddrMode AM;
9502   if (N->getOpcode() == ISD::ADD) {
9503     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9504     if (Offset)
9505       // [reg +/- imm]
9506       AM.BaseOffs = Offset->getSExtValue();
9507     else
9508       // [reg +/- reg]
9509       AM.Scale = 1;
9510   } else if (N->getOpcode() == ISD::SUB) {
9511     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9512     if (Offset)
9513       // [reg +/- imm]
9514       AM.BaseOffs = -Offset->getSExtValue();
9515     else
9516       // [reg +/- reg]
9517       AM.Scale = 1;
9518   } else
9519     return false;
9520
9521   return TLI.isLegalAddressingMode(DAG.getDataLayout(), AM,
9522                                    VT.getTypeForEVT(*DAG.getContext()), AS);
9523 }
9524
9525 /// Try turning a load/store into a pre-indexed load/store when the base
9526 /// pointer is an add or subtract and it has other uses besides the load/store.
9527 /// After the transformation, the new indexed load/store has effectively folded
9528 /// the add/subtract in and all of its other uses are redirected to the
9529 /// new load/store.
9530 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
9531   if (Level < AfterLegalizeDAG)
9532     return false;
9533
9534   bool isLoad = true;
9535   SDValue Ptr;
9536   EVT VT;
9537   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9538     if (LD->isIndexed())
9539       return false;
9540     VT = LD->getMemoryVT();
9541     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
9542         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
9543       return false;
9544     Ptr = LD->getBasePtr();
9545   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9546     if (ST->isIndexed())
9547       return false;
9548     VT = ST->getMemoryVT();
9549     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
9550         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
9551       return false;
9552     Ptr = ST->getBasePtr();
9553     isLoad = false;
9554   } else {
9555     return false;
9556   }
9557
9558   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
9559   // out.  There is no reason to make this a preinc/predec.
9560   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
9561       Ptr.getNode()->hasOneUse())
9562     return false;
9563
9564   // Ask the target to do addressing mode selection.
9565   SDValue BasePtr;
9566   SDValue Offset;
9567   ISD::MemIndexedMode AM = ISD::UNINDEXED;
9568   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
9569     return false;
9570
9571   // Backends without true r+i pre-indexed forms may need to pass a
9572   // constant base with a variable offset so that constant coercion
9573   // will work with the patterns in canonical form.
9574   bool Swapped = false;
9575   if (isa<ConstantSDNode>(BasePtr)) {
9576     std::swap(BasePtr, Offset);
9577     Swapped = true;
9578   }
9579
9580   // Don't create a indexed load / store with zero offset.
9581   if (isNullConstant(Offset))
9582     return false;
9583
9584   // Try turning it into a pre-indexed load / store except when:
9585   // 1) The new base ptr is a frame index.
9586   // 2) If N is a store and the new base ptr is either the same as or is a
9587   //    predecessor of the value being stored.
9588   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
9589   //    that would create a cycle.
9590   // 4) All uses are load / store ops that use it as old base ptr.
9591
9592   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
9593   // (plus the implicit offset) to a register to preinc anyway.
9594   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9595     return false;
9596
9597   // Check #2.
9598   if (!isLoad) {
9599     SDValue Val = cast<StoreSDNode>(N)->getValue();
9600     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
9601       return false;
9602   }
9603
9604   // If the offset is a constant, there may be other adds of constants that
9605   // can be folded with this one. We should do this to avoid having to keep
9606   // a copy of the original base pointer.
9607   SmallVector<SDNode *, 16> OtherUses;
9608   if (isa<ConstantSDNode>(Offset))
9609     for (SDNode::use_iterator UI = BasePtr.getNode()->use_begin(),
9610                               UE = BasePtr.getNode()->use_end();
9611          UI != UE; ++UI) {
9612       SDUse &Use = UI.getUse();
9613       // Skip the use that is Ptr and uses of other results from BasePtr's
9614       // node (important for nodes that return multiple results).
9615       if (Use.getUser() == Ptr.getNode() || Use != BasePtr)
9616         continue;
9617
9618       if (Use.getUser()->isPredecessorOf(N))
9619         continue;
9620
9621       if (Use.getUser()->getOpcode() != ISD::ADD &&
9622           Use.getUser()->getOpcode() != ISD::SUB) {
9623         OtherUses.clear();
9624         break;
9625       }
9626
9627       SDValue Op1 = Use.getUser()->getOperand((UI.getOperandNo() + 1) & 1);
9628       if (!isa<ConstantSDNode>(Op1)) {
9629         OtherUses.clear();
9630         break;
9631       }
9632
9633       // FIXME: In some cases, we can be smarter about this.
9634       if (Op1.getValueType() != Offset.getValueType()) {
9635         OtherUses.clear();
9636         break;
9637       }
9638
9639       OtherUses.push_back(Use.getUser());
9640     }
9641
9642   if (Swapped)
9643     std::swap(BasePtr, Offset);
9644
9645   // Now check for #3 and #4.
9646   bool RealUse = false;
9647
9648   // Caches for hasPredecessorHelper
9649   SmallPtrSet<const SDNode *, 32> Visited;
9650   SmallVector<const SDNode *, 16> Worklist;
9651
9652   for (SDNode *Use : Ptr.getNode()->uses()) {
9653     if (Use == N)
9654       continue;
9655     if (N->hasPredecessorHelper(Use, Visited, Worklist))
9656       return false;
9657
9658     // If Ptr may be folded in addressing mode of other use, then it's
9659     // not profitable to do this transformation.
9660     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
9661       RealUse = true;
9662   }
9663
9664   if (!RealUse)
9665     return false;
9666
9667   SDValue Result;
9668   if (isLoad)
9669     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9670                                 BasePtr, Offset, AM);
9671   else
9672     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9673                                  BasePtr, Offset, AM);
9674   ++PreIndexedNodes;
9675   ++NodesCombined;
9676   DEBUG(dbgs() << "\nReplacing.4 ";
9677         N->dump(&DAG);
9678         dbgs() << "\nWith: ";
9679         Result.getNode()->dump(&DAG);
9680         dbgs() << '\n');
9681   WorklistRemover DeadNodes(*this);
9682   if (isLoad) {
9683     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9684     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9685   } else {
9686     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9687   }
9688
9689   // Finally, since the node is now dead, remove it from the graph.
9690   deleteAndRecombine(N);
9691
9692   if (Swapped)
9693     std::swap(BasePtr, Offset);
9694
9695   // Replace other uses of BasePtr that can be updated to use Ptr
9696   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
9697     unsigned OffsetIdx = 1;
9698     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
9699       OffsetIdx = 0;
9700     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
9701            BasePtr.getNode() && "Expected BasePtr operand");
9702
9703     // We need to replace ptr0 in the following expression:
9704     //   x0 * offset0 + y0 * ptr0 = t0
9705     // knowing that
9706     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
9707     //
9708     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
9709     // indexed load/store and the expresion that needs to be re-written.
9710     //
9711     // Therefore, we have:
9712     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
9713
9714     ConstantSDNode *CN =
9715       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
9716     int X0, X1, Y0, Y1;
9717     APInt Offset0 = CN->getAPIntValue();
9718     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
9719
9720     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
9721     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
9722     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
9723     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
9724
9725     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
9726
9727     APInt CNV = Offset0;
9728     if (X0 < 0) CNV = -CNV;
9729     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
9730     else CNV = CNV - Offset1;
9731
9732     SDLoc DL(OtherUses[i]);
9733
9734     // We can now generate the new expression.
9735     SDValue NewOp1 = DAG.getConstant(CNV, DL, CN->getValueType(0));
9736     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
9737
9738     SDValue NewUse = DAG.getNode(Opcode,
9739                                  DL,
9740                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
9741     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
9742     deleteAndRecombine(OtherUses[i]);
9743   }
9744
9745   // Replace the uses of Ptr with uses of the updated base value.
9746   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
9747   deleteAndRecombine(Ptr.getNode());
9748
9749   return true;
9750 }
9751
9752 /// Try to combine a load/store with a add/sub of the base pointer node into a
9753 /// post-indexed load/store. The transformation folded the add/subtract into the
9754 /// new indexed load/store effectively and all of its uses are redirected to the
9755 /// new load/store.
9756 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
9757   if (Level < AfterLegalizeDAG)
9758     return false;
9759
9760   bool isLoad = true;
9761   SDValue Ptr;
9762   EVT VT;
9763   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9764     if (LD->isIndexed())
9765       return false;
9766     VT = LD->getMemoryVT();
9767     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
9768         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
9769       return false;
9770     Ptr = LD->getBasePtr();
9771   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9772     if (ST->isIndexed())
9773       return false;
9774     VT = ST->getMemoryVT();
9775     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
9776         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
9777       return false;
9778     Ptr = ST->getBasePtr();
9779     isLoad = false;
9780   } else {
9781     return false;
9782   }
9783
9784   if (Ptr.getNode()->hasOneUse())
9785     return false;
9786
9787   for (SDNode *Op : Ptr.getNode()->uses()) {
9788     if (Op == N ||
9789         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
9790       continue;
9791
9792     SDValue BasePtr;
9793     SDValue Offset;
9794     ISD::MemIndexedMode AM = ISD::UNINDEXED;
9795     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
9796       // Don't create a indexed load / store with zero offset.
9797       if (isNullConstant(Offset))
9798         continue;
9799
9800       // Try turning it into a post-indexed load / store except when
9801       // 1) All uses are load / store ops that use it as base ptr (and
9802       //    it may be folded as addressing mmode).
9803       // 2) Op must be independent of N, i.e. Op is neither a predecessor
9804       //    nor a successor of N. Otherwise, if Op is folded that would
9805       //    create a cycle.
9806
9807       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9808         continue;
9809
9810       // Check for #1.
9811       bool TryNext = false;
9812       for (SDNode *Use : BasePtr.getNode()->uses()) {
9813         if (Use == Ptr.getNode())
9814           continue;
9815
9816         // If all the uses are load / store addresses, then don't do the
9817         // transformation.
9818         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
9819           bool RealUse = false;
9820           for (SDNode *UseUse : Use->uses()) {
9821             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
9822               RealUse = true;
9823           }
9824
9825           if (!RealUse) {
9826             TryNext = true;
9827             break;
9828           }
9829         }
9830       }
9831
9832       if (TryNext)
9833         continue;
9834
9835       // Check for #2
9836       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
9837         SDValue Result = isLoad
9838           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9839                                BasePtr, Offset, AM)
9840           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9841                                 BasePtr, Offset, AM);
9842         ++PostIndexedNodes;
9843         ++NodesCombined;
9844         DEBUG(dbgs() << "\nReplacing.5 ";
9845               N->dump(&DAG);
9846               dbgs() << "\nWith: ";
9847               Result.getNode()->dump(&DAG);
9848               dbgs() << '\n');
9849         WorklistRemover DeadNodes(*this);
9850         if (isLoad) {
9851           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9852           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9853         } else {
9854           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9855         }
9856
9857         // Finally, since the node is now dead, remove it from the graph.
9858         deleteAndRecombine(N);
9859
9860         // Replace the uses of Use with uses of the updated base value.
9861         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
9862                                       Result.getValue(isLoad ? 1 : 0));
9863         deleteAndRecombine(Op);
9864         return true;
9865       }
9866     }
9867   }
9868
9869   return false;
9870 }
9871
9872 /// \brief Return the base-pointer arithmetic from an indexed \p LD.
9873 SDValue DAGCombiner::SplitIndexingFromLoad(LoadSDNode *LD) {
9874   ISD::MemIndexedMode AM = LD->getAddressingMode();
9875   assert(AM != ISD::UNINDEXED);
9876   SDValue BP = LD->getOperand(1);
9877   SDValue Inc = LD->getOperand(2);
9878
9879   // Some backends use TargetConstants for load offsets, but don't expect
9880   // TargetConstants in general ADD nodes. We can convert these constants into
9881   // regular Constants (if the constant is not opaque).
9882   assert((Inc.getOpcode() != ISD::TargetConstant ||
9883           !cast<ConstantSDNode>(Inc)->isOpaque()) &&
9884          "Cannot split out indexing using opaque target constants");
9885   if (Inc.getOpcode() == ISD::TargetConstant) {
9886     ConstantSDNode *ConstInc = cast<ConstantSDNode>(Inc);
9887     Inc = DAG.getConstant(*ConstInc->getConstantIntValue(), SDLoc(Inc),
9888                           ConstInc->getValueType(0));
9889   }
9890
9891   unsigned Opc =
9892       (AM == ISD::PRE_INC || AM == ISD::POST_INC ? ISD::ADD : ISD::SUB);
9893   return DAG.getNode(Opc, SDLoc(LD), BP.getSimpleValueType(), BP, Inc);
9894 }
9895
9896 SDValue DAGCombiner::visitLOAD(SDNode *N) {
9897   LoadSDNode *LD  = cast<LoadSDNode>(N);
9898   SDValue Chain = LD->getChain();
9899   SDValue Ptr   = LD->getBasePtr();
9900
9901   // If load is not volatile and there are no uses of the loaded value (and
9902   // the updated indexed value in case of indexed loads), change uses of the
9903   // chain value into uses of the chain input (i.e. delete the dead load).
9904   if (!LD->isVolatile()) {
9905     if (N->getValueType(1) == MVT::Other) {
9906       // Unindexed loads.
9907       if (!N->hasAnyUseOfValue(0)) {
9908         // It's not safe to use the two value CombineTo variant here. e.g.
9909         // v1, chain2 = load chain1, loc
9910         // v2, chain3 = load chain2, loc
9911         // v3         = add v2, c
9912         // Now we replace use of chain2 with chain1.  This makes the second load
9913         // isomorphic to the one we are deleting, and thus makes this load live.
9914         DEBUG(dbgs() << "\nReplacing.6 ";
9915               N->dump(&DAG);
9916               dbgs() << "\nWith chain: ";
9917               Chain.getNode()->dump(&DAG);
9918               dbgs() << "\n");
9919         WorklistRemover DeadNodes(*this);
9920         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
9921
9922         if (N->use_empty())
9923           deleteAndRecombine(N);
9924
9925         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9926       }
9927     } else {
9928       // Indexed loads.
9929       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
9930
9931       // If this load has an opaque TargetConstant offset, then we cannot split
9932       // the indexing into an add/sub directly (that TargetConstant may not be
9933       // valid for a different type of node, and we cannot convert an opaque
9934       // target constant into a regular constant).
9935       bool HasOTCInc = LD->getOperand(2).getOpcode() == ISD::TargetConstant &&
9936                        cast<ConstantSDNode>(LD->getOperand(2))->isOpaque();
9937
9938       if (!N->hasAnyUseOfValue(0) &&
9939           ((MaySplitLoadIndex && !HasOTCInc) || !N->hasAnyUseOfValue(1))) {
9940         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
9941         SDValue Index;
9942         if (N->hasAnyUseOfValue(1) && MaySplitLoadIndex && !HasOTCInc) {
9943           Index = SplitIndexingFromLoad(LD);
9944           // Try to fold the base pointer arithmetic into subsequent loads and
9945           // stores.
9946           AddUsersToWorklist(N);
9947         } else
9948           Index = DAG.getUNDEF(N->getValueType(1));
9949         DEBUG(dbgs() << "\nReplacing.7 ";
9950               N->dump(&DAG);
9951               dbgs() << "\nWith: ";
9952               Undef.getNode()->dump(&DAG);
9953               dbgs() << " and 2 other values\n");
9954         WorklistRemover DeadNodes(*this);
9955         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
9956         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Index);
9957         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
9958         deleteAndRecombine(N);
9959         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9960       }
9961     }
9962   }
9963
9964   // If this load is directly stored, replace the load value with the stored
9965   // value.
9966   // TODO: Handle store large -> read small portion.
9967   // TODO: Handle TRUNCSTORE/LOADEXT
9968   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
9969     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
9970       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
9971       if (PrevST->getBasePtr() == Ptr &&
9972           PrevST->getValue().getValueType() == N->getValueType(0))
9973       return CombineTo(N, Chain.getOperand(1), Chain);
9974     }
9975   }
9976
9977   // Try to infer better alignment information than the load already has.
9978   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
9979     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9980       if (Align > LD->getMemOperand()->getBaseAlignment()) {
9981         SDValue NewLoad =
9982                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
9983                               LD->getValueType(0),
9984                               Chain, Ptr, LD->getPointerInfo(),
9985                               LD->getMemoryVT(),
9986                               LD->isVolatile(), LD->isNonTemporal(),
9987                               LD->isInvariant(), Align, LD->getAAInfo());
9988         if (NewLoad.getNode() != N)
9989           return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
9990       }
9991     }
9992   }
9993
9994   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
9995                                                   : DAG.getSubtarget().useAA();
9996 #ifndef NDEBUG
9997   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9998       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9999     UseAA = false;
10000 #endif
10001   if (UseAA && LD->isUnindexed()) {
10002     // Walk up chain skipping non-aliasing memory nodes.
10003     SDValue BetterChain = FindBetterChain(N, Chain);
10004
10005     // If there is a better chain.
10006     if (Chain != BetterChain) {
10007       SDValue ReplLoad;
10008
10009       // Replace the chain to void dependency.
10010       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
10011         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
10012                                BetterChain, Ptr, LD->getMemOperand());
10013       } else {
10014         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
10015                                   LD->getValueType(0),
10016                                   BetterChain, Ptr, LD->getMemoryVT(),
10017                                   LD->getMemOperand());
10018       }
10019
10020       // Create token factor to keep old chain connected.
10021       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
10022                                   MVT::Other, Chain, ReplLoad.getValue(1));
10023
10024       // Make sure the new and old chains are cleaned up.
10025       AddToWorklist(Token.getNode());
10026
10027       // Replace uses with load result and token factor. Don't add users
10028       // to work list.
10029       return CombineTo(N, ReplLoad.getValue(0), Token, false);
10030     }
10031   }
10032
10033   // Try transforming N to an indexed load.
10034   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
10035     return SDValue(N, 0);
10036
10037   // Try to slice up N to more direct loads if the slices are mapped to
10038   // different register banks or pairing can take place.
10039   if (SliceUpLoad(N))
10040     return SDValue(N, 0);
10041
10042   return SDValue();
10043 }
10044
10045 namespace {
10046 /// \brief Helper structure used to slice a load in smaller loads.
10047 /// Basically a slice is obtained from the following sequence:
10048 /// Origin = load Ty1, Base
10049 /// Shift = srl Ty1 Origin, CstTy Amount
10050 /// Inst = trunc Shift to Ty2
10051 ///
10052 /// Then, it will be rewriten into:
10053 /// Slice = load SliceTy, Base + SliceOffset
10054 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
10055 ///
10056 /// SliceTy is deduced from the number of bits that are actually used to
10057 /// build Inst.
10058 struct LoadedSlice {
10059   /// \brief Helper structure used to compute the cost of a slice.
10060   struct Cost {
10061     /// Are we optimizing for code size.
10062     bool ForCodeSize;
10063     /// Various cost.
10064     unsigned Loads;
10065     unsigned Truncates;
10066     unsigned CrossRegisterBanksCopies;
10067     unsigned ZExts;
10068     unsigned Shift;
10069
10070     Cost(bool ForCodeSize = false)
10071         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
10072           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
10073
10074     /// \brief Get the cost of one isolated slice.
10075     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
10076         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
10077           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
10078       EVT TruncType = LS.Inst->getValueType(0);
10079       EVT LoadedType = LS.getLoadedType();
10080       if (TruncType != LoadedType &&
10081           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
10082         ZExts = 1;
10083     }
10084
10085     /// \brief Account for slicing gain in the current cost.
10086     /// Slicing provide a few gains like removing a shift or a
10087     /// truncate. This method allows to grow the cost of the original
10088     /// load with the gain from this slice.
10089     void addSliceGain(const LoadedSlice &LS) {
10090       // Each slice saves a truncate.
10091       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
10092       if (!TLI.isTruncateFree(LS.Inst->getOperand(0).getValueType(),
10093                               LS.Inst->getValueType(0)))
10094         ++Truncates;
10095       // If there is a shift amount, this slice gets rid of it.
10096       if (LS.Shift)
10097         ++Shift;
10098       // If this slice can merge a cross register bank copy, account for it.
10099       if (LS.canMergeExpensiveCrossRegisterBankCopy())
10100         ++CrossRegisterBanksCopies;
10101     }
10102
10103     Cost &operator+=(const Cost &RHS) {
10104       Loads += RHS.Loads;
10105       Truncates += RHS.Truncates;
10106       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
10107       ZExts += RHS.ZExts;
10108       Shift += RHS.Shift;
10109       return *this;
10110     }
10111
10112     bool operator==(const Cost &RHS) const {
10113       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
10114              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
10115              ZExts == RHS.ZExts && Shift == RHS.Shift;
10116     }
10117
10118     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
10119
10120     bool operator<(const Cost &RHS) const {
10121       // Assume cross register banks copies are as expensive as loads.
10122       // FIXME: Do we want some more target hooks?
10123       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
10124       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
10125       // Unless we are optimizing for code size, consider the
10126       // expensive operation first.
10127       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
10128         return ExpensiveOpsLHS < ExpensiveOpsRHS;
10129       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
10130              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
10131     }
10132
10133     bool operator>(const Cost &RHS) const { return RHS < *this; }
10134
10135     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
10136
10137     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
10138   };
10139   // The last instruction that represent the slice. This should be a
10140   // truncate instruction.
10141   SDNode *Inst;
10142   // The original load instruction.
10143   LoadSDNode *Origin;
10144   // The right shift amount in bits from the original load.
10145   unsigned Shift;
10146   // The DAG from which Origin came from.
10147   // This is used to get some contextual information about legal types, etc.
10148   SelectionDAG *DAG;
10149
10150   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
10151               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
10152       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
10153
10154   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
10155   /// \return Result is \p BitWidth and has used bits set to 1 and
10156   ///         not used bits set to 0.
10157   APInt getUsedBits() const {
10158     // Reproduce the trunc(lshr) sequence:
10159     // - Start from the truncated value.
10160     // - Zero extend to the desired bit width.
10161     // - Shift left.
10162     assert(Origin && "No original load to compare against.");
10163     unsigned BitWidth = Origin->getValueSizeInBits(0);
10164     assert(Inst && "This slice is not bound to an instruction");
10165     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
10166            "Extracted slice is bigger than the whole type!");
10167     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
10168     UsedBits.setAllBits();
10169     UsedBits = UsedBits.zext(BitWidth);
10170     UsedBits <<= Shift;
10171     return UsedBits;
10172   }
10173
10174   /// \brief Get the size of the slice to be loaded in bytes.
10175   unsigned getLoadedSize() const {
10176     unsigned SliceSize = getUsedBits().countPopulation();
10177     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
10178     return SliceSize / 8;
10179   }
10180
10181   /// \brief Get the type that will be loaded for this slice.
10182   /// Note: This may not be the final type for the slice.
10183   EVT getLoadedType() const {
10184     assert(DAG && "Missing context");
10185     LLVMContext &Ctxt = *DAG->getContext();
10186     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
10187   }
10188
10189   /// \brief Get the alignment of the load used for this slice.
10190   unsigned getAlignment() const {
10191     unsigned Alignment = Origin->getAlignment();
10192     unsigned Offset = getOffsetFromBase();
10193     if (Offset != 0)
10194       Alignment = MinAlign(Alignment, Alignment + Offset);
10195     return Alignment;
10196   }
10197
10198   /// \brief Check if this slice can be rewritten with legal operations.
10199   bool isLegal() const {
10200     // An invalid slice is not legal.
10201     if (!Origin || !Inst || !DAG)
10202       return false;
10203
10204     // Offsets are for indexed load only, we do not handle that.
10205     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
10206       return false;
10207
10208     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
10209
10210     // Check that the type is legal.
10211     EVT SliceType = getLoadedType();
10212     if (!TLI.isTypeLegal(SliceType))
10213       return false;
10214
10215     // Check that the load is legal for this type.
10216     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
10217       return false;
10218
10219     // Check that the offset can be computed.
10220     // 1. Check its type.
10221     EVT PtrType = Origin->getBasePtr().getValueType();
10222     if (PtrType == MVT::Untyped || PtrType.isExtended())
10223       return false;
10224
10225     // 2. Check that it fits in the immediate.
10226     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
10227       return false;
10228
10229     // 3. Check that the computation is legal.
10230     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
10231       return false;
10232
10233     // Check that the zext is legal if it needs one.
10234     EVT TruncateType = Inst->getValueType(0);
10235     if (TruncateType != SliceType &&
10236         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
10237       return false;
10238
10239     return true;
10240   }
10241
10242   /// \brief Get the offset in bytes of this slice in the original chunk of
10243   /// bits.
10244   /// \pre DAG != nullptr.
10245   uint64_t getOffsetFromBase() const {
10246     assert(DAG && "Missing context.");
10247     bool IsBigEndian = DAG->getDataLayout().isBigEndian();
10248     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
10249     uint64_t Offset = Shift / 8;
10250     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
10251     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
10252            "The size of the original loaded type is not a multiple of a"
10253            " byte.");
10254     // If Offset is bigger than TySizeInBytes, it means we are loading all
10255     // zeros. This should have been optimized before in the process.
10256     assert(TySizeInBytes > Offset &&
10257            "Invalid shift amount for given loaded size");
10258     if (IsBigEndian)
10259       Offset = TySizeInBytes - Offset - getLoadedSize();
10260     return Offset;
10261   }
10262
10263   /// \brief Generate the sequence of instructions to load the slice
10264   /// represented by this object and redirect the uses of this slice to
10265   /// this new sequence of instructions.
10266   /// \pre this->Inst && this->Origin are valid Instructions and this
10267   /// object passed the legal check: LoadedSlice::isLegal returned true.
10268   /// \return The last instruction of the sequence used to load the slice.
10269   SDValue loadSlice() const {
10270     assert(Inst && Origin && "Unable to replace a non-existing slice.");
10271     const SDValue &OldBaseAddr = Origin->getBasePtr();
10272     SDValue BaseAddr = OldBaseAddr;
10273     // Get the offset in that chunk of bytes w.r.t. the endianess.
10274     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
10275     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
10276     if (Offset) {
10277       // BaseAddr = BaseAddr + Offset.
10278       EVT ArithType = BaseAddr.getValueType();
10279       SDLoc DL(Origin);
10280       BaseAddr = DAG->getNode(ISD::ADD, DL, ArithType, BaseAddr,
10281                               DAG->getConstant(Offset, DL, ArithType));
10282     }
10283
10284     // Create the type of the loaded slice according to its size.
10285     EVT SliceType = getLoadedType();
10286
10287     // Create the load for the slice.
10288     SDValue LastInst = DAG->getLoad(
10289         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
10290         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
10291         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
10292     // If the final type is not the same as the loaded type, this means that
10293     // we have to pad with zero. Create a zero extend for that.
10294     EVT FinalType = Inst->getValueType(0);
10295     if (SliceType != FinalType)
10296       LastInst =
10297           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
10298     return LastInst;
10299   }
10300
10301   /// \brief Check if this slice can be merged with an expensive cross register
10302   /// bank copy. E.g.,
10303   /// i = load i32
10304   /// f = bitcast i32 i to float
10305   bool canMergeExpensiveCrossRegisterBankCopy() const {
10306     if (!Inst || !Inst->hasOneUse())
10307       return false;
10308     SDNode *Use = *Inst->use_begin();
10309     if (Use->getOpcode() != ISD::BITCAST)
10310       return false;
10311     assert(DAG && "Missing context");
10312     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
10313     EVT ResVT = Use->getValueType(0);
10314     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
10315     const TargetRegisterClass *ArgRC =
10316         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
10317     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
10318       return false;
10319
10320     // At this point, we know that we perform a cross-register-bank copy.
10321     // Check if it is expensive.
10322     const TargetRegisterInfo *TRI = DAG->getSubtarget().getRegisterInfo();
10323     // Assume bitcasts are cheap, unless both register classes do not
10324     // explicitly share a common sub class.
10325     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
10326       return false;
10327
10328     // Check if it will be merged with the load.
10329     // 1. Check the alignment constraint.
10330     unsigned RequiredAlignment = DAG->getDataLayout().getABITypeAlignment(
10331         ResVT.getTypeForEVT(*DAG->getContext()));
10332
10333     if (RequiredAlignment > getAlignment())
10334       return false;
10335
10336     // 2. Check that the load is a legal operation for that type.
10337     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
10338       return false;
10339
10340     // 3. Check that we do not have a zext in the way.
10341     if (Inst->getValueType(0) != getLoadedType())
10342       return false;
10343
10344     return true;
10345   }
10346 };
10347 }
10348
10349 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
10350 /// \p UsedBits looks like 0..0 1..1 0..0.
10351 static bool areUsedBitsDense(const APInt &UsedBits) {
10352   // If all the bits are one, this is dense!
10353   if (UsedBits.isAllOnesValue())
10354     return true;
10355
10356   // Get rid of the unused bits on the right.
10357   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
10358   // Get rid of the unused bits on the left.
10359   if (NarrowedUsedBits.countLeadingZeros())
10360     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
10361   // Check that the chunk of bits is completely used.
10362   return NarrowedUsedBits.isAllOnesValue();
10363 }
10364
10365 /// \brief Check whether or not \p First and \p Second are next to each other
10366 /// in memory. This means that there is no hole between the bits loaded
10367 /// by \p First and the bits loaded by \p Second.
10368 static bool areSlicesNextToEachOther(const LoadedSlice &First,
10369                                      const LoadedSlice &Second) {
10370   assert(First.Origin == Second.Origin && First.Origin &&
10371          "Unable to match different memory origins.");
10372   APInt UsedBits = First.getUsedBits();
10373   assert((UsedBits & Second.getUsedBits()) == 0 &&
10374          "Slices are not supposed to overlap.");
10375   UsedBits |= Second.getUsedBits();
10376   return areUsedBitsDense(UsedBits);
10377 }
10378
10379 /// \brief Adjust the \p GlobalLSCost according to the target
10380 /// paring capabilities and the layout of the slices.
10381 /// \pre \p GlobalLSCost should account for at least as many loads as
10382 /// there is in the slices in \p LoadedSlices.
10383 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10384                                  LoadedSlice::Cost &GlobalLSCost) {
10385   unsigned NumberOfSlices = LoadedSlices.size();
10386   // If there is less than 2 elements, no pairing is possible.
10387   if (NumberOfSlices < 2)
10388     return;
10389
10390   // Sort the slices so that elements that are likely to be next to each
10391   // other in memory are next to each other in the list.
10392   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
10393             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
10394     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
10395     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
10396   });
10397   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
10398   // First (resp. Second) is the first (resp. Second) potentially candidate
10399   // to be placed in a paired load.
10400   const LoadedSlice *First = nullptr;
10401   const LoadedSlice *Second = nullptr;
10402   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
10403                 // Set the beginning of the pair.
10404                                                            First = Second) {
10405
10406     Second = &LoadedSlices[CurrSlice];
10407
10408     // If First is NULL, it means we start a new pair.
10409     // Get to the next slice.
10410     if (!First)
10411       continue;
10412
10413     EVT LoadedType = First->getLoadedType();
10414
10415     // If the types of the slices are different, we cannot pair them.
10416     if (LoadedType != Second->getLoadedType())
10417       continue;
10418
10419     // Check if the target supplies paired loads for this type.
10420     unsigned RequiredAlignment = 0;
10421     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
10422       // move to the next pair, this type is hopeless.
10423       Second = nullptr;
10424       continue;
10425     }
10426     // Check if we meet the alignment requirement.
10427     if (RequiredAlignment > First->getAlignment())
10428       continue;
10429
10430     // Check that both loads are next to each other in memory.
10431     if (!areSlicesNextToEachOther(*First, *Second))
10432       continue;
10433
10434     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
10435     --GlobalLSCost.Loads;
10436     // Move to the next pair.
10437     Second = nullptr;
10438   }
10439 }
10440
10441 /// \brief Check the profitability of all involved LoadedSlice.
10442 /// Currently, it is considered profitable if there is exactly two
10443 /// involved slices (1) which are (2) next to each other in memory, and
10444 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
10445 ///
10446 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
10447 /// the elements themselves.
10448 ///
10449 /// FIXME: When the cost model will be mature enough, we can relax
10450 /// constraints (1) and (2).
10451 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10452                                 const APInt &UsedBits, bool ForCodeSize) {
10453   unsigned NumberOfSlices = LoadedSlices.size();
10454   if (StressLoadSlicing)
10455     return NumberOfSlices > 1;
10456
10457   // Check (1).
10458   if (NumberOfSlices != 2)
10459     return false;
10460
10461   // Check (2).
10462   if (!areUsedBitsDense(UsedBits))
10463     return false;
10464
10465   // Check (3).
10466   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
10467   // The original code has one big load.
10468   OrigCost.Loads = 1;
10469   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
10470     const LoadedSlice &LS = LoadedSlices[CurrSlice];
10471     // Accumulate the cost of all the slices.
10472     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
10473     GlobalSlicingCost += SliceCost;
10474
10475     // Account as cost in the original configuration the gain obtained
10476     // with the current slices.
10477     OrigCost.addSliceGain(LS);
10478   }
10479
10480   // If the target supports paired load, adjust the cost accordingly.
10481   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
10482   return OrigCost > GlobalSlicingCost;
10483 }
10484
10485 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
10486 /// operations, split it in the various pieces being extracted.
10487 ///
10488 /// This sort of thing is introduced by SROA.
10489 /// This slicing takes care not to insert overlapping loads.
10490 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
10491 bool DAGCombiner::SliceUpLoad(SDNode *N) {
10492   if (Level < AfterLegalizeDAG)
10493     return false;
10494
10495   LoadSDNode *LD = cast<LoadSDNode>(N);
10496   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
10497       !LD->getValueType(0).isInteger())
10498     return false;
10499
10500   // Keep track of already used bits to detect overlapping values.
10501   // In that case, we will just abort the transformation.
10502   APInt UsedBits(LD->getValueSizeInBits(0), 0);
10503
10504   SmallVector<LoadedSlice, 4> LoadedSlices;
10505
10506   // Check if this load is used as several smaller chunks of bits.
10507   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
10508   // of computation for each trunc.
10509   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
10510        UI != UIEnd; ++UI) {
10511     // Skip the uses of the chain.
10512     if (UI.getUse().getResNo() != 0)
10513       continue;
10514
10515     SDNode *User = *UI;
10516     unsigned Shift = 0;
10517
10518     // Check if this is a trunc(lshr).
10519     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
10520         isa<ConstantSDNode>(User->getOperand(1))) {
10521       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
10522       User = *User->use_begin();
10523     }
10524
10525     // At this point, User is a Truncate, iff we encountered, trunc or
10526     // trunc(lshr).
10527     if (User->getOpcode() != ISD::TRUNCATE)
10528       return false;
10529
10530     // The width of the type must be a power of 2 and greater than 8-bits.
10531     // Otherwise the load cannot be represented in LLVM IR.
10532     // Moreover, if we shifted with a non-8-bits multiple, the slice
10533     // will be across several bytes. We do not support that.
10534     unsigned Width = User->getValueSizeInBits(0);
10535     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
10536       return 0;
10537
10538     // Build the slice for this chain of computations.
10539     LoadedSlice LS(User, LD, Shift, &DAG);
10540     APInt CurrentUsedBits = LS.getUsedBits();
10541
10542     // Check if this slice overlaps with another.
10543     if ((CurrentUsedBits & UsedBits) != 0)
10544       return false;
10545     // Update the bits used globally.
10546     UsedBits |= CurrentUsedBits;
10547
10548     // Check if the new slice would be legal.
10549     if (!LS.isLegal())
10550       return false;
10551
10552     // Record the slice.
10553     LoadedSlices.push_back(LS);
10554   }
10555
10556   // Abort slicing if it does not seem to be profitable.
10557   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
10558     return false;
10559
10560   ++SlicedLoads;
10561
10562   // Rewrite each chain to use an independent load.
10563   // By construction, each chain can be represented by a unique load.
10564
10565   // Prepare the argument for the new token factor for all the slices.
10566   SmallVector<SDValue, 8> ArgChains;
10567   for (SmallVectorImpl<LoadedSlice>::const_iterator
10568            LSIt = LoadedSlices.begin(),
10569            LSItEnd = LoadedSlices.end();
10570        LSIt != LSItEnd; ++LSIt) {
10571     SDValue SliceInst = LSIt->loadSlice();
10572     CombineTo(LSIt->Inst, SliceInst, true);
10573     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
10574       SliceInst = SliceInst.getOperand(0);
10575     assert(SliceInst->getOpcode() == ISD::LOAD &&
10576            "It takes more than a zext to get to the loaded slice!!");
10577     ArgChains.push_back(SliceInst.getValue(1));
10578   }
10579
10580   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
10581                               ArgChains);
10582   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
10583   return true;
10584 }
10585
10586 /// Check to see if V is (and load (ptr), imm), where the load is having
10587 /// specific bytes cleared out.  If so, return the byte size being masked out
10588 /// and the shift amount.
10589 static std::pair<unsigned, unsigned>
10590 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
10591   std::pair<unsigned, unsigned> Result(0, 0);
10592
10593   // Check for the structure we're looking for.
10594   if (V->getOpcode() != ISD::AND ||
10595       !isa<ConstantSDNode>(V->getOperand(1)) ||
10596       !ISD::isNormalLoad(V->getOperand(0).getNode()))
10597     return Result;
10598
10599   // Check the chain and pointer.
10600   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
10601   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
10602
10603   // The store should be chained directly to the load or be an operand of a
10604   // tokenfactor.
10605   if (LD == Chain.getNode())
10606     ; // ok.
10607   else if (Chain->getOpcode() != ISD::TokenFactor)
10608     return Result; // Fail.
10609   else {
10610     bool isOk = false;
10611     for (const SDValue &ChainOp : Chain->op_values())
10612       if (ChainOp.getNode() == LD) {
10613         isOk = true;
10614         break;
10615       }
10616     if (!isOk) return Result;
10617   }
10618
10619   // This only handles simple types.
10620   if (V.getValueType() != MVT::i16 &&
10621       V.getValueType() != MVT::i32 &&
10622       V.getValueType() != MVT::i64)
10623     return Result;
10624
10625   // Check the constant mask.  Invert it so that the bits being masked out are
10626   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
10627   // follow the sign bit for uniformity.
10628   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
10629   unsigned NotMaskLZ = countLeadingZeros(NotMask);
10630   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
10631   unsigned NotMaskTZ = countTrailingZeros(NotMask);
10632   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
10633   if (NotMaskLZ == 64) return Result;  // All zero mask.
10634
10635   // See if we have a continuous run of bits.  If so, we have 0*1+0*
10636   if (countTrailingOnes(NotMask >> NotMaskTZ) + NotMaskTZ + NotMaskLZ != 64)
10637     return Result;
10638
10639   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
10640   if (V.getValueType() != MVT::i64 && NotMaskLZ)
10641     NotMaskLZ -= 64-V.getValueSizeInBits();
10642
10643   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
10644   switch (MaskedBytes) {
10645   case 1:
10646   case 2:
10647   case 4: break;
10648   default: return Result; // All one mask, or 5-byte mask.
10649   }
10650
10651   // Verify that the first bit starts at a multiple of mask so that the access
10652   // is aligned the same as the access width.
10653   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
10654
10655   Result.first = MaskedBytes;
10656   Result.second = NotMaskTZ/8;
10657   return Result;
10658 }
10659
10660
10661 /// Check to see if IVal is something that provides a value as specified by
10662 /// MaskInfo. If so, replace the specified store with a narrower store of
10663 /// truncated IVal.
10664 static SDNode *
10665 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
10666                                 SDValue IVal, StoreSDNode *St,
10667                                 DAGCombiner *DC) {
10668   unsigned NumBytes = MaskInfo.first;
10669   unsigned ByteShift = MaskInfo.second;
10670   SelectionDAG &DAG = DC->getDAG();
10671
10672   // Check to see if IVal is all zeros in the part being masked in by the 'or'
10673   // that uses this.  If not, this is not a replacement.
10674   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
10675                                   ByteShift*8, (ByteShift+NumBytes)*8);
10676   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
10677
10678   // Check that it is legal on the target to do this.  It is legal if the new
10679   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
10680   // legalization.
10681   MVT VT = MVT::getIntegerVT(NumBytes*8);
10682   if (!DC->isTypeLegal(VT))
10683     return nullptr;
10684
10685   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
10686   // shifted by ByteShift and truncated down to NumBytes.
10687   if (ByteShift) {
10688     SDLoc DL(IVal);
10689     IVal = DAG.getNode(ISD::SRL, DL, IVal.getValueType(), IVal,
10690                        DAG.getConstant(ByteShift*8, DL,
10691                                     DC->getShiftAmountTy(IVal.getValueType())));
10692   }
10693
10694   // Figure out the offset for the store and the alignment of the access.
10695   unsigned StOffset;
10696   unsigned NewAlign = St->getAlignment();
10697
10698   if (DAG.getDataLayout().isLittleEndian())
10699     StOffset = ByteShift;
10700   else
10701     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
10702
10703   SDValue Ptr = St->getBasePtr();
10704   if (StOffset) {
10705     SDLoc DL(IVal);
10706     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(),
10707                       Ptr, DAG.getConstant(StOffset, DL, Ptr.getValueType()));
10708     NewAlign = MinAlign(NewAlign, StOffset);
10709   }
10710
10711   // Truncate down to the new size.
10712   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
10713
10714   ++OpsNarrowed;
10715   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
10716                       St->getPointerInfo().getWithOffset(StOffset),
10717                       false, false, NewAlign).getNode();
10718 }
10719
10720
10721 /// Look for sequence of load / op / store where op is one of 'or', 'xor', and
10722 /// 'and' of immediates. If 'op' is only touching some of the loaded bits, try
10723 /// narrowing the load and store if it would end up being a win for performance
10724 /// or code size.
10725 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
10726   StoreSDNode *ST  = cast<StoreSDNode>(N);
10727   if (ST->isVolatile())
10728     return SDValue();
10729
10730   SDValue Chain = ST->getChain();
10731   SDValue Value = ST->getValue();
10732   SDValue Ptr   = ST->getBasePtr();
10733   EVT VT = Value.getValueType();
10734
10735   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
10736     return SDValue();
10737
10738   unsigned Opc = Value.getOpcode();
10739
10740   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
10741   // is a byte mask indicating a consecutive number of bytes, check to see if
10742   // Y is known to provide just those bytes.  If so, we try to replace the
10743   // load + replace + store sequence with a single (narrower) store, which makes
10744   // the load dead.
10745   if (Opc == ISD::OR) {
10746     std::pair<unsigned, unsigned> MaskedLoad;
10747     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
10748     if (MaskedLoad.first)
10749       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10750                                                   Value.getOperand(1), ST,this))
10751         return SDValue(NewST, 0);
10752
10753     // Or is commutative, so try swapping X and Y.
10754     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
10755     if (MaskedLoad.first)
10756       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10757                                                   Value.getOperand(0), ST,this))
10758         return SDValue(NewST, 0);
10759   }
10760
10761   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
10762       Value.getOperand(1).getOpcode() != ISD::Constant)
10763     return SDValue();
10764
10765   SDValue N0 = Value.getOperand(0);
10766   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
10767       Chain == SDValue(N0.getNode(), 1)) {
10768     LoadSDNode *LD = cast<LoadSDNode>(N0);
10769     if (LD->getBasePtr() != Ptr ||
10770         LD->getPointerInfo().getAddrSpace() !=
10771         ST->getPointerInfo().getAddrSpace())
10772       return SDValue();
10773
10774     // Find the type to narrow it the load / op / store to.
10775     SDValue N1 = Value.getOperand(1);
10776     unsigned BitWidth = N1.getValueSizeInBits();
10777     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
10778     if (Opc == ISD::AND)
10779       Imm ^= APInt::getAllOnesValue(BitWidth);
10780     if (Imm == 0 || Imm.isAllOnesValue())
10781       return SDValue();
10782     unsigned ShAmt = Imm.countTrailingZeros();
10783     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
10784     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
10785     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10786     // The narrowing should be profitable, the load/store operation should be
10787     // legal (or custom) and the store size should be equal to the NewVT width.
10788     while (NewBW < BitWidth &&
10789            (NewVT.getStoreSizeInBits() != NewBW ||
10790             !TLI.isOperationLegalOrCustom(Opc, NewVT) ||
10791             !TLI.isNarrowingProfitable(VT, NewVT))) {
10792       NewBW = NextPowerOf2(NewBW);
10793       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10794     }
10795     if (NewBW >= BitWidth)
10796       return SDValue();
10797
10798     // If the lsb changed does not start at the type bitwidth boundary,
10799     // start at the previous one.
10800     if (ShAmt % NewBW)
10801       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
10802     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
10803                                    std::min(BitWidth, ShAmt + NewBW));
10804     if ((Imm & Mask) == Imm) {
10805       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
10806       if (Opc == ISD::AND)
10807         NewImm ^= APInt::getAllOnesValue(NewBW);
10808       uint64_t PtrOff = ShAmt / 8;
10809       // For big endian targets, we need to adjust the offset to the pointer to
10810       // load the correct bytes.
10811       if (DAG.getDataLayout().isBigEndian())
10812         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
10813
10814       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
10815       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
10816       if (NewAlign < DAG.getDataLayout().getABITypeAlignment(NewVTTy))
10817         return SDValue();
10818
10819       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
10820                                    Ptr.getValueType(), Ptr,
10821                                    DAG.getConstant(PtrOff, SDLoc(LD),
10822                                                    Ptr.getValueType()));
10823       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
10824                                   LD->getChain(), NewPtr,
10825                                   LD->getPointerInfo().getWithOffset(PtrOff),
10826                                   LD->isVolatile(), LD->isNonTemporal(),
10827                                   LD->isInvariant(), NewAlign,
10828                                   LD->getAAInfo());
10829       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
10830                                    DAG.getConstant(NewImm, SDLoc(Value),
10831                                                    NewVT));
10832       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
10833                                    NewVal, NewPtr,
10834                                    ST->getPointerInfo().getWithOffset(PtrOff),
10835                                    false, false, NewAlign);
10836
10837       AddToWorklist(NewPtr.getNode());
10838       AddToWorklist(NewLD.getNode());
10839       AddToWorklist(NewVal.getNode());
10840       WorklistRemover DeadNodes(*this);
10841       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
10842       ++OpsNarrowed;
10843       return NewST;
10844     }
10845   }
10846
10847   return SDValue();
10848 }
10849
10850 /// For a given floating point load / store pair, if the load value isn't used
10851 /// by any other operations, then consider transforming the pair to integer
10852 /// load / store operations if the target deems the transformation profitable.
10853 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
10854   StoreSDNode *ST  = cast<StoreSDNode>(N);
10855   SDValue Chain = ST->getChain();
10856   SDValue Value = ST->getValue();
10857   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
10858       Value.hasOneUse() &&
10859       Chain == SDValue(Value.getNode(), 1)) {
10860     LoadSDNode *LD = cast<LoadSDNode>(Value);
10861     EVT VT = LD->getMemoryVT();
10862     if (!VT.isFloatingPoint() ||
10863         VT != ST->getMemoryVT() ||
10864         LD->isNonTemporal() ||
10865         ST->isNonTemporal() ||
10866         LD->getPointerInfo().getAddrSpace() != 0 ||
10867         ST->getPointerInfo().getAddrSpace() != 0)
10868       return SDValue();
10869
10870     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
10871     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
10872         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
10873         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
10874         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
10875       return SDValue();
10876
10877     unsigned LDAlign = LD->getAlignment();
10878     unsigned STAlign = ST->getAlignment();
10879     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
10880     unsigned ABIAlign = DAG.getDataLayout().getABITypeAlignment(IntVTTy);
10881     if (LDAlign < ABIAlign || STAlign < ABIAlign)
10882       return SDValue();
10883
10884     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
10885                                 LD->getChain(), LD->getBasePtr(),
10886                                 LD->getPointerInfo(),
10887                                 false, false, false, LDAlign);
10888
10889     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
10890                                  NewLD, ST->getBasePtr(),
10891                                  ST->getPointerInfo(),
10892                                  false, false, STAlign);
10893
10894     AddToWorklist(NewLD.getNode());
10895     AddToWorklist(NewST.getNode());
10896     WorklistRemover DeadNodes(*this);
10897     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
10898     ++LdStFP2Int;
10899     return NewST;
10900   }
10901
10902   return SDValue();
10903 }
10904
10905 namespace {
10906 /// Helper struct to parse and store a memory address as base + index + offset.
10907 /// We ignore sign extensions when it is safe to do so.
10908 /// The following two expressions are not equivalent. To differentiate we need
10909 /// to store whether there was a sign extension involved in the index
10910 /// computation.
10911 ///  (load (i64 add (i64 copyfromreg %c)
10912 ///                 (i64 signextend (add (i8 load %index)
10913 ///                                      (i8 1))))
10914 /// vs
10915 ///
10916 /// (load (i64 add (i64 copyfromreg %c)
10917 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
10918 ///                                         (i32 1)))))
10919 struct BaseIndexOffset {
10920   SDValue Base;
10921   SDValue Index;
10922   int64_t Offset;
10923   bool IsIndexSignExt;
10924
10925   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
10926
10927   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
10928                   bool IsIndexSignExt) :
10929     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
10930
10931   bool equalBaseIndex(const BaseIndexOffset &Other) {
10932     return Other.Base == Base && Other.Index == Index &&
10933       Other.IsIndexSignExt == IsIndexSignExt;
10934   }
10935
10936   /// Parses tree in Ptr for base, index, offset addresses.
10937   static BaseIndexOffset match(SDValue Ptr) {
10938     bool IsIndexSignExt = false;
10939
10940     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
10941     // instruction, then it could be just the BASE or everything else we don't
10942     // know how to handle. Just use Ptr as BASE and give up.
10943     if (Ptr->getOpcode() != ISD::ADD)
10944       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10945
10946     // We know that we have at least an ADD instruction. Try to pattern match
10947     // the simple case of BASE + OFFSET.
10948     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
10949       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
10950       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
10951                               IsIndexSignExt);
10952     }
10953
10954     // Inside a loop the current BASE pointer is calculated using an ADD and a
10955     // MUL instruction. In this case Ptr is the actual BASE pointer.
10956     // (i64 add (i64 %array_ptr)
10957     //          (i64 mul (i64 %induction_var)
10958     //                   (i64 %element_size)))
10959     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
10960       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10961
10962     // Look at Base + Index + Offset cases.
10963     SDValue Base = Ptr->getOperand(0);
10964     SDValue IndexOffset = Ptr->getOperand(1);
10965
10966     // Skip signextends.
10967     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
10968       IndexOffset = IndexOffset->getOperand(0);
10969       IsIndexSignExt = true;
10970     }
10971
10972     // Either the case of Base + Index (no offset) or something else.
10973     if (IndexOffset->getOpcode() != ISD::ADD)
10974       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
10975
10976     // Now we have the case of Base + Index + offset.
10977     SDValue Index = IndexOffset->getOperand(0);
10978     SDValue Offset = IndexOffset->getOperand(1);
10979
10980     if (!isa<ConstantSDNode>(Offset))
10981       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10982
10983     // Ignore signextends.
10984     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
10985       Index = Index->getOperand(0);
10986       IsIndexSignExt = true;
10987     } else IsIndexSignExt = false;
10988
10989     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
10990     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
10991   }
10992 };
10993 } // namespace
10994
10995 // This is a helper function for visitMUL to check the profitability
10996 // of folding (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2).
10997 // MulNode is the original multiply, AddNode is (add x, c1),
10998 // and ConstNode is c2.
10999 //
11000 // If the (add x, c1) has multiple uses, we could increase
11001 // the number of adds if we make this transformation.
11002 // It would only be worth doing this if we can remove a
11003 // multiply in the process. Check for that here.
11004 // To illustrate:
11005 //     (A + c1) * c3
11006 //     (A + c2) * c3
11007 // We're checking for cases where we have common "c3 * A" expressions.
11008 bool DAGCombiner::isMulAddWithConstProfitable(SDNode *MulNode,
11009                                               SDValue &AddNode,
11010                                               SDValue &ConstNode) {
11011   APInt Val;
11012
11013   // If the add only has one use, this would be OK to do.
11014   if (AddNode.getNode()->hasOneUse())
11015     return true;
11016
11017   // Walk all the users of the constant with which we're multiplying.
11018   for (SDNode *Use : ConstNode->uses()) {
11019
11020     if (Use == MulNode) // This use is the one we're on right now. Skip it.
11021       continue;
11022
11023     if (Use->getOpcode() == ISD::MUL) { // We have another multiply use.
11024       SDNode *OtherOp;
11025       SDNode *MulVar = AddNode.getOperand(0).getNode();
11026
11027       // OtherOp is what we're multiplying against the constant.
11028       if (Use->getOperand(0) == ConstNode)
11029         OtherOp = Use->getOperand(1).getNode();
11030       else
11031         OtherOp = Use->getOperand(0).getNode();
11032
11033       // Check to see if multiply is with the same operand of our "add".
11034       //
11035       //     ConstNode  = CONST
11036       //     Use = ConstNode * A  <-- visiting Use. OtherOp is A.
11037       //     ...
11038       //     AddNode  = (A + c1)  <-- MulVar is A.
11039       //         = AddNode * ConstNode   <-- current visiting instruction.
11040       //
11041       // If we make this transformation, we will have a common
11042       // multiply (ConstNode * A) that we can save.
11043       if (OtherOp == MulVar)
11044         return true;
11045
11046       // Now check to see if a future expansion will give us a common
11047       // multiply.
11048       //
11049       //     ConstNode  = CONST
11050       //     AddNode    = (A + c1)
11051       //     ...   = AddNode * ConstNode <-- current visiting instruction.
11052       //     ...
11053       //     OtherOp = (A + c2)
11054       //     Use     = OtherOp * ConstNode <-- visiting Use.
11055       //
11056       // If we make this transformation, we will have a common
11057       // multiply (CONST * A) after we also do the same transformation
11058       // to the "t2" instruction.
11059       if (OtherOp->getOpcode() == ISD::ADD &&
11060           isConstantIntBuildVectorOrConstantInt(OtherOp->getOperand(1)) &&
11061           OtherOp->getOperand(0).getNode() == MulVar)
11062         return true;
11063     }
11064   }
11065
11066   // Didn't find a case where this would be profitable.
11067   return false;
11068 }
11069
11070 SDValue DAGCombiner::getMergedConstantVectorStore(SelectionDAG &DAG,
11071                                                   SDLoc SL,
11072                                                   ArrayRef<MemOpLink> Stores,
11073                                                   SmallVectorImpl<SDValue> &Chains,
11074                                                   EVT Ty) const {
11075   SmallVector<SDValue, 8> BuildVector;
11076
11077   for (unsigned I = 0, E = Ty.getVectorNumElements(); I != E; ++I) {
11078     StoreSDNode *St = cast<StoreSDNode>(Stores[I].MemNode);
11079     Chains.push_back(St->getChain());
11080     BuildVector.push_back(St->getValue());
11081   }
11082
11083   return DAG.getNode(ISD::BUILD_VECTOR, SL, Ty, BuildVector);
11084 }
11085
11086 bool DAGCombiner::MergeStoresOfConstantsOrVecElts(
11087                   SmallVectorImpl<MemOpLink> &StoreNodes, EVT MemVT,
11088                   unsigned NumStores, bool IsConstantSrc, bool UseVector) {
11089   // Make sure we have something to merge.
11090   if (NumStores < 2)
11091     return false;
11092
11093   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
11094   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
11095   unsigned LatestNodeUsed = 0;
11096
11097   for (unsigned i=0; i < NumStores; ++i) {
11098     // Find a chain for the new wide-store operand. Notice that some
11099     // of the store nodes that we found may not be selected for inclusion
11100     // in the wide store. The chain we use needs to be the chain of the
11101     // latest store node which is *used* and replaced by the wide store.
11102     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
11103       LatestNodeUsed = i;
11104   }
11105
11106   SmallVector<SDValue, 8> Chains;
11107
11108   // The latest Node in the DAG.
11109   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
11110   SDLoc DL(StoreNodes[0].MemNode);
11111
11112   SDValue StoredVal;
11113   if (UseVector) {
11114     bool IsVec = MemVT.isVector();
11115     unsigned Elts = NumStores;
11116     if (IsVec) {
11117       // When merging vector stores, get the total number of elements.
11118       Elts *= MemVT.getVectorNumElements();
11119     }
11120     // Get the type for the merged vector store.
11121     EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(), Elts);
11122     assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
11123
11124     if (IsConstantSrc) {
11125       StoredVal = getMergedConstantVectorStore(DAG, DL, StoreNodes, Chains, Ty);
11126     } else {
11127       SmallVector<SDValue, 8> Ops;
11128       for (unsigned i = 0; i < NumStores; ++i) {
11129         StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
11130         SDValue Val = St->getValue();
11131         // All operands of BUILD_VECTOR / CONCAT_VECTOR must have the same type.
11132         if (Val.getValueType() != MemVT)
11133           return false;
11134         Ops.push_back(Val);
11135         Chains.push_back(St->getChain());
11136       }
11137
11138       // Build the extracted vector elements back into a vector.
11139       StoredVal = DAG.getNode(IsVec ? ISD::CONCAT_VECTORS : ISD::BUILD_VECTOR,
11140                               DL, Ty, Ops);    }
11141   } else {
11142     // We should always use a vector store when merging extracted vector
11143     // elements, so this path implies a store of constants.
11144     assert(IsConstantSrc && "Merged vector elements should use vector store");
11145
11146     unsigned SizeInBits = NumStores * ElementSizeBytes * 8;
11147     APInt StoreInt(SizeInBits, 0);
11148
11149     // Construct a single integer constant which is made of the smaller
11150     // constant inputs.
11151     bool IsLE = DAG.getDataLayout().isLittleEndian();
11152     for (unsigned i = 0; i < NumStores; ++i) {
11153       unsigned Idx = IsLE ? (NumStores - 1 - i) : i;
11154       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
11155       Chains.push_back(St->getChain());
11156
11157       SDValue Val = St->getValue();
11158       StoreInt <<= ElementSizeBytes * 8;
11159       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
11160         StoreInt |= C->getAPIntValue().zext(SizeInBits);
11161       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
11162         StoreInt |= C->getValueAPF().bitcastToAPInt().zext(SizeInBits);
11163       } else {
11164         llvm_unreachable("Invalid constant element type");
11165       }
11166     }
11167
11168     // Create the new Load and Store operations.
11169     EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), SizeInBits);
11170     StoredVal = DAG.getConstant(StoreInt, DL, StoreTy);
11171   }
11172
11173   assert(!Chains.empty());
11174
11175   SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
11176   SDValue NewStore = DAG.getStore(NewChain, DL, StoredVal,
11177                                   FirstInChain->getBasePtr(),
11178                                   FirstInChain->getPointerInfo(),
11179                                   false, false,
11180                                   FirstInChain->getAlignment());
11181
11182   // Replace the last store with the new store
11183   CombineTo(LatestOp, NewStore);
11184   // Erase all other stores.
11185   for (unsigned i = 0; i < NumStores; ++i) {
11186     if (StoreNodes[i].MemNode == LatestOp)
11187       continue;
11188     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
11189     // ReplaceAllUsesWith will replace all uses that existed when it was
11190     // called, but graph optimizations may cause new ones to appear. For
11191     // example, the case in pr14333 looks like
11192     //
11193     //  St's chain -> St -> another store -> X
11194     //
11195     // And the only difference from St to the other store is the chain.
11196     // When we change it's chain to be St's chain they become identical,
11197     // get CSEed and the net result is that X is now a use of St.
11198     // Since we know that St is redundant, just iterate.
11199     while (!St->use_empty())
11200       DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
11201     deleteAndRecombine(St);
11202   }
11203
11204   return true;
11205 }
11206
11207 void DAGCombiner::getStoreMergeAndAliasCandidates(
11208     StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
11209     SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes) {
11210   // This holds the base pointer, index, and the offset in bytes from the base
11211   // pointer.
11212   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
11213
11214   // We must have a base and an offset.
11215   if (!BasePtr.Base.getNode())
11216     return;
11217
11218   // Do not handle stores to undef base pointers.
11219   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
11220     return;
11221
11222   // Walk up the chain and look for nodes with offsets from the same
11223   // base pointer. Stop when reaching an instruction with a different kind
11224   // or instruction which has a different base pointer.
11225   EVT MemVT = St->getMemoryVT();
11226   unsigned Seq = 0;
11227   StoreSDNode *Index = St;
11228
11229
11230   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
11231                                                   : DAG.getSubtarget().useAA();
11232
11233   if (UseAA) {
11234     // Look at other users of the same chain. Stores on the same chain do not
11235     // alias. If combiner-aa is enabled, non-aliasing stores are canonicalized
11236     // to be on the same chain, so don't bother looking at adjacent chains.
11237
11238     SDValue Chain = St->getChain();
11239     for (auto I = Chain->use_begin(), E = Chain->use_end(); I != E; ++I) {
11240       if (StoreSDNode *OtherST = dyn_cast<StoreSDNode>(*I)) {
11241         if (I.getOperandNo() != 0)
11242           continue;
11243
11244         if (OtherST->isVolatile() || OtherST->isIndexed())
11245           continue;
11246
11247         if (OtherST->getMemoryVT() != MemVT)
11248           continue;
11249
11250         BaseIndexOffset Ptr = BaseIndexOffset::match(OtherST->getBasePtr());
11251
11252         if (Ptr.equalBaseIndex(BasePtr))
11253           StoreNodes.push_back(MemOpLink(OtherST, Ptr.Offset, Seq++));
11254       }
11255     }
11256
11257     return;
11258   }
11259
11260   while (Index) {
11261     // If the chain has more than one use, then we can't reorder the mem ops.
11262     if (Index != St && !SDValue(Index, 0)->hasOneUse())
11263       break;
11264
11265     // Find the base pointer and offset for this memory node.
11266     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
11267
11268     // Check that the base pointer is the same as the original one.
11269     if (!Ptr.equalBaseIndex(BasePtr))
11270       break;
11271
11272     // The memory operands must not be volatile.
11273     if (Index->isVolatile() || Index->isIndexed())
11274       break;
11275
11276     // No truncation.
11277     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
11278       if (St->isTruncatingStore())
11279         break;
11280
11281     // The stored memory type must be the same.
11282     if (Index->getMemoryVT() != MemVT)
11283       break;
11284
11285     // We do not allow under-aligned stores in order to prevent
11286     // overriding stores. NOTE: this is a bad hack. Alignment SHOULD
11287     // be irrelevant here; what MATTERS is that we not move memory
11288     // operations that potentially overlap past each-other.
11289     if (Index->getAlignment() < MemVT.getStoreSize())
11290       break;
11291
11292     // We found a potential memory operand to merge.
11293     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
11294
11295     // Find the next memory operand in the chain. If the next operand in the
11296     // chain is a store then move up and continue the scan with the next
11297     // memory operand. If the next operand is a load save it and use alias
11298     // information to check if it interferes with anything.
11299     SDNode *NextInChain = Index->getChain().getNode();
11300     while (1) {
11301       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
11302         // We found a store node. Use it for the next iteration.
11303         Index = STn;
11304         break;
11305       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
11306         if (Ldn->isVolatile()) {
11307           Index = nullptr;
11308           break;
11309         }
11310
11311         // Save the load node for later. Continue the scan.
11312         AliasLoadNodes.push_back(Ldn);
11313         NextInChain = Ldn->getChain().getNode();
11314         continue;
11315       } else {
11316         Index = nullptr;
11317         break;
11318       }
11319     }
11320   }
11321 }
11322
11323 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
11324   if (OptLevel == CodeGenOpt::None)
11325     return false;
11326
11327   EVT MemVT = St->getMemoryVT();
11328   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
11329   bool NoVectors = DAG.getMachineFunction().getFunction()->hasFnAttribute(
11330       Attribute::NoImplicitFloat);
11331
11332   // This function cannot currently deal with non-byte-sized memory sizes.
11333   if (ElementSizeBytes * 8 != MemVT.getSizeInBits())
11334     return false;
11335
11336   if (!MemVT.isSimple())
11337     return false;
11338
11339   // Perform an early exit check. Do not bother looking at stored values that
11340   // are not constants, loads, or extracted vector elements.
11341   SDValue StoredVal = St->getValue();
11342   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
11343   bool IsConstantSrc = isa<ConstantSDNode>(StoredVal) ||
11344                        isa<ConstantFPSDNode>(StoredVal);
11345   bool IsExtractVecSrc = (StoredVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT ||
11346                           StoredVal.getOpcode() == ISD::EXTRACT_SUBVECTOR);
11347
11348   if (!IsConstantSrc && !IsLoadSrc && !IsExtractVecSrc)
11349     return false;
11350
11351   // Don't merge vectors into wider vectors if the source data comes from loads.
11352   // TODO: This restriction can be lifted by using logic similar to the
11353   // ExtractVecSrc case.
11354   if (MemVT.isVector() && IsLoadSrc)
11355     return false;
11356
11357   // Only look at ends of store sequences.
11358   SDValue Chain = SDValue(St, 0);
11359   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
11360     return false;
11361
11362   // Save the LoadSDNodes that we find in the chain.
11363   // We need to make sure that these nodes do not interfere with
11364   // any of the store nodes.
11365   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
11366
11367   // Save the StoreSDNodes that we find in the chain.
11368   SmallVector<MemOpLink, 8> StoreNodes;
11369
11370   getStoreMergeAndAliasCandidates(St, StoreNodes, AliasLoadNodes);
11371
11372   // Check if there is anything to merge.
11373   if (StoreNodes.size() < 2)
11374     return false;
11375
11376   // Sort the memory operands according to their distance from the
11377   // base pointer.  As a secondary criteria: make sure stores coming
11378   // later in the code come first in the list. This is important for
11379   // the non-UseAA case, because we're merging stores into the FINAL
11380   // store along a chain which potentially contains aliasing stores.
11381   // Thus, if there are multiple stores to the same address, the last
11382   // one can be considered for merging but not the others.
11383   std::sort(StoreNodes.begin(), StoreNodes.end(),
11384             [](MemOpLink LHS, MemOpLink RHS) {
11385     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
11386            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
11387             LHS.SequenceNum < RHS.SequenceNum);
11388   });
11389
11390   // Scan the memory operations on the chain and find the first non-consecutive
11391   // store memory address.
11392   unsigned LastConsecutiveStore = 0;
11393   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
11394   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
11395
11396     // Check that the addresses are consecutive starting from the second
11397     // element in the list of stores.
11398     if (i > 0) {
11399       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
11400       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
11401         break;
11402     }
11403
11404     // Check if this store interferes with any of the loads that we found.
11405     // If we find a load that alias with this store. Stop the sequence.
11406     if (std::any_of(AliasLoadNodes.begin(), AliasLoadNodes.end(),
11407                     [&](LSBaseSDNode* Ldn) {
11408                       return isAlias(Ldn, StoreNodes[i].MemNode);
11409                     }))
11410       break;
11411
11412     // Mark this node as useful.
11413     LastConsecutiveStore = i;
11414   }
11415
11416   // The node with the lowest store address.
11417   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
11418   unsigned FirstStoreAS = FirstInChain->getAddressSpace();
11419   unsigned FirstStoreAlign = FirstInChain->getAlignment();
11420   LLVMContext &Context = *DAG.getContext();
11421   const DataLayout &DL = DAG.getDataLayout();
11422
11423   // Store the constants into memory as one consecutive store.
11424   if (IsConstantSrc) {
11425     unsigned LastLegalType = 0;
11426     unsigned LastLegalVectorType = 0;
11427     bool NonZero = false;
11428     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
11429       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
11430       SDValue StoredVal = St->getValue();
11431
11432       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
11433         NonZero |= !C->isNullValue();
11434       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
11435         NonZero |= !C->getConstantFPValue()->isNullValue();
11436       } else {
11437         // Non-constant.
11438         break;
11439       }
11440
11441       // Find a legal type for the constant store.
11442       unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
11443       EVT StoreTy = EVT::getIntegerVT(Context, SizeInBits);
11444       bool IsFast;
11445       if (TLI.isTypeLegal(StoreTy) &&
11446           TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11447                                  FirstStoreAlign, &IsFast) && IsFast) {
11448         LastLegalType = i+1;
11449       // Or check whether a truncstore is legal.
11450       } else if (TLI.getTypeAction(Context, StoreTy) ==
11451                  TargetLowering::TypePromoteInteger) {
11452         EVT LegalizedStoredValueTy =
11453           TLI.getTypeToTransformTo(Context, StoredVal.getValueType());
11454         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
11455             TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11456                                    FirstStoreAS, FirstStoreAlign, &IsFast) &&
11457             IsFast) {
11458           LastLegalType = i + 1;
11459         }
11460       }
11461
11462       // We only use vectors if the constant is known to be zero or the target
11463       // allows it and the function is not marked with the noimplicitfloat
11464       // attribute.
11465       if ((!NonZero || TLI.storeOfVectorConstantIsCheap(MemVT, i+1,
11466                                                         FirstStoreAS)) &&
11467           !NoVectors) {
11468         // Find a legal type for the vector store.
11469         EVT Ty = EVT::getVectorVT(Context, MemVT, i+1);
11470         if (TLI.isTypeLegal(Ty) &&
11471             TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
11472                                    FirstStoreAlign, &IsFast) && IsFast)
11473           LastLegalVectorType = i + 1;
11474       }
11475     }
11476
11477     // Check if we found a legal integer type to store.
11478     if (LastLegalType == 0 && LastLegalVectorType == 0)
11479       return false;
11480
11481     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
11482     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
11483
11484     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
11485                                            true, UseVector);
11486   }
11487
11488   // When extracting multiple vector elements, try to store them
11489   // in one vector store rather than a sequence of scalar stores.
11490   if (IsExtractVecSrc) {
11491     unsigned NumStoresToMerge = 0;
11492     bool IsVec = MemVT.isVector();
11493     for (unsigned i = 0; i < LastConsecutiveStore + 1; ++i) {
11494       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
11495       unsigned StoreValOpcode = St->getValue().getOpcode();
11496       // This restriction could be loosened.
11497       // Bail out if any stored values are not elements extracted from a vector.
11498       // It should be possible to handle mixed sources, but load sources need
11499       // more careful handling (see the block of code below that handles
11500       // consecutive loads).
11501       if (StoreValOpcode != ISD::EXTRACT_VECTOR_ELT &&
11502           StoreValOpcode != ISD::EXTRACT_SUBVECTOR)
11503         return false;
11504
11505       // Find a legal type for the vector store.
11506       unsigned Elts = i + 1;
11507       if (IsVec) {
11508         // When merging vector stores, get the total number of elements.
11509         Elts *= MemVT.getVectorNumElements();
11510       }
11511       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(), Elts);
11512       bool IsFast;
11513       if (TLI.isTypeLegal(Ty) &&
11514           TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
11515                                  FirstStoreAlign, &IsFast) && IsFast)
11516         NumStoresToMerge = i + 1;
11517     }
11518
11519     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumStoresToMerge,
11520                                            false, true);
11521   }
11522
11523   // Below we handle the case of multiple consecutive stores that
11524   // come from multiple consecutive loads. We merge them into a single
11525   // wide load and a single wide store.
11526
11527   // Look for load nodes which are used by the stored values.
11528   SmallVector<MemOpLink, 8> LoadNodes;
11529
11530   // Find acceptable loads. Loads need to have the same chain (token factor),
11531   // must not be zext, volatile, indexed, and they must be consecutive.
11532   BaseIndexOffset LdBasePtr;
11533   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
11534     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
11535     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
11536     if (!Ld) break;
11537
11538     // Loads must only have one use.
11539     if (!Ld->hasNUsesOfValue(1, 0))
11540       break;
11541
11542     // The memory operands must not be volatile.
11543     if (Ld->isVolatile() || Ld->isIndexed())
11544       break;
11545
11546     // We do not accept ext loads.
11547     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
11548       break;
11549
11550     // The stored memory type must be the same.
11551     if (Ld->getMemoryVT() != MemVT)
11552       break;
11553
11554     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
11555     // If this is not the first ptr that we check.
11556     if (LdBasePtr.Base.getNode()) {
11557       // The base ptr must be the same.
11558       if (!LdPtr.equalBaseIndex(LdBasePtr))
11559         break;
11560     } else {
11561       // Check that all other base pointers are the same as this one.
11562       LdBasePtr = LdPtr;
11563     }
11564
11565     // We found a potential memory operand to merge.
11566     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
11567   }
11568
11569   if (LoadNodes.size() < 2)
11570     return false;
11571
11572   // If we have load/store pair instructions and we only have two values,
11573   // don't bother.
11574   unsigned RequiredAlignment;
11575   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
11576       St->getAlignment() >= RequiredAlignment)
11577     return false;
11578
11579   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
11580   unsigned FirstLoadAS = FirstLoad->getAddressSpace();
11581   unsigned FirstLoadAlign = FirstLoad->getAlignment();
11582
11583   // Scan the memory operations on the chain and find the first non-consecutive
11584   // load memory address. These variables hold the index in the store node
11585   // array.
11586   unsigned LastConsecutiveLoad = 0;
11587   // This variable refers to the size and not index in the array.
11588   unsigned LastLegalVectorType = 0;
11589   unsigned LastLegalIntegerType = 0;
11590   StartAddress = LoadNodes[0].OffsetFromBase;
11591   SDValue FirstChain = FirstLoad->getChain();
11592   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
11593     // All loads must share the same chain.
11594     if (LoadNodes[i].MemNode->getChain() != FirstChain)
11595       break;
11596
11597     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
11598     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
11599       break;
11600     LastConsecutiveLoad = i;
11601     // Find a legal type for the vector store.
11602     EVT StoreTy = EVT::getVectorVT(Context, MemVT, i+1);
11603     bool IsFastSt, IsFastLd;
11604     if (TLI.isTypeLegal(StoreTy) &&
11605         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11606                                FirstStoreAlign, &IsFastSt) && IsFastSt &&
11607         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11608                                FirstLoadAlign, &IsFastLd) && IsFastLd) {
11609       LastLegalVectorType = i + 1;
11610     }
11611
11612     // Find a legal type for the integer store.
11613     unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
11614     StoreTy = EVT::getIntegerVT(Context, SizeInBits);
11615     if (TLI.isTypeLegal(StoreTy) &&
11616         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11617                                FirstStoreAlign, &IsFastSt) && IsFastSt &&
11618         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11619                                FirstLoadAlign, &IsFastLd) && IsFastLd)
11620       LastLegalIntegerType = i + 1;
11621     // Or check whether a truncstore and extload is legal.
11622     else if (TLI.getTypeAction(Context, StoreTy) ==
11623              TargetLowering::TypePromoteInteger) {
11624       EVT LegalizedStoredValueTy =
11625         TLI.getTypeToTransformTo(Context, StoreTy);
11626       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
11627           TLI.isLoadExtLegal(ISD::ZEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11628           TLI.isLoadExtLegal(ISD::SEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11629           TLI.isLoadExtLegal(ISD::EXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11630           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11631                                  FirstStoreAS, FirstStoreAlign, &IsFastSt) &&
11632           IsFastSt &&
11633           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11634                                  FirstLoadAS, FirstLoadAlign, &IsFastLd) &&
11635           IsFastLd)
11636         LastLegalIntegerType = i+1;
11637     }
11638   }
11639
11640   // Only use vector types if the vector type is larger than the integer type.
11641   // If they are the same, use integers.
11642   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
11643   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
11644
11645   // We add +1 here because the LastXXX variables refer to location while
11646   // the NumElem refers to array/index size.
11647   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
11648   NumElem = std::min(LastLegalType, NumElem);
11649
11650   if (NumElem < 2)
11651     return false;
11652
11653   // Collect the chains from all merged stores.
11654   SmallVector<SDValue, 8> MergeStoreChains;
11655   MergeStoreChains.push_back(StoreNodes[0].MemNode->getChain());
11656
11657   // The latest Node in the DAG.
11658   unsigned LatestNodeUsed = 0;
11659   for (unsigned i=1; i<NumElem; ++i) {
11660     // Find a chain for the new wide-store operand. Notice that some
11661     // of the store nodes that we found may not be selected for inclusion
11662     // in the wide store. The chain we use needs to be the chain of the
11663     // latest store node which is *used* and replaced by the wide store.
11664     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
11665       LatestNodeUsed = i;
11666
11667     MergeStoreChains.push_back(StoreNodes[i].MemNode->getChain());
11668   }
11669
11670   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
11671
11672   // Find if it is better to use vectors or integers to load and store
11673   // to memory.
11674   EVT JointMemOpVT;
11675   if (UseVectorTy) {
11676     JointMemOpVT = EVT::getVectorVT(Context, MemVT, NumElem);
11677   } else {
11678     unsigned SizeInBits = NumElem * ElementSizeBytes * 8;
11679     JointMemOpVT = EVT::getIntegerVT(Context, SizeInBits);
11680   }
11681
11682   SDLoc LoadDL(LoadNodes[0].MemNode);
11683   SDLoc StoreDL(StoreNodes[0].MemNode);
11684
11685   // The merged loads are required to have the same incoming chain, so
11686   // using the first's chain is acceptable.
11687   SDValue NewLoad = DAG.getLoad(
11688       JointMemOpVT, LoadDL, FirstLoad->getChain(), FirstLoad->getBasePtr(),
11689       FirstLoad->getPointerInfo(), false, false, false, FirstLoadAlign);
11690
11691   SDValue NewStoreChain =
11692     DAG.getNode(ISD::TokenFactor, StoreDL, MVT::Other, MergeStoreChains);
11693
11694   SDValue NewStore = DAG.getStore(
11695     NewStoreChain, StoreDL, NewLoad, FirstInChain->getBasePtr(),
11696       FirstInChain->getPointerInfo(), false, false, FirstStoreAlign);
11697
11698   // Transfer chain users from old loads to the new load.
11699   for (unsigned i = 0; i < NumElem; ++i) {
11700     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
11701     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
11702                                   SDValue(NewLoad.getNode(), 1));
11703   }
11704
11705   // Replace the last store with the new store.
11706   CombineTo(LatestOp, NewStore);
11707   // Erase all other stores.
11708   for (unsigned i = 0; i < NumElem ; ++i) {
11709     // Remove all Store nodes.
11710     if (StoreNodes[i].MemNode == LatestOp)
11711       continue;
11712     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
11713     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
11714     deleteAndRecombine(St);
11715   }
11716
11717   return true;
11718 }
11719
11720 SDValue DAGCombiner::replaceStoreChain(StoreSDNode *ST, SDValue BetterChain) {
11721   SDLoc SL(ST);
11722   SDValue ReplStore;
11723
11724   // Replace the chain to avoid dependency.
11725   if (ST->isTruncatingStore()) {
11726     ReplStore = DAG.getTruncStore(BetterChain, SL, ST->getValue(),
11727                                   ST->getBasePtr(), ST->getMemoryVT(),
11728                                   ST->getMemOperand());
11729   } else {
11730     ReplStore = DAG.getStore(BetterChain, SL, ST->getValue(), ST->getBasePtr(),
11731                              ST->getMemOperand());
11732   }
11733
11734   // Create token to keep both nodes around.
11735   SDValue Token = DAG.getNode(ISD::TokenFactor, SL,
11736                               MVT::Other, ST->getChain(), ReplStore);
11737
11738   // Make sure the new and old chains are cleaned up.
11739   AddToWorklist(Token.getNode());
11740
11741   // Don't add users to work list.
11742   return CombineTo(ST, Token, false);
11743 }
11744
11745 SDValue DAGCombiner::replaceStoreOfFPConstant(StoreSDNode *ST) {
11746   SDValue Value = ST->getValue();
11747   if (Value.getOpcode() == ISD::TargetConstantFP)
11748     return SDValue();
11749
11750   SDLoc DL(ST);
11751
11752   SDValue Chain = ST->getChain();
11753   SDValue Ptr = ST->getBasePtr();
11754
11755   const ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Value);
11756
11757   // NOTE: If the original store is volatile, this transform must not increase
11758   // the number of stores.  For example, on x86-32 an f64 can be stored in one
11759   // processor operation but an i64 (which is not legal) requires two.  So the
11760   // transform should not be done in this case.
11761
11762   SDValue Tmp;
11763   switch (CFP->getSimpleValueType(0).SimpleTy) {
11764   default:
11765     llvm_unreachable("Unknown FP type");
11766   case MVT::f16:    // We don't do this for these yet.
11767   case MVT::f80:
11768   case MVT::f128:
11769   case MVT::ppcf128:
11770     return SDValue();
11771   case MVT::f32:
11772     if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
11773         TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11774       ;
11775       Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
11776                             bitcastToAPInt().getZExtValue(), SDLoc(CFP),
11777                             MVT::i32);
11778       return DAG.getStore(Chain, DL, Tmp, Ptr, ST->getMemOperand());
11779     }
11780
11781     return SDValue();
11782   case MVT::f64:
11783     if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
11784          !ST->isVolatile()) ||
11785         TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
11786       ;
11787       Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
11788                             getZExtValue(), SDLoc(CFP), MVT::i64);
11789       return DAG.getStore(Chain, DL, Tmp,
11790                           Ptr, ST->getMemOperand());
11791     }
11792
11793     if (!ST->isVolatile() &&
11794         TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11795       // Many FP stores are not made apparent until after legalize, e.g. for
11796       // argument passing.  Since this is so common, custom legalize the
11797       // 64-bit integer store into two 32-bit stores.
11798       uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
11799       SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, SDLoc(CFP), MVT::i32);
11800       SDValue Hi = DAG.getConstant(Val >> 32, SDLoc(CFP), MVT::i32);
11801       if (DAG.getDataLayout().isBigEndian())
11802         std::swap(Lo, Hi);
11803
11804       unsigned Alignment = ST->getAlignment();
11805       bool isVolatile = ST->isVolatile();
11806       bool isNonTemporal = ST->isNonTemporal();
11807       AAMDNodes AAInfo = ST->getAAInfo();
11808
11809       SDValue St0 = DAG.getStore(Chain, DL, Lo,
11810                                  Ptr, ST->getPointerInfo(),
11811                                  isVolatile, isNonTemporal,
11812                                  ST->getAlignment(), AAInfo);
11813       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
11814                         DAG.getConstant(4, DL, Ptr.getValueType()));
11815       Alignment = MinAlign(Alignment, 4U);
11816       SDValue St1 = DAG.getStore(Chain, DL, Hi,
11817                                  Ptr, ST->getPointerInfo().getWithOffset(4),
11818                                  isVolatile, isNonTemporal,
11819                                  Alignment, AAInfo);
11820       return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
11821                          St0, St1);
11822     }
11823
11824     return SDValue();
11825   }
11826 }
11827
11828 SDValue DAGCombiner::visitSTORE(SDNode *N) {
11829   StoreSDNode *ST  = cast<StoreSDNode>(N);
11830   SDValue Chain = ST->getChain();
11831   SDValue Value = ST->getValue();
11832   SDValue Ptr   = ST->getBasePtr();
11833
11834   // If this is a store of a bit convert, store the input value if the
11835   // resultant store does not need a higher alignment than the original.
11836   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
11837       ST->isUnindexed()) {
11838     unsigned OrigAlign = ST->getAlignment();
11839     EVT SVT = Value.getOperand(0).getValueType();
11840     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
11841         SVT.getTypeForEVT(*DAG.getContext()));
11842     if (Align <= OrigAlign &&
11843         ((!LegalOperations && !ST->isVolatile()) ||
11844          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
11845       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
11846                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
11847                           ST->isNonTemporal(), OrigAlign,
11848                           ST->getAAInfo());
11849   }
11850
11851   // Turn 'store undef, Ptr' -> nothing.
11852   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
11853     return Chain;
11854
11855   // Try to infer better alignment information than the store already has.
11856   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
11857     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
11858       if (Align > ST->getAlignment()) {
11859         SDValue NewStore =
11860                DAG.getTruncStore(Chain, SDLoc(N), Value,
11861                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
11862                                  ST->isVolatile(), ST->isNonTemporal(), Align,
11863                                  ST->getAAInfo());
11864         if (NewStore.getNode() != N)
11865           return CombineTo(ST, NewStore, true);
11866       }
11867     }
11868   }
11869
11870   // Try transforming a pair floating point load / store ops to integer
11871   // load / store ops.
11872   if (SDValue NewST = TransformFPLoadStorePair(N))
11873     return NewST;
11874
11875   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
11876                                                   : DAG.getSubtarget().useAA();
11877 #ifndef NDEBUG
11878   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11879       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11880     UseAA = false;
11881 #endif
11882   if (UseAA && ST->isUnindexed()) {
11883     // FIXME: We should do this even without AA enabled. AA will just allow
11884     // FindBetterChain to work in more situations. The problem with this is that
11885     // any combine that expects memory operations to be on consecutive chains
11886     // first needs to be updated to look for users of the same chain.
11887
11888     // Walk up chain skipping non-aliasing memory nodes, on this store and any
11889     // adjacent stores.
11890     if (findBetterNeighborChains(ST)) {
11891       // replaceStoreChain uses CombineTo, which handled all of the worklist
11892       // manipulation. Return the original node to not do anything else.
11893       return SDValue(ST, 0);
11894     }
11895   }
11896
11897   // Try transforming N to an indexed store.
11898   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
11899     return SDValue(N, 0);
11900
11901   // FIXME: is there such a thing as a truncating indexed store?
11902   if (ST->isTruncatingStore() && ST->isUnindexed() &&
11903       Value.getValueType().isInteger()) {
11904     // See if we can simplify the input to this truncstore with knowledge that
11905     // only the low bits are being used.  For example:
11906     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
11907     SDValue Shorter =
11908       GetDemandedBits(Value,
11909                       APInt::getLowBitsSet(
11910                         Value.getValueType().getScalarType().getSizeInBits(),
11911                         ST->getMemoryVT().getScalarType().getSizeInBits()));
11912     AddToWorklist(Value.getNode());
11913     if (Shorter.getNode())
11914       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
11915                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
11916
11917     // Otherwise, see if we can simplify the operation with
11918     // SimplifyDemandedBits, which only works if the value has a single use.
11919     if (SimplifyDemandedBits(Value,
11920                         APInt::getLowBitsSet(
11921                           Value.getValueType().getScalarType().getSizeInBits(),
11922                           ST->getMemoryVT().getScalarType().getSizeInBits())))
11923       return SDValue(N, 0);
11924   }
11925
11926   // If this is a load followed by a store to the same location, then the store
11927   // is dead/noop.
11928   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
11929     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
11930         ST->isUnindexed() && !ST->isVolatile() &&
11931         // There can't be any side effects between the load and store, such as
11932         // a call or store.
11933         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
11934       // The store is dead, remove it.
11935       return Chain;
11936     }
11937   }
11938
11939   // If this is a store followed by a store with the same value to the same
11940   // location, then the store is dead/noop.
11941   if (StoreSDNode *ST1 = dyn_cast<StoreSDNode>(Chain)) {
11942     if (ST1->getBasePtr() == Ptr && ST->getMemoryVT() == ST1->getMemoryVT() &&
11943         ST1->getValue() == Value && ST->isUnindexed() && !ST->isVolatile() &&
11944         ST1->isUnindexed() && !ST1->isVolatile()) {
11945       // The store is dead, remove it.
11946       return Chain;
11947     }
11948   }
11949
11950   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
11951   // truncating store.  We can do this even if this is already a truncstore.
11952   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
11953       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
11954       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
11955                             ST->getMemoryVT())) {
11956     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
11957                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
11958   }
11959
11960   // Only perform this optimization before the types are legal, because we
11961   // don't want to perform this optimization on every DAGCombine invocation.
11962   if (!LegalTypes) {
11963     bool EverChanged = false;
11964
11965     do {
11966       // There can be multiple store sequences on the same chain.
11967       // Keep trying to merge store sequences until we are unable to do so
11968       // or until we merge the last store on the chain.
11969       bool Changed = MergeConsecutiveStores(ST);
11970       EverChanged |= Changed;
11971       if (!Changed) break;
11972     } while (ST->getOpcode() != ISD::DELETED_NODE);
11973
11974     if (EverChanged)
11975       return SDValue(N, 0);
11976   }
11977
11978   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
11979   //
11980   // Make sure to do this only after attempting to merge stores in order to
11981   //  avoid changing the types of some subset of stores due to visit order,
11982   //  preventing their merging.
11983   if (isa<ConstantFPSDNode>(Value)) {
11984     if (SDValue NewSt = replaceStoreOfFPConstant(ST))
11985       return NewSt;
11986   }
11987
11988   return ReduceLoadOpStoreWidth(N);
11989 }
11990
11991 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
11992   SDValue InVec = N->getOperand(0);
11993   SDValue InVal = N->getOperand(1);
11994   SDValue EltNo = N->getOperand(2);
11995   SDLoc dl(N);
11996
11997   // If the inserted element is an UNDEF, just use the input vector.
11998   if (InVal.getOpcode() == ISD::UNDEF)
11999     return InVec;
12000
12001   EVT VT = InVec.getValueType();
12002
12003   // If we can't generate a legal BUILD_VECTOR, exit
12004   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
12005     return SDValue();
12006
12007   // Check that we know which element is being inserted
12008   if (!isa<ConstantSDNode>(EltNo))
12009     return SDValue();
12010   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
12011
12012   // Canonicalize insert_vector_elt dag nodes.
12013   // Example:
12014   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
12015   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
12016   //
12017   // Do this only if the child insert_vector node has one use; also
12018   // do this only if indices are both constants and Idx1 < Idx0.
12019   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
12020       && isa<ConstantSDNode>(InVec.getOperand(2))) {
12021     unsigned OtherElt =
12022       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
12023     if (Elt < OtherElt) {
12024       // Swap nodes.
12025       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
12026                                   InVec.getOperand(0), InVal, EltNo);
12027       AddToWorklist(NewOp.getNode());
12028       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
12029                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
12030     }
12031   }
12032
12033   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
12034   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
12035   // vector elements.
12036   SmallVector<SDValue, 8> Ops;
12037   // Do not combine these two vectors if the output vector will not replace
12038   // the input vector.
12039   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
12040     Ops.append(InVec.getNode()->op_begin(),
12041                InVec.getNode()->op_end());
12042   } else if (InVec.getOpcode() == ISD::UNDEF) {
12043     unsigned NElts = VT.getVectorNumElements();
12044     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
12045   } else {
12046     return SDValue();
12047   }
12048
12049   // Insert the element
12050   if (Elt < Ops.size()) {
12051     // All the operands of BUILD_VECTOR must have the same type;
12052     // we enforce that here.
12053     EVT OpVT = Ops[0].getValueType();
12054     if (InVal.getValueType() != OpVT)
12055       InVal = OpVT.bitsGT(InVal.getValueType()) ?
12056                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
12057                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
12058     Ops[Elt] = InVal;
12059   }
12060
12061   // Return the new vector
12062   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
12063 }
12064
12065 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
12066     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
12067   EVT ResultVT = EVE->getValueType(0);
12068   EVT VecEltVT = InVecVT.getVectorElementType();
12069   unsigned Align = OriginalLoad->getAlignment();
12070   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
12071       VecEltVT.getTypeForEVT(*DAG.getContext()));
12072
12073   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
12074     return SDValue();
12075
12076   Align = NewAlign;
12077
12078   SDValue NewPtr = OriginalLoad->getBasePtr();
12079   SDValue Offset;
12080   EVT PtrType = NewPtr.getValueType();
12081   MachinePointerInfo MPI;
12082   SDLoc DL(EVE);
12083   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
12084     int Elt = ConstEltNo->getZExtValue();
12085     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
12086     Offset = DAG.getConstant(PtrOff, DL, PtrType);
12087     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
12088   } else {
12089     Offset = DAG.getZExtOrTrunc(EltNo, DL, PtrType);
12090     Offset = DAG.getNode(
12091         ISD::MUL, DL, PtrType, Offset,
12092         DAG.getConstant(VecEltVT.getStoreSize(), DL, PtrType));
12093     MPI = OriginalLoad->getPointerInfo();
12094   }
12095   NewPtr = DAG.getNode(ISD::ADD, DL, PtrType, NewPtr, Offset);
12096
12097   // The replacement we need to do here is a little tricky: we need to
12098   // replace an extractelement of a load with a load.
12099   // Use ReplaceAllUsesOfValuesWith to do the replacement.
12100   // Note that this replacement assumes that the extractvalue is the only
12101   // use of the load; that's okay because we don't want to perform this
12102   // transformation in other cases anyway.
12103   SDValue Load;
12104   SDValue Chain;
12105   if (ResultVT.bitsGT(VecEltVT)) {
12106     // If the result type of vextract is wider than the load, then issue an
12107     // extending load instead.
12108     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, ResultVT,
12109                                                   VecEltVT)
12110                                    ? ISD::ZEXTLOAD
12111                                    : ISD::EXTLOAD;
12112     Load = DAG.getExtLoad(
12113         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
12114         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
12115         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
12116     Chain = Load.getValue(1);
12117   } else {
12118     Load = DAG.getLoad(
12119         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
12120         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
12121         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
12122     Chain = Load.getValue(1);
12123     if (ResultVT.bitsLT(VecEltVT))
12124       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
12125     else
12126       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
12127   }
12128   WorklistRemover DeadNodes(*this);
12129   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
12130   SDValue To[] = { Load, Chain };
12131   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
12132   // Since we're explicitly calling ReplaceAllUses, add the new node to the
12133   // worklist explicitly as well.
12134   AddToWorklist(Load.getNode());
12135   AddUsersToWorklist(Load.getNode()); // Add users too
12136   // Make sure to revisit this node to clean it up; it will usually be dead.
12137   AddToWorklist(EVE);
12138   ++OpsNarrowed;
12139   return SDValue(EVE, 0);
12140 }
12141
12142 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
12143   // (vextract (scalar_to_vector val, 0) -> val
12144   SDValue InVec = N->getOperand(0);
12145   EVT VT = InVec.getValueType();
12146   EVT NVT = N->getValueType(0);
12147
12148   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
12149     // Check if the result type doesn't match the inserted element type. A
12150     // SCALAR_TO_VECTOR may truncate the inserted element and the
12151     // EXTRACT_VECTOR_ELT may widen the extracted vector.
12152     SDValue InOp = InVec.getOperand(0);
12153     if (InOp.getValueType() != NVT) {
12154       assert(InOp.getValueType().isInteger() && NVT.isInteger());
12155       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
12156     }
12157     return InOp;
12158   }
12159
12160   SDValue EltNo = N->getOperand(1);
12161   ConstantSDNode *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo);
12162
12163   // extract_vector_elt (build_vector x, y), 1 -> y
12164   if (ConstEltNo &&
12165       InVec.getOpcode() == ISD::BUILD_VECTOR &&
12166       TLI.isTypeLegal(VT) &&
12167       (InVec.hasOneUse() ||
12168        TLI.aggressivelyPreferBuildVectorSources(VT))) {
12169     SDValue Elt = InVec.getOperand(ConstEltNo->getZExtValue());
12170     EVT InEltVT = Elt.getValueType();
12171
12172     // Sometimes build_vector's scalar input types do not match result type.
12173     if (NVT == InEltVT)
12174       return Elt;
12175
12176     // TODO: It may be useful to truncate if free if the build_vector implicitly
12177     // converts.
12178   }
12179
12180   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
12181   // We only perform this optimization before the op legalization phase because
12182   // we may introduce new vector instructions which are not backed by TD
12183   // patterns. For example on AVX, extracting elements from a wide vector
12184   // without using extract_subvector. However, if we can find an underlying
12185   // scalar value, then we can always use that.
12186   if (ConstEltNo && InVec.getOpcode() == ISD::VECTOR_SHUFFLE) {
12187     int NumElem = VT.getVectorNumElements();
12188     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
12189     // Find the new index to extract from.
12190     int OrigElt = SVOp->getMaskElt(ConstEltNo->getZExtValue());
12191
12192     // Extracting an undef index is undef.
12193     if (OrigElt == -1)
12194       return DAG.getUNDEF(NVT);
12195
12196     // Select the right vector half to extract from.
12197     SDValue SVInVec;
12198     if (OrigElt < NumElem) {
12199       SVInVec = InVec->getOperand(0);
12200     } else {
12201       SVInVec = InVec->getOperand(1);
12202       OrigElt -= NumElem;
12203     }
12204
12205     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
12206       SDValue InOp = SVInVec.getOperand(OrigElt);
12207       if (InOp.getValueType() != NVT) {
12208         assert(InOp.getValueType().isInteger() && NVT.isInteger());
12209         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
12210       }
12211
12212       return InOp;
12213     }
12214
12215     // FIXME: We should handle recursing on other vector shuffles and
12216     // scalar_to_vector here as well.
12217
12218     if (!LegalOperations) {
12219       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
12220       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT, SVInVec,
12221                          DAG.getConstant(OrigElt, SDLoc(SVOp), IndexTy));
12222     }
12223   }
12224
12225   bool BCNumEltsChanged = false;
12226   EVT ExtVT = VT.getVectorElementType();
12227   EVT LVT = ExtVT;
12228
12229   // If the result of load has to be truncated, then it's not necessarily
12230   // profitable.
12231   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
12232     return SDValue();
12233
12234   if (InVec.getOpcode() == ISD::BITCAST) {
12235     // Don't duplicate a load with other uses.
12236     if (!InVec.hasOneUse())
12237       return SDValue();
12238
12239     EVT BCVT = InVec.getOperand(0).getValueType();
12240     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
12241       return SDValue();
12242     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
12243       BCNumEltsChanged = true;
12244     InVec = InVec.getOperand(0);
12245     ExtVT = BCVT.getVectorElementType();
12246   }
12247
12248   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
12249   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
12250       ISD::isNormalLoad(InVec.getNode()) &&
12251       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
12252     SDValue Index = N->getOperand(1);
12253     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
12254       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
12255                                                            OrigLoad);
12256   }
12257
12258   // Perform only after legalization to ensure build_vector / vector_shuffle
12259   // optimizations have already been done.
12260   if (!LegalOperations) return SDValue();
12261
12262   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
12263   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
12264   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
12265
12266   if (ConstEltNo) {
12267     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
12268
12269     LoadSDNode *LN0 = nullptr;
12270     const ShuffleVectorSDNode *SVN = nullptr;
12271     if (ISD::isNormalLoad(InVec.getNode())) {
12272       LN0 = cast<LoadSDNode>(InVec);
12273     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
12274                InVec.getOperand(0).getValueType() == ExtVT &&
12275                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
12276       // Don't duplicate a load with other uses.
12277       if (!InVec.hasOneUse())
12278         return SDValue();
12279
12280       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
12281     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
12282       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
12283       // =>
12284       // (load $addr+1*size)
12285
12286       // Don't duplicate a load with other uses.
12287       if (!InVec.hasOneUse())
12288         return SDValue();
12289
12290       // If the bit convert changed the number of elements, it is unsafe
12291       // to examine the mask.
12292       if (BCNumEltsChanged)
12293         return SDValue();
12294
12295       // Select the input vector, guarding against out of range extract vector.
12296       unsigned NumElems = VT.getVectorNumElements();
12297       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
12298       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
12299
12300       if (InVec.getOpcode() == ISD::BITCAST) {
12301         // Don't duplicate a load with other uses.
12302         if (!InVec.hasOneUse())
12303           return SDValue();
12304
12305         InVec = InVec.getOperand(0);
12306       }
12307       if (ISD::isNormalLoad(InVec.getNode())) {
12308         LN0 = cast<LoadSDNode>(InVec);
12309         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
12310         EltNo = DAG.getConstant(Elt, SDLoc(EltNo), EltNo.getValueType());
12311       }
12312     }
12313
12314     // Make sure we found a non-volatile load and the extractelement is
12315     // the only use.
12316     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
12317       return SDValue();
12318
12319     // If Idx was -1 above, Elt is going to be -1, so just return undef.
12320     if (Elt == -1)
12321       return DAG.getUNDEF(LVT);
12322
12323     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
12324   }
12325
12326   return SDValue();
12327 }
12328
12329 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
12330 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
12331   // We perform this optimization post type-legalization because
12332   // the type-legalizer often scalarizes integer-promoted vectors.
12333   // Performing this optimization before may create bit-casts which
12334   // will be type-legalized to complex code sequences.
12335   // We perform this optimization only before the operation legalizer because we
12336   // may introduce illegal operations.
12337   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
12338     return SDValue();
12339
12340   unsigned NumInScalars = N->getNumOperands();
12341   SDLoc dl(N);
12342   EVT VT = N->getValueType(0);
12343
12344   // Check to see if this is a BUILD_VECTOR of a bunch of values
12345   // which come from any_extend or zero_extend nodes. If so, we can create
12346   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
12347   // optimizations. We do not handle sign-extend because we can't fill the sign
12348   // using shuffles.
12349   EVT SourceType = MVT::Other;
12350   bool AllAnyExt = true;
12351
12352   for (unsigned i = 0; i != NumInScalars; ++i) {
12353     SDValue In = N->getOperand(i);
12354     // Ignore undef inputs.
12355     if (In.getOpcode() == ISD::UNDEF) continue;
12356
12357     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
12358     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
12359
12360     // Abort if the element is not an extension.
12361     if (!ZeroExt && !AnyExt) {
12362       SourceType = MVT::Other;
12363       break;
12364     }
12365
12366     // The input is a ZeroExt or AnyExt. Check the original type.
12367     EVT InTy = In.getOperand(0).getValueType();
12368
12369     // Check that all of the widened source types are the same.
12370     if (SourceType == MVT::Other)
12371       // First time.
12372       SourceType = InTy;
12373     else if (InTy != SourceType) {
12374       // Multiple income types. Abort.
12375       SourceType = MVT::Other;
12376       break;
12377     }
12378
12379     // Check if all of the extends are ANY_EXTENDs.
12380     AllAnyExt &= AnyExt;
12381   }
12382
12383   // In order to have valid types, all of the inputs must be extended from the
12384   // same source type and all of the inputs must be any or zero extend.
12385   // Scalar sizes must be a power of two.
12386   EVT OutScalarTy = VT.getScalarType();
12387   bool ValidTypes = SourceType != MVT::Other &&
12388                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
12389                  isPowerOf2_32(SourceType.getSizeInBits());
12390
12391   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
12392   // turn into a single shuffle instruction.
12393   if (!ValidTypes)
12394     return SDValue();
12395
12396   bool isLE = DAG.getDataLayout().isLittleEndian();
12397   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
12398   assert(ElemRatio > 1 && "Invalid element size ratio");
12399   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
12400                                DAG.getConstant(0, SDLoc(N), SourceType);
12401
12402   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
12403   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
12404
12405   // Populate the new build_vector
12406   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
12407     SDValue Cast = N->getOperand(i);
12408     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
12409             Cast.getOpcode() == ISD::ZERO_EXTEND ||
12410             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
12411     SDValue In;
12412     if (Cast.getOpcode() == ISD::UNDEF)
12413       In = DAG.getUNDEF(SourceType);
12414     else
12415       In = Cast->getOperand(0);
12416     unsigned Index = isLE ? (i * ElemRatio) :
12417                             (i * ElemRatio + (ElemRatio - 1));
12418
12419     assert(Index < Ops.size() && "Invalid index");
12420     Ops[Index] = In;
12421   }
12422
12423   // The type of the new BUILD_VECTOR node.
12424   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
12425   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
12426          "Invalid vector size");
12427   // Check if the new vector type is legal.
12428   if (!isTypeLegal(VecVT)) return SDValue();
12429
12430   // Make the new BUILD_VECTOR.
12431   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
12432
12433   // The new BUILD_VECTOR node has the potential to be further optimized.
12434   AddToWorklist(BV.getNode());
12435   // Bitcast to the desired type.
12436   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
12437 }
12438
12439 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
12440   EVT VT = N->getValueType(0);
12441
12442   unsigned NumInScalars = N->getNumOperands();
12443   SDLoc dl(N);
12444
12445   EVT SrcVT = MVT::Other;
12446   unsigned Opcode = ISD::DELETED_NODE;
12447   unsigned NumDefs = 0;
12448
12449   for (unsigned i = 0; i != NumInScalars; ++i) {
12450     SDValue In = N->getOperand(i);
12451     unsigned Opc = In.getOpcode();
12452
12453     if (Opc == ISD::UNDEF)
12454       continue;
12455
12456     // If all scalar values are floats and converted from integers.
12457     if (Opcode == ISD::DELETED_NODE &&
12458         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
12459       Opcode = Opc;
12460     }
12461
12462     if (Opc != Opcode)
12463       return SDValue();
12464
12465     EVT InVT = In.getOperand(0).getValueType();
12466
12467     // If all scalar values are typed differently, bail out. It's chosen to
12468     // simplify BUILD_VECTOR of integer types.
12469     if (SrcVT == MVT::Other)
12470       SrcVT = InVT;
12471     if (SrcVT != InVT)
12472       return SDValue();
12473     NumDefs++;
12474   }
12475
12476   // If the vector has just one element defined, it's not worth to fold it into
12477   // a vectorized one.
12478   if (NumDefs < 2)
12479     return SDValue();
12480
12481   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
12482          && "Should only handle conversion from integer to float.");
12483   assert(SrcVT != MVT::Other && "Cannot determine source type!");
12484
12485   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
12486
12487   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
12488     return SDValue();
12489
12490   // Just because the floating-point vector type is legal does not necessarily
12491   // mean that the corresponding integer vector type is.
12492   if (!isTypeLegal(NVT))
12493     return SDValue();
12494
12495   SmallVector<SDValue, 8> Opnds;
12496   for (unsigned i = 0; i != NumInScalars; ++i) {
12497     SDValue In = N->getOperand(i);
12498
12499     if (In.getOpcode() == ISD::UNDEF)
12500       Opnds.push_back(DAG.getUNDEF(SrcVT));
12501     else
12502       Opnds.push_back(In.getOperand(0));
12503   }
12504   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
12505   AddToWorklist(BV.getNode());
12506
12507   return DAG.getNode(Opcode, dl, VT, BV);
12508 }
12509
12510 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
12511   unsigned NumInScalars = N->getNumOperands();
12512   SDLoc dl(N);
12513   EVT VT = N->getValueType(0);
12514
12515   // A vector built entirely of undefs is undef.
12516   if (ISD::allOperandsUndef(N))
12517     return DAG.getUNDEF(VT);
12518
12519   if (SDValue V = reduceBuildVecExtToExtBuildVec(N))
12520     return V;
12521
12522   if (SDValue V = reduceBuildVecConvertToConvertBuildVec(N))
12523     return V;
12524
12525   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
12526   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
12527   // at most two distinct vectors, turn this into a shuffle node.
12528
12529   // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
12530   if (!isTypeLegal(VT))
12531     return SDValue();
12532
12533   // May only combine to shuffle after legalize if shuffle is legal.
12534   if (LegalOperations && !TLI.isOperationLegal(ISD::VECTOR_SHUFFLE, VT))
12535     return SDValue();
12536
12537   SDValue VecIn1, VecIn2;
12538   bool UsesZeroVector = false;
12539   for (unsigned i = 0; i != NumInScalars; ++i) {
12540     SDValue Op = N->getOperand(i);
12541     // Ignore undef inputs.
12542     if (Op.getOpcode() == ISD::UNDEF) continue;
12543
12544     // See if we can combine this build_vector into a blend with a zero vector.
12545     if (!VecIn2.getNode() && (isNullConstant(Op) || isNullFPConstant(Op))) {
12546       UsesZeroVector = true;
12547       continue;
12548     }
12549
12550     // If this input is something other than a EXTRACT_VECTOR_ELT with a
12551     // constant index, bail out.
12552     if (Op.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
12553         !isa<ConstantSDNode>(Op.getOperand(1))) {
12554       VecIn1 = VecIn2 = SDValue(nullptr, 0);
12555       break;
12556     }
12557
12558     // We allow up to two distinct input vectors.
12559     SDValue ExtractedFromVec = Op.getOperand(0);
12560     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
12561       continue;
12562
12563     if (!VecIn1.getNode()) {
12564       VecIn1 = ExtractedFromVec;
12565     } else if (!VecIn2.getNode() && !UsesZeroVector) {
12566       VecIn2 = ExtractedFromVec;
12567     } else {
12568       // Too many inputs.
12569       VecIn1 = VecIn2 = SDValue(nullptr, 0);
12570       break;
12571     }
12572   }
12573
12574   // If everything is good, we can make a shuffle operation.
12575   if (VecIn1.getNode()) {
12576     unsigned InNumElements = VecIn1.getValueType().getVectorNumElements();
12577     SmallVector<int, 8> Mask;
12578     for (unsigned i = 0; i != NumInScalars; ++i) {
12579       unsigned Opcode = N->getOperand(i).getOpcode();
12580       if (Opcode == ISD::UNDEF) {
12581         Mask.push_back(-1);
12582         continue;
12583       }
12584
12585       // Operands can also be zero.
12586       if (Opcode != ISD::EXTRACT_VECTOR_ELT) {
12587         assert(UsesZeroVector &&
12588                (Opcode == ISD::Constant || Opcode == ISD::ConstantFP) &&
12589                "Unexpected node found!");
12590         Mask.push_back(NumInScalars+i);
12591         continue;
12592       }
12593
12594       // If extracting from the first vector, just use the index directly.
12595       SDValue Extract = N->getOperand(i);
12596       SDValue ExtVal = Extract.getOperand(1);
12597       unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
12598       if (Extract.getOperand(0) == VecIn1) {
12599         Mask.push_back(ExtIndex);
12600         continue;
12601       }
12602
12603       // Otherwise, use InIdx + InputVecSize
12604       Mask.push_back(InNumElements + ExtIndex);
12605     }
12606
12607     // Avoid introducing illegal shuffles with zero.
12608     if (UsesZeroVector && !TLI.isVectorClearMaskLegal(Mask, VT))
12609       return SDValue();
12610
12611     // We can't generate a shuffle node with mismatched input and output types.
12612     // Attempt to transform a single input vector to the correct type.
12613     if ((VT != VecIn1.getValueType())) {
12614       // If the input vector type has a different base type to the output
12615       // vector type, bail out.
12616       EVT VTElemType = VT.getVectorElementType();
12617       if ((VecIn1.getValueType().getVectorElementType() != VTElemType) ||
12618           (VecIn2.getNode() &&
12619            (VecIn2.getValueType().getVectorElementType() != VTElemType)))
12620         return SDValue();
12621
12622       // If the input vector is too small, widen it.
12623       // We only support widening of vectors which are half the size of the
12624       // output registers. For example XMM->YMM widening on X86 with AVX.
12625       EVT VecInT = VecIn1.getValueType();
12626       if (VecInT.getSizeInBits() * 2 == VT.getSizeInBits()) {
12627         // If we only have one small input, widen it by adding undef values.
12628         if (!VecIn2.getNode())
12629           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1,
12630                                DAG.getUNDEF(VecIn1.getValueType()));
12631         else if (VecIn1.getValueType() == VecIn2.getValueType()) {
12632           // If we have two small inputs of the same type, try to concat them.
12633           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1, VecIn2);
12634           VecIn2 = SDValue(nullptr, 0);
12635         } else
12636           return SDValue();
12637       } else if (VecInT.getSizeInBits() == VT.getSizeInBits() * 2) {
12638         // If the input vector is too large, try to split it.
12639         // We don't support having two input vectors that are too large.
12640         // If the zero vector was used, we can not split the vector,
12641         // since we'd need 3 inputs.
12642         if (UsesZeroVector || VecIn2.getNode())
12643           return SDValue();
12644
12645         if (!TLI.isExtractSubvectorCheap(VT, VT.getVectorNumElements()))
12646           return SDValue();
12647
12648         // Try to replace VecIn1 with two extract_subvectors
12649         // No need to update the masks, they should still be correct.
12650         VecIn2 = DAG.getNode(
12651             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12652             DAG.getConstant(VT.getVectorNumElements(), dl,
12653                             TLI.getVectorIdxTy(DAG.getDataLayout())));
12654         VecIn1 = DAG.getNode(
12655             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12656             DAG.getConstant(0, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
12657       } else
12658         return SDValue();
12659     }
12660
12661     if (UsesZeroVector)
12662       VecIn2 = VT.isInteger() ? DAG.getConstant(0, dl, VT) :
12663                                 DAG.getConstantFP(0.0, dl, VT);
12664     else
12665       // If VecIn2 is unused then change it to undef.
12666       VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
12667
12668     // Check that we were able to transform all incoming values to the same
12669     // type.
12670     if (VecIn2.getValueType() != VecIn1.getValueType() ||
12671         VecIn1.getValueType() != VT)
12672           return SDValue();
12673
12674     // Return the new VECTOR_SHUFFLE node.
12675     SDValue Ops[2];
12676     Ops[0] = VecIn1;
12677     Ops[1] = VecIn2;
12678     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
12679   }
12680
12681   return SDValue();
12682 }
12683
12684 static SDValue combineConcatVectorOfScalars(SDNode *N, SelectionDAG &DAG) {
12685   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12686   EVT OpVT = N->getOperand(0).getValueType();
12687
12688   // If the operands are legal vectors, leave them alone.
12689   if (TLI.isTypeLegal(OpVT))
12690     return SDValue();
12691
12692   SDLoc DL(N);
12693   EVT VT = N->getValueType(0);
12694   SmallVector<SDValue, 8> Ops;
12695
12696   EVT SVT = EVT::getIntegerVT(*DAG.getContext(), OpVT.getSizeInBits());
12697   SDValue ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12698
12699   // Keep track of what we encounter.
12700   bool AnyInteger = false;
12701   bool AnyFP = false;
12702   for (const SDValue &Op : N->ops()) {
12703     if (ISD::BITCAST == Op.getOpcode() &&
12704         !Op.getOperand(0).getValueType().isVector())
12705       Ops.push_back(Op.getOperand(0));
12706     else if (ISD::UNDEF == Op.getOpcode())
12707       Ops.push_back(ScalarUndef);
12708     else
12709       return SDValue();
12710
12711     // Note whether we encounter an integer or floating point scalar.
12712     // If it's neither, bail out, it could be something weird like x86mmx.
12713     EVT LastOpVT = Ops.back().getValueType();
12714     if (LastOpVT.isFloatingPoint())
12715       AnyFP = true;
12716     else if (LastOpVT.isInteger())
12717       AnyInteger = true;
12718     else
12719       return SDValue();
12720   }
12721
12722   // If any of the operands is a floating point scalar bitcast to a vector,
12723   // use floating point types throughout, and bitcast everything.
12724   // Replace UNDEFs by another scalar UNDEF node, of the final desired type.
12725   if (AnyFP) {
12726     SVT = EVT::getFloatingPointVT(OpVT.getSizeInBits());
12727     ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12728     if (AnyInteger) {
12729       for (SDValue &Op : Ops) {
12730         if (Op.getValueType() == SVT)
12731           continue;
12732         if (Op.getOpcode() == ISD::UNDEF)
12733           Op = ScalarUndef;
12734         else
12735           Op = DAG.getNode(ISD::BITCAST, DL, SVT, Op);
12736       }
12737     }
12738   }
12739
12740   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SVT,
12741                                VT.getSizeInBits() / SVT.getSizeInBits());
12742   return DAG.getNode(ISD::BITCAST, DL, VT,
12743                      DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, Ops));
12744 }
12745
12746 // Check to see if this is a CONCAT_VECTORS of a bunch of EXTRACT_SUBVECTOR
12747 // operations. If so, and if the EXTRACT_SUBVECTOR vector inputs come from at
12748 // most two distinct vectors the same size as the result, attempt to turn this
12749 // into a legal shuffle.
12750 static SDValue combineConcatVectorOfExtracts(SDNode *N, SelectionDAG &DAG) {
12751   EVT VT = N->getValueType(0);
12752   EVT OpVT = N->getOperand(0).getValueType();
12753   int NumElts = VT.getVectorNumElements();
12754   int NumOpElts = OpVT.getVectorNumElements();
12755
12756   SDValue SV0 = DAG.getUNDEF(VT), SV1 = DAG.getUNDEF(VT);
12757   SmallVector<int, 8> Mask;
12758
12759   for (SDValue Op : N->ops()) {
12760     // Peek through any bitcast.
12761     while (Op.getOpcode() == ISD::BITCAST)
12762       Op = Op.getOperand(0);
12763
12764     // UNDEF nodes convert to UNDEF shuffle mask values.
12765     if (Op.getOpcode() == ISD::UNDEF) {
12766       Mask.append((unsigned)NumOpElts, -1);
12767       continue;
12768     }
12769
12770     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
12771       return SDValue();
12772
12773     // What vector are we extracting the subvector from and at what index?
12774     SDValue ExtVec = Op.getOperand(0);
12775
12776     // We want the EVT of the original extraction to correctly scale the
12777     // extraction index.
12778     EVT ExtVT = ExtVec.getValueType();
12779
12780     // Peek through any bitcast.
12781     while (ExtVec.getOpcode() == ISD::BITCAST)
12782       ExtVec = ExtVec.getOperand(0);
12783
12784     // UNDEF nodes convert to UNDEF shuffle mask values.
12785     if (ExtVec.getOpcode() == ISD::UNDEF) {
12786       Mask.append((unsigned)NumOpElts, -1);
12787       continue;
12788     }
12789
12790     if (!isa<ConstantSDNode>(Op.getOperand(1)))
12791       return SDValue();
12792     int ExtIdx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
12793
12794     // Ensure that we are extracting a subvector from a vector the same
12795     // size as the result.
12796     if (ExtVT.getSizeInBits() != VT.getSizeInBits())
12797       return SDValue();
12798
12799     // Scale the subvector index to account for any bitcast.
12800     int NumExtElts = ExtVT.getVectorNumElements();
12801     if (0 == (NumExtElts % NumElts))
12802       ExtIdx /= (NumExtElts / NumElts);
12803     else if (0 == (NumElts % NumExtElts))
12804       ExtIdx *= (NumElts / NumExtElts);
12805     else
12806       return SDValue();
12807
12808     // At most we can reference 2 inputs in the final shuffle.
12809     if (SV0.getOpcode() == ISD::UNDEF || SV0 == ExtVec) {
12810       SV0 = ExtVec;
12811       for (int i = 0; i != NumOpElts; ++i)
12812         Mask.push_back(i + ExtIdx);
12813     } else if (SV1.getOpcode() == ISD::UNDEF || SV1 == ExtVec) {
12814       SV1 = ExtVec;
12815       for (int i = 0; i != NumOpElts; ++i)
12816         Mask.push_back(i + ExtIdx + NumElts);
12817     } else {
12818       return SDValue();
12819     }
12820   }
12821
12822   if (!DAG.getTargetLoweringInfo().isShuffleMaskLegal(Mask, VT))
12823     return SDValue();
12824
12825   return DAG.getVectorShuffle(VT, SDLoc(N), DAG.getBitcast(VT, SV0),
12826                               DAG.getBitcast(VT, SV1), Mask);
12827 }
12828
12829 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
12830   // If we only have one input vector, we don't need to do any concatenation.
12831   if (N->getNumOperands() == 1)
12832     return N->getOperand(0);
12833
12834   // Check if all of the operands are undefs.
12835   EVT VT = N->getValueType(0);
12836   if (ISD::allOperandsUndef(N))
12837     return DAG.getUNDEF(VT);
12838
12839   // Optimize concat_vectors where all but the first of the vectors are undef.
12840   if (std::all_of(std::next(N->op_begin()), N->op_end(), [](const SDValue &Op) {
12841         return Op.getOpcode() == ISD::UNDEF;
12842       })) {
12843     SDValue In = N->getOperand(0);
12844     assert(In.getValueType().isVector() && "Must concat vectors");
12845
12846     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
12847     if (In->getOpcode() == ISD::BITCAST &&
12848         !In->getOperand(0)->getValueType(0).isVector()) {
12849       SDValue Scalar = In->getOperand(0);
12850
12851       // If the bitcast type isn't legal, it might be a trunc of a legal type;
12852       // look through the trunc so we can still do the transform:
12853       //   concat_vectors(trunc(scalar), undef) -> scalar_to_vector(scalar)
12854       if (Scalar->getOpcode() == ISD::TRUNCATE &&
12855           !TLI.isTypeLegal(Scalar.getValueType()) &&
12856           TLI.isTypeLegal(Scalar->getOperand(0).getValueType()))
12857         Scalar = Scalar->getOperand(0);
12858
12859       EVT SclTy = Scalar->getValueType(0);
12860
12861       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
12862         return SDValue();
12863
12864       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
12865                                  VT.getSizeInBits() / SclTy.getSizeInBits());
12866       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
12867         return SDValue();
12868
12869       SDLoc dl = SDLoc(N);
12870       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
12871       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
12872     }
12873   }
12874
12875   // Fold any combination of BUILD_VECTOR or UNDEF nodes into one BUILD_VECTOR.
12876   // We have already tested above for an UNDEF only concatenation.
12877   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
12878   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
12879   auto IsBuildVectorOrUndef = [](const SDValue &Op) {
12880     return ISD::UNDEF == Op.getOpcode() || ISD::BUILD_VECTOR == Op.getOpcode();
12881   };
12882   bool AllBuildVectorsOrUndefs =
12883       std::all_of(N->op_begin(), N->op_end(), IsBuildVectorOrUndef);
12884   if (AllBuildVectorsOrUndefs) {
12885     SmallVector<SDValue, 8> Opnds;
12886     EVT SVT = VT.getScalarType();
12887
12888     EVT MinVT = SVT;
12889     if (!SVT.isFloatingPoint()) {
12890       // If BUILD_VECTOR are from built from integer, they may have different
12891       // operand types. Get the smallest type and truncate all operands to it.
12892       bool FoundMinVT = false;
12893       for (const SDValue &Op : N->ops())
12894         if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12895           EVT OpSVT = Op.getOperand(0)->getValueType(0);
12896           MinVT = (!FoundMinVT || OpSVT.bitsLE(MinVT)) ? OpSVT : MinVT;
12897           FoundMinVT = true;
12898         }
12899       assert(FoundMinVT && "Concat vector type mismatch");
12900     }
12901
12902     for (const SDValue &Op : N->ops()) {
12903       EVT OpVT = Op.getValueType();
12904       unsigned NumElts = OpVT.getVectorNumElements();
12905
12906       if (ISD::UNDEF == Op.getOpcode())
12907         Opnds.append(NumElts, DAG.getUNDEF(MinVT));
12908
12909       if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12910         if (SVT.isFloatingPoint()) {
12911           assert(SVT == OpVT.getScalarType() && "Concat vector type mismatch");
12912           Opnds.append(Op->op_begin(), Op->op_begin() + NumElts);
12913         } else {
12914           for (unsigned i = 0; i != NumElts; ++i)
12915             Opnds.push_back(
12916                 DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinVT, Op.getOperand(i)));
12917         }
12918       }
12919     }
12920
12921     assert(VT.getVectorNumElements() == Opnds.size() &&
12922            "Concat vector type mismatch");
12923     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
12924   }
12925
12926   // Fold CONCAT_VECTORS of only bitcast scalars (or undef) to BUILD_VECTOR.
12927   if (SDValue V = combineConcatVectorOfScalars(N, DAG))
12928     return V;
12929
12930   // Fold CONCAT_VECTORS of EXTRACT_SUBVECTOR (or undef) to VECTOR_SHUFFLE.
12931   if (Level < AfterLegalizeVectorOps && TLI.isTypeLegal(VT))
12932     if (SDValue V = combineConcatVectorOfExtracts(N, DAG))
12933       return V;
12934
12935   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
12936   // nodes often generate nop CONCAT_VECTOR nodes.
12937   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
12938   // place the incoming vectors at the exact same location.
12939   SDValue SingleSource = SDValue();
12940   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
12941
12942   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
12943     SDValue Op = N->getOperand(i);
12944
12945     if (Op.getOpcode() == ISD::UNDEF)
12946       continue;
12947
12948     // Check if this is the identity extract:
12949     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
12950       return SDValue();
12951
12952     // Find the single incoming vector for the extract_subvector.
12953     if (SingleSource.getNode()) {
12954       if (Op.getOperand(0) != SingleSource)
12955         return SDValue();
12956     } else {
12957       SingleSource = Op.getOperand(0);
12958
12959       // Check the source type is the same as the type of the result.
12960       // If not, this concat may extend the vector, so we can not
12961       // optimize it away.
12962       if (SingleSource.getValueType() != N->getValueType(0))
12963         return SDValue();
12964     }
12965
12966     unsigned IdentityIndex = i * PartNumElem;
12967     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
12968     // The extract index must be constant.
12969     if (!CS)
12970       return SDValue();
12971
12972     // Check that we are reading from the identity index.
12973     if (CS->getZExtValue() != IdentityIndex)
12974       return SDValue();
12975   }
12976
12977   if (SingleSource.getNode())
12978     return SingleSource;
12979
12980   return SDValue();
12981 }
12982
12983 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
12984   EVT NVT = N->getValueType(0);
12985   SDValue V = N->getOperand(0);
12986
12987   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
12988     // Combine:
12989     //    (extract_subvec (concat V1, V2, ...), i)
12990     // Into:
12991     //    Vi if possible
12992     // Only operand 0 is checked as 'concat' assumes all inputs of the same
12993     // type.
12994     if (V->getOperand(0).getValueType() != NVT)
12995       return SDValue();
12996     unsigned Idx = N->getConstantOperandVal(1);
12997     unsigned NumElems = NVT.getVectorNumElements();
12998     assert((Idx % NumElems) == 0 &&
12999            "IDX in concat is not a multiple of the result vector length.");
13000     return V->getOperand(Idx / NumElems);
13001   }
13002
13003   // Skip bitcasting
13004   if (V->getOpcode() == ISD::BITCAST)
13005     V = V.getOperand(0);
13006
13007   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
13008     SDLoc dl(N);
13009     // Handle only simple case where vector being inserted and vector
13010     // being extracted are of same type, and are half size of larger vectors.
13011     EVT BigVT = V->getOperand(0).getValueType();
13012     EVT SmallVT = V->getOperand(1).getValueType();
13013     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
13014       return SDValue();
13015
13016     // Only handle cases where both indexes are constants with the same type.
13017     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
13018     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
13019
13020     if (InsIdx && ExtIdx &&
13021         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
13022         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
13023       // Combine:
13024       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
13025       // Into:
13026       //    indices are equal or bit offsets are equal => V1
13027       //    otherwise => (extract_subvec V1, ExtIdx)
13028       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
13029           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
13030         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
13031       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
13032                          DAG.getNode(ISD::BITCAST, dl,
13033                                      N->getOperand(0).getValueType(),
13034                                      V->getOperand(0)), N->getOperand(1));
13035     }
13036   }
13037
13038   return SDValue();
13039 }
13040
13041 static SDValue simplifyShuffleOperandRecursively(SmallBitVector &UsedElements,
13042                                                  SDValue V, SelectionDAG &DAG) {
13043   SDLoc DL(V);
13044   EVT VT = V.getValueType();
13045
13046   switch (V.getOpcode()) {
13047   default:
13048     return V;
13049
13050   case ISD::CONCAT_VECTORS: {
13051     EVT OpVT = V->getOperand(0).getValueType();
13052     int OpSize = OpVT.getVectorNumElements();
13053     SmallBitVector OpUsedElements(OpSize, false);
13054     bool FoundSimplification = false;
13055     SmallVector<SDValue, 4> NewOps;
13056     NewOps.reserve(V->getNumOperands());
13057     for (int i = 0, NumOps = V->getNumOperands(); i < NumOps; ++i) {
13058       SDValue Op = V->getOperand(i);
13059       bool OpUsed = false;
13060       for (int j = 0; j < OpSize; ++j)
13061         if (UsedElements[i * OpSize + j]) {
13062           OpUsedElements[j] = true;
13063           OpUsed = true;
13064         }
13065       NewOps.push_back(
13066           OpUsed ? simplifyShuffleOperandRecursively(OpUsedElements, Op, DAG)
13067                  : DAG.getUNDEF(OpVT));
13068       FoundSimplification |= Op == NewOps.back();
13069       OpUsedElements.reset();
13070     }
13071     if (FoundSimplification)
13072       V = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, NewOps);
13073     return V;
13074   }
13075
13076   case ISD::INSERT_SUBVECTOR: {
13077     SDValue BaseV = V->getOperand(0);
13078     SDValue SubV = V->getOperand(1);
13079     auto *IdxN = dyn_cast<ConstantSDNode>(V->getOperand(2));
13080     if (!IdxN)
13081       return V;
13082
13083     int SubSize = SubV.getValueType().getVectorNumElements();
13084     int Idx = IdxN->getZExtValue();
13085     bool SubVectorUsed = false;
13086     SmallBitVector SubUsedElements(SubSize, false);
13087     for (int i = 0; i < SubSize; ++i)
13088       if (UsedElements[i + Idx]) {
13089         SubVectorUsed = true;
13090         SubUsedElements[i] = true;
13091         UsedElements[i + Idx] = false;
13092       }
13093
13094     // Now recurse on both the base and sub vectors.
13095     SDValue SimplifiedSubV =
13096         SubVectorUsed
13097             ? simplifyShuffleOperandRecursively(SubUsedElements, SubV, DAG)
13098             : DAG.getUNDEF(SubV.getValueType());
13099     SDValue SimplifiedBaseV = simplifyShuffleOperandRecursively(UsedElements, BaseV, DAG);
13100     if (SimplifiedSubV != SubV || SimplifiedBaseV != BaseV)
13101       V = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT,
13102                       SimplifiedBaseV, SimplifiedSubV, V->getOperand(2));
13103     return V;
13104   }
13105   }
13106 }
13107
13108 static SDValue simplifyShuffleOperands(ShuffleVectorSDNode *SVN, SDValue N0,
13109                                        SDValue N1, SelectionDAG &DAG) {
13110   EVT VT = SVN->getValueType(0);
13111   int NumElts = VT.getVectorNumElements();
13112   SmallBitVector N0UsedElements(NumElts, false), N1UsedElements(NumElts, false);
13113   for (int M : SVN->getMask())
13114     if (M >= 0 && M < NumElts)
13115       N0UsedElements[M] = true;
13116     else if (M >= NumElts)
13117       N1UsedElements[M - NumElts] = true;
13118
13119   SDValue S0 = simplifyShuffleOperandRecursively(N0UsedElements, N0, DAG);
13120   SDValue S1 = simplifyShuffleOperandRecursively(N1UsedElements, N1, DAG);
13121   if (S0 == N0 && S1 == N1)
13122     return SDValue();
13123
13124   return DAG.getVectorShuffle(VT, SDLoc(SVN), S0, S1, SVN->getMask());
13125 }
13126
13127 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat,
13128 // or turn a shuffle of a single concat into simpler shuffle then concat.
13129 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
13130   EVT VT = N->getValueType(0);
13131   unsigned NumElts = VT.getVectorNumElements();
13132
13133   SDValue N0 = N->getOperand(0);
13134   SDValue N1 = N->getOperand(1);
13135   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
13136
13137   SmallVector<SDValue, 4> Ops;
13138   EVT ConcatVT = N0.getOperand(0).getValueType();
13139   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
13140   unsigned NumConcats = NumElts / NumElemsPerConcat;
13141
13142   // Special case: shuffle(concat(A,B)) can be more efficiently represented
13143   // as concat(shuffle(A,B),UNDEF) if the shuffle doesn't set any of the high
13144   // half vector elements.
13145   if (NumElemsPerConcat * 2 == NumElts && N1.getOpcode() == ISD::UNDEF &&
13146       std::all_of(SVN->getMask().begin() + NumElemsPerConcat,
13147                   SVN->getMask().end(), [](int i) { return i == -1; })) {
13148     N0 = DAG.getVectorShuffle(ConcatVT, SDLoc(N), N0.getOperand(0), N0.getOperand(1),
13149                               makeArrayRef(SVN->getMask().begin(), NumElemsPerConcat));
13150     N1 = DAG.getUNDEF(ConcatVT);
13151     return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, N0, N1);
13152   }
13153
13154   // Look at every vector that's inserted. We're looking for exact
13155   // subvector-sized copies from a concatenated vector
13156   for (unsigned I = 0; I != NumConcats; ++I) {
13157     // Make sure we're dealing with a copy.
13158     unsigned Begin = I * NumElemsPerConcat;
13159     bool AllUndef = true, NoUndef = true;
13160     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
13161       if (SVN->getMaskElt(J) >= 0)
13162         AllUndef = false;
13163       else
13164         NoUndef = false;
13165     }
13166
13167     if (NoUndef) {
13168       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
13169         return SDValue();
13170
13171       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
13172         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
13173           return SDValue();
13174
13175       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
13176       if (FirstElt < N0.getNumOperands())
13177         Ops.push_back(N0.getOperand(FirstElt));
13178       else
13179         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
13180
13181     } else if (AllUndef) {
13182       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
13183     } else { // Mixed with general masks and undefs, can't do optimization.
13184       return SDValue();
13185     }
13186   }
13187
13188   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
13189 }
13190
13191 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
13192   EVT VT = N->getValueType(0);
13193   unsigned NumElts = VT.getVectorNumElements();
13194
13195   SDValue N0 = N->getOperand(0);
13196   SDValue N1 = N->getOperand(1);
13197
13198   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
13199
13200   // Canonicalize shuffle undef, undef -> undef
13201   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
13202     return DAG.getUNDEF(VT);
13203
13204   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
13205
13206   // Canonicalize shuffle v, v -> v, undef
13207   if (N0 == N1) {
13208     SmallVector<int, 8> NewMask;
13209     for (unsigned i = 0; i != NumElts; ++i) {
13210       int Idx = SVN->getMaskElt(i);
13211       if (Idx >= (int)NumElts) Idx -= NumElts;
13212       NewMask.push_back(Idx);
13213     }
13214     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
13215                                 &NewMask[0]);
13216   }
13217
13218   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
13219   if (N0.getOpcode() == ISD::UNDEF) {
13220     SmallVector<int, 8> NewMask;
13221     for (unsigned i = 0; i != NumElts; ++i) {
13222       int Idx = SVN->getMaskElt(i);
13223       if (Idx >= 0) {
13224         if (Idx >= (int)NumElts)
13225           Idx -= NumElts;
13226         else
13227           Idx = -1; // remove reference to lhs
13228       }
13229       NewMask.push_back(Idx);
13230     }
13231     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
13232                                 &NewMask[0]);
13233   }
13234
13235   // Remove references to rhs if it is undef
13236   if (N1.getOpcode() == ISD::UNDEF) {
13237     bool Changed = false;
13238     SmallVector<int, 8> NewMask;
13239     for (unsigned i = 0; i != NumElts; ++i) {
13240       int Idx = SVN->getMaskElt(i);
13241       if (Idx >= (int)NumElts) {
13242         Idx = -1;
13243         Changed = true;
13244       }
13245       NewMask.push_back(Idx);
13246     }
13247     if (Changed)
13248       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
13249   }
13250
13251   // If it is a splat, check if the argument vector is another splat or a
13252   // build_vector.
13253   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
13254     SDNode *V = N0.getNode();
13255
13256     // If this is a bit convert that changes the element type of the vector but
13257     // not the number of vector elements, look through it.  Be careful not to
13258     // look though conversions that change things like v4f32 to v2f64.
13259     if (V->getOpcode() == ISD::BITCAST) {
13260       SDValue ConvInput = V->getOperand(0);
13261       if (ConvInput.getValueType().isVector() &&
13262           ConvInput.getValueType().getVectorNumElements() == NumElts)
13263         V = ConvInput.getNode();
13264     }
13265
13266     if (V->getOpcode() == ISD::BUILD_VECTOR) {
13267       assert(V->getNumOperands() == NumElts &&
13268              "BUILD_VECTOR has wrong number of operands");
13269       SDValue Base;
13270       bool AllSame = true;
13271       for (unsigned i = 0; i != NumElts; ++i) {
13272         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
13273           Base = V->getOperand(i);
13274           break;
13275         }
13276       }
13277       // Splat of <u, u, u, u>, return <u, u, u, u>
13278       if (!Base.getNode())
13279         return N0;
13280       for (unsigned i = 0; i != NumElts; ++i) {
13281         if (V->getOperand(i) != Base) {
13282           AllSame = false;
13283           break;
13284         }
13285       }
13286       // Splat of <x, x, x, x>, return <x, x, x, x>
13287       if (AllSame)
13288         return N0;
13289
13290       // Canonicalize any other splat as a build_vector.
13291       const SDValue &Splatted = V->getOperand(SVN->getSplatIndex());
13292       SmallVector<SDValue, 8> Ops(NumElts, Splatted);
13293       SDValue NewBV = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
13294                                   V->getValueType(0), Ops);
13295
13296       // We may have jumped through bitcasts, so the type of the
13297       // BUILD_VECTOR may not match the type of the shuffle.
13298       if (V->getValueType(0) != VT)
13299         NewBV = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, NewBV);
13300       return NewBV;
13301     }
13302   }
13303
13304   // There are various patterns used to build up a vector from smaller vectors,
13305   // subvectors, or elements. Scan chains of these and replace unused insertions
13306   // or components with undef.
13307   if (SDValue S = simplifyShuffleOperands(SVN, N0, N1, DAG))
13308     return S;
13309
13310   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
13311       Level < AfterLegalizeVectorOps &&
13312       (N1.getOpcode() == ISD::UNDEF ||
13313       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
13314        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
13315     SDValue V = partitionShuffleOfConcats(N, DAG);
13316
13317     if (V.getNode())
13318       return V;
13319   }
13320
13321   // Attempt to combine a shuffle of 2 inputs of 'scalar sources' -
13322   // BUILD_VECTOR or SCALAR_TO_VECTOR into a single BUILD_VECTOR.
13323   if (Level < AfterLegalizeVectorOps && TLI.isTypeLegal(VT)) {
13324     SmallVector<SDValue, 8> Ops;
13325     for (int M : SVN->getMask()) {
13326       SDValue Op = DAG.getUNDEF(VT.getScalarType());
13327       if (M >= 0) {
13328         int Idx = M % NumElts;
13329         SDValue &S = (M < (int)NumElts ? N0 : N1);
13330         if (S.getOpcode() == ISD::BUILD_VECTOR && S.hasOneUse()) {
13331           Op = S.getOperand(Idx);
13332         } else if (S.getOpcode() == ISD::SCALAR_TO_VECTOR && S.hasOneUse()) {
13333           if (Idx == 0)
13334             Op = S.getOperand(0);
13335         } else {
13336           // Operand can't be combined - bail out.
13337           break;
13338         }
13339       }
13340       Ops.push_back(Op);
13341     }
13342     if (Ops.size() == VT.getVectorNumElements()) {
13343       // BUILD_VECTOR requires all inputs to be of the same type, find the
13344       // maximum type and extend them all.
13345       EVT SVT = VT.getScalarType();
13346       if (SVT.isInteger())
13347         for (SDValue &Op : Ops)
13348           SVT = (SVT.bitsLT(Op.getValueType()) ? Op.getValueType() : SVT);
13349       if (SVT != VT.getScalarType())
13350         for (SDValue &Op : Ops)
13351           Op = TLI.isZExtFree(Op.getValueType(), SVT)
13352                    ? DAG.getZExtOrTrunc(Op, SDLoc(N), SVT)
13353                    : DAG.getSExtOrTrunc(Op, SDLoc(N), SVT);
13354       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Ops);
13355     }
13356   }
13357
13358   // If this shuffle only has a single input that is a bitcasted shuffle,
13359   // attempt to merge the 2 shuffles and suitably bitcast the inputs/output
13360   // back to their original types.
13361   if (N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
13362       N1.getOpcode() == ISD::UNDEF && Level < AfterLegalizeVectorOps &&
13363       TLI.isTypeLegal(VT)) {
13364
13365     // Peek through the bitcast only if there is one user.
13366     SDValue BC0 = N0;
13367     while (BC0.getOpcode() == ISD::BITCAST) {
13368       if (!BC0.hasOneUse())
13369         break;
13370       BC0 = BC0.getOperand(0);
13371     }
13372
13373     auto ScaleShuffleMask = [](ArrayRef<int> Mask, int Scale) {
13374       if (Scale == 1)
13375         return SmallVector<int, 8>(Mask.begin(), Mask.end());
13376
13377       SmallVector<int, 8> NewMask;
13378       for (int M : Mask)
13379         for (int s = 0; s != Scale; ++s)
13380           NewMask.push_back(M < 0 ? -1 : Scale * M + s);
13381       return NewMask;
13382     };
13383
13384     if (BC0.getOpcode() == ISD::VECTOR_SHUFFLE && BC0.hasOneUse()) {
13385       EVT SVT = VT.getScalarType();
13386       EVT InnerVT = BC0->getValueType(0);
13387       EVT InnerSVT = InnerVT.getScalarType();
13388
13389       // Determine which shuffle works with the smaller scalar type.
13390       EVT ScaleVT = SVT.bitsLT(InnerSVT) ? VT : InnerVT;
13391       EVT ScaleSVT = ScaleVT.getScalarType();
13392
13393       if (TLI.isTypeLegal(ScaleVT) &&
13394           0 == (InnerSVT.getSizeInBits() % ScaleSVT.getSizeInBits()) &&
13395           0 == (SVT.getSizeInBits() % ScaleSVT.getSizeInBits())) {
13396
13397         int InnerScale = InnerSVT.getSizeInBits() / ScaleSVT.getSizeInBits();
13398         int OuterScale = SVT.getSizeInBits() / ScaleSVT.getSizeInBits();
13399
13400         // Scale the shuffle masks to the smaller scalar type.
13401         ShuffleVectorSDNode *InnerSVN = cast<ShuffleVectorSDNode>(BC0);
13402         SmallVector<int, 8> InnerMask =
13403             ScaleShuffleMask(InnerSVN->getMask(), InnerScale);
13404         SmallVector<int, 8> OuterMask =
13405             ScaleShuffleMask(SVN->getMask(), OuterScale);
13406
13407         // Merge the shuffle masks.
13408         SmallVector<int, 8> NewMask;
13409         for (int M : OuterMask)
13410           NewMask.push_back(M < 0 ? -1 : InnerMask[M]);
13411
13412         // Test for shuffle mask legality over both commutations.
13413         SDValue SV0 = BC0->getOperand(0);
13414         SDValue SV1 = BC0->getOperand(1);
13415         bool LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
13416         if (!LegalMask) {
13417           std::swap(SV0, SV1);
13418           ShuffleVectorSDNode::commuteMask(NewMask);
13419           LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
13420         }
13421
13422         if (LegalMask) {
13423           SV0 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV0);
13424           SV1 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV1);
13425           return DAG.getNode(
13426               ISD::BITCAST, SDLoc(N), VT,
13427               DAG.getVectorShuffle(ScaleVT, SDLoc(N), SV0, SV1, NewMask));
13428         }
13429       }
13430     }
13431   }
13432
13433   // Canonicalize shuffles according to rules:
13434   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
13435   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
13436   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
13437   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE &&
13438       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
13439       TLI.isTypeLegal(VT)) {
13440     // The incoming shuffle must be of the same type as the result of the
13441     // current shuffle.
13442     assert(N1->getOperand(0).getValueType() == VT &&
13443            "Shuffle types don't match");
13444
13445     SDValue SV0 = N1->getOperand(0);
13446     SDValue SV1 = N1->getOperand(1);
13447     bool HasSameOp0 = N0 == SV0;
13448     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
13449     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
13450       // Commute the operands of this shuffle so that next rule
13451       // will trigger.
13452       return DAG.getCommutedVectorShuffle(*SVN);
13453   }
13454
13455   // Try to fold according to rules:
13456   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
13457   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
13458   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
13459   // Don't try to fold shuffles with illegal type.
13460   // Only fold if this shuffle is the only user of the other shuffle.
13461   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && N->isOnlyUserOf(N0.getNode()) &&
13462       Level < AfterLegalizeDAG && TLI.isTypeLegal(VT)) {
13463     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
13464
13465     // The incoming shuffle must be of the same type as the result of the
13466     // current shuffle.
13467     assert(OtherSV->getOperand(0).getValueType() == VT &&
13468            "Shuffle types don't match");
13469
13470     SDValue SV0, SV1;
13471     SmallVector<int, 4> Mask;
13472     // Compute the combined shuffle mask for a shuffle with SV0 as the first
13473     // operand, and SV1 as the second operand.
13474     for (unsigned i = 0; i != NumElts; ++i) {
13475       int Idx = SVN->getMaskElt(i);
13476       if (Idx < 0) {
13477         // Propagate Undef.
13478         Mask.push_back(Idx);
13479         continue;
13480       }
13481
13482       SDValue CurrentVec;
13483       if (Idx < (int)NumElts) {
13484         // This shuffle index refers to the inner shuffle N0. Lookup the inner
13485         // shuffle mask to identify which vector is actually referenced.
13486         Idx = OtherSV->getMaskElt(Idx);
13487         if (Idx < 0) {
13488           // Propagate Undef.
13489           Mask.push_back(Idx);
13490           continue;
13491         }
13492
13493         CurrentVec = (Idx < (int) NumElts) ? OtherSV->getOperand(0)
13494                                            : OtherSV->getOperand(1);
13495       } else {
13496         // This shuffle index references an element within N1.
13497         CurrentVec = N1;
13498       }
13499
13500       // Simple case where 'CurrentVec' is UNDEF.
13501       if (CurrentVec.getOpcode() == ISD::UNDEF) {
13502         Mask.push_back(-1);
13503         continue;
13504       }
13505
13506       // Canonicalize the shuffle index. We don't know yet if CurrentVec
13507       // will be the first or second operand of the combined shuffle.
13508       Idx = Idx % NumElts;
13509       if (!SV0.getNode() || SV0 == CurrentVec) {
13510         // Ok. CurrentVec is the left hand side.
13511         // Update the mask accordingly.
13512         SV0 = CurrentVec;
13513         Mask.push_back(Idx);
13514         continue;
13515       }
13516
13517       // Bail out if we cannot convert the shuffle pair into a single shuffle.
13518       if (SV1.getNode() && SV1 != CurrentVec)
13519         return SDValue();
13520
13521       // Ok. CurrentVec is the right hand side.
13522       // Update the mask accordingly.
13523       SV1 = CurrentVec;
13524       Mask.push_back(Idx + NumElts);
13525     }
13526
13527     // Check if all indices in Mask are Undef. In case, propagate Undef.
13528     bool isUndefMask = true;
13529     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
13530       isUndefMask &= Mask[i] < 0;
13531
13532     if (isUndefMask)
13533       return DAG.getUNDEF(VT);
13534
13535     if (!SV0.getNode())
13536       SV0 = DAG.getUNDEF(VT);
13537     if (!SV1.getNode())
13538       SV1 = DAG.getUNDEF(VT);
13539
13540     // Avoid introducing shuffles with illegal mask.
13541     if (!TLI.isShuffleMaskLegal(Mask, VT)) {
13542       ShuffleVectorSDNode::commuteMask(Mask);
13543
13544       if (!TLI.isShuffleMaskLegal(Mask, VT))
13545         return SDValue();
13546
13547       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, A, M2)
13548       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, A, M2)
13549       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, B, M2)
13550       std::swap(SV0, SV1);
13551     }
13552
13553     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
13554     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
13555     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
13556     return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
13557   }
13558
13559   return SDValue();
13560 }
13561
13562 SDValue DAGCombiner::visitSCALAR_TO_VECTOR(SDNode *N) {
13563   SDValue InVal = N->getOperand(0);
13564   EVT VT = N->getValueType(0);
13565
13566   // Replace a SCALAR_TO_VECTOR(EXTRACT_VECTOR_ELT(V,C0)) pattern
13567   // with a VECTOR_SHUFFLE.
13568   if (InVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
13569     SDValue InVec = InVal->getOperand(0);
13570     SDValue EltNo = InVal->getOperand(1);
13571
13572     // FIXME: We could support implicit truncation if the shuffle can be
13573     // scaled to a smaller vector scalar type.
13574     ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(EltNo);
13575     if (C0 && VT == InVec.getValueType() &&
13576         VT.getScalarType() == InVal.getValueType()) {
13577       SmallVector<int, 8> NewMask(VT.getVectorNumElements(), -1);
13578       int Elt = C0->getZExtValue();
13579       NewMask[0] = Elt;
13580
13581       if (TLI.isShuffleMaskLegal(NewMask, VT))
13582         return DAG.getVectorShuffle(VT, SDLoc(N), InVec, DAG.getUNDEF(VT),
13583                                     NewMask);
13584     }
13585   }
13586
13587   return SDValue();
13588 }
13589
13590 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
13591   SDValue N0 = N->getOperand(0);
13592   SDValue N2 = N->getOperand(2);
13593
13594   // If the input vector is a concatenation, and the insert replaces
13595   // one of the halves, we can optimize into a single concat_vectors.
13596   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
13597       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
13598     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
13599     EVT VT = N->getValueType(0);
13600
13601     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
13602     // (concat_vectors Z, Y)
13603     if (InsIdx == 0)
13604       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
13605                          N->getOperand(1), N0.getOperand(1));
13606
13607     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
13608     // (concat_vectors X, Z)
13609     if (InsIdx == VT.getVectorNumElements()/2)
13610       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
13611                          N0.getOperand(0), N->getOperand(1));
13612   }
13613
13614   return SDValue();
13615 }
13616
13617 SDValue DAGCombiner::visitFP_TO_FP16(SDNode *N) {
13618   SDValue N0 = N->getOperand(0);
13619
13620   // fold (fp_to_fp16 (fp16_to_fp op)) -> op
13621   if (N0->getOpcode() == ISD::FP16_TO_FP)
13622     return N0->getOperand(0);
13623
13624   return SDValue();
13625 }
13626
13627 SDValue DAGCombiner::visitFP16_TO_FP(SDNode *N) {
13628   SDValue N0 = N->getOperand(0);
13629
13630   // fold fp16_to_fp(op & 0xffff) -> fp16_to_fp(op)
13631   if (N0->getOpcode() == ISD::AND) {
13632     ConstantSDNode *AndConst = getAsNonOpaqueConstant(N0.getOperand(1));
13633     if (AndConst && AndConst->getAPIntValue() == 0xffff) {
13634       return DAG.getNode(ISD::FP16_TO_FP, SDLoc(N), N->getValueType(0),
13635                          N0.getOperand(0));
13636     }
13637   }
13638
13639   return SDValue();
13640 }
13641
13642 /// Returns a vector_shuffle if it able to transform an AND to a vector_shuffle
13643 /// with the destination vector and a zero vector.
13644 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
13645 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
13646 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
13647   EVT VT = N->getValueType(0);
13648   SDValue LHS = N->getOperand(0);
13649   SDValue RHS = N->getOperand(1);
13650   SDLoc dl(N);
13651
13652   // Make sure we're not running after operation legalization where it
13653   // may have custom lowered the vector shuffles.
13654   if (LegalOperations)
13655     return SDValue();
13656
13657   if (N->getOpcode() != ISD::AND)
13658     return SDValue();
13659
13660   if (RHS.getOpcode() == ISD::BITCAST)
13661     RHS = RHS.getOperand(0);
13662
13663   if (RHS.getOpcode() != ISD::BUILD_VECTOR)
13664     return SDValue();
13665
13666   EVT RVT = RHS.getValueType();
13667   unsigned NumElts = RHS.getNumOperands();
13668
13669   // Attempt to create a valid clear mask, splitting the mask into
13670   // sub elements and checking to see if each is
13671   // all zeros or all ones - suitable for shuffle masking.
13672   auto BuildClearMask = [&](int Split) {
13673     int NumSubElts = NumElts * Split;
13674     int NumSubBits = RVT.getScalarSizeInBits() / Split;
13675
13676     SmallVector<int, 8> Indices;
13677     for (int i = 0; i != NumSubElts; ++i) {
13678       int EltIdx = i / Split;
13679       int SubIdx = i % Split;
13680       SDValue Elt = RHS.getOperand(EltIdx);
13681       if (Elt.getOpcode() == ISD::UNDEF) {
13682         Indices.push_back(-1);
13683         continue;
13684       }
13685
13686       APInt Bits;
13687       if (isa<ConstantSDNode>(Elt))
13688         Bits = cast<ConstantSDNode>(Elt)->getAPIntValue();
13689       else if (isa<ConstantFPSDNode>(Elt))
13690         Bits = cast<ConstantFPSDNode>(Elt)->getValueAPF().bitcastToAPInt();
13691       else
13692         return SDValue();
13693
13694       // Extract the sub element from the constant bit mask.
13695       if (DAG.getDataLayout().isBigEndian()) {
13696         Bits = Bits.lshr((Split - SubIdx - 1) * NumSubBits);
13697       } else {
13698         Bits = Bits.lshr(SubIdx * NumSubBits);
13699       }
13700
13701       if (Split > 1)
13702         Bits = Bits.trunc(NumSubBits);
13703
13704       if (Bits.isAllOnesValue())
13705         Indices.push_back(i);
13706       else if (Bits == 0)
13707         Indices.push_back(i + NumSubElts);
13708       else
13709         return SDValue();
13710     }
13711
13712     // Let's see if the target supports this vector_shuffle.
13713     EVT ClearSVT = EVT::getIntegerVT(*DAG.getContext(), NumSubBits);
13714     EVT ClearVT = EVT::getVectorVT(*DAG.getContext(), ClearSVT, NumSubElts);
13715     if (!TLI.isVectorClearMaskLegal(Indices, ClearVT))
13716       return SDValue();
13717
13718     SDValue Zero = DAG.getConstant(0, dl, ClearVT);
13719     return DAG.getBitcast(VT, DAG.getVectorShuffle(ClearVT, dl,
13720                                                    DAG.getBitcast(ClearVT, LHS),
13721                                                    Zero, &Indices[0]));
13722   };
13723
13724   // Determine maximum split level (byte level masking).
13725   int MaxSplit = 1;
13726   if (RVT.getScalarSizeInBits() % 8 == 0)
13727     MaxSplit = RVT.getScalarSizeInBits() / 8;
13728
13729   for (int Split = 1; Split <= MaxSplit; ++Split)
13730     if (RVT.getScalarSizeInBits() % Split == 0)
13731       if (SDValue S = BuildClearMask(Split))
13732         return S;
13733
13734   return SDValue();
13735 }
13736
13737 /// Visit a binary vector operation, like ADD.
13738 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
13739   assert(N->getValueType(0).isVector() &&
13740          "SimplifyVBinOp only works on vectors!");
13741
13742   SDValue LHS = N->getOperand(0);
13743   SDValue RHS = N->getOperand(1);
13744   SDValue Ops[] = {LHS, RHS};
13745
13746   // See if we can constant fold the vector operation.
13747   if (SDValue Fold = DAG.FoldConstantVectorArithmetic(
13748           N->getOpcode(), SDLoc(LHS), LHS.getValueType(), Ops, N->getFlags()))
13749     return Fold;
13750
13751   // Try to convert a constant mask AND into a shuffle clear mask.
13752   if (SDValue Shuffle = XformToShuffleWithZero(N))
13753     return Shuffle;
13754
13755   // Type legalization might introduce new shuffles in the DAG.
13756   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
13757   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
13758   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
13759       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
13760       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
13761       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
13762     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
13763     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
13764
13765     if (SVN0->getMask().equals(SVN1->getMask())) {
13766       EVT VT = N->getValueType(0);
13767       SDValue UndefVector = LHS.getOperand(1);
13768       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
13769                                      LHS.getOperand(0), RHS.getOperand(0),
13770                                      N->getFlags());
13771       AddUsersToWorklist(N);
13772       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
13773                                   &SVN0->getMask()[0]);
13774     }
13775   }
13776
13777   return SDValue();
13778 }
13779
13780 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
13781                                     SDValue N1, SDValue N2){
13782   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
13783
13784   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
13785                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
13786
13787   // If we got a simplified select_cc node back from SimplifySelectCC, then
13788   // break it down into a new SETCC node, and a new SELECT node, and then return
13789   // the SELECT node, since we were called with a SELECT node.
13790   if (SCC.getNode()) {
13791     // Check to see if we got a select_cc back (to turn into setcc/select).
13792     // Otherwise, just return whatever node we got back, like fabs.
13793     if (SCC.getOpcode() == ISD::SELECT_CC) {
13794       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
13795                                   N0.getValueType(),
13796                                   SCC.getOperand(0), SCC.getOperand(1),
13797                                   SCC.getOperand(4));
13798       AddToWorklist(SETCC.getNode());
13799       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
13800                            SCC.getOperand(2), SCC.getOperand(3));
13801     }
13802
13803     return SCC;
13804   }
13805   return SDValue();
13806 }
13807
13808 /// Given a SELECT or a SELECT_CC node, where LHS and RHS are the two values
13809 /// being selected between, see if we can simplify the select.  Callers of this
13810 /// should assume that TheSelect is deleted if this returns true.  As such, they
13811 /// should return the appropriate thing (e.g. the node) back to the top-level of
13812 /// the DAG combiner loop to avoid it being looked at.
13813 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
13814                                     SDValue RHS) {
13815
13816   // fold (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13817   // The select + setcc is redundant, because fsqrt returns NaN for X < -0.
13818   if (const ConstantFPSDNode *NaN = isConstOrConstSplatFP(LHS)) {
13819     if (NaN->isNaN() && RHS.getOpcode() == ISD::FSQRT) {
13820       // We have: (select (setcc ?, ?, ?), NaN, (fsqrt ?))
13821       SDValue Sqrt = RHS;
13822       ISD::CondCode CC;
13823       SDValue CmpLHS;
13824       const ConstantFPSDNode *NegZero = nullptr;
13825
13826       if (TheSelect->getOpcode() == ISD::SELECT_CC) {
13827         CC = dyn_cast<CondCodeSDNode>(TheSelect->getOperand(4))->get();
13828         CmpLHS = TheSelect->getOperand(0);
13829         NegZero = isConstOrConstSplatFP(TheSelect->getOperand(1));
13830       } else {
13831         // SELECT or VSELECT
13832         SDValue Cmp = TheSelect->getOperand(0);
13833         if (Cmp.getOpcode() == ISD::SETCC) {
13834           CC = dyn_cast<CondCodeSDNode>(Cmp.getOperand(2))->get();
13835           CmpLHS = Cmp.getOperand(0);
13836           NegZero = isConstOrConstSplatFP(Cmp.getOperand(1));
13837         }
13838       }
13839       if (NegZero && NegZero->isNegative() && NegZero->isZero() &&
13840           Sqrt.getOperand(0) == CmpLHS && (CC == ISD::SETOLT ||
13841           CC == ISD::SETULT || CC == ISD::SETLT)) {
13842         // We have: (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13843         CombineTo(TheSelect, Sqrt);
13844         return true;
13845       }
13846     }
13847   }
13848   // Cannot simplify select with vector condition
13849   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
13850
13851   // If this is a select from two identical things, try to pull the operation
13852   // through the select.
13853   if (LHS.getOpcode() != RHS.getOpcode() ||
13854       !LHS.hasOneUse() || !RHS.hasOneUse())
13855     return false;
13856
13857   // If this is a load and the token chain is identical, replace the select
13858   // of two loads with a load through a select of the address to load from.
13859   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
13860   // constants have been dropped into the constant pool.
13861   if (LHS.getOpcode() == ISD::LOAD) {
13862     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
13863     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
13864
13865     // Token chains must be identical.
13866     if (LHS.getOperand(0) != RHS.getOperand(0) ||
13867         // Do not let this transformation reduce the number of volatile loads.
13868         LLD->isVolatile() || RLD->isVolatile() ||
13869         // FIXME: If either is a pre/post inc/dec load,
13870         // we'd need to split out the address adjustment.
13871         LLD->isIndexed() || RLD->isIndexed() ||
13872         // If this is an EXTLOAD, the VT's must match.
13873         LLD->getMemoryVT() != RLD->getMemoryVT() ||
13874         // If this is an EXTLOAD, the kind of extension must match.
13875         (LLD->getExtensionType() != RLD->getExtensionType() &&
13876          // The only exception is if one of the extensions is anyext.
13877          LLD->getExtensionType() != ISD::EXTLOAD &&
13878          RLD->getExtensionType() != ISD::EXTLOAD) ||
13879         // FIXME: this discards src value information.  This is
13880         // over-conservative. It would be beneficial to be able to remember
13881         // both potential memory locations.  Since we are discarding
13882         // src value info, don't do the transformation if the memory
13883         // locations are not in the default address space.
13884         LLD->getPointerInfo().getAddrSpace() != 0 ||
13885         RLD->getPointerInfo().getAddrSpace() != 0 ||
13886         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
13887                                       LLD->getBasePtr().getValueType()))
13888       return false;
13889
13890     // Check that the select condition doesn't reach either load.  If so,
13891     // folding this will induce a cycle into the DAG.  If not, this is safe to
13892     // xform, so create a select of the addresses.
13893     SDValue Addr;
13894     if (TheSelect->getOpcode() == ISD::SELECT) {
13895       SDNode *CondNode = TheSelect->getOperand(0).getNode();
13896       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
13897           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
13898         return false;
13899       // The loads must not depend on one another.
13900       if (LLD->isPredecessorOf(RLD) ||
13901           RLD->isPredecessorOf(LLD))
13902         return false;
13903       Addr = DAG.getSelect(SDLoc(TheSelect),
13904                            LLD->getBasePtr().getValueType(),
13905                            TheSelect->getOperand(0), LLD->getBasePtr(),
13906                            RLD->getBasePtr());
13907     } else {  // Otherwise SELECT_CC
13908       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
13909       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
13910
13911       if ((LLD->hasAnyUseOfValue(1) &&
13912            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
13913           (RLD->hasAnyUseOfValue(1) &&
13914            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
13915         return false;
13916
13917       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
13918                          LLD->getBasePtr().getValueType(),
13919                          TheSelect->getOperand(0),
13920                          TheSelect->getOperand(1),
13921                          LLD->getBasePtr(), RLD->getBasePtr(),
13922                          TheSelect->getOperand(4));
13923     }
13924
13925     SDValue Load;
13926     // It is safe to replace the two loads if they have different alignments,
13927     // but the new load must be the minimum (most restrictive) alignment of the
13928     // inputs.
13929     bool isInvariant = LLD->isInvariant() & RLD->isInvariant();
13930     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
13931     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
13932       Load = DAG.getLoad(TheSelect->getValueType(0),
13933                          SDLoc(TheSelect),
13934                          // FIXME: Discards pointer and AA info.
13935                          LLD->getChain(), Addr, MachinePointerInfo(),
13936                          LLD->isVolatile(), LLD->isNonTemporal(),
13937                          isInvariant, Alignment);
13938     } else {
13939       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
13940                             RLD->getExtensionType() : LLD->getExtensionType(),
13941                             SDLoc(TheSelect),
13942                             TheSelect->getValueType(0),
13943                             // FIXME: Discards pointer and AA info.
13944                             LLD->getChain(), Addr, MachinePointerInfo(),
13945                             LLD->getMemoryVT(), LLD->isVolatile(),
13946                             LLD->isNonTemporal(), isInvariant, Alignment);
13947     }
13948
13949     // Users of the select now use the result of the load.
13950     CombineTo(TheSelect, Load);
13951
13952     // Users of the old loads now use the new load's chain.  We know the
13953     // old-load value is dead now.
13954     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
13955     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
13956     return true;
13957   }
13958
13959   return false;
13960 }
13961
13962 /// Simplify an expression of the form (N0 cond N1) ? N2 : N3
13963 /// where 'cond' is the comparison specified by CC.
13964 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
13965                                       SDValue N2, SDValue N3,
13966                                       ISD::CondCode CC, bool NotExtCompare) {
13967   // (x ? y : y) -> y.
13968   if (N2 == N3) return N2;
13969
13970   EVT VT = N2.getValueType();
13971   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
13972   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
13973
13974   // Determine if the condition we're dealing with is constant
13975   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
13976                               N0, N1, CC, DL, false);
13977   if (SCC.getNode()) AddToWorklist(SCC.getNode());
13978
13979   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
13980     // fold select_cc true, x, y -> x
13981     // fold select_cc false, x, y -> y
13982     return !SCCC->isNullValue() ? N2 : N3;
13983   }
13984
13985   // Check to see if we can simplify the select into an fabs node
13986   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
13987     // Allow either -0.0 or 0.0
13988     if (CFP->isZero()) {
13989       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
13990       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
13991           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
13992           N2 == N3.getOperand(0))
13993         return DAG.getNode(ISD::FABS, DL, VT, N0);
13994
13995       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
13996       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
13997           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
13998           N2.getOperand(0) == N3)
13999         return DAG.getNode(ISD::FABS, DL, VT, N3);
14000     }
14001   }
14002
14003   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
14004   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
14005   // in it.  This is a win when the constant is not otherwise available because
14006   // it replaces two constant pool loads with one.  We only do this if the FP
14007   // type is known to be legal, because if it isn't, then we are before legalize
14008   // types an we want the other legalization to happen first (e.g. to avoid
14009   // messing with soft float) and if the ConstantFP is not legal, because if
14010   // it is legal, we may not need to store the FP constant in a constant pool.
14011   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
14012     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
14013       if (TLI.isTypeLegal(N2.getValueType()) &&
14014           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
14015                TargetLowering::Legal &&
14016            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
14017            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
14018           // If both constants have multiple uses, then we won't need to do an
14019           // extra load, they are likely around in registers for other users.
14020           (TV->hasOneUse() || FV->hasOneUse())) {
14021         Constant *Elts[] = {
14022           const_cast<ConstantFP*>(FV->getConstantFPValue()),
14023           const_cast<ConstantFP*>(TV->getConstantFPValue())
14024         };
14025         Type *FPTy = Elts[0]->getType();
14026         const DataLayout &TD = DAG.getDataLayout();
14027
14028         // Create a ConstantArray of the two constants.
14029         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
14030         SDValue CPIdx =
14031             DAG.getConstantPool(CA, TLI.getPointerTy(DAG.getDataLayout()),
14032                                 TD.getPrefTypeAlignment(FPTy));
14033         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
14034
14035         // Get the offsets to the 0 and 1 element of the array so that we can
14036         // select between them.
14037         SDValue Zero = DAG.getIntPtrConstant(0, DL);
14038         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
14039         SDValue One = DAG.getIntPtrConstant(EltSize, SDLoc(FV));
14040
14041         SDValue Cond = DAG.getSetCC(DL,
14042                                     getSetCCResultType(N0.getValueType()),
14043                                     N0, N1, CC);
14044         AddToWorklist(Cond.getNode());
14045         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
14046                                           Cond, One, Zero);
14047         AddToWorklist(CstOffset.getNode());
14048         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
14049                             CstOffset);
14050         AddToWorklist(CPIdx.getNode());
14051         return DAG.getLoad(
14052             TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
14053             MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
14054             false, false, false, Alignment);
14055       }
14056     }
14057
14058   // Check to see if we can perform the "gzip trick", transforming
14059   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
14060   if (isNullConstant(N3) && CC == ISD::SETLT &&
14061       (isNullConstant(N1) ||                 // (a < 0) ? b : 0
14062        (isOneConstant(N1) && N0 == N2))) {   // (a < 1) ? a : 0
14063     EVT XType = N0.getValueType();
14064     EVT AType = N2.getValueType();
14065     if (XType.bitsGE(AType)) {
14066       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
14067       // single-bit constant.
14068       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue() - 1)) == 0)) {
14069         unsigned ShCtV = N2C->getAPIntValue().logBase2();
14070         ShCtV = XType.getSizeInBits() - ShCtV - 1;
14071         SDValue ShCt = DAG.getConstant(ShCtV, SDLoc(N0),
14072                                        getShiftAmountTy(N0.getValueType()));
14073         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
14074                                     XType, N0, ShCt);
14075         AddToWorklist(Shift.getNode());
14076
14077         if (XType.bitsGT(AType)) {
14078           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
14079           AddToWorklist(Shift.getNode());
14080         }
14081
14082         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
14083       }
14084
14085       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
14086                                   XType, N0,
14087                                   DAG.getConstant(XType.getSizeInBits() - 1,
14088                                                   SDLoc(N0),
14089                                          getShiftAmountTy(N0.getValueType())));
14090       AddToWorklist(Shift.getNode());
14091
14092       if (XType.bitsGT(AType)) {
14093         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
14094         AddToWorklist(Shift.getNode());
14095       }
14096
14097       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
14098     }
14099   }
14100
14101   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
14102   // where y is has a single bit set.
14103   // A plaintext description would be, we can turn the SELECT_CC into an AND
14104   // when the condition can be materialized as an all-ones register.  Any
14105   // single bit-test can be materialized as an all-ones register with
14106   // shift-left and shift-right-arith.
14107   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
14108       N0->getValueType(0) == VT && isNullConstant(N1) && isNullConstant(N2)) {
14109     SDValue AndLHS = N0->getOperand(0);
14110     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
14111     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
14112       // Shift the tested bit over the sign bit.
14113       APInt AndMask = ConstAndRHS->getAPIntValue();
14114       SDValue ShlAmt =
14115         DAG.getConstant(AndMask.countLeadingZeros(), SDLoc(AndLHS),
14116                         getShiftAmountTy(AndLHS.getValueType()));
14117       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
14118
14119       // Now arithmetic right shift it all the way over, so the result is either
14120       // all-ones, or zero.
14121       SDValue ShrAmt =
14122         DAG.getConstant(AndMask.getBitWidth() - 1, SDLoc(Shl),
14123                         getShiftAmountTy(Shl.getValueType()));
14124       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
14125
14126       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
14127     }
14128   }
14129
14130   // fold select C, 16, 0 -> shl C, 4
14131   if (N2C && isNullConstant(N3) && N2C->getAPIntValue().isPowerOf2() &&
14132       TLI.getBooleanContents(N0.getValueType()) ==
14133           TargetLowering::ZeroOrOneBooleanContent) {
14134
14135     // If the caller doesn't want us to simplify this into a zext of a compare,
14136     // don't do it.
14137     if (NotExtCompare && N2C->isOne())
14138       return SDValue();
14139
14140     // Get a SetCC of the condition
14141     // NOTE: Don't create a SETCC if it's not legal on this target.
14142     if (!LegalOperations ||
14143         TLI.isOperationLegal(ISD::SETCC, N0.getValueType())) {
14144       SDValue Temp, SCC;
14145       // cast from setcc result type to select result type
14146       if (LegalTypes) {
14147         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
14148                             N0, N1, CC);
14149         if (N2.getValueType().bitsLT(SCC.getValueType()))
14150           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
14151                                         N2.getValueType());
14152         else
14153           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
14154                              N2.getValueType(), SCC);
14155       } else {
14156         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
14157         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
14158                            N2.getValueType(), SCC);
14159       }
14160
14161       AddToWorklist(SCC.getNode());
14162       AddToWorklist(Temp.getNode());
14163
14164       if (N2C->isOne())
14165         return Temp;
14166
14167       // shl setcc result by log2 n2c
14168       return DAG.getNode(
14169           ISD::SHL, DL, N2.getValueType(), Temp,
14170           DAG.getConstant(N2C->getAPIntValue().logBase2(), SDLoc(Temp),
14171                           getShiftAmountTy(Temp.getValueType())));
14172     }
14173   }
14174
14175   // Check to see if this is an integer abs.
14176   // select_cc setg[te] X,  0,  X, -X ->
14177   // select_cc setgt    X, -1,  X, -X ->
14178   // select_cc setl[te] X,  0, -X,  X ->
14179   // select_cc setlt    X,  1, -X,  X ->
14180   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
14181   if (N1C) {
14182     ConstantSDNode *SubC = nullptr;
14183     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
14184          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
14185         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
14186       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
14187     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
14188               (N1C->isOne() && CC == ISD::SETLT)) &&
14189              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
14190       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
14191
14192     EVT XType = N0.getValueType();
14193     if (SubC && SubC->isNullValue() && XType.isInteger()) {
14194       SDLoc DL(N0);
14195       SDValue Shift = DAG.getNode(ISD::SRA, DL, XType,
14196                                   N0,
14197                                   DAG.getConstant(XType.getSizeInBits() - 1, DL,
14198                                          getShiftAmountTy(N0.getValueType())));
14199       SDValue Add = DAG.getNode(ISD::ADD, DL,
14200                                 XType, N0, Shift);
14201       AddToWorklist(Shift.getNode());
14202       AddToWorklist(Add.getNode());
14203       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
14204     }
14205   }
14206
14207   return SDValue();
14208 }
14209
14210 /// This is a stub for TargetLowering::SimplifySetCC.
14211 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
14212                                    SDValue N1, ISD::CondCode Cond,
14213                                    SDLoc DL, bool foldBooleans) {
14214   TargetLowering::DAGCombinerInfo
14215     DagCombineInfo(DAG, Level, false, this);
14216   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
14217 }
14218
14219 /// Given an ISD::SDIV node expressing a divide by constant, return
14220 /// a DAG expression to select that will generate the same value by multiplying
14221 /// by a magic number.
14222 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
14223 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
14224   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
14225   if (!C)
14226     return SDValue();
14227
14228   // Avoid division by zero.
14229   if (C->isNullValue())
14230     return SDValue();
14231
14232   std::vector<SDNode*> Built;
14233   SDValue S =
14234       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
14235
14236   for (SDNode *N : Built)
14237     AddToWorklist(N);
14238   return S;
14239 }
14240
14241 /// Given an ISD::SDIV node expressing a divide by constant power of 2, return a
14242 /// DAG expression that will generate the same value by right shifting.
14243 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
14244   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
14245   if (!C)
14246     return SDValue();
14247
14248   // Avoid division by zero.
14249   if (C->isNullValue())
14250     return SDValue();
14251
14252   std::vector<SDNode *> Built;
14253   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
14254
14255   for (SDNode *N : Built)
14256     AddToWorklist(N);
14257   return S;
14258 }
14259
14260 /// Given an ISD::UDIV node expressing a divide by constant, return a DAG
14261 /// expression that will generate the same value by multiplying by a magic
14262 /// number.
14263 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
14264 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
14265   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
14266   if (!C)
14267     return SDValue();
14268
14269   // Avoid division by zero.
14270   if (C->isNullValue())
14271     return SDValue();
14272
14273   std::vector<SDNode*> Built;
14274   SDValue S =
14275       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
14276
14277   for (SDNode *N : Built)
14278     AddToWorklist(N);
14279   return S;
14280 }
14281
14282 SDValue DAGCombiner::BuildReciprocalEstimate(SDValue Op, SDNodeFlags *Flags) {
14283   if (Level >= AfterLegalizeDAG)
14284     return SDValue();
14285
14286   // Expose the DAG combiner to the target combiner implementations.
14287   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
14288
14289   unsigned Iterations = 0;
14290   if (SDValue Est = TLI.getRecipEstimate(Op, DCI, Iterations)) {
14291     if (Iterations) {
14292       // Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
14293       // For the reciprocal, we need to find the zero of the function:
14294       //   F(X) = A X - 1 [which has a zero at X = 1/A]
14295       //     =>
14296       //   X_{i+1} = X_i (2 - A X_i) = X_i + X_i (1 - A X_i) [this second form
14297       //     does not require additional intermediate precision]
14298       EVT VT = Op.getValueType();
14299       SDLoc DL(Op);
14300       SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
14301
14302       AddToWorklist(Est.getNode());
14303
14304       // Newton iterations: Est = Est + Est (1 - Arg * Est)
14305       for (unsigned i = 0; i < Iterations; ++i) {
14306         SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Op, Est, Flags);
14307         AddToWorklist(NewEst.getNode());
14308
14309         NewEst = DAG.getNode(ISD::FSUB, DL, VT, FPOne, NewEst, Flags);
14310         AddToWorklist(NewEst.getNode());
14311
14312         NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst, Flags);
14313         AddToWorklist(NewEst.getNode());
14314
14315         Est = DAG.getNode(ISD::FADD, DL, VT, Est, NewEst, Flags);
14316         AddToWorklist(Est.getNode());
14317       }
14318     }
14319     return Est;
14320   }
14321
14322   return SDValue();
14323 }
14324
14325 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
14326 /// For the reciprocal sqrt, we need to find the zero of the function:
14327 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
14328 ///     =>
14329 ///   X_{i+1} = X_i (1.5 - A X_i^2 / 2)
14330 /// As a result, we precompute A/2 prior to the iteration loop.
14331 SDValue DAGCombiner::BuildRsqrtNROneConst(SDValue Arg, SDValue Est,
14332                                           unsigned Iterations,
14333                                           SDNodeFlags *Flags) {
14334   EVT VT = Arg.getValueType();
14335   SDLoc DL(Arg);
14336   SDValue ThreeHalves = DAG.getConstantFP(1.5, DL, VT);
14337
14338   // We now need 0.5 * Arg which we can write as (1.5 * Arg - Arg) so that
14339   // this entire sequence requires only one FP constant.
14340   SDValue HalfArg = DAG.getNode(ISD::FMUL, DL, VT, ThreeHalves, Arg, Flags);
14341   AddToWorklist(HalfArg.getNode());
14342
14343   HalfArg = DAG.getNode(ISD::FSUB, DL, VT, HalfArg, Arg, Flags);
14344   AddToWorklist(HalfArg.getNode());
14345
14346   // Newton iterations: Est = Est * (1.5 - HalfArg * Est * Est)
14347   for (unsigned i = 0; i < Iterations; ++i) {
14348     SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, Est, Flags);
14349     AddToWorklist(NewEst.getNode());
14350
14351     NewEst = DAG.getNode(ISD::FMUL, DL, VT, HalfArg, NewEst, Flags);
14352     AddToWorklist(NewEst.getNode());
14353
14354     NewEst = DAG.getNode(ISD::FSUB, DL, VT, ThreeHalves, NewEst, Flags);
14355     AddToWorklist(NewEst.getNode());
14356
14357     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst, Flags);
14358     AddToWorklist(Est.getNode());
14359   }
14360   return Est;
14361 }
14362
14363 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
14364 /// For the reciprocal sqrt, we need to find the zero of the function:
14365 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
14366 ///     =>
14367 ///   X_{i+1} = (-0.5 * X_i) * (A * X_i * X_i + (-3.0))
14368 SDValue DAGCombiner::BuildRsqrtNRTwoConst(SDValue Arg, SDValue Est,
14369                                           unsigned Iterations,
14370                                           SDNodeFlags *Flags) {
14371   EVT VT = Arg.getValueType();
14372   SDLoc DL(Arg);
14373   SDValue MinusThree = DAG.getConstantFP(-3.0, DL, VT);
14374   SDValue MinusHalf = DAG.getConstantFP(-0.5, DL, VT);
14375
14376   // Newton iterations: Est = -0.5 * Est * (-3.0 + Arg * Est * Est)
14377   for (unsigned i = 0; i < Iterations; ++i) {
14378     SDValue HalfEst = DAG.getNode(ISD::FMUL, DL, VT, Est, MinusHalf, Flags);
14379     AddToWorklist(HalfEst.getNode());
14380
14381     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Est, Flags);
14382     AddToWorklist(Est.getNode());
14383
14384     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Arg, Flags);
14385     AddToWorklist(Est.getNode());
14386
14387     Est = DAG.getNode(ISD::FADD, DL, VT, Est, MinusThree, Flags);
14388     AddToWorklist(Est.getNode());
14389
14390     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, HalfEst, Flags);
14391     AddToWorklist(Est.getNode());
14392   }
14393   return Est;
14394 }
14395
14396 SDValue DAGCombiner::BuildRsqrtEstimate(SDValue Op, SDNodeFlags *Flags) {
14397   if (Level >= AfterLegalizeDAG)
14398     return SDValue();
14399
14400   // Expose the DAG combiner to the target combiner implementations.
14401   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
14402   unsigned Iterations = 0;
14403   bool UseOneConstNR = false;
14404   if (SDValue Est = TLI.getRsqrtEstimate(Op, DCI, Iterations, UseOneConstNR)) {
14405     AddToWorklist(Est.getNode());
14406     if (Iterations) {
14407       Est = UseOneConstNR ?
14408         BuildRsqrtNROneConst(Op, Est, Iterations, Flags) :
14409         BuildRsqrtNRTwoConst(Op, Est, Iterations, Flags);
14410     }
14411     return Est;
14412   }
14413
14414   return SDValue();
14415 }
14416
14417 /// Return true if base is a frame index, which is known not to alias with
14418 /// anything but itself.  Provides base object and offset as results.
14419 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
14420                            const GlobalValue *&GV, const void *&CV) {
14421   // Assume it is a primitive operation.
14422   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
14423
14424   // If it's an adding a simple constant then integrate the offset.
14425   if (Base.getOpcode() == ISD::ADD) {
14426     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
14427       Base = Base.getOperand(0);
14428       Offset += C->getZExtValue();
14429     }
14430   }
14431
14432   // Return the underlying GlobalValue, and update the Offset.  Return false
14433   // for GlobalAddressSDNode since the same GlobalAddress may be represented
14434   // by multiple nodes with different offsets.
14435   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
14436     GV = G->getGlobal();
14437     Offset += G->getOffset();
14438     return false;
14439   }
14440
14441   // Return the underlying Constant value, and update the Offset.  Return false
14442   // for ConstantSDNodes since the same constant pool entry may be represented
14443   // by multiple nodes with different offsets.
14444   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
14445     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
14446                                          : (const void *)C->getConstVal();
14447     Offset += C->getOffset();
14448     return false;
14449   }
14450   // If it's any of the following then it can't alias with anything but itself.
14451   return isa<FrameIndexSDNode>(Base);
14452 }
14453
14454 /// Return true if there is any possibility that the two addresses overlap.
14455 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
14456   // If they are the same then they must be aliases.
14457   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
14458
14459   // If they are both volatile then they cannot be reordered.
14460   if (Op0->isVolatile() && Op1->isVolatile()) return true;
14461
14462   // If one operation reads from invariant memory, and the other may store, they
14463   // cannot alias. These should really be checking the equivalent of mayWrite,
14464   // but it only matters for memory nodes other than load /store.
14465   if (Op0->isInvariant() && Op1->writeMem())
14466     return false;
14467
14468   if (Op1->isInvariant() && Op0->writeMem())
14469     return false;
14470
14471   // Gather base node and offset information.
14472   SDValue Base1, Base2;
14473   int64_t Offset1, Offset2;
14474   const GlobalValue *GV1, *GV2;
14475   const void *CV1, *CV2;
14476   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
14477                                       Base1, Offset1, GV1, CV1);
14478   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
14479                                       Base2, Offset2, GV2, CV2);
14480
14481   // If they have a same base address then check to see if they overlap.
14482   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
14483     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
14484              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
14485
14486   // It is possible for different frame indices to alias each other, mostly
14487   // when tail call optimization reuses return address slots for arguments.
14488   // To catch this case, look up the actual index of frame indices to compute
14489   // the real alias relationship.
14490   if (isFrameIndex1 && isFrameIndex2) {
14491     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
14492     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
14493     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
14494     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
14495              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
14496   }
14497
14498   // Otherwise, if we know what the bases are, and they aren't identical, then
14499   // we know they cannot alias.
14500   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
14501     return false;
14502
14503   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
14504   // compared to the size and offset of the access, we may be able to prove they
14505   // do not alias.  This check is conservative for now to catch cases created by
14506   // splitting vector types.
14507   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
14508       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
14509       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
14510        Op1->getMemoryVT().getSizeInBits() >> 3) &&
14511       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
14512     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
14513     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
14514
14515     // There is no overlap between these relatively aligned accesses of similar
14516     // size, return no alias.
14517     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
14518         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
14519       return false;
14520   }
14521
14522   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0
14523                    ? CombinerGlobalAA
14524                    : DAG.getSubtarget().useAA();
14525 #ifndef NDEBUG
14526   if (CombinerAAOnlyFunc.getNumOccurrences() &&
14527       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
14528     UseAA = false;
14529 #endif
14530   if (UseAA &&
14531       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
14532     // Use alias analysis information.
14533     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
14534                                  Op1->getSrcValueOffset());
14535     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
14536         Op0->getSrcValueOffset() - MinOffset;
14537     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
14538         Op1->getSrcValueOffset() - MinOffset;
14539     AliasResult AAResult =
14540         AA.alias(MemoryLocation(Op0->getMemOperand()->getValue(), Overlap1,
14541                                 UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
14542                  MemoryLocation(Op1->getMemOperand()->getValue(), Overlap2,
14543                                 UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
14544     if (AAResult == NoAlias)
14545       return false;
14546   }
14547
14548   // Otherwise we have to assume they alias.
14549   return true;
14550 }
14551
14552 /// Walk up chain skipping non-aliasing memory nodes,
14553 /// looking for aliasing nodes and adding them to the Aliases vector.
14554 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
14555                                    SmallVectorImpl<SDValue> &Aliases) {
14556   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
14557   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
14558
14559   // Get alias information for node.
14560   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
14561
14562   // Starting off.
14563   Chains.push_back(OriginalChain);
14564   unsigned Depth = 0;
14565
14566   // Look at each chain and determine if it is an alias.  If so, add it to the
14567   // aliases list.  If not, then continue up the chain looking for the next
14568   // candidate.
14569   while (!Chains.empty()) {
14570     SDValue Chain = Chains.pop_back_val();
14571
14572     // For TokenFactor nodes, look at each operand and only continue up the
14573     // chain until we reach the depth limit.
14574     //
14575     // FIXME: The depth check could be made to return the last non-aliasing
14576     // chain we found before we hit a tokenfactor rather than the original
14577     // chain.
14578     if (Depth > TLI.getGatherAllAliasesMaxDepth()) {
14579       Aliases.clear();
14580       Aliases.push_back(OriginalChain);
14581       return;
14582     }
14583
14584     // Don't bother if we've been before.
14585     if (!Visited.insert(Chain.getNode()).second)
14586       continue;
14587
14588     switch (Chain.getOpcode()) {
14589     case ISD::EntryToken:
14590       // Entry token is ideal chain operand, but handled in FindBetterChain.
14591       break;
14592
14593     case ISD::LOAD:
14594     case ISD::STORE: {
14595       // Get alias information for Chain.
14596       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
14597           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
14598
14599       // If chain is alias then stop here.
14600       if (!(IsLoad && IsOpLoad) &&
14601           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
14602         Aliases.push_back(Chain);
14603       } else {
14604         // Look further up the chain.
14605         Chains.push_back(Chain.getOperand(0));
14606         ++Depth;
14607       }
14608       break;
14609     }
14610
14611     case ISD::TokenFactor:
14612       // We have to check each of the operands of the token factor for "small"
14613       // token factors, so we queue them up.  Adding the operands to the queue
14614       // (stack) in reverse order maintains the original order and increases the
14615       // likelihood that getNode will find a matching token factor (CSE.)
14616       if (Chain.getNumOperands() > 16) {
14617         Aliases.push_back(Chain);
14618         break;
14619       }
14620       for (unsigned n = Chain.getNumOperands(); n;)
14621         Chains.push_back(Chain.getOperand(--n));
14622       ++Depth;
14623       break;
14624
14625     default:
14626       // For all other instructions we will just have to take what we can get.
14627       Aliases.push_back(Chain);
14628       break;
14629     }
14630   }
14631
14632   // We need to be careful here to also search for aliases through the
14633   // value operand of a store, etc. Consider the following situation:
14634   //   Token1 = ...
14635   //   L1 = load Token1, %52
14636   //   S1 = store Token1, L1, %51
14637   //   L2 = load Token1, %52+8
14638   //   S2 = store Token1, L2, %51+8
14639   //   Token2 = Token(S1, S2)
14640   //   L3 = load Token2, %53
14641   //   S3 = store Token2, L3, %52
14642   //   L4 = load Token2, %53+8
14643   //   S4 = store Token2, L4, %52+8
14644   // If we search for aliases of S3 (which loads address %52), and we look
14645   // only through the chain, then we'll miss the trivial dependence on L1
14646   // (which also loads from %52). We then might change all loads and
14647   // stores to use Token1 as their chain operand, which could result in
14648   // copying %53 into %52 before copying %52 into %51 (which should
14649   // happen first).
14650   //
14651   // The problem is, however, that searching for such data dependencies
14652   // can become expensive, and the cost is not directly related to the
14653   // chain depth. Instead, we'll rule out such configurations here by
14654   // insisting that we've visited all chain users (except for users
14655   // of the original chain, which is not necessary). When doing this,
14656   // we need to look through nodes we don't care about (otherwise, things
14657   // like register copies will interfere with trivial cases).
14658
14659   SmallVector<const SDNode *, 16> Worklist;
14660   for (const SDNode *N : Visited)
14661     if (N != OriginalChain.getNode())
14662       Worklist.push_back(N);
14663
14664   while (!Worklist.empty()) {
14665     const SDNode *M = Worklist.pop_back_val();
14666
14667     // We have already visited M, and want to make sure we've visited any uses
14668     // of M that we care about. For uses that we've not visisted, and don't
14669     // care about, queue them to the worklist.
14670
14671     for (SDNode::use_iterator UI = M->use_begin(),
14672          UIE = M->use_end(); UI != UIE; ++UI)
14673       if (UI.getUse().getValueType() == MVT::Other &&
14674           Visited.insert(*UI).second) {
14675         if (isa<MemSDNode>(*UI)) {
14676           // We've not visited this use, and we care about it (it could have an
14677           // ordering dependency with the original node).
14678           Aliases.clear();
14679           Aliases.push_back(OriginalChain);
14680           return;
14681         }
14682
14683         // We've not visited this use, but we don't care about it. Mark it as
14684         // visited and enqueue it to the worklist.
14685         Worklist.push_back(*UI);
14686       }
14687   }
14688 }
14689
14690 /// Walk up chain skipping non-aliasing memory nodes, looking for a better chain
14691 /// (aliasing node.)
14692 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
14693   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
14694
14695   // Accumulate all the aliases to this node.
14696   GatherAllAliases(N, OldChain, Aliases);
14697
14698   // If no operands then chain to entry token.
14699   if (Aliases.size() == 0)
14700     return DAG.getEntryNode();
14701
14702   // If a single operand then chain to it.  We don't need to revisit it.
14703   if (Aliases.size() == 1)
14704     return Aliases[0];
14705
14706   // Construct a custom tailored token factor.
14707   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
14708 }
14709
14710 bool DAGCombiner::findBetterNeighborChains(StoreSDNode* St) {
14711   // This holds the base pointer, index, and the offset in bytes from the base
14712   // pointer.
14713   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
14714
14715   // We must have a base and an offset.
14716   if (!BasePtr.Base.getNode())
14717     return false;
14718
14719   // Do not handle stores to undef base pointers.
14720   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
14721     return false;
14722
14723   SmallVector<StoreSDNode *, 8> ChainedStores;
14724   ChainedStores.push_back(St);
14725
14726   // Walk up the chain and look for nodes with offsets from the same
14727   // base pointer. Stop when reaching an instruction with a different kind
14728   // or instruction which has a different base pointer.
14729   StoreSDNode *Index = St;
14730   while (Index) {
14731     // If the chain has more than one use, then we can't reorder the mem ops.
14732     if (Index != St && !SDValue(Index, 0)->hasOneUse())
14733       break;
14734
14735     if (Index->isVolatile() || Index->isIndexed())
14736       break;
14737
14738     // Find the base pointer and offset for this memory node.
14739     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
14740
14741     // Check that the base pointer is the same as the original one.
14742     if (!Ptr.equalBaseIndex(BasePtr))
14743       break;
14744
14745     // Find the next memory operand in the chain. If the next operand in the
14746     // chain is a store then move up and continue the scan with the next
14747     // memory operand. If the next operand is a load save it and use alias
14748     // information to check if it interferes with anything.
14749     SDNode *NextInChain = Index->getChain().getNode();
14750     while (true) {
14751       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
14752         // We found a store node. Use it for the next iteration.
14753         ChainedStores.push_back(STn);
14754         Index = STn;
14755         break;
14756       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
14757         NextInChain = Ldn->getChain().getNode();
14758         continue;
14759       } else {
14760         Index = nullptr;
14761         break;
14762       }
14763     }
14764   }
14765
14766   bool MadeChange = false;
14767   SmallVector<std::pair<StoreSDNode *, SDValue>, 8> BetterChains;
14768
14769   for (StoreSDNode *ChainedStore : ChainedStores) {
14770     SDValue Chain = ChainedStore->getChain();
14771     SDValue BetterChain = FindBetterChain(ChainedStore, Chain);
14772
14773     if (Chain != BetterChain) {
14774       MadeChange = true;
14775       BetterChains.push_back(std::make_pair(ChainedStore, BetterChain));
14776     }
14777   }
14778
14779   // Do all replacements after finding the replacements to make to avoid making
14780   // the chains more complicated by introducing new TokenFactors.
14781   for (auto Replacement : BetterChains)
14782     replaceStoreChain(Replacement.first, Replacement.second);
14783
14784   return MadeChange;
14785 }
14786
14787 /// This is the entry point for the file.
14788 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
14789                            CodeGenOpt::Level OptLevel) {
14790   /// This is the main entry point to this class.
14791   DAGCombiner(*this, AA, OptLevel).Run(Level);
14792 }