lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  17 #include "llvm/ADT/MapVector.h"
  18 #include "llvm/ADT/SmallPtrSet.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/Analysis/ValueTracking.h"
  22 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineMemOperand.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/RegisterPressure.h"
  29 #include "llvm/CodeGen/ScheduleDFS.h"
  30 #include "llvm/IR/Operator.h"
  31 #include "llvm/MC/MCInstrItineraries.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/Format.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetInstrInfo.h"
  37 #include "llvm/Target/TargetMachine.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <queue>
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  45     cl::ZeroOrMore, cl::init(false),
  46     cl::desc("Enable use of AA during MI GAD construction"));
  47
  48 // FIXME: Enable the use of TBAA. There are two known issues preventing this:
  49 //   1. Stack coloring does not update TBAA when merging allocas
  50 //   2. CGP inserts ptrtoint/inttoptr pairs when sinking address computations.
  51 //      Because BasicAA does not handle inttoptr, we'll often miss basic type
  52 //      punning idioms that we need to catch so we don't miscompile real-world
  53 //      code.
  54 static cl::opt<bool> UseTBAA("use-tbaa-in-sched-mi", cl::Hidden,
  55     cl::init(false), cl::desc("Enable use of TBAA during MI GAD construction"));
  56
  57 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  58                                      const MachineLoopInfo &mli,
  59                                      const MachineDominatorTree &mdt,
  60                                      bool IsPostRAFlag,
  61                                      bool RemoveKillFlags,
  62                                      LiveIntervals *lis)
  63   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()), LIS(lis),
  64     IsPostRA(IsPostRAFlag), RemoveKillFlags(RemoveKillFlags),
  65     CanHandleTerminators(false), FirstDbgValue(0) {
  66   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  67   DbgValues.clear();
  68   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  69          "Virtual registers must be removed prior to PostRA scheduling");
  70
  71   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  72   SchedModel.init(*ST.getSchedModel(), &ST, TII);
  73 }
  74
  75 /// getUnderlyingObjectFromInt - This is the function that does the work of
  76 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  77 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  78   do {
  79     if (const Operator *U = dyn_cast<Operator>(V)) {
  80       // If we find a ptrtoint, we can transfer control back to the
  81       // regular getUnderlyingObjectFromInt.
  82       if (U->getOpcode() == Instruction::PtrToInt)
  83         return U->getOperand(0);
  84       // If we find an add of a constant, a multiplied value, or a phi, it's
  85       // likely that the other operand will lead us to the base
  86       // object. We don't have to worry about the case where the
  87       // object address is somehow being computed by the multiply,
  88       // because our callers only care when the result is an
  89       // identifiable object.
  90       if (U->getOpcode() != Instruction::Add ||
  91           (!isa<ConstantInt>(U->getOperand(1)) &&
  92            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  93            !isa<PHINode>(U->getOperand(1))))
  94         return V;
  95       V = U->getOperand(0);
  96     } else {
  97       return V;
  98     }
  99     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
 100   } while (1);
 101 }
 102
 103 /// getUnderlyingObjects - This is a wrapper around GetUnderlyingObjects
 104 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
 105 static void getUnderlyingObjects(const Value *V,
 106                                  SmallVectorImpl<Value *> &Objects) {
 107   SmallPtrSet<const Value*, 16> Visited;
 108   SmallVector<const Value *, 4> Working(1, V);
 109   do {
 110     V = Working.pop_back_val();
 111
 112     SmallVector<Value *, 4> Objs;
 113     GetUnderlyingObjects(const_cast<Value *>(V), Objs);
 114
 115     for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 116          I != IE; ++I) {
 117       V = *I;
 118       if (!Visited.insert(V))
 119         continue;
 120       if (Operator::getOpcode(V) == Instruction::IntToPtr) {
 121         const Value *O =
 122           getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
 123         if (O->getType()->isPointerTy()) {
 124           Working.push_back(O);
 125           continue;
 126         }
 127       }
 128       Objects.push_back(const_cast<Value *>(V));
 129     }
 130   } while (!Working.empty());
 131 }
 132
 133 typedef SmallVector<PointerIntPair<const Value *, 1, bool>, 4>
 134 UnderlyingObjectsVector;
 135
 136 /// getUnderlyingObjectsForInstr - If this machine instr has memory reference
 137 /// information and it can be tracked to a normal reference to a known
 138 /// object, return the Value for that object.
 139 static void getUnderlyingObjectsForInstr(const MachineInstr *MI,
 140                                          const MachineFrameInfo *MFI,
 141                                          UnderlyingObjectsVector &Objects) {
 142   if (!MI->hasOneMemOperand() ||
 143       !(*MI->memoperands_begin())->getValue() ||
 144       (*MI->memoperands_begin())->isVolatile())
 145     return;
 146
 147   const Value *V = (*MI->memoperands_begin())->getValue();
 148   if (!V)
 149     return;
 150
 151   if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 152     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 153     // because the code that uses this function has no way to cope with
 154     // such aliases.
 155     if (!PSV->isAliased(MFI)) {
 156       bool MayAlias = PSV->mayAlias(MFI);
 157       Objects.push_back(UnderlyingObjectsVector::value_type(V, MayAlias));
 158     }
 159     return;
 160   }
 161
 162   SmallVector<Value *, 4> Objs;
 163   getUnderlyingObjects(V, Objs);
 164
 165   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 166          I != IE; ++I) {
 167     V = *I;
 168
 169     assert(!isa<PseudoSourceValue>(V) && "Underlying value is a stack slot!");
 170
 171     if (!isIdentifiedObject(V)) {
 172       Objects.clear();
 173       return;
 174     }
 175
 176     Objects.push_back(UnderlyingObjectsVector::value_type(V, true));
 177   }
 178 }
 179
 180 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 181   BB = bb;
 182 }
 183
 184 void ScheduleDAGInstrs::finishBlock() {
 185   // Subclasses should no longer refer to the old block.
 186   BB = 0;
 187 }
 188
 189 /// Initialize the DAG and common scheduler state for the current scheduling
 190 /// region. This does not actually create the DAG, only clears it. The
 191 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 192 /// region.
 193 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 194                                     MachineBasicBlock::iterator begin,
 195                                     MachineBasicBlock::iterator end,
 196                                     unsigned regioninstrs) {
 197   assert(bb == BB && "startBlock should set BB");
 198   RegionBegin = begin;
 199   RegionEnd = end;
 200   NumRegionInstrs = regioninstrs;
 201 }
 202
 203 /// Close the current scheduling region. Don't clear any state in case the
 204 /// driver wants to refer to the previous scheduling region.
 205 void ScheduleDAGInstrs::exitRegion() {
 206   // Nothing to do.
 207 }
 208
 209 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 210 /// list of instructions being scheduled to scheduling barrier by adding
 211 /// the exit SU to the register defs and use list. This is because we want to
 212 /// make sure instructions which define registers that are either used by
 213 /// the terminator or are live-out are properly scheduled. This is
 214 /// especially important when the definition latency of the return value(s)
 215 /// are too high to be hidden by the branch or when the liveout registers
 216 /// used by instructions in the fallthrough block.
 217 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 218   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : 0;
 219   ExitSU.setInstr(ExitMI);
 220   bool AllDepKnown = ExitMI &&
 221     (ExitMI->isCall() || ExitMI->isBarrier());
 222   if (ExitMI && AllDepKnown) {
 223     // If it's a call or a barrier, add dependencies on the defs and uses of
 224     // instruction.
 225     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 226       const MachineOperand &MO = ExitMI->getOperand(i);
 227       if (!MO.isReg() || MO.isDef()) continue;
 228       unsigned Reg = MO.getReg();
 229       if (Reg == 0) continue;
 230
 231       if (TRI->isPhysicalRegister(Reg))
 232         Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 233       else {
 234         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 235         if (MO.readsReg()) // ignore undef operands
 236           addVRegUseDeps(&ExitSU, i);
 237       }
 238     }
 239   } else {
 240     // For others, e.g. fallthrough, conditional branch, assume the exit
 241     // uses all the registers that are livein to the successor blocks.
 242     assert(Uses.empty() && "Uses in set before adding deps?");
 243     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 244            SE = BB->succ_end(); SI != SE; ++SI)
 245       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 246              E = (*SI)->livein_end(); I != E; ++I) {
 247         unsigned Reg = *I;
 248         if (!Uses.contains(Reg))
 249           Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 250       }
 251   }
 252 }
 253
 254 /// MO is an operand of SU's instruction that defines a physical register. Add
 255 /// data dependencies from SU to any uses of the physical register.
 256 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 257   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 258   assert(MO.isDef() && "expect physreg def");
 259
 260   // Ask the target if address-backscheduling is desirable, and if so how much.
 261   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 262
 263   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 264        Alias.isValid(); ++Alias) {
 265     if (!Uses.contains(*Alias))
 266       continue;
 267     for (Reg2SUnitsMap::iterator I = Uses.find(*Alias); I != Uses.end(); ++I) {
 268       SUnit *UseSU = I->SU;
 269       if (UseSU == SU)
 270         continue;
 271
 272       // Adjust the dependence latency using operand def/use information,
 273       // then allow the target to perform its own adjustments.
 274       int UseOp = I->OpIdx;
 275       MachineInstr *RegUse = 0;
 276       SDep Dep;
 277       if (UseOp < 0)
 278         Dep = SDep(SU, SDep::Artificial);
 279       else {
 280         // Set the hasPhysRegDefs only for physreg defs that have a use within
 281         // the scheduling region.
 282         SU->hasPhysRegDefs = true;
 283         Dep = SDep(SU, SDep::Data, *Alias);
 284         RegUse = UseSU->getInstr();
 285       }
 286       Dep.setLatency(
 287         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx, RegUse,
 288                                          UseOp));
 289
 290       ST.adjustSchedDependency(SU, UseSU, Dep);
 291       UseSU->addPred(Dep);
 292     }
 293   }
 294 }
 295
 296 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 297 /// this SUnit to following instructions in the same scheduling region that
 298 /// depend the physical register referenced at OperIdx.
 299 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 300   MachineInstr *MI = SU->getInstr();
 301   MachineOperand &MO = MI->getOperand(OperIdx);
 302
 303   // Optionally add output and anti dependencies. For anti
 304   // dependencies we use a latency of 0 because for a multi-issue
 305   // target we want to allow the defining instruction to issue
 306   // in the same cycle as the using instruction.
 307   // TODO: Using a latency of 1 here for output dependencies assumes
 308   //       there's no cost for reusing registers.
 309   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 310   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 311        Alias.isValid(); ++Alias) {
 312     if (!Defs.contains(*Alias))
 313       continue;
 314     for (Reg2SUnitsMap::iterator I = Defs.find(*Alias); I != Defs.end(); ++I) {
 315       SUnit *DefSU = I->SU;
 316       if (DefSU == &ExitSU)
 317         continue;
 318       if (DefSU != SU &&
 319           (Kind != SDep::Output || !MO.isDead() ||
 320            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 321         if (Kind == SDep::Anti)
 322           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 323         else {
 324           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 325           Dep.setLatency(
 326             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 327           DefSU->addPred(Dep);
 328         }
 329       }
 330     }
 331   }
 332
 333   if (!MO.isDef()) {
 334     SU->hasPhysRegUses = true;
 335     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 336     // retrieve the existing SUnits list for this register's uses.
 337     // Push this SUnit on the use list.
 338     Uses.insert(PhysRegSUOper(SU, OperIdx, MO.getReg()));
 339     if (RemoveKillFlags)
 340       MO.setIsKill(false);
 341   }
 342   else {
 343     addPhysRegDataDeps(SU, OperIdx);
 344     unsigned Reg = MO.getReg();
 345
 346     // clear this register's use list
 347     if (Uses.contains(Reg))
 348       Uses.eraseAll(Reg);
 349
 350     if (!MO.isDead()) {
 351       Defs.eraseAll(Reg);
 352     } else if (SU->isCall) {
 353       // Calls will not be reordered because of chain dependencies (see
 354       // below). Since call operands are dead, calls may continue to be added
 355       // to the DefList making dependence checking quadratic in the size of
 356       // the block. Instead, we leave only one call at the back of the
 357       // DefList.
 358       Reg2SUnitsMap::RangePair P = Defs.equal_range(Reg);
 359       Reg2SUnitsMap::iterator B = P.first;
 360       Reg2SUnitsMap::iterator I = P.second;
 361       for (bool isBegin = I == B; !isBegin; /* empty */) {
 362         isBegin = (--I) == B;
 363         if (!I->SU->isCall)
 364           break;
 365         I = Defs.erase(I);
 366       }
 367     }
 368
 369     // Defs are pushed in the order they are visited and never reordered.
 370     Defs.insert(PhysRegSUOper(SU, OperIdx, Reg));
 371   }
 372 }
 373
 374 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 375 /// to instructions that occur later in the same scheduling region if they read
 376 /// from or write to the virtual register defined at OperIdx.
 377 ///
 378 /// TODO: Hoist loop induction variable increments. This has to be
 379 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 380 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 381   const MachineInstr *MI = SU->getInstr();
 382   unsigned Reg = MI->getOperand(OperIdx).getReg();
 383
 384   // Singly defined vregs do not have output/anti dependencies.
 385   // The current operand is a def, so we have at least one.
 386   // Check here if there are any others...
 387   if (MRI.hasOneDef(Reg))
 388     return;
 389
 390   // Add output dependence to the next nearest def of this vreg.
 391   //
 392   // Unless this definition is dead, the output dependence should be
 393   // transitively redundant with antidependencies from this definition's
 394   // uses. We're conservative for now until we have a way to guarantee the uses
 395   // are not eliminated sometime during scheduling. The output dependence edge
 396   // is also useful if output latency exceeds def-use latency.
 397   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 398   if (DefI == VRegDefs.end())
 399     VRegDefs.insert(VReg2SUnit(Reg, SU));
 400   else {
 401     SUnit *DefSU = DefI->SU;
 402     if (DefSU != SU && DefSU != &ExitSU) {
 403       SDep Dep(SU, SDep::Output, Reg);
 404       Dep.setLatency(
 405         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 406       DefSU->addPred(Dep);
 407     }
 408     DefI->SU = SU;
 409   }
 410 }
 411
 412 /// addVRegUseDeps - Add a register data dependency if the instruction that
 413 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 414 /// register antidependency from this SUnit to instructions that occur later in
 415 /// the same scheduling region if they write the virtual register.
 416 ///
 417 /// TODO: Handle ExitSU "uses" properly.
 418 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 419   MachineInstr *MI = SU->getInstr();
 420   unsigned Reg = MI->getOperand(OperIdx).getReg();
 421
 422   // Record this local VReg use.
 423   VReg2UseMap::iterator UI = VRegUses.find(Reg);
 424   for (; UI != VRegUses.end(); ++UI) {
 425     if (UI->SU == SU)
 426       break;
 427   }
 428   if (UI == VRegUses.end())
 429     VRegUses.insert(VReg2SUnit(Reg, SU));
 430
 431   // Lookup this operand's reaching definition.
 432   assert(LIS && "vreg dependencies requires LiveIntervals");
 433   LiveQueryResult LRQ
 434     = LIS->getInterval(Reg).Query(LIS->getInstructionIndex(MI));
 435   VNInfo *VNI = LRQ.valueIn();
 436
 437   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 438   assert(VNI && "No value to read by operand");
 439   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 440   // Phis and other noninstructions (after coalescing) have a NULL Def.
 441   if (Def) {
 442     SUnit *DefSU = getSUnit(Def);
 443     if (DefSU) {
 444       // The reaching Def lives within this scheduling region.
 445       // Create a data dependence.
 446       SDep dep(DefSU, SDep::Data, Reg);
 447       // Adjust the dependence latency using operand def/use information, then
 448       // allow the target to perform its own adjustments.
 449       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 450       dep.setLatency(SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx));
 451
 452       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 453       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 454       SU->addPred(dep);
 455     }
 456   }
 457
 458   // Add antidependence to the following def of the vreg it uses.
 459   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 460   if (DefI != VRegDefs.end() && DefI->SU != SU)
 461     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 462 }
 463
 464 /// Return true if MI is an instruction we are unable to reason about
 465 /// (like a call or something with unmodeled side effects).
 466 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 467   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 468       (MI->hasOrderedMemoryRef() &&
 469        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 470     return true;
 471   return false;
 472 }
 473
 474 // This MI might have either incomplete info, or known to be unsafe
 475 // to deal with (i.e. volatile object).
 476 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 477                                         const MachineFrameInfo *MFI) {
 478   if (!MI || MI->memoperands_empty())
 479     return true;
 480   // We purposefully do no check for hasOneMemOperand() here
 481   // in hope to trigger an assert downstream in order to
 482   // finish implementation.
 483   if ((*MI->memoperands_begin())->isVolatile() ||
 484        MI->hasUnmodeledSideEffects())
 485     return true;
 486   const Value *V = (*MI->memoperands_begin())->getValue();
 487   if (!V)
 488     return true;
 489
 490   SmallVector<Value *, 4> Objs;
 491   getUnderlyingObjects(V, Objs);
 492   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(),
 493          IE = Objs.end(); I != IE; ++I) {
 494     V = *I;
 495
 496     if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 497       // Similarly to getUnderlyingObjectForInstr:
 498       // For now, ignore PseudoSourceValues which may alias LLVM IR values
 499       // because the code that uses this function has no way to cope with
 500       // such aliases.
 501       if (PSV->isAliased(MFI))
 502         return true;
 503     }
 504
 505     // Does this pointer refer to a distinct and identifiable object?
 506     if (!isIdentifiedObject(V))
 507       return true;
 508   }
 509
 510   return false;
 511 }
 512
 513 /// This returns true if the two MIs need a chain edge betwee them.
 514 /// If these are not even memory operations, we still may need
 515 /// chain deps between them. The question really is - could
 516 /// these two MIs be reordered during scheduling from memory dependency
 517 /// point of view.
 518 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 519                              MachineInstr *MIa,
 520                              MachineInstr *MIb) {
 521   // Cover a trivial case - no edge is need to itself.
 522   if (MIa == MIb)
 523     return false;
 524
 525   // FIXME: Need to handle multiple memory operands to support all targets.
 526   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 527     return true;
 528
 529   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 530     return true;
 531
 532   // If we are dealing with two "normal" loads, we do not need an edge
 533   // between them - they could be reordered.
 534   if (!MIa->mayStore() && !MIb->mayStore())
 535     return false;
 536
 537   // To this point analysis is generic. From here on we do need AA.
 538   if (!AA)
 539     return true;
 540
 541   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 542   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 543
 544   // The following interface to AA is fashioned after DAGCombiner::isAlias
 545   // and operates with MachineMemOperand offset with some important
 546   // assumptions:
 547   //   - LLVM fundamentally assumes flat address spaces.
 548   //   - MachineOperand offset can *only* result from legalization and
 549   //     cannot affect queries other than the trivial case of overlap
 550   //     checking.
 551   //   - These offsets never wrap and never step outside
 552   //     of allocated objects.
 553   //   - There should never be any negative offsets here.
 554   //
 555   // FIXME: Modify API to hide this math from "user"
 556   // FIXME: Even before we go to AA we can reason locally about some
 557   // memory objects. It can save compile time, and possibly catch some
 558   // corner cases not currently covered.
 559
 560   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 561   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 562
 563   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 564   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 565   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 566
 567   AliasAnalysis::AliasResult AAResult = AA->alias(
 568       AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 569                               UseTBAA ? MMOa->getTBAAInfo() : 0),
 570       AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 571                               UseTBAA ? MMOb->getTBAAInfo() : 0));
 572
 573   return (AAResult != AliasAnalysis::NoAlias);
 574 }
 575
 576 /// This recursive function iterates over chain deps of SUb looking for
 577 /// "latest" node that needs a chain edge to SUa.
 578 static unsigned
 579 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 580                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 581                  SmallPtrSet<const SUnit*, 16> &Visited) {
 582   if (!SUa || !SUb || SUb == ExitSU)
 583     return *Depth;
 584
 585   // Remember visited nodes.
 586   if (!Visited.insert(SUb))
 587       return *Depth;
 588   // If there is _some_ dependency already in place, do not
 589   // descend any further.
 590   // TODO: Need to make sure that if that dependency got eliminated or ignored
 591   // for any reason in the future, we would not violate DAG topology.
 592   // Currently it does not happen, but makes an implicit assumption about
 593   // future implementation.
 594   //
 595   // Independently, if we encounter node that is some sort of global
 596   // object (like a call) we already have full set of dependencies to it
 597   // and we can stop descending.
 598   if (SUa->isSucc(SUb) ||
 599       isGlobalMemoryObject(AA, SUb->getInstr()))
 600     return *Depth;
 601
 602   // If we do need an edge, or we have exceeded depth budget,
 603   // add that edge to the predecessors chain of SUb,
 604   // and stop descending.
 605   if (*Depth > 200 ||
 606       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 607     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 608     return *Depth;
 609   }
 610   // Track current depth.
 611   (*Depth)++;
 612   // Iterate over chain dependencies only.
 613   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 614        I != E; ++I)
 615     if (I->isCtrl())
 616       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 617   return *Depth;
 618 }
 619
 620 /// This function assumes that "downward" from SU there exist
 621 /// tail/leaf of already constructed DAG. It iterates downward and
 622 /// checks whether SU can be aliasing any node dominated
 623 /// by it.
 624 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 625                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 626                             unsigned LatencyToLoad) {
 627   if (!SU)
 628     return;
 629
 630   SmallPtrSet<const SUnit*, 16> Visited;
 631   unsigned Depth = 0;
 632
 633   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 634        I != IE; ++I) {
 635     if (SU == *I)
 636       continue;
 637     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 638       SDep Dep(SU, SDep::MayAliasMem);
 639       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 640       (*I)->addPred(Dep);
 641     }
 642     // Now go through all the chain successors and iterate from them.
 643     // Keep track of visited nodes.
 644     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 645          JE = (*I)->Succs.end(); J != JE; ++J)
 646       if (J->isCtrl())
 647         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 648                           ExitSU, &Depth, Visited);
 649   }
 650 }
 651
 652 /// Check whether two objects need a chain edge, if so, add it
 653 /// otherwise remember the rejected SU.
 654 static inline
 655 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 656                          SUnit *SUa, SUnit *SUb,
 657                          std::set<SUnit *> &RejectList,
 658                          unsigned TrueMemOrderLatency = 0,
 659                          bool isNormalMemory = false) {
 660   // If this is a false dependency,
 661   // do not add the edge, but rememeber the rejected node.
 662   if (!AA || MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 663     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 664     Dep.setLatency(TrueMemOrderLatency);
 665     SUb->addPred(Dep);
 666   }
 667   else {
 668     // Duplicate entries should be ignored.
 669     RejectList.insert(SUb);
 670     DEBUG(dbgs() << "\tReject chain dep between SU("
 671           << SUa->NodeNum << ") and SU("
 672           << SUb->NodeNum << ")\n");
 673   }
 674 }
 675
 676 /// Create an SUnit for each real instruction, numbered in top-down toplological
 677 /// order. The instruction order A < B, implies that no edge exists from B to A.
 678 ///
 679 /// Map each real instruction to its SUnit.
 680 ///
 681 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 682 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 683 /// instead of pointers.
 684 ///
 685 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 686 /// the original instruction list.
 687 void ScheduleDAGInstrs::initSUnits() {
 688   // We'll be allocating one SUnit for each real instruction in the region,
 689   // which is contained within a basic block.
 690   SUnits.reserve(NumRegionInstrs);
 691
 692   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 693     MachineInstr *MI = I;
 694     if (MI->isDebugValue())
 695       continue;
 696
 697     SUnit *SU = newSUnit(MI);
 698     MISUnitMap[MI] = SU;
 699
 700     SU->isCall = MI->isCall();
 701     SU->isCommutable = MI->isCommutable();
 702
 703     // Assign the Latency field of SU using target-provided information.
 704     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 705
 706     // If this SUnit uses an unbuffered resource, mark it as such.
 707     // These resources are used for in-order execution pipelines within an
 708     // out-of-order core and are identified by BufferSize=1. BufferSize=0 is
 709     // used for dispatch/issue groups and is not considered here.
 710     if (SchedModel.hasInstrSchedModel()) {
 711       const MCSchedClassDesc *SC = getSchedClass(SU);
 712       for (TargetSchedModel::ProcResIter
 713              PI = SchedModel.getWriteProcResBegin(SC),
 714              PE = SchedModel.getWriteProcResEnd(SC); PI != PE; ++PI) {
 715         switch (SchedModel.getProcResource(PI->ProcResourceIdx)->BufferSize) {
 716         case 0:
 717           SU->hasReservedResource = true;
 718           break;
 719         case 1:
 720           SU->isUnbuffered = true;
 721           break;
 722         default:
 723           break;
 724         }
 725       }
 726     }
 727   }
 728 }
 729
 730 /// If RegPressure is non-null, compute register pressure as a side effect. The
 731 /// DAG builder is an efficient place to do it because it already visits
 732 /// operands.
 733 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 734                                         RegPressureTracker *RPTracker,
 735                                         PressureDiffs *PDiffs) {
 736   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 737   bool UseAA = EnableAASchedMI.getNumOccurrences() > 0 ? EnableAASchedMI
 738                                                        : ST.useAA();
 739   AliasAnalysis *AAForDep = UseAA ? AA : 0;
 740
 741   MISUnitMap.clear();
 742   ScheduleDAG::clearDAG();
 743
 744   // Create an SUnit for each real instruction.
 745   initSUnits();
 746
 747   if (PDiffs)
 748     PDiffs->init(SUnits.size());
 749
 750   // We build scheduling units by walking a block's instruction list from bottom
 751   // to top.
 752
 753   // Remember where a generic side-effecting instruction is as we procede.
 754   SUnit *BarrierChain = 0, *AliasChain = 0;
 755
 756   // Memory references to specific known memory locations are tracked
 757   // so that they can be given more precise dependencies. We track
 758   // separately the known memory locations that may alias and those
 759   // that are known not to alias
 760   MapVector<const Value *, std::vector<SUnit *> > AliasMemDefs, NonAliasMemDefs;
 761   MapVector<const Value *, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 762   std::set<SUnit*> RejectMemNodes;
 763
 764   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 765   // without emitting the info from the previous call.
 766   DbgValues.clear();
 767   FirstDbgValue = NULL;
 768
 769   assert(Defs.empty() && Uses.empty() &&
 770          "Only BuildGraph should update Defs/Uses");
 771   Defs.setUniverse(TRI->getNumRegs());
 772   Uses.setUniverse(TRI->getNumRegs());
 773
 774   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 775   VRegUses.clear();
 776   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 777   VRegUses.setUniverse(MRI.getNumVirtRegs());
 778
 779   // Model data dependencies between instructions being scheduled and the
 780   // ExitSU.
 781   addSchedBarrierDeps();
 782
 783   // Walk the list of instructions, from bottom moving up.
 784   MachineInstr *DbgMI = NULL;
 785   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 786        MII != MIE; --MII) {
 787     MachineInstr *MI = std::prev(MII);
 788     if (MI && DbgMI) {
 789       DbgValues.push_back(std::make_pair(DbgMI, MI));
 790       DbgMI = NULL;
 791     }
 792
 793     if (MI->isDebugValue()) {
 794       DbgMI = MI;
 795       continue;
 796     }
 797     SUnit *SU = MISUnitMap[MI];
 798     assert(SU && "No SUnit mapped to this MI");
 799
 800     if (RPTracker) {
 801       PressureDiff *PDiff = PDiffs ? &(*PDiffs)[SU->NodeNum] : 0;
 802       RPTracker->recede(/*LiveUses=*/0, PDiff);
 803       assert(RPTracker->getPos() == std::prev(MII) &&
 804              "RPTracker can't find MI");
 805     }
 806
 807     assert((CanHandleTerminators || (!MI->isTerminator() && !MI->isLabel())) &&
 808            "Cannot schedule terminators or labels!");
 809
 810     // Add register-based dependencies (data, anti, and output).
 811     bool HasVRegDef = false;
 812     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 813       const MachineOperand &MO = MI->getOperand(j);
 814       if (!MO.isReg()) continue;
 815       unsigned Reg = MO.getReg();
 816       if (Reg == 0) continue;
 817
 818       if (TRI->isPhysicalRegister(Reg))
 819         addPhysRegDeps(SU, j);
 820       else {
 821         assert(!IsPostRA && "Virtual register encountered!");
 822         if (MO.isDef()) {
 823           HasVRegDef = true;
 824           addVRegDefDeps(SU, j);
 825         }
 826         else if (MO.readsReg()) // ignore undef operands
 827           addVRegUseDeps(SU, j);
 828       }
 829     }
 830     // If we haven't seen any uses in this scheduling region, create a
 831     // dependence edge to ExitSU to model the live-out latency. This is required
 832     // for vreg defs with no in-region use, and prefetches with no vreg def.
 833     //
 834     // FIXME: NumDataSuccs would be more precise than NumSuccs here. This
 835     // check currently relies on being called before adding chain deps.
 836     if (SU->NumSuccs == 0 && SU->Latency > 1
 837         && (HasVRegDef || MI->mayLoad())) {
 838       SDep Dep(SU, SDep::Artificial);
 839       Dep.setLatency(SU->Latency - 1);
 840       ExitSU.addPred(Dep);
 841     }
 842
 843     // Add chain dependencies.
 844     // Chain dependencies used to enforce memory order should have
 845     // latency of 0 (except for true dependency of Store followed by
 846     // aliased Load... we estimate that with a single cycle of latency
 847     // assuming the hardware will bypass)
 848     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 849     // after stack slots are lowered to actual addresses.
 850     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 851     // produce more precise dependence information.
 852     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 853     if (isGlobalMemoryObject(AA, MI)) {
 854       // Be conservative with these and add dependencies on all memory
 855       // references, even those that are known to not alias.
 856       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 857              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 858         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 859           I->second[i]->addPred(SDep(SU, SDep::Barrier));
 860         }
 861       }
 862       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 863              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 864         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 865           SDep Dep(SU, SDep::Barrier);
 866           Dep.setLatency(TrueMemOrderLatency);
 867           I->second[i]->addPred(Dep);
 868         }
 869       }
 870       // Add SU to the barrier chain.
 871       if (BarrierChain)
 872         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 873       BarrierChain = SU;
 874       // This is a barrier event that acts as a pivotal node in the DAG,
 875       // so it is safe to clear list of exposed nodes.
 876       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 877                       TrueMemOrderLatency);
 878       RejectMemNodes.clear();
 879       NonAliasMemDefs.clear();
 880       NonAliasMemUses.clear();
 881
 882       // fall-through
 883     new_alias_chain:
 884       // Chain all possibly aliasing memory references though SU.
 885       if (AliasChain) {
 886         unsigned ChainLatency = 0;
 887         if (AliasChain->getInstr()->mayLoad())
 888           ChainLatency = TrueMemOrderLatency;
 889         addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes,
 890                            ChainLatency);
 891       }
 892       AliasChain = SU;
 893       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 894         addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 895                            TrueMemOrderLatency);
 896       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 897            AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I) {
 898         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 899           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes);
 900       }
 901       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 902            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 903         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 904           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 905                              TrueMemOrderLatency);
 906       }
 907       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 908                       TrueMemOrderLatency);
 909       PendingLoads.clear();
 910       AliasMemDefs.clear();
 911       AliasMemUses.clear();
 912     } else if (MI->mayStore()) {
 913       UnderlyingObjectsVector Objs;
 914       getUnderlyingObjectsForInstr(MI, MFI, Objs);
 915
 916       if (Objs.empty()) {
 917         // Treat all other stores conservatively.
 918         goto new_alias_chain;
 919       }
 920
 921       bool MayAlias = false;
 922       for (UnderlyingObjectsVector::iterator K = Objs.begin(), KE = Objs.end();
 923            K != KE; ++K) {
 924         const Value *V = K->getPointer();
 925         bool ThisMayAlias = K->getInt();
 926         if (ThisMayAlias)
 927           MayAlias = true;
 928
 929         // A store to a specific PseudoSourceValue. Add precise dependencies.
 930         // Record the def in MemDefs, first adding a dep if there is
 931         // an existing def.
 932         MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 933           ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 934         MapVector<const Value *, std::vector<SUnit *> >::iterator IE =
 935           ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 936         if (I != IE) {
 937           for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 938             addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 939                                0, true);
 940
 941           // If we're not using AA, then we only need one store per object.
 942           if (!AAForDep)
 943             I->second.clear();
 944           I->second.push_back(SU);
 945         } else {
 946           if (ThisMayAlias) {
 947             if (!AAForDep)
 948               AliasMemDefs[V].clear();
 949             AliasMemDefs[V].push_back(SU);
 950           } else {
 951             if (!AAForDep)
 952               NonAliasMemDefs[V].clear();
 953             NonAliasMemDefs[V].push_back(SU);
 954           }
 955         }
 956         // Handle the uses in MemUses, if there are any.
 957         MapVector<const Value *, std::vector<SUnit *> >::iterator J =
 958           ((ThisMayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 959         MapVector<const Value *, std::vector<SUnit *> >::iterator JE =
 960           ((ThisMayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 961         if (J != JE) {
 962           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 963             addChainDependency(AAForDep, MFI, SU, J->second[i], RejectMemNodes,
 964                                TrueMemOrderLatency, true);
 965           J->second.clear();
 966         }
 967       }
 968       if (MayAlias) {
 969         // Add dependencies from all the PendingLoads, i.e. loads
 970         // with no underlying object.
 971         for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 972           addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 973                              TrueMemOrderLatency);
 974         // Add dependence on alias chain, if needed.
 975         if (AliasChain)
 976           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 977         // But we also should check dependent instructions for the
 978         // SU in question.
 979         adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 980                         TrueMemOrderLatency);
 981       }
 982       // Add dependence on barrier chain, if needed.
 983       // There is no point to check aliasing on barrier event. Even if
 984       // SU and barrier _could_ be reordered, they should not. In addition,
 985       // we have lost all RejectMemNodes below barrier.
 986       if (BarrierChain)
 987         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 988
 989       if (!ExitSU.isPred(SU))
 990         // Push store's up a bit to avoid them getting in between cmp
 991         // and branches.
 992         ExitSU.addPred(SDep(SU, SDep::Artificial));
 993     } else if (MI->mayLoad()) {
 994       bool MayAlias = true;
 995       if (MI->isInvariantLoad(AA)) {
 996         // Invariant load, no chain dependencies needed!
 997       } else {
 998         UnderlyingObjectsVector Objs;
 999         getUnderlyingObjectsForInstr(MI, MFI, Objs);
1000
1001         if (Objs.empty()) {
1002           // A load with no underlying object. Depend on all
1003           // potentially aliasing stores.
1004           for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
1005                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
1006             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1007               addChainDependency(AAForDep, MFI, SU, I->second[i],
1008                                  RejectMemNodes);
1009
1010           PendingLoads.push_back(SU);
1011           MayAlias = true;
1012         } else {
1013           MayAlias = false;
1014         }
1015
1016         for (UnderlyingObjectsVector::iterator
1017              J = Objs.begin(), JE = Objs.end(); J != JE; ++J) {
1018           const Value *V = J->getPointer();
1019           bool ThisMayAlias = J->getInt();
1020
1021           if (ThisMayAlias)
1022             MayAlias = true;
1023
1024           // A load from a specific PseudoSourceValue. Add precise dependencies.
1025           MapVector<const Value *, std::vector<SUnit *> >::iterator I =
1026             ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
1027           MapVector<const Value *, std::vector<SUnit *> >::iterator IE =
1028             ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
1029           if (I != IE)
1030             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1031               addChainDependency(AAForDep, MFI, SU, I->second[i],
1032                                  RejectMemNodes, 0, true);
1033           if (ThisMayAlias)
1034             AliasMemUses[V].push_back(SU);
1035           else
1036             NonAliasMemUses[V].push_back(SU);
1037         }
1038         if (MayAlias)
1039           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
1040         // Add dependencies on alias and barrier chains, if needed.
1041         if (MayAlias && AliasChain)
1042           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
1043         if (BarrierChain)
1044           BarrierChain->addPred(SDep(SU, SDep::Barrier));
1045       }
1046     }
1047   }
1048   if (DbgMI)
1049     FirstDbgValue = DbgMI;
1050
1051   Defs.clear();
1052   Uses.clear();
1053   VRegDefs.clear();
1054   PendingLoads.clear();
1055 }
1056
1057 /// \brief Initialize register live-range state for updating kills.
1058 void ScheduleDAGInstrs::startBlockForKills(MachineBasicBlock *BB) {
1059   // Start with no live registers.
1060   LiveRegs.reset();
1061
1062   // Examine the live-in regs of all successors.
1063   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
1064        SE = BB->succ_end(); SI != SE; ++SI) {
1065     for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
1066          E = (*SI)->livein_end(); I != E; ++I) {
1067       unsigned Reg = *I;
1068       // Repeat, for reg and all subregs.
1069       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1070            SubRegs.isValid(); ++SubRegs)
1071         LiveRegs.set(*SubRegs);
1072     }
1073   }
1074 }
1075
1076 bool ScheduleDAGInstrs::toggleKillFlag(MachineInstr *MI, MachineOperand &MO) {
1077   // Setting kill flag...
1078   if (!MO.isKill()) {
1079     MO.setIsKill(true);
1080     return false;
1081   }
1082
1083   // If MO itself is live, clear the kill flag...
1084   if (LiveRegs.test(MO.getReg())) {
1085     MO.setIsKill(false);
1086     return false;
1087   }
1088
1089   // If any subreg of MO is live, then create an imp-def for that
1090   // subreg and keep MO marked as killed.
1091   MO.setIsKill(false);
1092   bool AllDead = true;
1093   const unsigned SuperReg = MO.getReg();
1094   MachineInstrBuilder MIB(MF, MI);
1095   for (MCSubRegIterator SubRegs(SuperReg, TRI); SubRegs.isValid(); ++SubRegs) {
1096     if (LiveRegs.test(*SubRegs)) {
1097       MIB.addReg(*SubRegs, RegState::ImplicitDefine);
1098       AllDead = false;
1099     }
1100   }
1101
1102   if(AllDead)
1103     MO.setIsKill(true);
1104   return false;
1105 }
1106
1107 // FIXME: Reuse the LivePhysRegs utility for this.
1108 void ScheduleDAGInstrs::fixupKills(MachineBasicBlock *MBB) {
1109   DEBUG(dbgs() << "Fixup kills for BB#" << MBB->getNumber() << '\n');
1110
1111   LiveRegs.resize(TRI->getNumRegs());
1112   BitVector killedRegs(TRI->getNumRegs());
1113
1114   startBlockForKills(MBB);
1115
1116   // Examine block from end to start...
1117   unsigned Count = MBB->size();
1118   for (MachineBasicBlock::iterator I = MBB->end(), E = MBB->begin();
1119        I != E; --Count) {
1120     MachineInstr *MI = --I;
1121     if (MI->isDebugValue())
1122       continue;
1123
1124     // Update liveness.  Registers that are defed but not used in this
1125     // instruction are now dead. Mark register and all subregs as they
1126     // are completely defined.
1127     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1128       MachineOperand &MO = MI->getOperand(i);
1129       if (MO.isRegMask())
1130         LiveRegs.clearBitsNotInMask(MO.getRegMask());
1131       if (!MO.isReg()) continue;
1132       unsigned Reg = MO.getReg();
1133       if (Reg == 0) continue;
1134       if (!MO.isDef()) continue;
1135       // Ignore two-addr defs.
1136       if (MI->isRegTiedToUseOperand(i)) continue;
1137
1138       // Repeat for reg and all subregs.
1139       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1140            SubRegs.isValid(); ++SubRegs)
1141         LiveRegs.reset(*SubRegs);
1142     }
1143
1144     // Examine all used registers and set/clear kill flag. When a
1145     // register is used multiple times we only set the kill flag on
1146     // the first use. Don't set kill flags on undef operands.
1147     killedRegs.reset();
1148     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1149       MachineOperand &MO = MI->getOperand(i);
1150       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1151       unsigned Reg = MO.getReg();
1152       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1153
1154       bool kill = false;
1155       if (!killedRegs.test(Reg)) {
1156         kill = true;
1157         // A register is not killed if any subregs are live...
1158         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
1159           if (LiveRegs.test(*SubRegs)) {
1160             kill = false;
1161             break;
1162           }
1163         }
1164
1165         // If subreg is not live, then register is killed if it became
1166         // live in this instruction
1167         if (kill)
1168           kill = !LiveRegs.test(Reg);
1169       }
1170
1171       if (MO.isKill() != kill) {
1172         DEBUG(dbgs() << "Fixing " << MO << " in ");
1173         // Warning: toggleKillFlag may invalidate MO.
1174         toggleKillFlag(MI, MO);
1175         DEBUG(MI->dump());
1176       }
1177
1178       killedRegs.set(Reg);
1179     }
1180
1181     // Mark any used register (that is not using undef) and subregs as
1182     // now live...
1183     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1184       MachineOperand &MO = MI->getOperand(i);
1185       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1186       unsigned Reg = MO.getReg();
1187       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1188
1189       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1190            SubRegs.isValid(); ++SubRegs)
1191         LiveRegs.set(*SubRegs);
1192     }
1193   }
1194 }
1195
1196 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
1197 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1198   SU->getInstr()->dump();
1199 #endif
1200 }
1201
1202 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
1203   std::string s;
1204   raw_string_ostream oss(s);
1205   if (SU == &EntrySU)
1206     oss << "<entry>";
1207   else if (SU == &ExitSU)
1208     oss << "<exit>";
1209   else
1210     SU->getInstr()->print(oss, &TM, /*SkipOpers=*/true);
1211   return oss.str();
1212 }
1213
1214 /// Return the basic block label. It is not necessarilly unique because a block
1215 /// contains multiple scheduling regions. But it is fine for visualization.
1216 std::string ScheduleDAGInstrs::getDAGName() const {
1217   return "dag." + BB->getFullName();
1218 }
1219
1220 //===----------------------------------------------------------------------===//
1221 // SchedDFSResult Implementation
1222 //===----------------------------------------------------------------------===//
1223
1224 namespace llvm {
1225 /// \brief Internal state used to compute SchedDFSResult.
1226 class SchedDFSImpl {
1227   SchedDFSResult &R;
1228
1229   /// Join DAG nodes into equivalence classes by their subtree.
1230   IntEqClasses SubtreeClasses;
1231   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
1232   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
1233
1234   struct RootData {
1235     unsigned NodeID;
1236     unsigned ParentNodeID;  // Parent node (member of the parent subtree).
1237     unsigned SubInstrCount; // Instr count in this tree only, not children.
1238
1239     RootData(unsigned id): NodeID(id),
1240                            ParentNodeID(SchedDFSResult::InvalidSubtreeID),
1241                            SubInstrCount(0) {}
1242
1243     unsigned getSparseSetIndex() const { return NodeID; }
1244   };
1245
1246   SparseSet<RootData> RootSet;
1247
1248 public:
1249   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSNodeData.size()) {
1250     RootSet.setUniverse(R.DFSNodeData.size());
1251   }
1252
1253   /// Return true if this node been visited by the DFS traversal.
1254   ///
1255   /// During visitPostorderNode the Node's SubtreeID is assigned to the Node
1256   /// ID. Later, SubtreeID is updated but remains valid.
1257   bool isVisited(const SUnit *SU) const {
1258     return R.DFSNodeData[SU->NodeNum].SubtreeID
1259       != SchedDFSResult::InvalidSubtreeID;
1260   }
1261
1262   /// Initialize this node's instruction count. We don't need to flag the node
1263   /// visited until visitPostorder because the DAG cannot have cycles.
1264   void visitPreorder(const SUnit *SU) {
1265     R.DFSNodeData[SU->NodeNum].InstrCount =
1266       SU->getInstr()->isTransient() ? 0 : 1;
1267   }
1268
1269   /// Called once for each node after all predecessors are visited. Revisit this
1270   /// node's predecessors and potentially join them now that we know the ILP of
1271   /// the other predecessors.
1272   void visitPostorderNode(const SUnit *SU) {
1273     // Mark this node as the root of a subtree. It may be joined with its
1274     // successors later.
1275     R.DFSNodeData[SU->NodeNum].SubtreeID = SU->NodeNum;
1276     RootData RData(SU->NodeNum);
1277     RData.SubInstrCount = SU->getInstr()->isTransient() ? 0 : 1;
1278
1279     // If any predecessors are still in their own subtree, they either cannot be
1280     // joined or are large enough to remain separate. If this parent node's
1281     // total instruction count is not greater than a child subtree by at least
1282     // the subtree limit, then try to join it now since splitting subtrees is
1283     // only useful if multiple high-pressure paths are possible.
1284     unsigned InstrCount = R.DFSNodeData[SU->NodeNum].InstrCount;
1285     for (SUnit::const_pred_iterator
1286            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1287       if (PI->getKind() != SDep::Data)
1288         continue;
1289       unsigned PredNum = PI->getSUnit()->NodeNum;
1290       if ((InstrCount - R.DFSNodeData[PredNum].InstrCount) < R.SubtreeLimit)
1291         joinPredSubtree(*PI, SU, /*CheckLimit=*/false);
1292
1293       // Either link or merge the TreeData entry from the child to the parent.
1294       if (R.DFSNodeData[PredNum].SubtreeID == PredNum) {
1295         // If the predecessor's parent is invalid, this is a tree edge and the
1296         // current node is the parent.
1297         if (RootSet[PredNum].ParentNodeID == SchedDFSResult::InvalidSubtreeID)
1298           RootSet[PredNum].ParentNodeID = SU->NodeNum;
1299       }
1300       else if (RootSet.count(PredNum)) {
1301         // The predecessor is not a root, but is still in the root set. This
1302         // must be the new parent that it was just joined to. Note that
1303         // RootSet[PredNum].ParentNodeID may either be invalid or may still be
1304         // set to the original parent.
1305         RData.SubInstrCount += RootSet[PredNum].SubInstrCount;
1306         RootSet.erase(PredNum);
1307       }
1308     }
1309     RootSet[SU->NodeNum] = RData;
1310   }
1311
1312   /// Called once for each tree edge after calling visitPostOrderNode on the
1313   /// predecessor. Increment the parent node's instruction count and
1314   /// preemptively join this subtree to its parent's if it is small enough.
1315   void visitPostorderEdge(const SDep &PredDep, const SUnit *Succ) {
1316     R.DFSNodeData[Succ->NodeNum].InstrCount
1317       += R.DFSNodeData[PredDep.getSUnit()->NodeNum].InstrCount;
1318     joinPredSubtree(PredDep, Succ);
1319   }
1320
1321   /// Add a connection for cross edges.
1322   void visitCrossEdge(const SDep &PredDep, const SUnit *Succ) {
1323     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1324   }
1325
1326   /// Set each node's subtree ID to the representative ID and record connections
1327   /// between trees.
1328   void finalize() {
1329     SubtreeClasses.compress();
1330     R.DFSTreeData.resize(SubtreeClasses.getNumClasses());
1331     assert(SubtreeClasses.getNumClasses() == RootSet.size()
1332            && "number of roots should match trees");
1333     for (SparseSet<RootData>::const_iterator
1334            RI = RootSet.begin(), RE = RootSet.end(); RI != RE; ++RI) {
1335       unsigned TreeID = SubtreeClasses[RI->NodeID];
1336       if (RI->ParentNodeID != SchedDFSResult::InvalidSubtreeID)
1337         R.DFSTreeData[TreeID].ParentTreeID = SubtreeClasses[RI->ParentNodeID];
1338       R.DFSTreeData[TreeID].SubInstrCount = RI->SubInstrCount;
1339       // Note that SubInstrCount may be greater than InstrCount if we joined
1340       // subtrees across a cross edge. InstrCount will be attributed to the
1341       // original parent, while SubInstrCount will be attributed to the joined
1342       // parent.
1343     }
1344     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1345     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1346     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1347     for (unsigned Idx = 0, End = R.DFSNodeData.size(); Idx != End; ++Idx) {
1348       R.DFSNodeData[Idx].SubtreeID = SubtreeClasses[Idx];
1349       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1350             << R.DFSNodeData[Idx].SubtreeID << '\n');
1351     }
1352     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1353            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1354          I != E; ++I) {
1355       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1356       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1357       if (PredTree == SuccTree)
1358         continue;
1359       unsigned Depth = I->first->getDepth();
1360       addConnection(PredTree, SuccTree, Depth);
1361       addConnection(SuccTree, PredTree, Depth);
1362     }
1363   }
1364
1365 protected:
1366   /// Join the predecessor subtree with the successor that is its DFS
1367   /// parent. Apply some heuristics before joining.
1368   bool joinPredSubtree(const SDep &PredDep, const SUnit *Succ,
1369                        bool CheckLimit = true) {
1370     assert(PredDep.getKind() == SDep::Data && "Subtrees are for data edges");
1371
1372     // Check if the predecessor is already joined.
1373     const SUnit *PredSU = PredDep.getSUnit();
1374     unsigned PredNum = PredSU->NodeNum;
1375     if (R.DFSNodeData[PredNum].SubtreeID != PredNum)
1376       return false;
1377
1378     // Four is the magic number of successors before a node is considered a
1379     // pinch point.
1380     unsigned NumDataSucs = 0;
1381     for (SUnit::const_succ_iterator SI = PredSU->Succs.begin(),
1382            SE = PredSU->Succs.end(); SI != SE; ++SI) {
1383       if (SI->getKind() == SDep::Data) {
1384         if (++NumDataSucs >= 4)
1385           return false;
1386       }
1387     }
1388     if (CheckLimit && R.DFSNodeData[PredNum].InstrCount > R.SubtreeLimit)
1389       return false;
1390     R.DFSNodeData[PredNum].SubtreeID = Succ->NodeNum;
1391     SubtreeClasses.join(Succ->NodeNum, PredNum);
1392     return true;
1393   }
1394
1395   /// Called by finalize() to record a connection between trees.
1396   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1397     if (!Depth)
1398       return;
1399
1400     do {
1401       SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1402         R.SubtreeConnections[FromTree];
1403       for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1404              I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1405         if (I->TreeID == ToTree) {
1406           I->Level = std::max(I->Level, Depth);
1407           return;
1408         }
1409       }
1410       Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1411       FromTree = R.DFSTreeData[FromTree].ParentTreeID;
1412     } while (FromTree != SchedDFSResult::InvalidSubtreeID);
1413   }
1414 };
1415 } // namespace llvm
1416
1417 namespace {
1418 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1419 class SchedDAGReverseDFS {
1420   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1421 public:
1422   bool isComplete() const { return DFSStack.empty(); }
1423
1424   void follow(const SUnit *SU) {
1425     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1426   }
1427   void advance() { ++DFSStack.back().second; }
1428
1429   const SDep *backtrack() {
1430     DFSStack.pop_back();
1431     return DFSStack.empty() ? 0 : std::prev(DFSStack.back().second);
1432   }
1433
1434   const SUnit *getCurr() const { return DFSStack.back().first; }
1435
1436   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1437
1438   SUnit::const_pred_iterator getPredEnd() const {
1439     return getCurr()->Preds.end();
1440   }
1441 };
1442 } // anonymous
1443
1444 static bool hasDataSucc(const SUnit *SU) {
1445   for (SUnit::const_succ_iterator
1446          SI = SU->Succs.begin(), SE = SU->Succs.end(); SI != SE; ++SI) {
1447     if (SI->getKind() == SDep::Data && !SI->getSUnit()->isBoundaryNode())
1448       return true;
1449   }
1450   return false;
1451 }
1452
1453 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1454 /// search from this root.
1455 void SchedDFSResult::compute(ArrayRef<SUnit> SUnits) {
1456   if (!IsBottomUp)
1457     llvm_unreachable("Top-down ILP metric is unimplemnted");
1458
1459   SchedDFSImpl Impl(*this);
1460   for (ArrayRef<SUnit>::const_iterator
1461          SI = SUnits.begin(), SE = SUnits.end(); SI != SE; ++SI) {
1462     const SUnit *SU = &*SI;
1463     if (Impl.isVisited(SU) || hasDataSucc(SU))
1464       continue;
1465
1466     SchedDAGReverseDFS DFS;
1467     Impl.visitPreorder(SU);
1468     DFS.follow(SU);
1469     for (;;) {
1470       // Traverse the leftmost path as far as possible.
1471       while (DFS.getPred() != DFS.getPredEnd()) {
1472         const SDep &PredDep = *DFS.getPred();
1473         DFS.advance();
1474         // Ignore non-data edges.
1475         if (PredDep.getKind() != SDep::Data
1476             || PredDep.getSUnit()->isBoundaryNode()) {
1477           continue;
1478         }
1479         // An already visited edge is a cross edge, assuming an acyclic DAG.
1480         if (Impl.isVisited(PredDep.getSUnit())) {
1481           Impl.visitCrossEdge(PredDep, DFS.getCurr());
1482           continue;
1483         }
1484         Impl.visitPreorder(PredDep.getSUnit());
1485         DFS.follow(PredDep.getSUnit());
1486       }
1487       // Visit the top of the stack in postorder and backtrack.
1488       const SUnit *Child = DFS.getCurr();
1489       const SDep *PredDep = DFS.backtrack();
1490       Impl.visitPostorderNode(Child);
1491       if (PredDep)
1492         Impl.visitPostorderEdge(*PredDep, DFS.getCurr());
1493       if (DFS.isComplete())
1494         break;
1495     }
1496   }
1497   Impl.finalize();
1498 }
1499
1500 /// The root of the given SubtreeID was just scheduled. For all subtrees
1501 /// connected to this tree, record the depth of the connection so that the
1502 /// nearest connected subtrees can be prioritized.
1503 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1504   for (SmallVectorImpl<Connection>::const_iterator
1505          I = SubtreeConnections[SubtreeID].begin(),
1506          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1507     SubtreeConnectLevels[I->TreeID] =
1508       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1509     DEBUG(dbgs() << "  Tree: " << I->TreeID
1510           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1511   }
1512 }
1513
1514 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1515 void ILPValue::print(raw_ostream &OS) const {
1516   OS << InstrCount << " / " << Length << " = ";
1517   if (!Length)
1518     OS << "BADILP";
1519   else
1520     OS << format("%g", ((double)InstrCount / Length));
1521 }
1522
1523 void ILPValue::dump() const {
1524   dbgs() << *this << '\n';
1525 }
1526
1527 namespace llvm {
1528
1529 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1530   Val.print(OS);
1531   return OS;
1532 }
1533
1534 } // namespace llvm
1535 #endif // !NDEBUG || LLVM_ENABLE_DUMP