lib/CodeGen/Passes.cpp

   1 //===-- Passes.cpp - Target independent code generation passes ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/Passes.h"
  16 #include "llvm/Analysis/Passes.h"
  17 #include "llvm/CodeGen/GCStrategy.h"
  18 #include "llvm/CodeGen/MachineFunctionPass.h"
  19 #include "llvm/CodeGen/RegAllocRegistry.h"
  20 #include "llvm/IR/IRPrintingPasses.h"
  21 #include "llvm/IR/Verifier.h"
  22 #include "llvm/MC/MCAsmInfo.h"
  23 #include "llvm/PassManager.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Target/TargetSubtargetInfo.h"
  29 #include "llvm/Transforms/Scalar.h"
  30 #include "llvm/Transforms/Utils/SymbolRewriter.h"
  31
  32 using namespace llvm;
  33
  34 static cl::opt<bool> DisablePostRA("disable-post-ra", cl::Hidden,
  35     cl::desc("Disable Post Regalloc"));
  36 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  37     cl::desc("Disable branch folding"));
  38 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  39     cl::desc("Disable tail duplication"));
  40 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  41     cl::desc("Disable pre-register allocation tail duplication"));
  42 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  43     cl::Hidden, cl::desc("Disable probability-driven block placement"));
  44 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  45     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  46 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  47     cl::desc("Disable Stack Slot Coloring"));
  48 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  49     cl::desc("Disable Machine Dead Code Elimination"));
  50 static cl::opt<bool> DisableEarlyIfConversion("disable-early-ifcvt", cl::Hidden,
  51     cl::desc("Disable Early If-conversion"));
  52 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  53     cl::desc("Disable Machine LICM"));
  54 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  55     cl::desc("Disable Machine Common Subexpression Elimination"));
  56 static cl::opt<cl::boolOrDefault>
  57 OptimizeRegAlloc("optimize-regalloc", cl::Hidden,
  58     cl::desc("Enable optimized register allocation compilation path."));
  59 static cl::opt<cl::boolOrDefault>
  60 EnableMachineSched("enable-misched",
  61     cl::desc("Enable the machine instruction scheduling pass."));
  62 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  63     cl::Hidden,
  64     cl::desc("Disable Machine LICM"));
  65 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  66     cl::desc("Disable Machine Sinking"));
  67 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  68     cl::desc("Disable Loop Strength Reduction Pass"));
  69 static cl::opt<bool> DisableConstantHoisting("disable-constant-hoisting",
  70     cl::Hidden, cl::desc("Disable ConstantHoisting"));
  71 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  72     cl::desc("Disable Codegen Prepare"));
  73 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  74     cl::desc("Disable Copy Propagation pass"));
  75 static cl::opt<bool> DisablePartialLibcallInlining("disable-partial-libcall-inlining",
  76     cl::Hidden, cl::desc("Disable Partial Libcall Inlining"));
  77 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  78     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  79 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  80     cl::desc("Print LLVM IR input to isel pass"));
  81 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  82     cl::desc("Dump garbage collector data"));
  83 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
  84     cl::desc("Verify generated machine code"),
  85     cl::init(getenv("LLVM_VERIFY_MACHINEINSTRS")!=nullptr));
  86 static cl::opt<std::string>
  87 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
  88                    cl::desc("Print machine instrs"),
  89                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
  90
  91 // Temporary option to allow experimenting with MachineScheduler as a post-RA
  92 // scheduler. Targets can "properly" enable this with
  93 // substitutePass(&PostRASchedulerID, &PostMachineSchedulerID); Ideally it
  94 // wouldn't be part of the standard pass pipeline, and the target would just add
  95 // a PostRA scheduling pass wherever it wants.
  96 static cl::opt<bool> MISchedPostRA("misched-postra", cl::Hidden,
  97   cl::desc("Run MachineScheduler post regalloc (independent of preRA sched)"));
  98
  99 // Experimental option to run live interval analysis early.
 100 static cl::opt<bool> EarlyLiveIntervals("early-live-intervals", cl::Hidden,
 101     cl::desc("Run live interval analysis earlier in the pipeline"));
 102
 103 static cl::opt<bool> UseCFLAA("use-cfl-aa-in-codegen",
 104   cl::init(false), cl::Hidden,
 105   cl::desc("Enable the new, experimental CFL alias analysis in CodeGen"));
 106
 107 /// Allow standard passes to be disabled by command line options. This supports
 108 /// simple binary flags that either suppress the pass or do nothing.
 109 /// i.e. -disable-mypass=false has no effect.
 110 /// These should be converted to boolOrDefault in order to use applyOverride.
 111 static IdentifyingPassPtr applyDisable(IdentifyingPassPtr PassID,
 112                                        bool Override) {
 113   if (Override)
 114     return IdentifyingPassPtr();
 115   return PassID;
 116 }
 117
 118 /// Allow Pass selection to be overriden by command line options. This supports
 119 /// flags with ternary conditions. TargetID is passed through by default. The
 120 /// pass is suppressed when the option is false. When the option is true, the
 121 /// StandardID is selected if the target provides no default.
 122 static IdentifyingPassPtr applyOverride(IdentifyingPassPtr TargetID,
 123                                         cl::boolOrDefault Override,
 124                                         AnalysisID StandardID) {
 125   switch (Override) {
 126   case cl::BOU_UNSET:
 127     return TargetID;
 128   case cl::BOU_TRUE:
 129     if (TargetID.isValid())
 130       return TargetID;
 131     if (StandardID == nullptr)
 132       report_fatal_error("Target cannot enable pass");
 133     return StandardID;
 134   case cl::BOU_FALSE:
 135     return IdentifyingPassPtr();
 136   }
 137   llvm_unreachable("Invalid command line option state");
 138 }
 139
 140 /// Allow standard passes to be disabled by the command line, regardless of who
 141 /// is adding the pass.
 142 ///
 143 /// StandardID is the pass identified in the standard pass pipeline and provided
 144 /// to addPass(). It may be a target-specific ID in the case that the target
 145 /// directly adds its own pass, but in that case we harmlessly fall through.
 146 ///
 147 /// TargetID is the pass that the target has configured to override StandardID.
 148 ///
 149 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 150 /// pass to run. This allows multiple options to control a single pass depending
 151 /// on where in the pipeline that pass is added.
 152 static IdentifyingPassPtr overridePass(AnalysisID StandardID,
 153                                        IdentifyingPassPtr TargetID) {
 154   if (StandardID == &PostRASchedulerID)
 155     return applyDisable(TargetID, DisablePostRA);
 156
 157   if (StandardID == &BranchFolderPassID)
 158     return applyDisable(TargetID, DisableBranchFold);
 159
 160   if (StandardID == &TailDuplicateID)
 161     return applyDisable(TargetID, DisableTailDuplicate);
 162
 163   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 164     return applyDisable(TargetID, DisableEarlyTailDup);
 165
 166   if (StandardID == &MachineBlockPlacementID)
 167     return applyDisable(TargetID, DisableBlockPlacement);
 168
 169   if (StandardID == &StackSlotColoringID)
 170     return applyDisable(TargetID, DisableSSC);
 171
 172   if (StandardID == &DeadMachineInstructionElimID)
 173     return applyDisable(TargetID, DisableMachineDCE);
 174
 175   if (StandardID == &EarlyIfConverterID)
 176     return applyDisable(TargetID, DisableEarlyIfConversion);
 177
 178   if (StandardID == &MachineLICMID)
 179     return applyDisable(TargetID, DisableMachineLICM);
 180
 181   if (StandardID == &MachineCSEID)
 182     return applyDisable(TargetID, DisableMachineCSE);
 183
 184   if (StandardID == &MachineSchedulerID)
 185     return applyOverride(TargetID, EnableMachineSched, StandardID);
 186
 187   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 188     return applyDisable(TargetID, DisablePostRAMachineLICM);
 189
 190   if (StandardID == &MachineSinkingID)
 191     return applyDisable(TargetID, DisableMachineSink);
 192
 193   if (StandardID == &MachineCopyPropagationID)
 194     return applyDisable(TargetID, DisableCopyProp);
 195
 196   return TargetID;
 197 }
 198
 199 //===---------------------------------------------------------------------===//
 200 /// TargetPassConfig
 201 //===---------------------------------------------------------------------===//
 202
 203 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 204                 "Target Pass Configuration", false, false)
 205 char TargetPassConfig::ID = 0;
 206
 207 // Pseudo Pass IDs.
 208 char TargetPassConfig::EarlyTailDuplicateID = 0;
 209 char TargetPassConfig::PostRAMachineLICMID = 0;
 210
 211 namespace llvm {
 212 class PassConfigImpl {
 213 public:
 214   // List of passes explicitly substituted by this target. Normally this is
 215   // empty, but it is a convenient way to suppress or replace specific passes
 216   // that are part of a standard pass pipeline without overridding the entire
 217   // pipeline. This mechanism allows target options to inherit a standard pass's
 218   // user interface. For example, a target may disable a standard pass by
 219   // default by substituting a pass ID of zero, and the user may still enable
 220   // that standard pass with an explicit command line option.
 221   DenseMap<AnalysisID,IdentifyingPassPtr> TargetPasses;
 222
 223   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 224   /// is inserted after each instance of the first one.
 225   SmallVector<std::pair<AnalysisID, IdentifyingPassPtr>, 4> InsertedPasses;
 226 };
 227 } // namespace llvm
 228
 229 // Out of line virtual method.
 230 TargetPassConfig::~TargetPassConfig() {
 231   delete Impl;
 232 }
 233
 234 // Out of line constructor provides default values for pass options and
 235 // registers all common codegen passes.
 236 TargetPassConfig::TargetPassConfig(TargetMachine *tm, PassManagerBase &pm)
 237   : ImmutablePass(ID), PM(&pm), StartAfter(nullptr), StopAfter(nullptr),
 238     Started(true), Stopped(false), TM(tm), Impl(nullptr), Initialized(false),
 239     DisableVerify(false),
 240     EnableTailMerge(true) {
 241
 242   Impl = new PassConfigImpl();
 243
 244   // Register all target independent codegen passes to activate their PassIDs,
 245   // including this pass itself.
 246   initializeCodeGen(*PassRegistry::getPassRegistry());
 247
 248   // Substitute Pseudo Pass IDs for real ones.
 249   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 250   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 251
 252   // Temporarily disable experimental passes.
 253   const TargetSubtargetInfo &ST = TM->getSubtarget<TargetSubtargetInfo>();
 254   if (!ST.useMachineScheduler())
 255     disablePass(&MachineSchedulerID);
 256 }
 257
 258 /// Insert InsertedPassID pass after TargetPassID.
 259 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 260                                   IdentifyingPassPtr InsertedPassID) {
 261   assert(((!InsertedPassID.isInstance() &&
 262            TargetPassID != InsertedPassID.getID()) ||
 263           (InsertedPassID.isInstance() &&
 264            TargetPassID != InsertedPassID.getInstance()->getPassID())) &&
 265          "Insert a pass after itself!");
 266   std::pair<AnalysisID, IdentifyingPassPtr> P(TargetPassID, InsertedPassID);
 267   Impl->InsertedPasses.push_back(P);
 268 }
 269
 270 /// createPassConfig - Create a pass configuration object to be used by
 271 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 272 ///
 273 /// Targets may override this to extend TargetPassConfig.
 274 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 275   return new TargetPassConfig(this, PM);
 276 }
 277
 278 TargetPassConfig::TargetPassConfig()
 279   : ImmutablePass(ID), PM(nullptr) {
 280   llvm_unreachable("TargetPassConfig should not be constructed on-the-fly");
 281 }
 282
 283 // Helper to verify the analysis is really immutable.
 284 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 285   assert(!Initialized && "PassConfig is immutable");
 286   Opt = Val;
 287 }
 288
 289 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 290                                       IdentifyingPassPtr TargetID) {
 291   Impl->TargetPasses[StandardID] = TargetID;
 292 }
 293
 294 IdentifyingPassPtr TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 295   DenseMap<AnalysisID, IdentifyingPassPtr>::const_iterator
 296     I = Impl->TargetPasses.find(ID);
 297   if (I == Impl->TargetPasses.end())
 298     return ID;
 299   return I->second;
 300 }
 301
 302 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 303 /// Started/Stopped flags indicate either that the compilation should start at
 304 /// a later pass or that it should stop after an earlier pass, then do not add
 305 /// the pass.  Finally, compare the current pass against the StartAfter
 306 /// and StopAfter options and change the Started/Stopped flags accordingly.
 307 void TargetPassConfig::addPass(Pass *P) {
 308   assert(!Initialized && "PassConfig is immutable");
 309
 310   // Cache the Pass ID here in case the pass manager finds this pass is
 311   // redundant with ones already scheduled / available, and deletes it.
 312   // Fundamentally, once we add the pass to the manager, we no longer own it
 313   // and shouldn't reference it.
 314   AnalysisID PassID = P->getPassID();
 315
 316   if (Started && !Stopped)
 317     PM->add(P);
 318   else
 319     delete P;
 320   if (StopAfter == PassID)
 321     Stopped = true;
 322   if (StartAfter == PassID)
 323     Started = true;
 324   if (Stopped && !Started)
 325     report_fatal_error("Cannot stop compilation after pass that is not run");
 326 }
 327
 328 /// Add a CodeGen pass at this point in the pipeline after checking for target
 329 /// and command line overrides.
 330 ///
 331 /// addPass cannot return a pointer to the pass instance because is internal the
 332 /// PassManager and the instance we create here may already be freed.
 333 AnalysisID TargetPassConfig::addPass(AnalysisID PassID) {
 334   IdentifyingPassPtr TargetID = getPassSubstitution(PassID);
 335   IdentifyingPassPtr FinalPtr = overridePass(PassID, TargetID);
 336   if (!FinalPtr.isValid())
 337     return nullptr;
 338
 339   Pass *P;
 340   if (FinalPtr.isInstance())
 341     P = FinalPtr.getInstance();
 342   else {
 343     P = Pass::createPass(FinalPtr.getID());
 344     if (!P)
 345       llvm_unreachable("Pass ID not registered");
 346   }
 347   AnalysisID FinalID = P->getPassID();
 348   addPass(P); // Ends the lifetime of P.
 349
 350   // Add the passes after the pass P if there is any.
 351   for (SmallVectorImpl<std::pair<AnalysisID, IdentifyingPassPtr> >::iterator
 352          I = Impl->InsertedPasses.begin(), E = Impl->InsertedPasses.end();
 353        I != E; ++I) {
 354     if ((*I).first == PassID) {
 355       assert((*I).second.isValid() && "Illegal Pass ID!");
 356       Pass *NP;
 357       if ((*I).second.isInstance())
 358         NP = (*I).second.getInstance();
 359       else {
 360         NP = Pass::createPass((*I).second.getID());
 361         assert(NP && "Pass ID not registered");
 362       }
 363       addPass(NP);
 364     }
 365   }
 366   return FinalID;
 367 }
 368
 369 void TargetPassConfig::printAndVerify(const char *Banner) {
 370   if (TM->shouldPrintMachineCode())
 371     addPass(createMachineFunctionPrinterPass(dbgs(), Banner));
 372
 373   if (VerifyMachineCode)
 374     addPass(createMachineVerifierPass(Banner));
 375 }
 376
 377 /// Add common target configurable passes that perform LLVM IR to IR transforms
 378 /// following machine independent optimization.
 379 void TargetPassConfig::addIRPasses() {
 380   // Basic AliasAnalysis support.
 381   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 382   // BasicAliasAnalysis wins if they disagree. This is intended to help
 383   // support "obvious" type-punning idioms.
 384   if (UseCFLAA)
 385     addPass(createCFLAliasAnalysisPass());
 386   addPass(createTypeBasedAliasAnalysisPass());
 387   addPass(createScopedNoAliasAAPass());
 388   addPass(createBasicAliasAnalysisPass());
 389
 390   // Before running any passes, run the verifier to determine if the input
 391   // coming from the front-end and/or optimizer is valid.
 392   if (!DisableVerify) {
 393     addPass(createVerifierPass());
 394     addPass(createDebugInfoVerifierPass());
 395   }
 396
 397   // Run loop strength reduction before anything else.
 398   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 399     addPass(createLoopStrengthReducePass());
 400     if (PrintLSR)
 401       addPass(createPrintFunctionPass(dbgs(), "\n\n*** Code after LSR ***\n"));
 402   }
 403
 404   addPass(createGCLoweringPass());
 405
 406   // Make sure that no unreachable blocks are instruction selected.
 407   addPass(createUnreachableBlockEliminationPass());
 408
 409   // Prepare expensive constants for SelectionDAG.
 410   if (getOptLevel() != CodeGenOpt::None && !DisableConstantHoisting)
 411     addPass(createConstantHoistingPass());
 412
 413   if (getOptLevel() != CodeGenOpt::None && !DisablePartialLibcallInlining)
 414     addPass(createPartiallyInlineLibCallsPass());
 415 }
 416
 417 /// Turn exception handling constructs into something the code generators can
 418 /// handle.
 419 void TargetPassConfig::addPassesToHandleExceptions() {
 420   switch (TM->getMCAsmInfo()->getExceptionHandlingType()) {
 421   case ExceptionHandling::SjLj:
 422     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 423     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 424     // catch info can get misplaced when a selector ends up more than one block
 425     // removed from the parent invoke(s). This could happen when a landing
 426     // pad is shared by multiple invokes and is also a target of a normal
 427     // edge from elsewhere.
 428     addPass(createSjLjEHPreparePass(TM));
 429     // FALLTHROUGH
 430   case ExceptionHandling::DwarfCFI:
 431   case ExceptionHandling::ARM:
 432   case ExceptionHandling::ItaniumWinEH:
 433     addPass(createDwarfEHPass(TM));
 434     break;
 435   case ExceptionHandling::None:
 436     addPass(createLowerInvokePass());
 437
 438     // The lower invoke pass may create unreachable code. Remove it.
 439     addPass(createUnreachableBlockEliminationPass());
 440     break;
 441   }
 442 }
 443
 444 /// Add pass to prepare the LLVM IR for code generation. This should be done
 445 /// before exception handling preparation passes.
 446 void TargetPassConfig::addCodeGenPrepare() {
 447   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 448     addPass(createCodeGenPreparePass(TM));
 449   addPass(createRewriteSymbolsPass());
 450 }
 451
 452 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 453 /// instruction selection.
 454 void TargetPassConfig::addISelPrepare() {
 455   addPreISel();
 456
 457   // Need to verify DebugInfo *before* creating the stack protector analysis.
 458   // It's a function pass, and verifying between it and its users causes a
 459   // crash.
 460   if (!DisableVerify)
 461     addPass(createDebugInfoVerifierPass());
 462
 463   addPass(createStackProtectorPass(TM));
 464
 465   if (PrintISelInput)
 466     addPass(createPrintFunctionPass(
 467         dbgs(), "\n\n*** Final LLVM Code input to ISel ***\n"));
 468
 469   // All passes which modify the LLVM IR are now complete; run the verifier
 470   // to ensure that the IR is valid.
 471   if (!DisableVerify)
 472     addPass(createVerifierPass());
 473 }
 474
 475 /// Add the complete set of target-independent postISel code generator passes.
 476 ///
 477 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 478 /// with nontrivial configuration or multiple passes are broken out below in
 479 /// add%Stage routines.
 480 ///
 481 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 482 /// addPre/Post methods with empty header implementations allow injecting
 483 /// target-specific fixups just before or after major stages. Additionally,
 484 /// targets have the flexibility to change pass order within a stage by
 485 /// overriding default implementation of add%Stage routines below. Each
 486 /// technique has maintainability tradeoffs because alternate pass orders are
 487 /// not well supported. addPre/Post works better if the target pass is easily
 488 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 489 /// the target should override the stage instead.
 490 ///
 491 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 492 /// before/after any target-independent pass. But it's currently overkill.
 493 void TargetPassConfig::addMachinePasses() {
 494   // Insert a machine instr printer pass after the specified pass.
 495   // If -print-machineinstrs specified, print machineinstrs after all passes.
 496   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 497     TM->Options.PrintMachineCode = true;
 498   else if (!StringRef(PrintMachineInstrs.getValue())
 499            .equals("option-unspecified")) {
 500     const PassRegistry *PR = PassRegistry::getPassRegistry();
 501     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 502     const PassInfo *IPI = PR->getPassInfo(StringRef("print-machineinstrs"));
 503     assert (TPI && IPI && "Pass ID not registered!");
 504     const char *TID = (const char *)(TPI->getTypeInfo());
 505     const char *IID = (const char *)(IPI->getTypeInfo());
 506     insertPass(TID, IID);
 507   }
 508
 509   // Print the instruction selected machine code...
 510   printAndVerify("After Instruction Selection");
 511
 512   // Expand pseudo-instructions emitted by ISel.
 513   if (addPass(&ExpandISelPseudosID))
 514     printAndVerify("After ExpandISelPseudos");
 515
 516   // Add passes that optimize machine instructions in SSA form.
 517   if (getOptLevel() != CodeGenOpt::None) {
 518     addMachineSSAOptimization();
 519   } else {
 520     // If the target requests it, assign local variables to stack slots relative
 521     // to one another and simplify frame index references where possible.
 522     addPass(&LocalStackSlotAllocationID);
 523   }
 524
 525   // Run pre-ra passes.
 526   if (addPreRegAlloc())
 527     printAndVerify("After PreRegAlloc passes");
 528
 529   // Run register allocation and passes that are tightly coupled with it,
 530   // including phi elimination and scheduling.
 531   if (getOptimizeRegAlloc())
 532     addOptimizedRegAlloc(createRegAllocPass(true));
 533   else
 534     addFastRegAlloc(createRegAllocPass(false));
 535
 536   // Run post-ra passes.
 537   if (addPostRegAlloc())
 538     printAndVerify("After PostRegAlloc passes");
 539
 540   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 541   addPass(&PrologEpilogCodeInserterID);
 542   printAndVerify("After PrologEpilogCodeInserter");
 543
 544   /// Add passes that optimize machine instructions after register allocation.
 545   if (getOptLevel() != CodeGenOpt::None)
 546     addMachineLateOptimization();
 547
 548   // Expand pseudo instructions before second scheduling pass.
 549   addPass(&ExpandPostRAPseudosID);
 550   printAndVerify("After ExpandPostRAPseudos");
 551
 552   // Run pre-sched2 passes.
 553   if (addPreSched2())
 554     printAndVerify("After PreSched2 passes");
 555
 556   // Second pass scheduler.
 557   if (getOptLevel() != CodeGenOpt::None) {
 558     if (MISchedPostRA)
 559       addPass(&PostMachineSchedulerID);
 560     else
 561       addPass(&PostRASchedulerID);
 562     printAndVerify("After PostRAScheduler");
 563   }
 564
 565   // GC
 566   if (addGCPasses()) {
 567     if (PrintGCInfo)
 568       addPass(createGCInfoPrinter(dbgs()));
 569   }
 570
 571   // Basic block placement.
 572   if (getOptLevel() != CodeGenOpt::None)
 573     addBlockPlacement();
 574
 575   if (addPreEmitPass())
 576     printAndVerify("After PreEmit passes");
 577
 578   addPass(&StackMapLivenessID);
 579 }
 580
 581 /// Add passes that optimize machine instructions in SSA form.
 582 void TargetPassConfig::addMachineSSAOptimization() {
 583   // Pre-ra tail duplication.
 584   if (addPass(&EarlyTailDuplicateID))
 585     printAndVerify("After Pre-RegAlloc TailDuplicate");
 586
 587   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 588   // instructions dead.
 589   addPass(&OptimizePHIsID);
 590
 591   // This pass merges large allocas. StackSlotColoring is a different pass
 592   // which merges spill slots.
 593   addPass(&StackColoringID);
 594
 595   // If the target requests it, assign local variables to stack slots relative
 596   // to one another and simplify frame index references where possible.
 597   addPass(&LocalStackSlotAllocationID);
 598
 599   // With optimization, dead code should already be eliminated. However
 600   // there is one known exception: lowered code for arguments that are only
 601   // used by tail calls, where the tail calls reuse the incoming stack
 602   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 603   addPass(&DeadMachineInstructionElimID);
 604   printAndVerify("After codegen DCE pass");
 605
 606   // Allow targets to insert passes that improve instruction level parallelism,
 607   // like if-conversion. Such passes will typically need dominator trees and
 608   // loop info, just like LICM and CSE below.
 609   if (addILPOpts())
 610     printAndVerify("After ILP optimizations");
 611
 612   addPass(&MachineLICMID);
 613   addPass(&MachineCSEID);
 614   addPass(&MachineSinkingID);
 615   printAndVerify("After Machine LICM, CSE and Sinking passes");
 616
 617   addPass(&PeepholeOptimizerID);
 618   // Clean-up the dead code that may have been generated by peephole
 619   // rewriting.
 620   addPass(&DeadMachineInstructionElimID);
 621   printAndVerify("After codegen peephole optimization pass");
 622 }
 623
 624 //===---------------------------------------------------------------------===//
 625 /// Register Allocation Pass Configuration
 626 //===---------------------------------------------------------------------===//
 627
 628 bool TargetPassConfig::getOptimizeRegAlloc() const {
 629   switch (OptimizeRegAlloc) {
 630   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 631   case cl::BOU_TRUE:  return true;
 632   case cl::BOU_FALSE: return false;
 633   }
 634   llvm_unreachable("Invalid optimize-regalloc state");
 635 }
 636
 637 /// RegisterRegAlloc's global Registry tracks allocator registration.
 638 MachinePassRegistry RegisterRegAlloc::Registry;
 639
 640 /// A dummy default pass factory indicates whether the register allocator is
 641 /// overridden on the command line.
 642 static FunctionPass *useDefaultRegisterAllocator() { return nullptr; }
 643 static RegisterRegAlloc
 644 defaultRegAlloc("default",
 645                 "pick register allocator based on -O option",
 646                 useDefaultRegisterAllocator);
 647
 648 /// -regalloc=... command line option.
 649 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 650                RegisterPassParser<RegisterRegAlloc> >
 651 RegAlloc("regalloc",
 652          cl::init(&useDefaultRegisterAllocator),
 653          cl::desc("Register allocator to use"));
 654
 655
 656 /// Instantiate the default register allocator pass for this target for either
 657 /// the optimized or unoptimized allocation path. This will be added to the pass
 658 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 659 /// in the optimized case.
 660 ///
 661 /// A target that uses the standard regalloc pass order for fast or optimized
 662 /// allocation may still override this for per-target regalloc
 663 /// selection. But -regalloc=... always takes precedence.
 664 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 665   if (Optimized)
 666     return createGreedyRegisterAllocator();
 667   else
 668     return createFastRegisterAllocator();
 669 }
 670
 671 /// Find and instantiate the register allocation pass requested by this target
 672 /// at the current optimization level.  Different register allocators are
 673 /// defined as separate passes because they may require different analysis.
 674 ///
 675 /// This helper ensures that the regalloc= option is always available,
 676 /// even for targets that override the default allocator.
 677 ///
 678 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 679 /// this can be folded into addPass.
 680 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 681   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 682
 683   // Initialize the global default.
 684   if (!Ctor) {
 685     Ctor = RegAlloc;
 686     RegisterRegAlloc::setDefault(RegAlloc);
 687   }
 688   if (Ctor != useDefaultRegisterAllocator)
 689     return Ctor();
 690
 691   // With no -regalloc= override, ask the target for a regalloc pass.
 692   return createTargetRegisterAllocator(Optimized);
 693 }
 694
 695 /// Return true if the default global register allocator is in use and
 696 /// has not be overriden on the command line with '-regalloc=...'
 697 bool TargetPassConfig::usingDefaultRegAlloc() const {
 698   return RegAlloc.getNumOccurrences() == 0;
 699 }
 700
 701 /// Add the minimum set of target-independent passes that are required for
 702 /// register allocation. No coalescing or scheduling.
 703 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 704   addPass(&PHIEliminationID);
 705   addPass(&TwoAddressInstructionPassID);
 706
 707   addPass(RegAllocPass);
 708   printAndVerify("After Register Allocation");
 709 }
 710
 711 /// Add standard target-independent passes that are tightly coupled with
 712 /// optimized register allocation, including coalescing, machine instruction
 713 /// scheduling, and register allocation itself.
 714 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 715   addPass(&ProcessImplicitDefsID);
 716
 717   // LiveVariables currently requires pure SSA form.
 718   //
 719   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 720   // LiveVariables can be removed completely, and LiveIntervals can be directly
 721   // computed. (We still either need to regenerate kill flags after regalloc, or
 722   // preferably fix the scavenger to not depend on them).
 723   addPass(&LiveVariablesID);
 724
 725   // Edge splitting is smarter with machine loop info.
 726   addPass(&MachineLoopInfoID);
 727   addPass(&PHIEliminationID);
 728
 729   // Eventually, we want to run LiveIntervals before PHI elimination.
 730   if (EarlyLiveIntervals)
 731     addPass(&LiveIntervalsID);
 732
 733   addPass(&TwoAddressInstructionPassID);
 734   addPass(&RegisterCoalescerID);
 735   printAndVerify("After Register Coalescing");
 736
 737   // PreRA instruction scheduling.
 738   if (addPass(&MachineSchedulerID))
 739     printAndVerify("After Machine Scheduling");
 740
 741   // Add the selected register allocation pass.
 742   addPass(RegAllocPass);
 743   printAndVerify("After Register Allocation, before rewriter");
 744
 745   // Allow targets to change the register assignments before rewriting.
 746   if (addPreRewrite())
 747     printAndVerify("After pre-rewrite passes");
 748
 749   // Finally rewrite virtual registers.
 750   addPass(&VirtRegRewriterID);
 751   printAndVerify("After Virtual Register Rewriter");
 752
 753   // Perform stack slot coloring and post-ra machine LICM.
 754   //
 755   // FIXME: Re-enable coloring with register when it's capable of adding
 756   // kill markers.
 757   addPass(&StackSlotColoringID);
 758
 759   // Run post-ra machine LICM to hoist reloads / remats.
 760   //
 761   // FIXME: can this move into MachineLateOptimization?
 762   addPass(&PostRAMachineLICMID);
 763
 764   printAndVerify("After StackSlotColoring and postra Machine LICM");
 765 }
 766
 767 //===---------------------------------------------------------------------===//
 768 /// Post RegAlloc Pass Configuration
 769 //===---------------------------------------------------------------------===//
 770
 771 /// Add passes that optimize machine instructions after register allocation.
 772 void TargetPassConfig::addMachineLateOptimization() {
 773   // Branch folding must be run after regalloc and prolog/epilog insertion.
 774   if (addPass(&BranchFolderPassID))
 775     printAndVerify("After BranchFolding");
 776
 777   // Tail duplication.
 778   // Note that duplicating tail just increases code size and degrades
 779   // performance for targets that require Structured Control Flow.
 780   // In addition it can also make CFG irreducible. Thus we disable it.
 781   if (!TM->requiresStructuredCFG() && addPass(&TailDuplicateID))
 782     printAndVerify("After TailDuplicate");
 783
 784   // Copy propagation.
 785   if (addPass(&MachineCopyPropagationID))
 786     printAndVerify("After copy propagation pass");
 787 }
 788
 789 /// Add standard GC passes.
 790 bool TargetPassConfig::addGCPasses() {
 791   addPass(&GCMachineCodeAnalysisID);
 792   return true;
 793 }
 794
 795 /// Add standard basic block placement passes.
 796 void TargetPassConfig::addBlockPlacement() {
 797   if (addPass(&MachineBlockPlacementID)) {
 798     // Run a separate pass to collect block placement statistics.
 799     if (EnableBlockPlacementStats)
 800       addPass(&MachineBlockPlacementStatsID);
 801
 802     printAndVerify("After machine block placement.");
 803   }
 804 }