lib/CodeGen/Passes.cpp

   1 //===-- Passes.cpp - Target independent code generation passes ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/Passes.h"
  16 #include "llvm/Analysis/BasicAliasAnalysis.h"
  17 #include "llvm/Analysis/CFLAliasAnalysis.h"
  18 #include "llvm/Analysis/Passes.h"
  19 #include "llvm/Analysis/ScopedNoAliasAA.h"
  20 #include "llvm/CodeGen/MachineFunctionPass.h"
  21 #include "llvm/CodeGen/RegAllocRegistry.h"
  22 #include "llvm/IR/IRPrintingPasses.h"
  23 #include "llvm/IR/LegacyPassManager.h"
  24 #include "llvm/IR/Verifier.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/raw_ostream.h"
  30 #include "llvm/Transforms/Instrumentation.h"
  31 #include "llvm/Transforms/Scalar.h"
  32 #include "llvm/Transforms/Utils/SymbolRewriter.h"
  33
  34 using namespace llvm;
  35
  36 static cl::opt<bool> DisablePostRA("disable-post-ra", cl::Hidden,
  37     cl::desc("Disable Post Regalloc"));
  38 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  39     cl::desc("Disable branch folding"));
  40 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  41     cl::desc("Disable tail duplication"));
  42 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  43     cl::desc("Disable pre-register allocation tail duplication"));
  44 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  45     cl::Hidden, cl::desc("Disable probability-driven block placement"));
  46 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  47     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  48 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  49     cl::desc("Disable Stack Slot Coloring"));
  50 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  51     cl::desc("Disable Machine Dead Code Elimination"));
  52 static cl::opt<bool> DisableEarlyIfConversion("disable-early-ifcvt", cl::Hidden,
  53     cl::desc("Disable Early If-conversion"));
  54 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  55     cl::desc("Disable Machine LICM"));
  56 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  57     cl::desc("Disable Machine Common Subexpression Elimination"));
  58 static cl::opt<cl::boolOrDefault> OptimizeRegAlloc(
  59     "optimize-regalloc", cl::Hidden,
  60     cl::desc("Enable optimized register allocation compilation path."));
  61 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  62     cl::Hidden,
  63     cl::desc("Disable Machine LICM"));
  64 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  65     cl::desc("Disable Machine Sinking"));
  66 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  67     cl::desc("Disable Loop Strength Reduction Pass"));
  68 static cl::opt<bool> DisableConstantHoisting("disable-constant-hoisting",
  69     cl::Hidden, cl::desc("Disable ConstantHoisting"));
  70 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  71     cl::desc("Disable Codegen Prepare"));
  72 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  73     cl::desc("Disable Copy Propagation pass"));
  74 static cl::opt<bool> DisablePartialLibcallInlining("disable-partial-libcall-inlining",
  75     cl::Hidden, cl::desc("Disable Partial Libcall Inlining"));
  76 static cl::opt<bool> EnableImplicitNullChecks(
  77     "enable-implicit-null-checks",
  78     cl::desc("Fold null checks into faulting memory operations"),
  79     cl::init(false));
  80 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  81     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  82 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  83     cl::desc("Print LLVM IR input to isel pass"));
  84 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  85     cl::desc("Dump garbage collector data"));
  86 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
  87     cl::desc("Verify generated machine code"),
  88     cl::init(false),
  89     cl::ZeroOrMore);
  90
  91 static cl::opt<std::string>
  92 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
  93                    cl::desc("Print machine instrs"),
  94                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
  95
  96 // Temporary option to allow experimenting with MachineScheduler as a post-RA
  97 // scheduler. Targets can "properly" enable this with
  98 // substitutePass(&PostRASchedulerID, &PostMachineSchedulerID); Ideally it
  99 // wouldn't be part of the standard pass pipeline, and the target would just add
 100 // a PostRA scheduling pass wherever it wants.
 101 static cl::opt<bool> MISchedPostRA("misched-postra", cl::Hidden,
 102   cl::desc("Run MachineScheduler post regalloc (independent of preRA sched)"));
 103
 104 // Experimental option to run live interval analysis early.
 105 static cl::opt<bool> EarlyLiveIntervals("early-live-intervals", cl::Hidden,
 106     cl::desc("Run live interval analysis earlier in the pipeline"));
 107
 108 static cl::opt<bool> UseCFLAA("use-cfl-aa-in-codegen",
 109   cl::init(false), cl::Hidden,
 110   cl::desc("Enable the new, experimental CFL alias analysis in CodeGen"));
 111
 112 /// Allow standard passes to be disabled by command line options. This supports
 113 /// simple binary flags that either suppress the pass or do nothing.
 114 /// i.e. -disable-mypass=false has no effect.
 115 /// These should be converted to boolOrDefault in order to use applyOverride.
 116 static IdentifyingPassPtr applyDisable(IdentifyingPassPtr PassID,
 117                                        bool Override) {
 118   if (Override)
 119     return IdentifyingPassPtr();
 120   return PassID;
 121 }
 122
 123 /// Allow standard passes to be disabled by the command line, regardless of who
 124 /// is adding the pass.
 125 ///
 126 /// StandardID is the pass identified in the standard pass pipeline and provided
 127 /// to addPass(). It may be a target-specific ID in the case that the target
 128 /// directly adds its own pass, but in that case we harmlessly fall through.
 129 ///
 130 /// TargetID is the pass that the target has configured to override StandardID.
 131 ///
 132 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 133 /// pass to run. This allows multiple options to control a single pass depending
 134 /// on where in the pipeline that pass is added.
 135 static IdentifyingPassPtr overridePass(AnalysisID StandardID,
 136                                        IdentifyingPassPtr TargetID) {
 137   if (StandardID == &PostRASchedulerID)
 138     return applyDisable(TargetID, DisablePostRA);
 139
 140   if (StandardID == &BranchFolderPassID)
 141     return applyDisable(TargetID, DisableBranchFold);
 142
 143   if (StandardID == &TailDuplicateID)
 144     return applyDisable(TargetID, DisableTailDuplicate);
 145
 146   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 147     return applyDisable(TargetID, DisableEarlyTailDup);
 148
 149   if (StandardID == &MachineBlockPlacementID)
 150     return applyDisable(TargetID, DisableBlockPlacement);
 151
 152   if (StandardID == &StackSlotColoringID)
 153     return applyDisable(TargetID, DisableSSC);
 154
 155   if (StandardID == &DeadMachineInstructionElimID)
 156     return applyDisable(TargetID, DisableMachineDCE);
 157
 158   if (StandardID == &EarlyIfConverterID)
 159     return applyDisable(TargetID, DisableEarlyIfConversion);
 160
 161   if (StandardID == &MachineLICMID)
 162     return applyDisable(TargetID, DisableMachineLICM);
 163
 164   if (StandardID == &MachineCSEID)
 165     return applyDisable(TargetID, DisableMachineCSE);
 166
 167   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 168     return applyDisable(TargetID, DisablePostRAMachineLICM);
 169
 170   if (StandardID == &MachineSinkingID)
 171     return applyDisable(TargetID, DisableMachineSink);
 172
 173   if (StandardID == &MachineCopyPropagationID)
 174     return applyDisable(TargetID, DisableCopyProp);
 175
 176   return TargetID;
 177 }
 178
 179 //===---------------------------------------------------------------------===//
 180 /// TargetPassConfig
 181 //===---------------------------------------------------------------------===//
 182
 183 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 184                 "Target Pass Configuration", false, false)
 185 char TargetPassConfig::ID = 0;
 186
 187 // Pseudo Pass IDs.
 188 char TargetPassConfig::EarlyTailDuplicateID = 0;
 189 char TargetPassConfig::PostRAMachineLICMID = 0;
 190
 191 namespace llvm {
 192 class PassConfigImpl {
 193 public:
 194   // List of passes explicitly substituted by this target. Normally this is
 195   // empty, but it is a convenient way to suppress or replace specific passes
 196   // that are part of a standard pass pipeline without overridding the entire
 197   // pipeline. This mechanism allows target options to inherit a standard pass's
 198   // user interface. For example, a target may disable a standard pass by
 199   // default by substituting a pass ID of zero, and the user may still enable
 200   // that standard pass with an explicit command line option.
 201   DenseMap<AnalysisID,IdentifyingPassPtr> TargetPasses;
 202
 203   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 204   /// is inserted after each instance of the first one.
 205   SmallVector<std::pair<AnalysisID, IdentifyingPassPtr>, 4> InsertedPasses;
 206 };
 207 } // namespace llvm
 208
 209 // Out of line virtual method.
 210 TargetPassConfig::~TargetPassConfig() {
 211   delete Impl;
 212 }
 213
 214 // Out of line constructor provides default values for pass options and
 215 // registers all common codegen passes.
 216 TargetPassConfig::TargetPassConfig(TargetMachine *tm, PassManagerBase &pm)
 217     : ImmutablePass(ID), PM(&pm), StartBefore(nullptr), StartAfter(nullptr),
 218       StopAfter(nullptr), Started(true), Stopped(false),
 219       AddingMachinePasses(false), TM(tm), Impl(nullptr), Initialized(false),
 220       DisableVerify(false), EnableTailMerge(true) {
 221
 222   Impl = new PassConfigImpl();
 223
 224   // Register all target independent codegen passes to activate their PassIDs,
 225   // including this pass itself.
 226   initializeCodeGen(*PassRegistry::getPassRegistry());
 227
 228   // Substitute Pseudo Pass IDs for real ones.
 229   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 230   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 231 }
 232
 233 /// Insert InsertedPassID pass after TargetPassID.
 234 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 235                                   IdentifyingPassPtr InsertedPassID) {
 236   assert(((!InsertedPassID.isInstance() &&
 237            TargetPassID != InsertedPassID.getID()) ||
 238           (InsertedPassID.isInstance() &&
 239            TargetPassID != InsertedPassID.getInstance()->getPassID())) &&
 240          "Insert a pass after itself!");
 241   std::pair<AnalysisID, IdentifyingPassPtr> P(TargetPassID, InsertedPassID);
 242   Impl->InsertedPasses.push_back(P);
 243 }
 244
 245 /// createPassConfig - Create a pass configuration object to be used by
 246 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 247 ///
 248 /// Targets may override this to extend TargetPassConfig.
 249 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 250   return new TargetPassConfig(this, PM);
 251 }
 252
 253 TargetPassConfig::TargetPassConfig()
 254   : ImmutablePass(ID), PM(nullptr) {
 255   llvm_unreachable("TargetPassConfig should not be constructed on-the-fly");
 256 }
 257
 258 // Helper to verify the analysis is really immutable.
 259 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 260   assert(!Initialized && "PassConfig is immutable");
 261   Opt = Val;
 262 }
 263
 264 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 265                                       IdentifyingPassPtr TargetID) {
 266   Impl->TargetPasses[StandardID] = TargetID;
 267 }
 268
 269 IdentifyingPassPtr TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 270   DenseMap<AnalysisID, IdentifyingPassPtr>::const_iterator
 271     I = Impl->TargetPasses.find(ID);
 272   if (I == Impl->TargetPasses.end())
 273     return ID;
 274   return I->second;
 275 }
 276
 277 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 278 /// Started/Stopped flags indicate either that the compilation should start at
 279 /// a later pass or that it should stop after an earlier pass, then do not add
 280 /// the pass.  Finally, compare the current pass against the StartAfter
 281 /// and StopAfter options and change the Started/Stopped flags accordingly.
 282 void TargetPassConfig::addPass(Pass *P, bool verifyAfter, bool printAfter) {
 283   assert(!Initialized && "PassConfig is immutable");
 284
 285   // Cache the Pass ID here in case the pass manager finds this pass is
 286   // redundant with ones already scheduled / available, and deletes it.
 287   // Fundamentally, once we add the pass to the manager, we no longer own it
 288   // and shouldn't reference it.
 289   AnalysisID PassID = P->getPassID();
 290
 291   if (StartBefore == PassID)
 292     Started = true;
 293   if (Started && !Stopped) {
 294     std::string Banner;
 295     // Construct banner message before PM->add() as that may delete the pass.
 296     if (AddingMachinePasses && (printAfter || verifyAfter))
 297       Banner = std::string("After ") + std::string(P->getPassName());
 298     PM->add(P);
 299     if (AddingMachinePasses) {
 300       if (printAfter)
 301         addPrintPass(Banner);
 302       if (verifyAfter)
 303         addVerifyPass(Banner);
 304     }
 305
 306     // Add the passes after the pass P if there is any.
 307     for (SmallVectorImpl<std::pair<AnalysisID, IdentifyingPassPtr> >::iterator
 308              I = Impl->InsertedPasses.begin(),
 309              E = Impl->InsertedPasses.end();
 310          I != E; ++I) {
 311       if ((*I).first == PassID) {
 312         assert((*I).second.isValid() && "Illegal Pass ID!");
 313         Pass *NP;
 314         if ((*I).second.isInstance())
 315           NP = (*I).second.getInstance();
 316         else {
 317           NP = Pass::createPass((*I).second.getID());
 318           assert(NP && "Pass ID not registered");
 319         }
 320         addPass(NP, false, false);
 321       }
 322     }
 323   } else {
 324     delete P;
 325   }
 326   if (StopAfter == PassID)
 327     Stopped = true;
 328   if (StartAfter == PassID)
 329     Started = true;
 330   if (Stopped && !Started)
 331     report_fatal_error("Cannot stop compilation after pass that is not run");
 332 }
 333
 334 /// Add a CodeGen pass at this point in the pipeline after checking for target
 335 /// and command line overrides.
 336 ///
 337 /// addPass cannot return a pointer to the pass instance because is internal the
 338 /// PassManager and the instance we create here may already be freed.
 339 AnalysisID TargetPassConfig::addPass(AnalysisID PassID, bool verifyAfter,
 340                                      bool printAfter) {
 341   IdentifyingPassPtr TargetID = getPassSubstitution(PassID);
 342   IdentifyingPassPtr FinalPtr = overridePass(PassID, TargetID);
 343   if (!FinalPtr.isValid())
 344     return nullptr;
 345
 346   Pass *P;
 347   if (FinalPtr.isInstance())
 348     P = FinalPtr.getInstance();
 349   else {
 350     P = Pass::createPass(FinalPtr.getID());
 351     if (!P)
 352       llvm_unreachable("Pass ID not registered");
 353   }
 354   AnalysisID FinalID = P->getPassID();
 355   addPass(P, verifyAfter, printAfter); // Ends the lifetime of P.
 356
 357   return FinalID;
 358 }
 359
 360 void TargetPassConfig::printAndVerify(const std::string &Banner) {
 361   addPrintPass(Banner);
 362   addVerifyPass(Banner);
 363 }
 364
 365 void TargetPassConfig::addPrintPass(const std::string &Banner) {
 366   if (TM->shouldPrintMachineCode())
 367     PM->add(createMachineFunctionPrinterPass(dbgs(), Banner));
 368 }
 369
 370 void TargetPassConfig::addVerifyPass(const std::string &Banner) {
 371   if (VerifyMachineCode)
 372     PM->add(createMachineVerifierPass(Banner));
 373 }
 374
 375 /// Add common target configurable passes that perform LLVM IR to IR transforms
 376 /// following machine independent optimization.
 377 void TargetPassConfig::addIRPasses() {
 378   // Basic AliasAnalysis support.
 379   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 380   // BasicAliasAnalysis wins if they disagree. This is intended to help
 381   // support "obvious" type-punning idioms.
 382   if (UseCFLAA)
 383     addPass(createCFLAliasAnalysisPass());
 384   addPass(createTypeBasedAliasAnalysisPass());
 385   addPass(createScopedNoAliasAAPass());
 386   addPass(createBasicAliasAnalysisPass());
 387
 388   // Before running any passes, run the verifier to determine if the input
 389   // coming from the front-end and/or optimizer is valid.
 390   if (!DisableVerify)
 391     addPass(createVerifierPass());
 392
 393   // Run loop strength reduction before anything else.
 394   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 395     addPass(createLoopStrengthReducePass());
 396     if (PrintLSR)
 397       addPass(createPrintFunctionPass(dbgs(), "\n\n*** Code after LSR ***\n"));
 398   }
 399
 400   // Run GC lowering passes for builtin collectors
 401   // TODO: add a pass insertion point here
 402   addPass(createGCLoweringPass());
 403   addPass(createShadowStackGCLoweringPass());
 404
 405   // Make sure that no unreachable blocks are instruction selected.
 406   addPass(createUnreachableBlockEliminationPass());
 407
 408   // Prepare expensive constants for SelectionDAG.
 409   if (getOptLevel() != CodeGenOpt::None && !DisableConstantHoisting)
 410     addPass(createConstantHoistingPass());
 411
 412   if (getOptLevel() != CodeGenOpt::None && !DisablePartialLibcallInlining)
 413     addPass(createPartiallyInlineLibCallsPass());
 414 }
 415
 416 /// Turn exception handling constructs into something the code generators can
 417 /// handle.
 418 void TargetPassConfig::addPassesToHandleExceptions() {
 419   switch (TM->getMCAsmInfo()->getExceptionHandlingType()) {
 420   case ExceptionHandling::SjLj:
 421     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 422     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 423     // catch info can get misplaced when a selector ends up more than one block
 424     // removed from the parent invoke(s). This could happen when a landing
 425     // pad is shared by multiple invokes and is also a target of a normal
 426     // edge from elsewhere.
 427     addPass(createSjLjEHPreparePass());
 428     // FALLTHROUGH
 429   case ExceptionHandling::DwarfCFI:
 430   case ExceptionHandling::ARM:
 431     addPass(createDwarfEHPass(TM));
 432     break;
 433   case ExceptionHandling::WinEH:
 434     // We support using both GCC-style and MSVC-style exceptions on Windows, so
 435     // add both preparation passes. Each pass will only actually run if it
 436     // recognizes the personality function.
 437     addPass(createWinEHPass(TM));
 438     addPass(createDwarfEHPass(TM));
 439     break;
 440   case ExceptionHandling::None:
 441     addPass(createLowerInvokePass());
 442
 443     // The lower invoke pass may create unreachable code. Remove it.
 444     addPass(createUnreachableBlockEliminationPass());
 445     break;
 446   }
 447 }
 448
 449 /// Add pass to prepare the LLVM IR for code generation. This should be done
 450 /// before exception handling preparation passes.
 451 void TargetPassConfig::addCodeGenPrepare() {
 452   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 453     addPass(createCodeGenPreparePass(TM));
 454   addPass(createRewriteSymbolsPass());
 455 }
 456
 457 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 458 /// instruction selection.
 459 void TargetPassConfig::addISelPrepare() {
 460   addPreISel();
 461
 462   // Add both the safe stack and the stack protection passes: each of them will
 463   // only protect functions that have corresponding attributes.
 464   addPass(createSafeStackPass());
 465   addPass(createStackProtectorPass(TM));
 466
 467   if (PrintISelInput)
 468     addPass(createPrintFunctionPass(
 469         dbgs(), "\n\n*** Final LLVM Code input to ISel ***\n"));
 470
 471   // All passes which modify the LLVM IR are now complete; run the verifier
 472   // to ensure that the IR is valid.
 473   if (!DisableVerify)
 474     addPass(createVerifierPass());
 475 }
 476
 477 /// Add the complete set of target-independent postISel code generator passes.
 478 ///
 479 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 480 /// with nontrivial configuration or multiple passes are broken out below in
 481 /// add%Stage routines.
 482 ///
 483 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 484 /// addPre/Post methods with empty header implementations allow injecting
 485 /// target-specific fixups just before or after major stages. Additionally,
 486 /// targets have the flexibility to change pass order within a stage by
 487 /// overriding default implementation of add%Stage routines below. Each
 488 /// technique has maintainability tradeoffs because alternate pass orders are
 489 /// not well supported. addPre/Post works better if the target pass is easily
 490 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 491 /// the target should override the stage instead.
 492 ///
 493 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 494 /// before/after any target-independent pass. But it's currently overkill.
 495 void TargetPassConfig::addMachinePasses() {
 496   AddingMachinePasses = true;
 497
 498   // Insert a machine instr printer pass after the specified pass.
 499   // If -print-machineinstrs specified, print machineinstrs after all passes.
 500   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 501     TM->Options.PrintMachineCode = true;
 502   else if (!StringRef(PrintMachineInstrs.getValue())
 503            .equals("option-unspecified")) {
 504     const PassRegistry *PR = PassRegistry::getPassRegistry();
 505     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 506     const PassInfo *IPI = PR->getPassInfo(StringRef("machineinstr-printer"));
 507     assert (TPI && IPI && "Pass ID not registered!");
 508     const char *TID = (const char *)(TPI->getTypeInfo());
 509     const char *IID = (const char *)(IPI->getTypeInfo());
 510     insertPass(TID, IID);
 511   }
 512
 513   // Print the instruction selected machine code...
 514   printAndVerify("After Instruction Selection");
 515
 516   // Expand pseudo-instructions emitted by ISel.
 517   addPass(&ExpandISelPseudosID);
 518
 519   // Add passes that optimize machine instructions in SSA form.
 520   if (getOptLevel() != CodeGenOpt::None) {
 521     addMachineSSAOptimization();
 522   } else {
 523     // If the target requests it, assign local variables to stack slots relative
 524     // to one another and simplify frame index references where possible.
 525     addPass(&LocalStackSlotAllocationID, false);
 526   }
 527
 528   // Run pre-ra passes.
 529   addPreRegAlloc();
 530
 531   // Run register allocation and passes that are tightly coupled with it,
 532   // including phi elimination and scheduling.
 533   if (getOptimizeRegAlloc())
 534     addOptimizedRegAlloc(createRegAllocPass(true));
 535   else
 536     addFastRegAlloc(createRegAllocPass(false));
 537
 538   // Run post-ra passes.
 539   addPostRegAlloc();
 540
 541   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 542   if (getOptLevel() != CodeGenOpt::None)
 543     addPass(createShrinkWrapPass());
 544   addPass(&PrologEpilogCodeInserterID);
 545
 546   /// Add passes that optimize machine instructions after register allocation.
 547   if (getOptLevel() != CodeGenOpt::None)
 548     addMachineLateOptimization();
 549
 550   // Expand pseudo instructions before second scheduling pass.
 551   addPass(&ExpandPostRAPseudosID);
 552
 553   // Run pre-sched2 passes.
 554   addPreSched2();
 555
 556   if (EnableImplicitNullChecks)
 557     addPass(&ImplicitNullChecksID);
 558
 559   // Second pass scheduler.
 560   if (getOptLevel() != CodeGenOpt::None) {
 561     if (MISchedPostRA)
 562       addPass(&PostMachineSchedulerID);
 563     else
 564       addPass(&PostRASchedulerID);
 565   }
 566
 567   // GC
 568   if (addGCPasses()) {
 569     if (PrintGCInfo)
 570       addPass(createGCInfoPrinter(dbgs()), false, false);
 571   }
 572
 573   // Basic block placement.
 574   if (getOptLevel() != CodeGenOpt::None)
 575     addBlockPlacement();
 576
 577   addPreEmitPass();
 578
 579   addPass(&StackMapLivenessID, false);
 580
 581   AddingMachinePasses = false;
 582 }
 583
 584 /// Add passes that optimize machine instructions in SSA form.
 585 void TargetPassConfig::addMachineSSAOptimization() {
 586   // Pre-ra tail duplication.
 587   addPass(&EarlyTailDuplicateID);
 588
 589   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 590   // instructions dead.
 591   addPass(&OptimizePHIsID, false);
 592
 593   // This pass merges large allocas. StackSlotColoring is a different pass
 594   // which merges spill slots.
 595   addPass(&StackColoringID, false);
 596
 597   // If the target requests it, assign local variables to stack slots relative
 598   // to one another and simplify frame index references where possible.
 599   addPass(&LocalStackSlotAllocationID, false);
 600
 601   // With optimization, dead code should already be eliminated. However
 602   // there is one known exception: lowered code for arguments that are only
 603   // used by tail calls, where the tail calls reuse the incoming stack
 604   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 605   addPass(&DeadMachineInstructionElimID);
 606
 607   // Allow targets to insert passes that improve instruction level parallelism,
 608   // like if-conversion. Such passes will typically need dominator trees and
 609   // loop info, just like LICM and CSE below.
 610   addILPOpts();
 611
 612   addPass(&MachineLICMID, false);
 613   addPass(&MachineCSEID, false);
 614   addPass(&MachineSinkingID);
 615
 616   addPass(&PeepholeOptimizerID, false);
 617   // Clean-up the dead code that may have been generated by peephole
 618   // rewriting.
 619   addPass(&DeadMachineInstructionElimID);
 620 }
 621
 622 //===---------------------------------------------------------------------===//
 623 /// Register Allocation Pass Configuration
 624 //===---------------------------------------------------------------------===//
 625
 626 bool TargetPassConfig::getOptimizeRegAlloc() const {
 627   switch (OptimizeRegAlloc) {
 628   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 629   case cl::BOU_TRUE:  return true;
 630   case cl::BOU_FALSE: return false;
 631   }
 632   llvm_unreachable("Invalid optimize-regalloc state");
 633 }
 634
 635 /// RegisterRegAlloc's global Registry tracks allocator registration.
 636 MachinePassRegistry RegisterRegAlloc::Registry;
 637
 638 /// A dummy default pass factory indicates whether the register allocator is
 639 /// overridden on the command line.
 640 static FunctionPass *useDefaultRegisterAllocator() { return nullptr; }
 641 static RegisterRegAlloc
 642 defaultRegAlloc("default",
 643                 "pick register allocator based on -O option",
 644                 useDefaultRegisterAllocator);
 645
 646 /// -regalloc=... command line option.
 647 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 648                RegisterPassParser<RegisterRegAlloc> >
 649 RegAlloc("regalloc",
 650          cl::init(&useDefaultRegisterAllocator),
 651          cl::desc("Register allocator to use"));
 652
 653
 654 /// Instantiate the default register allocator pass for this target for either
 655 /// the optimized or unoptimized allocation path. This will be added to the pass
 656 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 657 /// in the optimized case.
 658 ///
 659 /// A target that uses the standard regalloc pass order for fast or optimized
 660 /// allocation may still override this for per-target regalloc
 661 /// selection. But -regalloc=... always takes precedence.
 662 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 663   if (Optimized)
 664     return createGreedyRegisterAllocator();
 665   else
 666     return createFastRegisterAllocator();
 667 }
 668
 669 /// Find and instantiate the register allocation pass requested by this target
 670 /// at the current optimization level.  Different register allocators are
 671 /// defined as separate passes because they may require different analysis.
 672 ///
 673 /// This helper ensures that the regalloc= option is always available,
 674 /// even for targets that override the default allocator.
 675 ///
 676 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 677 /// this can be folded into addPass.
 678 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 679   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 680
 681   // Initialize the global default.
 682   if (!Ctor) {
 683     Ctor = RegAlloc;
 684     RegisterRegAlloc::setDefault(RegAlloc);
 685   }
 686   if (Ctor != useDefaultRegisterAllocator)
 687     return Ctor();
 688
 689   // With no -regalloc= override, ask the target for a regalloc pass.
 690   return createTargetRegisterAllocator(Optimized);
 691 }
 692
 693 /// Return true if the default global register allocator is in use and
 694 /// has not be overriden on the command line with '-regalloc=...'
 695 bool TargetPassConfig::usingDefaultRegAlloc() const {
 696   return RegAlloc.getNumOccurrences() == 0;
 697 }
 698
 699 /// Add the minimum set of target-independent passes that are required for
 700 /// register allocation. No coalescing or scheduling.
 701 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 702   addPass(&PHIEliminationID, false);
 703   addPass(&TwoAddressInstructionPassID, false);
 704
 705   addPass(RegAllocPass);
 706 }
 707
 708 /// Add standard target-independent passes that are tightly coupled with
 709 /// optimized register allocation, including coalescing, machine instruction
 710 /// scheduling, and register allocation itself.
 711 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 712   addPass(&ProcessImplicitDefsID, false);
 713
 714   // LiveVariables currently requires pure SSA form.
 715   //
 716   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 717   // LiveVariables can be removed completely, and LiveIntervals can be directly
 718   // computed. (We still either need to regenerate kill flags after regalloc, or
 719   // preferably fix the scavenger to not depend on them).
 720   addPass(&LiveVariablesID, false);
 721
 722   // Edge splitting is smarter with machine loop info.
 723   addPass(&MachineLoopInfoID, false);
 724   addPass(&PHIEliminationID, false);
 725
 726   // Eventually, we want to run LiveIntervals before PHI elimination.
 727   if (EarlyLiveIntervals)
 728     addPass(&LiveIntervalsID, false);
 729
 730   addPass(&TwoAddressInstructionPassID, false);
 731   addPass(&RegisterCoalescerID);
 732
 733   // PreRA instruction scheduling.
 734   addPass(&MachineSchedulerID);
 735
 736   // Add the selected register allocation pass.
 737   addPass(RegAllocPass);
 738
 739   // Allow targets to change the register assignments before rewriting.
 740   addPreRewrite();
 741
 742   // Finally rewrite virtual registers.
 743   addPass(&VirtRegRewriterID);
 744
 745   // Perform stack slot coloring and post-ra machine LICM.
 746   //
 747   // FIXME: Re-enable coloring with register when it's capable of adding
 748   // kill markers.
 749   addPass(&StackSlotColoringID);
 750
 751   // Run post-ra machine LICM to hoist reloads / remats.
 752   //
 753   // FIXME: can this move into MachineLateOptimization?
 754   addPass(&PostRAMachineLICMID);
 755 }
 756
 757 //===---------------------------------------------------------------------===//
 758 /// Post RegAlloc Pass Configuration
 759 //===---------------------------------------------------------------------===//
 760
 761 /// Add passes that optimize machine instructions after register allocation.
 762 void TargetPassConfig::addMachineLateOptimization() {
 763   // Branch folding must be run after regalloc and prolog/epilog insertion.
 764   addPass(&BranchFolderPassID);
 765
 766   // Tail duplication.
 767   // Note that duplicating tail just increases code size and degrades
 768   // performance for targets that require Structured Control Flow.
 769   // In addition it can also make CFG irreducible. Thus we disable it.
 770   if (!TM->requiresStructuredCFG())
 771     addPass(&TailDuplicateID);
 772
 773   // Copy propagation.
 774   addPass(&MachineCopyPropagationID);
 775 }
 776
 777 /// Add standard GC passes.
 778 bool TargetPassConfig::addGCPasses() {
 779   addPass(&GCMachineCodeAnalysisID, false);
 780   return true;
 781 }
 782
 783 /// Add standard basic block placement passes.
 784 void TargetPassConfig::addBlockPlacement() {
 785   if (addPass(&MachineBlockPlacementID, false)) {
 786     // Run a separate pass to collect block placement statistics.
 787     if (EnableBlockPlacementStats)
 788       addPass(&MachineBlockPlacementStatsID);
 789   }
 790 }