lib/CodeGen/Passes.cpp

   1 //===-- Passes.cpp - Target independent code generation passes ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/Passes.h"
  16 #include "llvm/Analysis/BasicAliasAnalysis.h"
  17 #include "llvm/Analysis/CFLAliasAnalysis.h"
  18 #include "llvm/Analysis/Passes.h"
  19 #include "llvm/CodeGen/MachineFunctionPass.h"
  20 #include "llvm/CodeGen/RegAllocRegistry.h"
  21 #include "llvm/IR/IRPrintingPasses.h"
  22 #include "llvm/IR/LegacyPassManager.h"
  23 #include "llvm/IR/Verifier.h"
  24 #include "llvm/MC/MCAsmInfo.h"
  25 #include "llvm/Support/CommandLine.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Transforms/Instrumentation.h"
  30 #include "llvm/Transforms/Scalar.h"
  31 #include "llvm/Transforms/Utils/SymbolRewriter.h"
  32
  33 using namespace llvm;
  34
  35 static cl::opt<bool> DisablePostRA("disable-post-ra", cl::Hidden,
  36     cl::desc("Disable Post Regalloc"));
  37 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  38     cl::desc("Disable branch folding"));
  39 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  40     cl::desc("Disable tail duplication"));
  41 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  42     cl::desc("Disable pre-register allocation tail duplication"));
  43 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  44     cl::Hidden, cl::desc("Disable probability-driven block placement"));
  45 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  46     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  47 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  48     cl::desc("Disable Stack Slot Coloring"));
  49 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  50     cl::desc("Disable Machine Dead Code Elimination"));
  51 static cl::opt<bool> DisableEarlyIfConversion("disable-early-ifcvt", cl::Hidden,
  52     cl::desc("Disable Early If-conversion"));
  53 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  54     cl::desc("Disable Machine LICM"));
  55 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  56     cl::desc("Disable Machine Common Subexpression Elimination"));
  57 static cl::opt<cl::boolOrDefault> OptimizeRegAlloc(
  58     "optimize-regalloc", cl::Hidden,
  59     cl::desc("Enable optimized register allocation compilation path."));
  60 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  61     cl::Hidden,
  62     cl::desc("Disable Machine LICM"));
  63 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  64     cl::desc("Disable Machine Sinking"));
  65 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  66     cl::desc("Disable Loop Strength Reduction Pass"));
  67 static cl::opt<bool> DisableConstantHoisting("disable-constant-hoisting",
  68     cl::Hidden, cl::desc("Disable ConstantHoisting"));
  69 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  70     cl::desc("Disable Codegen Prepare"));
  71 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  72     cl::desc("Disable Copy Propagation pass"));
  73 static cl::opt<bool> DisablePartialLibcallInlining("disable-partial-libcall-inlining",
  74     cl::Hidden, cl::desc("Disable Partial Libcall Inlining"));
  75 static cl::opt<bool> EnableImplicitNullChecks(
  76     "enable-implicit-null-checks",
  77     cl::desc("Fold null checks into faulting memory operations"),
  78     cl::init(false));
  79 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  80     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  81 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  82     cl::desc("Print LLVM IR input to isel pass"));
  83 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  84     cl::desc("Dump garbage collector data"));
  85 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
  86     cl::desc("Verify generated machine code"),
  87     cl::init(false),
  88     cl::ZeroOrMore);
  89
  90 static cl::opt<std::string>
  91 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
  92                    cl::desc("Print machine instrs"),
  93                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
  94
  95 // Temporary option to allow experimenting with MachineScheduler as a post-RA
  96 // scheduler. Targets can "properly" enable this with
  97 // substitutePass(&PostRASchedulerID, &PostMachineSchedulerID); Ideally it
  98 // wouldn't be part of the standard pass pipeline, and the target would just add
  99 // a PostRA scheduling pass wherever it wants.
 100 static cl::opt<bool> MISchedPostRA("misched-postra", cl::Hidden,
 101   cl::desc("Run MachineScheduler post regalloc (independent of preRA sched)"));
 102
 103 // Experimental option to run live interval analysis early.
 104 static cl::opt<bool> EarlyLiveIntervals("early-live-intervals", cl::Hidden,
 105     cl::desc("Run live interval analysis earlier in the pipeline"));
 106
 107 static cl::opt<bool> UseCFLAA("use-cfl-aa-in-codegen",
 108   cl::init(false), cl::Hidden,
 109   cl::desc("Enable the new, experimental CFL alias analysis in CodeGen"));
 110
 111 /// Allow standard passes to be disabled by command line options. This supports
 112 /// simple binary flags that either suppress the pass or do nothing.
 113 /// i.e. -disable-mypass=false has no effect.
 114 /// These should be converted to boolOrDefault in order to use applyOverride.
 115 static IdentifyingPassPtr applyDisable(IdentifyingPassPtr PassID,
 116                                        bool Override) {
 117   if (Override)
 118     return IdentifyingPassPtr();
 119   return PassID;
 120 }
 121
 122 /// Allow standard passes to be disabled by the command line, regardless of who
 123 /// is adding the pass.
 124 ///
 125 /// StandardID is the pass identified in the standard pass pipeline and provided
 126 /// to addPass(). It may be a target-specific ID in the case that the target
 127 /// directly adds its own pass, but in that case we harmlessly fall through.
 128 ///
 129 /// TargetID is the pass that the target has configured to override StandardID.
 130 ///
 131 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 132 /// pass to run. This allows multiple options to control a single pass depending
 133 /// on where in the pipeline that pass is added.
 134 static IdentifyingPassPtr overridePass(AnalysisID StandardID,
 135                                        IdentifyingPassPtr TargetID) {
 136   if (StandardID == &PostRASchedulerID)
 137     return applyDisable(TargetID, DisablePostRA);
 138
 139   if (StandardID == &BranchFolderPassID)
 140     return applyDisable(TargetID, DisableBranchFold);
 141
 142   if (StandardID == &TailDuplicateID)
 143     return applyDisable(TargetID, DisableTailDuplicate);
 144
 145   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 146     return applyDisable(TargetID, DisableEarlyTailDup);
 147
 148   if (StandardID == &MachineBlockPlacementID)
 149     return applyDisable(TargetID, DisableBlockPlacement);
 150
 151   if (StandardID == &StackSlotColoringID)
 152     return applyDisable(TargetID, DisableSSC);
 153
 154   if (StandardID == &DeadMachineInstructionElimID)
 155     return applyDisable(TargetID, DisableMachineDCE);
 156
 157   if (StandardID == &EarlyIfConverterID)
 158     return applyDisable(TargetID, DisableEarlyIfConversion);
 159
 160   if (StandardID == &MachineLICMID)
 161     return applyDisable(TargetID, DisableMachineLICM);
 162
 163   if (StandardID == &MachineCSEID)
 164     return applyDisable(TargetID, DisableMachineCSE);
 165
 166   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 167     return applyDisable(TargetID, DisablePostRAMachineLICM);
 168
 169   if (StandardID == &MachineSinkingID)
 170     return applyDisable(TargetID, DisableMachineSink);
 171
 172   if (StandardID == &MachineCopyPropagationID)
 173     return applyDisable(TargetID, DisableCopyProp);
 174
 175   return TargetID;
 176 }
 177
 178 //===---------------------------------------------------------------------===//
 179 /// TargetPassConfig
 180 //===---------------------------------------------------------------------===//
 181
 182 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 183                 "Target Pass Configuration", false, false)
 184 char TargetPassConfig::ID = 0;
 185
 186 // Pseudo Pass IDs.
 187 char TargetPassConfig::EarlyTailDuplicateID = 0;
 188 char TargetPassConfig::PostRAMachineLICMID = 0;
 189
 190 namespace llvm {
 191 class PassConfigImpl {
 192 public:
 193   // List of passes explicitly substituted by this target. Normally this is
 194   // empty, but it is a convenient way to suppress or replace specific passes
 195   // that are part of a standard pass pipeline without overridding the entire
 196   // pipeline. This mechanism allows target options to inherit a standard pass's
 197   // user interface. For example, a target may disable a standard pass by
 198   // default by substituting a pass ID of zero, and the user may still enable
 199   // that standard pass with an explicit command line option.
 200   DenseMap<AnalysisID,IdentifyingPassPtr> TargetPasses;
 201
 202   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 203   /// is inserted after each instance of the first one.
 204   SmallVector<std::pair<AnalysisID, IdentifyingPassPtr>, 4> InsertedPasses;
 205 };
 206 } // namespace llvm
 207
 208 // Out of line virtual method.
 209 TargetPassConfig::~TargetPassConfig() {
 210   delete Impl;
 211 }
 212
 213 // Out of line constructor provides default values for pass options and
 214 // registers all common codegen passes.
 215 TargetPassConfig::TargetPassConfig(TargetMachine *tm, PassManagerBase &pm)
 216     : ImmutablePass(ID), PM(&pm), StartBefore(nullptr), StartAfter(nullptr),
 217       StopAfter(nullptr), Started(true), Stopped(false),
 218       AddingMachinePasses(false), TM(tm), Impl(nullptr), Initialized(false),
 219       DisableVerify(false), EnableTailMerge(true) {
 220
 221   Impl = new PassConfigImpl();
 222
 223   // Register all target independent codegen passes to activate their PassIDs,
 224   // including this pass itself.
 225   initializeCodeGen(*PassRegistry::getPassRegistry());
 226
 227   // Substitute Pseudo Pass IDs for real ones.
 228   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 229   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 230 }
 231
 232 /// Insert InsertedPassID pass after TargetPassID.
 233 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 234                                   IdentifyingPassPtr InsertedPassID) {
 235   assert(((!InsertedPassID.isInstance() &&
 236            TargetPassID != InsertedPassID.getID()) ||
 237           (InsertedPassID.isInstance() &&
 238            TargetPassID != InsertedPassID.getInstance()->getPassID())) &&
 239          "Insert a pass after itself!");
 240   std::pair<AnalysisID, IdentifyingPassPtr> P(TargetPassID, InsertedPassID);
 241   Impl->InsertedPasses.push_back(P);
 242 }
 243
 244 /// createPassConfig - Create a pass configuration object to be used by
 245 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 246 ///
 247 /// Targets may override this to extend TargetPassConfig.
 248 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 249   return new TargetPassConfig(this, PM);
 250 }
 251
 252 TargetPassConfig::TargetPassConfig()
 253   : ImmutablePass(ID), PM(nullptr) {
 254   llvm_unreachable("TargetPassConfig should not be constructed on-the-fly");
 255 }
 256
 257 // Helper to verify the analysis is really immutable.
 258 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 259   assert(!Initialized && "PassConfig is immutable");
 260   Opt = Val;
 261 }
 262
 263 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 264                                       IdentifyingPassPtr TargetID) {
 265   Impl->TargetPasses[StandardID] = TargetID;
 266 }
 267
 268 IdentifyingPassPtr TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 269   DenseMap<AnalysisID, IdentifyingPassPtr>::const_iterator
 270     I = Impl->TargetPasses.find(ID);
 271   if (I == Impl->TargetPasses.end())
 272     return ID;
 273   return I->second;
 274 }
 275
 276 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 277 /// Started/Stopped flags indicate either that the compilation should start at
 278 /// a later pass or that it should stop after an earlier pass, then do not add
 279 /// the pass.  Finally, compare the current pass against the StartAfter
 280 /// and StopAfter options and change the Started/Stopped flags accordingly.
 281 void TargetPassConfig::addPass(Pass *P, bool verifyAfter, bool printAfter) {
 282   assert(!Initialized && "PassConfig is immutable");
 283
 284   // Cache the Pass ID here in case the pass manager finds this pass is
 285   // redundant with ones already scheduled / available, and deletes it.
 286   // Fundamentally, once we add the pass to the manager, we no longer own it
 287   // and shouldn't reference it.
 288   AnalysisID PassID = P->getPassID();
 289
 290   if (StartBefore == PassID)
 291     Started = true;
 292   if (Started && !Stopped) {
 293     std::string Banner;
 294     // Construct banner message before PM->add() as that may delete the pass.
 295     if (AddingMachinePasses && (printAfter || verifyAfter))
 296       Banner = std::string("After ") + std::string(P->getPassName());
 297     PM->add(P);
 298     if (AddingMachinePasses) {
 299       if (printAfter)
 300         addPrintPass(Banner);
 301       if (verifyAfter)
 302         addVerifyPass(Banner);
 303     }
 304
 305     // Add the passes after the pass P if there is any.
 306     for (SmallVectorImpl<std::pair<AnalysisID, IdentifyingPassPtr> >::iterator
 307              I = Impl->InsertedPasses.begin(),
 308              E = Impl->InsertedPasses.end();
 309          I != E; ++I) {
 310       if ((*I).first == PassID) {
 311         assert((*I).second.isValid() && "Illegal Pass ID!");
 312         Pass *NP;
 313         if ((*I).second.isInstance())
 314           NP = (*I).second.getInstance();
 315         else {
 316           NP = Pass::createPass((*I).second.getID());
 317           assert(NP && "Pass ID not registered");
 318         }
 319         addPass(NP, false, false);
 320       }
 321     }
 322   } else {
 323     delete P;
 324   }
 325   if (StopAfter == PassID)
 326     Stopped = true;
 327   if (StartAfter == PassID)
 328     Started = true;
 329   if (Stopped && !Started)
 330     report_fatal_error("Cannot stop compilation after pass that is not run");
 331 }
 332
 333 /// Add a CodeGen pass at this point in the pipeline after checking for target
 334 /// and command line overrides.
 335 ///
 336 /// addPass cannot return a pointer to the pass instance because is internal the
 337 /// PassManager and the instance we create here may already be freed.
 338 AnalysisID TargetPassConfig::addPass(AnalysisID PassID, bool verifyAfter,
 339                                      bool printAfter) {
 340   IdentifyingPassPtr TargetID = getPassSubstitution(PassID);
 341   IdentifyingPassPtr FinalPtr = overridePass(PassID, TargetID);
 342   if (!FinalPtr.isValid())
 343     return nullptr;
 344
 345   Pass *P;
 346   if (FinalPtr.isInstance())
 347     P = FinalPtr.getInstance();
 348   else {
 349     P = Pass::createPass(FinalPtr.getID());
 350     if (!P)
 351       llvm_unreachable("Pass ID not registered");
 352   }
 353   AnalysisID FinalID = P->getPassID();
 354   addPass(P, verifyAfter, printAfter); // Ends the lifetime of P.
 355
 356   return FinalID;
 357 }
 358
 359 void TargetPassConfig::printAndVerify(const std::string &Banner) {
 360   addPrintPass(Banner);
 361   addVerifyPass(Banner);
 362 }
 363
 364 void TargetPassConfig::addPrintPass(const std::string &Banner) {
 365   if (TM->shouldPrintMachineCode())
 366     PM->add(createMachineFunctionPrinterPass(dbgs(), Banner));
 367 }
 368
 369 void TargetPassConfig::addVerifyPass(const std::string &Banner) {
 370   if (VerifyMachineCode)
 371     PM->add(createMachineVerifierPass(Banner));
 372 }
 373
 374 /// Add common target configurable passes that perform LLVM IR to IR transforms
 375 /// following machine independent optimization.
 376 void TargetPassConfig::addIRPasses() {
 377   // Basic AliasAnalysis support.
 378   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 379   // BasicAliasAnalysis wins if they disagree. This is intended to help
 380   // support "obvious" type-punning idioms.
 381   if (UseCFLAA)
 382     addPass(createCFLAliasAnalysisPass());
 383   addPass(createTypeBasedAliasAnalysisPass());
 384   addPass(createScopedNoAliasAAPass());
 385   addPass(createBasicAliasAnalysisPass());
 386
 387   // Before running any passes, run the verifier to determine if the input
 388   // coming from the front-end and/or optimizer is valid.
 389   if (!DisableVerify)
 390     addPass(createVerifierPass());
 391
 392   // Run loop strength reduction before anything else.
 393   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 394     addPass(createLoopStrengthReducePass());
 395     if (PrintLSR)
 396       addPass(createPrintFunctionPass(dbgs(), "\n\n*** Code after LSR ***\n"));
 397   }
 398
 399   // Run GC lowering passes for builtin collectors
 400   // TODO: add a pass insertion point here
 401   addPass(createGCLoweringPass());
 402   addPass(createShadowStackGCLoweringPass());
 403
 404   // Make sure that no unreachable blocks are instruction selected.
 405   addPass(createUnreachableBlockEliminationPass());
 406
 407   // Prepare expensive constants for SelectionDAG.
 408   if (getOptLevel() != CodeGenOpt::None && !DisableConstantHoisting)
 409     addPass(createConstantHoistingPass());
 410
 411   if (getOptLevel() != CodeGenOpt::None && !DisablePartialLibcallInlining)
 412     addPass(createPartiallyInlineLibCallsPass());
 413 }
 414
 415 /// Turn exception handling constructs into something the code generators can
 416 /// handle.
 417 void TargetPassConfig::addPassesToHandleExceptions() {
 418   switch (TM->getMCAsmInfo()->getExceptionHandlingType()) {
 419   case ExceptionHandling::SjLj:
 420     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 421     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 422     // catch info can get misplaced when a selector ends up more than one block
 423     // removed from the parent invoke(s). This could happen when a landing
 424     // pad is shared by multiple invokes and is also a target of a normal
 425     // edge from elsewhere.
 426     addPass(createSjLjEHPreparePass());
 427     // FALLTHROUGH
 428   case ExceptionHandling::DwarfCFI:
 429   case ExceptionHandling::ARM:
 430     addPass(createDwarfEHPass(TM));
 431     break;
 432   case ExceptionHandling::WinEH:
 433     // We support using both GCC-style and MSVC-style exceptions on Windows, so
 434     // add both preparation passes. Each pass will only actually run if it
 435     // recognizes the personality function.
 436     addPass(createWinEHPass(TM));
 437     addPass(createDwarfEHPass(TM));
 438     break;
 439   case ExceptionHandling::None:
 440     addPass(createLowerInvokePass());
 441
 442     // The lower invoke pass may create unreachable code. Remove it.
 443     addPass(createUnreachableBlockEliminationPass());
 444     break;
 445   }
 446 }
 447
 448 /// Add pass to prepare the LLVM IR for code generation. This should be done
 449 /// before exception handling preparation passes.
 450 void TargetPassConfig::addCodeGenPrepare() {
 451   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 452     addPass(createCodeGenPreparePass(TM));
 453   addPass(createRewriteSymbolsPass());
 454 }
 455
 456 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 457 /// instruction selection.
 458 void TargetPassConfig::addISelPrepare() {
 459   addPreISel();
 460
 461   // Add both the safe stack and the stack protection passes: each of them will
 462   // only protect functions that have corresponding attributes.
 463   addPass(createSafeStackPass());
 464   addPass(createStackProtectorPass(TM));
 465
 466   if (PrintISelInput)
 467     addPass(createPrintFunctionPass(
 468         dbgs(), "\n\n*** Final LLVM Code input to ISel ***\n"));
 469
 470   // All passes which modify the LLVM IR are now complete; run the verifier
 471   // to ensure that the IR is valid.
 472   if (!DisableVerify)
 473     addPass(createVerifierPass());
 474 }
 475
 476 /// Add the complete set of target-independent postISel code generator passes.
 477 ///
 478 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 479 /// with nontrivial configuration or multiple passes are broken out below in
 480 /// add%Stage routines.
 481 ///
 482 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 483 /// addPre/Post methods with empty header implementations allow injecting
 484 /// target-specific fixups just before or after major stages. Additionally,
 485 /// targets have the flexibility to change pass order within a stage by
 486 /// overriding default implementation of add%Stage routines below. Each
 487 /// technique has maintainability tradeoffs because alternate pass orders are
 488 /// not well supported. addPre/Post works better if the target pass is easily
 489 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 490 /// the target should override the stage instead.
 491 ///
 492 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 493 /// before/after any target-independent pass. But it's currently overkill.
 494 void TargetPassConfig::addMachinePasses() {
 495   AddingMachinePasses = true;
 496
 497   // Insert a machine instr printer pass after the specified pass.
 498   // If -print-machineinstrs specified, print machineinstrs after all passes.
 499   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 500     TM->Options.PrintMachineCode = true;
 501   else if (!StringRef(PrintMachineInstrs.getValue())
 502            .equals("option-unspecified")) {
 503     const PassRegistry *PR = PassRegistry::getPassRegistry();
 504     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 505     const PassInfo *IPI = PR->getPassInfo(StringRef("machineinstr-printer"));
 506     assert (TPI && IPI && "Pass ID not registered!");
 507     const char *TID = (const char *)(TPI->getTypeInfo());
 508     const char *IID = (const char *)(IPI->getTypeInfo());
 509     insertPass(TID, IID);
 510   }
 511
 512   // Print the instruction selected machine code...
 513   printAndVerify("After Instruction Selection");
 514
 515   // Expand pseudo-instructions emitted by ISel.
 516   addPass(&ExpandISelPseudosID);
 517
 518   // Add passes that optimize machine instructions in SSA form.
 519   if (getOptLevel() != CodeGenOpt::None) {
 520     addMachineSSAOptimization();
 521   } else {
 522     // If the target requests it, assign local variables to stack slots relative
 523     // to one another and simplify frame index references where possible.
 524     addPass(&LocalStackSlotAllocationID, false);
 525   }
 526
 527   // Run pre-ra passes.
 528   addPreRegAlloc();
 529
 530   // Run register allocation and passes that are tightly coupled with it,
 531   // including phi elimination and scheduling.
 532   if (getOptimizeRegAlloc())
 533     addOptimizedRegAlloc(createRegAllocPass(true));
 534   else
 535     addFastRegAlloc(createRegAllocPass(false));
 536
 537   // Run post-ra passes.
 538   addPostRegAlloc();
 539
 540   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 541   if (getOptLevel() != CodeGenOpt::None)
 542     addPass(createShrinkWrapPass());
 543   addPass(&PrologEpilogCodeInserterID);
 544
 545   /// Add passes that optimize machine instructions after register allocation.
 546   if (getOptLevel() != CodeGenOpt::None)
 547     addMachineLateOptimization();
 548
 549   // Expand pseudo instructions before second scheduling pass.
 550   addPass(&ExpandPostRAPseudosID);
 551
 552   // Run pre-sched2 passes.
 553   addPreSched2();
 554
 555   if (EnableImplicitNullChecks)
 556     addPass(&ImplicitNullChecksID);
 557
 558   // Second pass scheduler.
 559   if (getOptLevel() != CodeGenOpt::None) {
 560     if (MISchedPostRA)
 561       addPass(&PostMachineSchedulerID);
 562     else
 563       addPass(&PostRASchedulerID);
 564   }
 565
 566   // GC
 567   if (addGCPasses()) {
 568     if (PrintGCInfo)
 569       addPass(createGCInfoPrinter(dbgs()), false, false);
 570   }
 571
 572   // Basic block placement.
 573   if (getOptLevel() != CodeGenOpt::None)
 574     addBlockPlacement();
 575
 576   addPreEmitPass();
 577
 578   addPass(&StackMapLivenessID, false);
 579
 580   AddingMachinePasses = false;
 581 }
 582
 583 /// Add passes that optimize machine instructions in SSA form.
 584 void TargetPassConfig::addMachineSSAOptimization() {
 585   // Pre-ra tail duplication.
 586   addPass(&EarlyTailDuplicateID);
 587
 588   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 589   // instructions dead.
 590   addPass(&OptimizePHIsID, false);
 591
 592   // This pass merges large allocas. StackSlotColoring is a different pass
 593   // which merges spill slots.
 594   addPass(&StackColoringID, false);
 595
 596   // If the target requests it, assign local variables to stack slots relative
 597   // to one another and simplify frame index references where possible.
 598   addPass(&LocalStackSlotAllocationID, false);
 599
 600   // With optimization, dead code should already be eliminated. However
 601   // there is one known exception: lowered code for arguments that are only
 602   // used by tail calls, where the tail calls reuse the incoming stack
 603   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 604   addPass(&DeadMachineInstructionElimID);
 605
 606   // Allow targets to insert passes that improve instruction level parallelism,
 607   // like if-conversion. Such passes will typically need dominator trees and
 608   // loop info, just like LICM and CSE below.
 609   addILPOpts();
 610
 611   addPass(&MachineLICMID, false);
 612   addPass(&MachineCSEID, false);
 613   addPass(&MachineSinkingID);
 614
 615   addPass(&PeepholeOptimizerID, false);
 616   // Clean-up the dead code that may have been generated by peephole
 617   // rewriting.
 618   addPass(&DeadMachineInstructionElimID);
 619 }
 620
 621 //===---------------------------------------------------------------------===//
 622 /// Register Allocation Pass Configuration
 623 //===---------------------------------------------------------------------===//
 624
 625 bool TargetPassConfig::getOptimizeRegAlloc() const {
 626   switch (OptimizeRegAlloc) {
 627   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 628   case cl::BOU_TRUE:  return true;
 629   case cl::BOU_FALSE: return false;
 630   }
 631   llvm_unreachable("Invalid optimize-regalloc state");
 632 }
 633
 634 /// RegisterRegAlloc's global Registry tracks allocator registration.
 635 MachinePassRegistry RegisterRegAlloc::Registry;
 636
 637 /// A dummy default pass factory indicates whether the register allocator is
 638 /// overridden on the command line.
 639 static FunctionPass *useDefaultRegisterAllocator() { return nullptr; }
 640 static RegisterRegAlloc
 641 defaultRegAlloc("default",
 642                 "pick register allocator based on -O option",
 643                 useDefaultRegisterAllocator);
 644
 645 /// -regalloc=... command line option.
 646 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 647                RegisterPassParser<RegisterRegAlloc> >
 648 RegAlloc("regalloc",
 649          cl::init(&useDefaultRegisterAllocator),
 650          cl::desc("Register allocator to use"));
 651
 652
 653 /// Instantiate the default register allocator pass for this target for either
 654 /// the optimized or unoptimized allocation path. This will be added to the pass
 655 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 656 /// in the optimized case.
 657 ///
 658 /// A target that uses the standard regalloc pass order for fast or optimized
 659 /// allocation may still override this for per-target regalloc
 660 /// selection. But -regalloc=... always takes precedence.
 661 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 662   if (Optimized)
 663     return createGreedyRegisterAllocator();
 664   else
 665     return createFastRegisterAllocator();
 666 }
 667
 668 /// Find and instantiate the register allocation pass requested by this target
 669 /// at the current optimization level.  Different register allocators are
 670 /// defined as separate passes because they may require different analysis.
 671 ///
 672 /// This helper ensures that the regalloc= option is always available,
 673 /// even for targets that override the default allocator.
 674 ///
 675 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 676 /// this can be folded into addPass.
 677 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 678   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 679
 680   // Initialize the global default.
 681   if (!Ctor) {
 682     Ctor = RegAlloc;
 683     RegisterRegAlloc::setDefault(RegAlloc);
 684   }
 685   if (Ctor != useDefaultRegisterAllocator)
 686     return Ctor();
 687
 688   // With no -regalloc= override, ask the target for a regalloc pass.
 689   return createTargetRegisterAllocator(Optimized);
 690 }
 691
 692 /// Return true if the default global register allocator is in use and
 693 /// has not be overriden on the command line with '-regalloc=...'
 694 bool TargetPassConfig::usingDefaultRegAlloc() const {
 695   return RegAlloc.getNumOccurrences() == 0;
 696 }
 697
 698 /// Add the minimum set of target-independent passes that are required for
 699 /// register allocation. No coalescing or scheduling.
 700 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 701   addPass(&PHIEliminationID, false);
 702   addPass(&TwoAddressInstructionPassID, false);
 703
 704   addPass(RegAllocPass);
 705 }
 706
 707 /// Add standard target-independent passes that are tightly coupled with
 708 /// optimized register allocation, including coalescing, machine instruction
 709 /// scheduling, and register allocation itself.
 710 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 711   addPass(&ProcessImplicitDefsID, false);
 712
 713   // LiveVariables currently requires pure SSA form.
 714   //
 715   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 716   // LiveVariables can be removed completely, and LiveIntervals can be directly
 717   // computed. (We still either need to regenerate kill flags after regalloc, or
 718   // preferably fix the scavenger to not depend on them).
 719   addPass(&LiveVariablesID, false);
 720
 721   // Edge splitting is smarter with machine loop info.
 722   addPass(&MachineLoopInfoID, false);
 723   addPass(&PHIEliminationID, false);
 724
 725   // Eventually, we want to run LiveIntervals before PHI elimination.
 726   if (EarlyLiveIntervals)
 727     addPass(&LiveIntervalsID, false);
 728
 729   addPass(&TwoAddressInstructionPassID, false);
 730   addPass(&RegisterCoalescerID);
 731
 732   // PreRA instruction scheduling.
 733   addPass(&MachineSchedulerID);
 734
 735   // Add the selected register allocation pass.
 736   addPass(RegAllocPass);
 737
 738   // Allow targets to change the register assignments before rewriting.
 739   addPreRewrite();
 740
 741   // Finally rewrite virtual registers.
 742   addPass(&VirtRegRewriterID);
 743
 744   // Perform stack slot coloring and post-ra machine LICM.
 745   //
 746   // FIXME: Re-enable coloring with register when it's capable of adding
 747   // kill markers.
 748   addPass(&StackSlotColoringID);
 749
 750   // Run post-ra machine LICM to hoist reloads / remats.
 751   //
 752   // FIXME: can this move into MachineLateOptimization?
 753   addPass(&PostRAMachineLICMID);
 754 }
 755
 756 //===---------------------------------------------------------------------===//
 757 /// Post RegAlloc Pass Configuration
 758 //===---------------------------------------------------------------------===//
 759
 760 /// Add passes that optimize machine instructions after register allocation.
 761 void TargetPassConfig::addMachineLateOptimization() {
 762   // Branch folding must be run after regalloc and prolog/epilog insertion.
 763   addPass(&BranchFolderPassID);
 764
 765   // Tail duplication.
 766   // Note that duplicating tail just increases code size and degrades
 767   // performance for targets that require Structured Control Flow.
 768   // In addition it can also make CFG irreducible. Thus we disable it.
 769   if (!TM->requiresStructuredCFG())
 770     addPass(&TailDuplicateID);
 771
 772   // Copy propagation.
 773   addPass(&MachineCopyPropagationID);
 774 }
 775
 776 /// Add standard GC passes.
 777 bool TargetPassConfig::addGCPasses() {
 778   addPass(&GCMachineCodeAnalysisID, false);
 779   return true;
 780 }
 781
 782 /// Add standard basic block placement passes.
 783 void TargetPassConfig::addBlockPlacement() {
 784   if (addPass(&MachineBlockPlacementID, false)) {
 785     // Run a separate pass to collect block placement statistics.
 786     if (EnableBlockPlacementStats)
 787       addPass(&MachineBlockPlacementStatsID);
 788   }
 789 }