include/llvm/CodeGen/MachineRegisterInfo.h

   1 //===-- llvm/CodeGen/MachineRegisterInfo.h ----------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the MachineRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_CODEGEN_MACHINEREGISTERINFO_H
  15 #define LLVM_CODEGEN_MACHINEREGISTERINFO_H
  16
  17 #include "llvm/Target/TargetRegisterInfo.h"
  18 #include "llvm/ADT/BitVector.h"
  19 #include "llvm/ADT/IndexedMap.h"
  20 #include <vector>
  21
  22 namespace llvm {
  23
  24 /// MachineRegisterInfo - Keep track of information for virtual and physical
  25 /// registers, including vreg register classes, use/def chains for registers,
  26 /// etc.
  27 class MachineRegisterInfo {
  28   /// VRegInfo - Information we keep for each virtual register.
  29   ///
  30   /// Each element in this list contains the register class of the vreg and the
  31   /// start of the use/def list for the register.
  32   IndexedMap<std::pair<const TargetRegisterClass*, MachineOperand*>,
  33              VirtReg2IndexFunctor> VRegInfo;
  34
  35   /// RegClassVRegMap - This vector acts as a map from TargetRegisterClass to
  36   /// virtual registers. For each target register class, it keeps a list of
  37   /// virtual registers belonging to the class.
  38   std::vector<unsigned> *RegClass2VRegMap;
  39
  40   /// RegAllocHints - This vector records register allocation hints for virtual
  41   /// registers. For each virtual register, it keeps a register and hint type
  42   /// pair making up the allocation hint. Hint type is target specific except
  43   /// for the value 0 which means the second value of the pair is the preferred
  44   /// register for allocation. For example, if the hint is <0, 1024>, it means
  45   /// the allocator should prefer the physical register allocated to the virtual
  46   /// register of the hint.
  47   IndexedMap<std::pair<unsigned, unsigned>, VirtReg2IndexFunctor> RegAllocHints;
  48
  49   /// PhysRegUseDefLists - This is an array of the head of the use/def list for
  50   /// physical registers.
  51   MachineOperand **PhysRegUseDefLists;
  52
  53   /// UsedPhysRegs - This is a bit vector that is computed and set by the
  54   /// register allocator, and must be kept up to date by passes that run after
  55   /// register allocation (though most don't modify this).  This is used
  56   /// so that the code generator knows which callee save registers to save and
  57   /// for other target specific uses.
  58   BitVector UsedPhysRegs;
  59
  60   /// LiveIns/LiveOuts - Keep track of the physical registers that are
  61   /// livein/liveout of the function.  Live in values are typically arguments in
  62   /// registers, live out values are typically return values in registers.
  63   /// LiveIn values are allowed to have virtual registers associated with them,
  64   /// stored in the second element.
  65   std::vector<std::pair<unsigned, unsigned> > LiveIns;
  66   std::vector<unsigned> LiveOuts;
  67
  68   MachineRegisterInfo(const MachineRegisterInfo&); // DO NOT IMPLEMENT
  69   void operator=(const MachineRegisterInfo&);      // DO NOT IMPLEMENT
  70 public:
  71   explicit MachineRegisterInfo(const TargetRegisterInfo &TRI);
  72   ~MachineRegisterInfo();
  73
  74   //===--------------------------------------------------------------------===//
  75   // Register Info
  76   //===--------------------------------------------------------------------===//
  77
  78   /// reg_begin/reg_end - Provide iteration support to walk over all definitions
  79   /// and uses of a register within the MachineFunction that corresponds to this
  80   /// MachineRegisterInfo object.
  81   template<bool Uses, bool Defs, bool SkipDebug>
  82   class defusechain_iterator;
  83
  84   /// reg_iterator/reg_begin/reg_end - Walk all defs and uses of the specified
  85   /// register.
  86   typedef defusechain_iterator<true,true,false> reg_iterator;
  87   reg_iterator reg_begin(unsigned RegNo) const {
  88     return reg_iterator(getRegUseDefListHead(RegNo));
  89   }
  90   static reg_iterator reg_end() { return reg_iterator(0); }
  91
  92   /// reg_empty - Return true if there are no instructions using or defining the
  93   /// specified register (it may be live-in).
  94   bool reg_empty(unsigned RegNo) const { return reg_begin(RegNo) == reg_end(); }
  95
  96   /// reg_nodbg_iterator/reg_nodbg_begin/reg_nodbg_end - Walk all defs and uses
  97   /// of the specified register, skipping those marked as Debug.
  98   typedef defusechain_iterator<true,true,true> reg_nodbg_iterator;
  99   reg_nodbg_iterator reg_nodbg_begin(unsigned RegNo) const {
 100     return reg_nodbg_iterator(getRegUseDefListHead(RegNo));
 101   }
 102   static reg_nodbg_iterator reg_nodbg_end() { return reg_nodbg_iterator(0); }
 103
 104   /// reg_nodbg_empty - Return true if the only instructions using or defining
 105   /// Reg are Debug instructions.
 106   bool reg_nodbg_empty(unsigned RegNo) const {
 107     return reg_nodbg_begin(RegNo) == reg_nodbg_end();
 108   }
 109
 110   /// def_iterator/def_begin/def_end - Walk all defs of the specified register.
 111   typedef defusechain_iterator<false,true,false> def_iterator;
 112   def_iterator def_begin(unsigned RegNo) const {
 113     return def_iterator(getRegUseDefListHead(RegNo));
 114   }
 115   static def_iterator def_end() { return def_iterator(0); }
 116
 117   /// def_empty - Return true if there are no instructions defining the
 118   /// specified register (it may be live-in).
 119   bool def_empty(unsigned RegNo) const { return def_begin(RegNo) == def_end(); }
 120
 121   /// use_iterator/use_begin/use_end - Walk all uses of the specified register.
 122   typedef defusechain_iterator<true,false,false> use_iterator;
 123   use_iterator use_begin(unsigned RegNo) const {
 124     return use_iterator(getRegUseDefListHead(RegNo));
 125   }
 126   static use_iterator use_end() { return use_iterator(0); }
 127
 128   /// use_empty - Return true if there are no instructions using the specified
 129   /// register.
 130   bool use_empty(unsigned RegNo) const { return use_begin(RegNo) == use_end(); }
 131
 132   /// hasOneUse - Return true if there is exactly one instruction using the
 133   /// specified register.
 134   bool hasOneUse(unsigned RegNo) const;
 135
 136   /// use_nodbg_iterator/use_nodbg_begin/use_nodbg_end - Walk all uses of the
 137   /// specified register, skipping those marked as Debug.
 138   typedef defusechain_iterator<true,false,true> use_nodbg_iterator;
 139   use_nodbg_iterator use_nodbg_begin(unsigned RegNo) const {
 140     return use_nodbg_iterator(getRegUseDefListHead(RegNo));
 141   }
 142   static use_nodbg_iterator use_nodbg_end() { return use_nodbg_iterator(0); }
 143
 144   /// use_nodbg_empty - Return true if there are no non-Debug instructions
 145   /// using the specified register.
 146   bool use_nodbg_empty(unsigned RegNo) const {
 147     return use_nodbg_begin(RegNo) == use_nodbg_end();
 148   }
 149
 150   /// hasOneNonDBGUse - Return true if there is exactly one non-Debug
 151   /// instruction using the specified register.
 152   bool hasOneNonDBGUse(unsigned RegNo) const;
 153
 154   /// replaceRegWith - Replace all instances of FromReg with ToReg in the
 155   /// machine function.  This is like llvm-level X->replaceAllUsesWith(Y),
 156   /// except that it also changes any definitions of the register as well.
 157   void replaceRegWith(unsigned FromReg, unsigned ToReg);
 158
 159   /// getRegUseDefListHead - Return the head pointer for the register use/def
 160   /// list for the specified virtual or physical register.
 161   MachineOperand *&getRegUseDefListHead(unsigned RegNo) {
 162     if (TargetRegisterInfo::isVirtualRegister(RegNo))
 163       return VRegInfo[RegNo].second;
 164     return PhysRegUseDefLists[RegNo];
 165   }
 166
 167   MachineOperand *getRegUseDefListHead(unsigned RegNo) const {
 168     if (TargetRegisterInfo::isVirtualRegister(RegNo))
 169       return VRegInfo[RegNo].second;
 170     return PhysRegUseDefLists[RegNo];
 171   }
 172
 173   /// getVRegDef - Return the machine instr that defines the specified virtual
 174   /// register or null if none is found.  This assumes that the code is in SSA
 175   /// form, so there should only be one definition.
 176   MachineInstr *getVRegDef(unsigned Reg) const;
 177
 178   /// clearKillFlags - Iterate over all the uses of the given register and
 179   /// clear the kill flag from the MachineOperand. This function is used by
 180   /// optimization passes which extend register lifetimes and need only
 181   /// preserve conservative kill flag information.
 182   void clearKillFlags(unsigned Reg) const;
 183
 184 #ifndef NDEBUG
 185   void dumpUses(unsigned RegNo) const;
 186 #endif
 187
 188   //===--------------------------------------------------------------------===//
 189   // Virtual Register Info
 190   //===--------------------------------------------------------------------===//
 191
 192   /// getRegClass - Return the register class of the specified virtual register.
 193   ///
 194   const TargetRegisterClass *getRegClass(unsigned Reg) const {
 195     return VRegInfo[Reg].first;
 196   }
 197
 198   /// setRegClass - Set the register class of the specified virtual register.
 199   ///
 200   void setRegClass(unsigned Reg, const TargetRegisterClass *RC);
 201
 202   /// constrainRegClass - Constrain the register class of the specified virtual
 203   /// register to be a common subclass of RC and the current register class.
 204   /// Return the new register class, or NULL if no such class exists.
 205   /// This should only be used when the constraint is known to be trivial, like
 206   /// GR32 -> GR32_NOSP. Beware of increasing register pressure.
 207   const TargetRegisterClass *constrainRegClass(unsigned Reg,
 208                                                const TargetRegisterClass *RC);
 209
 210   /// createVirtualRegister - Create and return a new virtual register in the
 211   /// function with the specified register class.
 212   ///
 213   unsigned createVirtualRegister(const TargetRegisterClass *RegClass);
 214
 215   /// getNumVirtRegs - Return the number of virtual registers created.
 216   ///
 217   unsigned getNumVirtRegs() const { return VRegInfo.size(); }
 218
 219   /// getRegClassVirtRegs - Return the list of virtual registers of the given
 220   /// target register class.
 221   const std::vector<unsigned> &
 222   getRegClassVirtRegs(const TargetRegisterClass *RC) const {
 223     return RegClass2VRegMap[RC->getID()];
 224   }
 225
 226   /// setRegAllocationHint - Specify a register allocation hint for the
 227   /// specified virtual register.
 228   void setRegAllocationHint(unsigned Reg, unsigned Type, unsigned PrefReg) {
 229     RegAllocHints[Reg].first  = Type;
 230     RegAllocHints[Reg].second = PrefReg;
 231   }
 232
 233   /// getRegAllocationHint - Return the register allocation hint for the
 234   /// specified virtual register.
 235   std::pair<unsigned, unsigned>
 236   getRegAllocationHint(unsigned Reg) const {
 237     return RegAllocHints[Reg];
 238   }
 239
 240   //===--------------------------------------------------------------------===//
 241   // Physical Register Use Info
 242   //===--------------------------------------------------------------------===//
 243
 244   /// isPhysRegUsed - Return true if the specified register is used in this
 245   /// function.  This only works after register allocation.
 246   bool isPhysRegUsed(unsigned Reg) const { return UsedPhysRegs[Reg]; }
 247
 248   /// setPhysRegUsed - Mark the specified register used in this function.
 249   /// This should only be called during and after register allocation.
 250   void setPhysRegUsed(unsigned Reg) { UsedPhysRegs[Reg] = true; }
 251
 252   /// addPhysRegsUsed - Mark the specified registers used in this function.
 253   /// This should only be called during and after register allocation.
 254   void addPhysRegsUsed(const BitVector &Regs) { UsedPhysRegs |= Regs; }
 255
 256   /// setPhysRegUnused - Mark the specified register unused in this function.
 257   /// This should only be called during and after register allocation.
 258   void setPhysRegUnused(unsigned Reg) { UsedPhysRegs[Reg] = false; }
 259
 260   /// closePhysRegsUsed - Expand UsedPhysRegs to its transitive closure over
 261   /// subregisters. That means that if R is used, so are all subregisters.
 262   void closePhysRegsUsed(const TargetRegisterInfo&);
 263
 264   //===--------------------------------------------------------------------===//
 265   // LiveIn/LiveOut Management
 266   //===--------------------------------------------------------------------===//
 267
 268   /// addLiveIn/Out - Add the specified register as a live in/out.  Note that it
 269   /// is an error to add the same register to the same set more than once.
 270   void addLiveIn(unsigned Reg, unsigned vreg = 0) {
 271     LiveIns.push_back(std::make_pair(Reg, vreg));
 272   }
 273   void addLiveOut(unsigned Reg) { LiveOuts.push_back(Reg); }
 274
 275   // Iteration support for live in/out sets.  These sets are kept in sorted
 276   // order by their register number.
 277   typedef std::vector<std::pair<unsigned,unsigned> >::const_iterator
 278   livein_iterator;
 279   typedef std::vector<unsigned>::const_iterator liveout_iterator;
 280   livein_iterator livein_begin() const { return LiveIns.begin(); }
 281   livein_iterator livein_end()   const { return LiveIns.end(); }
 282   bool            livein_empty() const { return LiveIns.empty(); }
 283   liveout_iterator liveout_begin() const { return LiveOuts.begin(); }
 284   liveout_iterator liveout_end()   const { return LiveOuts.end(); }
 285   bool             liveout_empty() const { return LiveOuts.empty(); }
 286
 287   bool isLiveIn(unsigned Reg) const;
 288   bool isLiveOut(unsigned Reg) const;
 289
 290   /// getLiveInPhysReg - If VReg is a live-in virtual register, return the
 291   /// corresponding live-in physical register.
 292   unsigned getLiveInPhysReg(unsigned VReg) const;
 293
 294   /// getLiveInVirtReg - If PReg is a live-in physical register, return the
 295   /// corresponding live-in physical register.
 296   unsigned getLiveInVirtReg(unsigned PReg) const;
 297
 298   /// EmitLiveInCopies - Emit copies to initialize livein virtual registers
 299   /// into the given entry block.
 300   void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 301                         const TargetRegisterInfo &TRI,
 302                         const TargetInstrInfo &TII);
 303
 304 private:
 305   void HandleVRegListReallocation();
 306
 307 public:
 308   /// defusechain_iterator - This class provides iterator support for machine
 309   /// operands in the function that use or define a specific register.  If
 310   /// ReturnUses is true it returns uses of registers, if ReturnDefs is true it
 311   /// returns defs.  If neither are true then you are silly and it always
 312   /// returns end().  If SkipDebug is true it skips uses marked Debug
 313   /// when incrementing.
 314   template<bool ReturnUses, bool ReturnDefs, bool SkipDebug>
 315   class defusechain_iterator
 316     : public std::iterator<std::forward_iterator_tag, MachineInstr, ptrdiff_t> {
 317     MachineOperand *Op;
 318     explicit defusechain_iterator(MachineOperand *op) : Op(op) {
 319       // If the first node isn't one we're interested in, advance to one that
 320       // we are interested in.
 321       if (op) {
 322         if ((!ReturnUses && op->isUse()) ||
 323             (!ReturnDefs && op->isDef()) ||
 324             (SkipDebug && op->isDebug()))
 325           ++*this;
 326       }
 327     }
 328     friend class MachineRegisterInfo;
 329   public:
 330     typedef std::iterator<std::forward_iterator_tag,
 331                           MachineInstr, ptrdiff_t>::reference reference;
 332     typedef std::iterator<std::forward_iterator_tag,
 333                           MachineInstr, ptrdiff_t>::pointer pointer;
 334
 335     defusechain_iterator(const defusechain_iterator &I) : Op(I.Op) {}
 336     defusechain_iterator() : Op(0) {}
 337
 338     bool operator==(const defusechain_iterator &x) const {
 339       return Op == x.Op;
 340     }
 341     bool operator!=(const defusechain_iterator &x) const {
 342       return !operator==(x);
 343     }
 344
 345     /// atEnd - return true if this iterator is equal to reg_end() on the value.
 346     bool atEnd() const { return Op == 0; }
 347
 348     // Iterator traversal: forward iteration only
 349     defusechain_iterator &operator++() {          // Preincrement
 350       assert(Op && "Cannot increment end iterator!");
 351       Op = Op->getNextOperandForReg();
 352
 353       // If this is an operand we don't care about, skip it.
 354       while (Op && ((!ReturnUses && Op->isUse()) ||
 355                     (!ReturnDefs && Op->isDef()) ||
 356                     (SkipDebug && Op->isDebug())))
 357         Op = Op->getNextOperandForReg();
 358
 359       return *this;
 360     }
 361     defusechain_iterator operator++(int) {        // Postincrement
 362       defusechain_iterator tmp = *this; ++*this; return tmp;
 363     }
 364
 365     /// skipInstruction - move forward until reaching a different instruction.
 366     /// Return the skipped instruction that is no longer pointed to, or NULL if
 367     /// already pointing to end().
 368     MachineInstr *skipInstruction() {
 369       if (!Op) return 0;
 370       MachineInstr *MI = Op->getParent();
 371       do ++*this;
 372       while (Op && Op->getParent() == MI);
 373       return MI;
 374     }
 375
 376     MachineOperand &getOperand() const {
 377       assert(Op && "Cannot dereference end iterator!");
 378       return *Op;
 379     }
 380
 381     /// getOperandNo - Return the operand # of this MachineOperand in its
 382     /// MachineInstr.
 383     unsigned getOperandNo() const {
 384       assert(Op && "Cannot dereference end iterator!");
 385       return Op - &Op->getParent()->getOperand(0);
 386     }
 387
 388     // Retrieve a reference to the current operand.
 389     MachineInstr &operator*() const {
 390       assert(Op && "Cannot dereference end iterator!");
 391       return *Op->getParent();
 392     }
 393
 394     MachineInstr *operator->() const {
 395       assert(Op && "Cannot dereference end iterator!");
 396       return Op->getParent();
 397     }
 398   };
 399
 400 };
 401
 402 } // End llvm namespace
 403
 404 #endif