PCI: rockchip: Add Rockchip PCIe controller support
authorShawn Lin <shawn.lin@rock-chips.com>
Tue, 23 Aug 2016 07:35:31 +0000 (15:35 +0800)
committerHuang, Tao <huangtao@rock-chips.com>
Wed, 24 Aug 2016 10:24:29 +0000 (18:24 +0800)
Add support for the Rockchip PCIe controller found on RK3399 SoC platform.

Change-Id: Ic924a0defaef195575beba4dfc92c33b6b5bc3e7
[Shawn: manually backport to 4.4 with some minor changes]
Signed-off-by: Shawn Lin <shawn.lin@rock-chips.com>
Signed-off-by: Bjorn Helgaas <bhelgaas@google.com>
Reviewed-by: Brian Norris <briannorris@chromium.org>
drivers/pci/host/Kconfig
drivers/pci/host/pcie-rockchip.c

index 30f7756..ea5141c 100644 (file)
@@ -175,14 +175,13 @@ config PCI_HISI
 
 config PCIE_ROCKCHIP
        bool "Rockchip PCIe controller"
-       depends on ARM64 && ARCH_ROCKCHIP
+       depends on ARCH_ROCKCHIP
        depends on OF
-       select MFD_SYSCON
-       select PCI_MSI
        select PCI_MSI_IRQ_DOMAIN
+       select MFD_SYSCON
        help
          Say Y here if you want internal PCI support on Rockchip SoC.
-         There are 1 internal PCIe port available to support GEN2 with
+         There is 1 internal PCIe port available to support GEN2 with
          4 slots.
 
 endmenu
index 0a0beb0..1671d02 100644 (file)
@@ -3,7 +3,8 @@
  *
  * Copyright (c) 2016 Rockchip, Inc.
  *
- * Based on the xilinx PCIe driver
+ * Author: Shawn Lin <shawn.lin@rock-chips.com>
+ *         Wenrui Li <wenrui.li@rock-chips.com>
  *
  * Bits taken from Synopsys Designware Host controller driver and
  * ARM PCI Host generic driver.
  * the Free Software Foundation, either version 2 of the License, or
  * (at your option) any later version.
  */
+
 #include <linux/clk.h>
 #include <linux/delay.h>
 #include <linux/gpio/consumer.h>
+#include <linux/init.h>
 #include <linux/interrupt.h>
 #include <linux/irq.h>
+#include <linux/irqchip/chained_irq.h>
 #include <linux/irqdomain.h>
 #include <linux/kernel.h>
 #include <linux/mfd/syscon.h>
-#include <linux/module.h>
-#include <linux/msi.h>
 #include <linux/of_address.h>
 #include <linux/of_device.h>
 #include <linux/of_pci.h>
 #include <linux/of_platform.h>
 #include <linux/of_irq.h>
 #include <linux/pci.h>
+#include <linux/pci_ids.h>
+#include <linux/phy/phy.h>
 #include <linux/platform_device.h>
 #include <linux/reset.h>
 #include <linux/regmap.h>
 
-#define REF_CLK_100MHZ                 (100 * 1000 * 1000)
-#define PCIE_CLIENT_BASE               0x0
-#define PCIE_RC_CONFIG_BASE            0xa00000
-#define PCIE_CORE_CTRL_MGMT_BASE       0x900000
-#define PCIE_CORE_AXI_CONF_BASE                0xc00000
-#define PCIE_CORE_AXI_INBOUND_BASE     0xc00800
-
-#define PCIE_CLIENT_BASIC_STATUS0      0x44
-#define PCIE_CLIENT_BASIC_STATUS1      0x48
-#define PCIE_CLIENT_INT_MASK           0x4c
-#define PCIE_CLIENT_INT_STATUS         0x50
-#define PCIE_CORE_INT_MASK             0x900210
-#define PCIE_CORE_INT_STATUS           0x90020c
-
-/** Size of one AXI Region (not Region 0) */
-#define        AXI_REGION_SIZE                 (0x1 << 20)
-/** Overall size of AXI area */
-#define        AXI_OVERALL_SIZE                (64 * (0x1 << 20))
-/** Size of Region 0, equal to sum of sizes of other regions */
-#define        AXI_REGION_0_SIZE               (32 * (0x1 << 20))
-#define OB_REG_SIZE_SHIFT              5
-#define IB_ROOT_PORT_REG_SIZE_SHIFT    3
-
-#define AXI_WRAPPER_IO_WRITE           0x6
-#define AXI_WRAPPER_MEM_WRITE          0x2
-#define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
-#define        MIN_AXI_ADDR_BITS_PASSED        8
-
-#define ROCKCHIP_PCIE_RPIFR1_INTR_MASK GENMASK(8, 5)
-#define ROCKCHIP_PCIE_RPIFR1_INTR_SHIFT        5
-#define CLIENT_INTERRUPTS \
-               (LOC_INT | INTA | INTB | INTC | INTD |\
-                CORR_ERR | NFATAL_ERR | FATAL_ERR | DPA_INT | \
-                HOT_RESET | MSG_DONE | LEGACY_DONE)
-#define CORE_INTERRUPTS        \
-               (PRFPE | CRFPE | RRPE | CRFO | RT | RTR | \
-                PE | MTR | UCR | FCE | CT | UTC | MMVC)
-#define PWR_STCG                       BIT(0)
-#define HOT_PLUG                       BIT(1)
-#define PHY_INT                                BIT(2)
-#define UDMA_INT                       BIT(3)
-#define LOC_INT                                BIT(4)
-#define INTA                           BIT(5)
-#define INTB                           BIT(6)
-#define INTC                           BIT(7)
-#define INTD                           BIT(8)
-#define CORR_ERR                       BIT(9)
-#define NFATAL_ERR                     BIT(10)
-#define FATAL_ERR                      BIT(11)
-#define DPA_INT                                BIT(12)
-#define HOT_RESET                      BIT(13)
-#define MSG_DONE                       BIT(14)
-#define LEGACY_DONE                    BIT(15)
-#define PRFPE                          BIT(0)
-#define CRFPE                          BIT(1)
-#define RRPE                           BIT(2)
-#define PRFO                           BIT(3)
-#define CRFO                           BIT(4)
-#define RT                             BIT(5)
-#define RTR                            BIT(6)
-#define PE                             BIT(7)
-#define MTR                            BIT(8)
-#define UCR                            BIT(9)
-#define FCE                            BIT(10)
-#define CT                             BIT(11)
-#define UTC                            BIT(18)
-#define MMVC                           BIT(19)
-
-#define PCIE_ECAM_BUS(x)               (((x) & 0xFF) << 20)
-#define PCIE_ECAM_DEV(x)               (((x) & 0x1F) << 15)
-#define PCIE_ECAM_FUNC(x)              (((x) & 0x7) << 12)
-#define PCIE_ECAM_REG(x)               (((x) & 0xFFF) << 0)
+#define PCIE_CLIENT_BASE                       0x0
+#define PCIE_RC_CONFIG_NORMAL_BASE             0x800000
+#define PCIE_RC_CONFIG_BASE                    0xa00000
+#define PCIE_RC_CONFIG_LCSR                    0xd0
+#define  PCIE_RC_CONFIG_LCSR_LBMIE             BIT(10)
+#define  PCIE_RC_CONFIG_LCSR_LABIE             BIT(11)
+#define  PCIE_RC_CONFIG_LCSR_LBMS              BIT(30)
+#define  PCIE_RC_CONFIG_LCSR_LAMS              BIT(31)
+#define PCIE_CORE_CTRL_MGMT_BASE               0x900000
+#define PCIE_CORE_AXI_CONF_BASE                        0xc00000
+#define PCIE_CORE_AXI_INBOUND_BASE             0xc00800
+#define PCIE_CLIENT_BASIC_STATUS1              0x48
+#define PCIE_CLIENT_INT_MASK                   0x4c
+#define PCIE_CLIENT_INT_STATUS                 0x50
+#define  PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
+#define  PCIE_CLIENT_INT_MSG                   BIT(14)
+#define  PCIE_CLIENT_INT_HOT_RST               BIT(13)
+#define  PCIE_CLIENT_INT_DPA                   BIT(12)
+#define  PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
+#define  PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
+#define  PCIE_CLIENT_INT_CORR_ERR              BIT(9)
+#define  PCIE_CLIENT_INT_INTD                  BIT(8)
+#define  PCIE_CLIENT_INT_INTC                  BIT(7)
+#define  PCIE_CLIENT_INT_INTB                  BIT(6)
+#define  PCIE_CLIENT_INT_INTA                  BIT(5)
+#define  PCIE_CLIENT_INT_LOCAL                 BIT(4)
+#define  PCIE_CLIENT_INT_UDMA                  BIT(3)
+#define  PCIE_CLIENT_INT_PHY                   BIT(2)
+#define  PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
+#define  PCIE_CLIENT_INT_PWR_STCG              BIT(0)
+#define PCIE_RC_CONFIG_RID_CCR                 0x8
+#define PCIE_RC_CONFIG_LCS                     0xd0
+#define PCIE_RC_BAR_CONF                       0x300
+#define PCIE_CORE_OB_REGION_ADDR1              0x4
+#define PCIE_CORE_OB_REGION_DESC0              0x8
+#define PCIE_CORE_OB_REGION_DESC1              0xc
+#define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS     0x3f
+#define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR      0xffffff00
+#define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS     0x3f
+#define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR      0xffffff00
+#define PCIE_RP_IB_ADDR_TRANS                  0x4
+#define PCIE_CORE_INT_MASK                     0x900210
+#define PCIE_CORE_INT_STATUS                   0x90020c
+#define  PCIE_CORE_INT_PRFPE                   BIT(0)
+#define  PCIE_CORE_INT_CRFPE                   BIT(1)
+#define  PCIE_CORE_INT_RRPE                    BIT(2)
+#define  PCIE_CORE_INT_PRFO                    BIT(3)
+#define  PCIE_CORE_INT_CRFO                    BIT(4)
+#define  PCIE_CORE_INT_RT                      BIT(5)
+#define  PCIE_CORE_INT_RTR                     BIT(6)
+#define  PCIE_CORE_INT_PE                      BIT(7)
+#define  PCIE_CORE_INT_MTR                     BIT(8)
+#define  PCIE_CORE_INT_UCR                     BIT(9)
+#define  PCIE_CORE_INT_FCE                     BIT(10)
+#define  PCIE_CORE_INT_CT                      BIT(11)
+#define  PCIE_CORE_INT_UTC                     BIT(18)
+#define  PCIE_CORE_INT_MMVC                    BIT(19)
+
+/* Size of one AXI Region (not Region 0) */
+#define AXI_REGION_SIZE                                BIT(20)
+/* Size of Region 0, equal to sum of sizes of other regions */
+#define AXI_REGION_0_SIZE                      (32 * (0x1 << 20))
+#define OB_REG_SIZE_SHIFT                      5
+#define IB_ROOT_PORT_REG_SIZE_SHIFT            3
+#define AXI_WRAPPER_IO_WRITE                   0x6
+#define AXI_WRAPPER_MEM_WRITE                  0x2
+
+#define MAX_AXI_IB_ROOTPORT_REGION_NUM         3
+#define MIN_AXI_ADDR_BITS_PASSED               8
+#define ROCKCHIP_VENDOR_ID                     0x1d87
+#define PCIE_ECAM_BUS(x)                       (((x) & 0xff) << 20)
+#define PCIE_ECAM_DEV(x)                       (((x) & 0x1f) << 15)
+#define PCIE_ECAM_FUNC(x)                      (((x) & 0x7) << 12)
+#define PCIE_ECAM_REG(x)                       (((x) & 0xfff) << 0)
 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
          (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
           PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 
-#define RC_REGION_0_ADDR_TRANS_H       0x00000000
-#define RC_REGION_0_ADDR_TRANS_L       0x00000000
-#define RC_REGION_0_PASS_BITS          (25 - 1)
-#define RC_REGION_1_ADDR_TRANS_H       0x00000000
-#define RC_REGION_1_ADDR_TRANS_L       0x00400000
-#define RC_REGION_1_PASS_BITS          (20 - 1)
-#define MAX_AXI_WRAPPER_REGION_NUM     33
-#define PCIE_CLIENT_CONF_ENABLE                BIT(0)
-#define PCIE_CLIENT_CONF_LANE_NUM(x)   ((x / 2) << 4)
-#define PCIE_CLIENT_MODE_RC            BIT(6)
-#define PCIE_CLIENT_GEN_SEL_2          BIT(7)
-#define PCIE_CLIENT_GEN_SEL_1          0x0
+/*
+  * The higher 16-bit of this register is used for write protection
+  * only if BIT(x + 16) set to 1 the BIT(x) can be written.
+  */
+#define HIWORD_UPDATE(val, mask, shift) \
+       ((val) << (shift) | (mask) << ((shift) + 16))
+
+#define RC_REGION_0_ADDR_TRANS_H               0x00000000
+#define RC_REGION_0_ADDR_TRANS_L               0x00000000
+#define RC_REGION_0_PASS_BITS                  (25 - 1)
+#define RC_REGION_1_ADDR_TRANS_H               0x00000000
+#define RC_REGION_1_ADDR_TRANS_L               0x00400000
+#define RC_REGION_1_PASS_BITS                  (20 - 1)
+#define MAX_AXI_WRAPPER_REGION_NUM             33
+#define PCIE_CORE_LCSR_RETRAIN_LINK            BIT(5)
+#define PCIE_CLIENT_CONF_ENABLE                        BIT(0)
+#define PCIE_CLIENT_CONF_ENABLE_SHIFT          0
+#define PCIE_CLIENT_CONF_ENABLE_MASK           0x1
+#define PCIE_CLIENT_LINK_TRAIN_ENABLE          1
+#define PCIE_CLIENT_LINK_TRAIN_SHIFT           1
+#define PCIE_CLIENT_LINK_TRAIN_MASK            0x1
+#define PCIE_CLIENT_ARI_ENABLE                 BIT(0)
+#define PCIE_CLIENT_ARI_ENABLE_SHIFT           3
+#define PCIE_CLIENT_ARI_ENABLE_MASK            0x1
+#define PCIE_CLIENT_CONF_LANE_NUM(x)           (x / 2)
+#define PCIE_CLIENT_CONF_LANE_NUM_SHIFT                4
+#define PCIE_CLIENT_CONF_LANE_NUM_MASK         0x3
+#define PCIE_CLIENT_MODE_RC                    BIT(0)
+#define PCIE_CLIENT_MODE_SHIFT                 6
+#define PCIE_CLIENT_MODE_MASK                  0x1
+#define PCIE_CLIENT_GEN_SEL_2                  1
+#define PCIE_CLIENT_GEN_SEL_1                  0
+#define PCIE_CLIENT_GEN_SEL_SHIFT              7
+#define PCIE_CLIENT_GEN_SEL_MASK               0x1
+#define PCIE_CLIENT_LINK_STATUS_UP             0x3
+#define PCIE_CLIENT_LINK_STATUS_SHIFT          20
+#define PCIE_CLIENT_LINK_STATUS_MASK           0x3
+#define PCIE_CORE_PL_CONF_SPEED_2_5G           0x0
+#define PCIE_CORE_PL_CONF_SPEED_5G             0x1
+#define PCIE_CORE_PL_CONF_SPEED_8G             0x2
+#define PCIE_CORE_PL_CONF_SPEED_SHIFT          3
+#define PCIE_CORE_PL_CONF_SPEED_MASK           0x3
+#define PCIE_CORE_PL_CONF_LANE_SHIFT           1
+#define PCIE_CORE_PL_CONF_LANE_MASK            0x3
+#define PCIE_CORE_RC_CONF_SCC_SHIFT            16
+
+#define ROCKCHIP_PCIE_RPIFR1_INTR_MASK         GENMASK(8, 5)
+#define ROCKCHIP_PCIE_RPIFR1_INTR_SHIFT                5
+
+#define PCIE_CORE_INT \
+               (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
+                PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
+                PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
+                PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
+                PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
+                PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
+                PCIE_CORE_INT_MMVC)
+
+#define PCIE_CLIENT_INT_SUBSYSTEM \
+       (PCIE_CLIENT_INT_PWR_STCG | PCIE_CLIENT_INT_HOT_PLUG | \
+       PCIE_CLIENT_INT_PHY | PCIE_CLIENT_INT_UDMA | \
+       PCIE_CLIENT_INT_LOCAL)
+
+#define PCIE_CLIENT_INT_LEGACY \
+       (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
+       PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
+
+#define PCIE_CLIENT_INT_CLI \
+       (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
+       PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
+       PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
+       PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
+       PCIE_CLIENT_INT_PHY)
 
 struct rockchip_pcie_port {
-       void __iomem *reg_base;
-       void __iomem *apb_base;
-       struct regmap *grf;
-       unsigned int pcie_conf;
-       unsigned int pcie_status;
-       unsigned int pcie_laneoff;
-       struct reset_control *phy_rst;
-       struct reset_control *core_rst;
-       struct reset_control *mgmt_rst;
-       struct reset_control *mgmt_sticky_rst;
-       struct reset_control *pipe_rst;
-       struct clk *aclk_pcie;
-       struct clk *aclk_perf_pcie;
-       struct clk *hclk_pcie;
-       struct clk *clk_pciephy_ref;
-       struct gpio_desc *ep_gpio;
-       u32 lanes;
-       resource_size_t         io_base;
-       struct resource         *cfg;
-       struct resource         *io;
-       struct resource         *mem;
-       struct resource         *busn;
-       phys_addr_t             io_bus_addr;
-       u32                     io_size;
-       phys_addr_t             mem_bus_addr;
-       u32                     mem_size;
+       void    __iomem *reg_base;
+       void    __iomem *apb_base;
+       struct  phy *phy;
+       struct  reset_control *core_rst;
+       struct  reset_control *mgmt_rst;
+       struct  reset_control *mgmt_sticky_rst;
+       struct  reset_control *pipe_rst;
+       struct  clk *aclk_pcie;
+       struct  clk *aclk_perf_pcie;
+       struct  clk *hclk_pcie;
+       struct  clk *clk_pcie_pm;
+       struct  regulator *vpcie3v3; /* 3.3V power supply */
+       struct  regulator *vpcie1v8; /* 1.8V power supply */
+       struct  regulator *vpcie0v9; /* 0.9V power supply */
+       struct  gpio_desc *ep_gpio;
+       u32     lanes;
        u8      root_bus_nr;
-       int irq;
-       struct msi_controller *msi;
-
-       struct device *dev;
-       struct irq_domain *irq_domain;
+       struct  device *dev;
+       struct  irq_domain *irq_domain;
 };
 
 static inline u32 pcie_read(struct rockchip_pcie_port *port, u32 reg)
@@ -162,34 +216,27 @@ static inline u32 pcie_read(struct rockchip_pcie_port *port, u32 reg)
        return readl(port->apb_base + reg);
 }
 
-static inline void pcie_write(struct rockchip_pcie_port *port,
-                             u32 val, u32 reg)
+static inline void pcie_write(struct rockchip_pcie_port *port, u32 val, u32 reg)
 {
        writel(val, port->apb_base + reg);
 }
 
-static inline void pcie_pb_wr_cfg(struct rockchip_pcie_port *port,
-                                 u32 addr, u32 data)
+static void rockchip_pcie_enable_bw_int(struct rockchip_pcie_port *port)
 {
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x3ff << 17) | (data << 7) | (addr << 1));
-       udelay(1);
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x1 << 16) | (0x1 << 0));
-       udelay(1);
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x1 << 16) | (0x0 << 0));
+       u32 status;
+
+       status = pcie_read(port, PCIE_RC_CONFIG_BASE + PCIE_RC_CONFIG_LCSR);
+       status |= (PCIE_RC_CONFIG_LCSR_LBMIE | PCIE_RC_CONFIG_LCSR_LABIE);
+       pcie_write(port, status, PCIE_RC_CONFIG_BASE + PCIE_RC_CONFIG_LCSR);
 }
 
-static inline u32 pcie_pb_rd_cfg(struct rockchip_pcie_port *port,
-                                u32 addr)
+static void rockchip_pcie_clr_bw_int(struct rockchip_pcie_port *port)
 {
-       u32 val;
+       u32 status;
 
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x3ff << 17) | (addr << 1));
-       regmap_read(port->grf, port->pcie_status, &val);
-       return val;
+       status = pcie_read(port, PCIE_RC_CONFIG_BASE + PCIE_RC_CONFIG_LCSR);
+       status |= (PCIE_RC_CONFIG_LCSR_LBMS | PCIE_RC_CONFIG_LCSR_LAMS);
+       pcie_write(port, status, PCIE_RC_CONFIG_BASE + PCIE_RC_CONFIG_LCSR);
 }
 
 static int rockchip_pcie_valid_config(struct rockchip_pcie_port *pp,
@@ -201,7 +248,7 @@ static int rockchip_pcie_valid_config(struct rockchip_pcie_port *pp,
 
        /*
         * do not read more than one device on the bus directly attached
-        * to RC's (Virtual Bridge's) DS side.
+        * to RC's downstream side.
         */
        if (bus->primary == pp->root_bus_nr && dev > 0)
                return 0;
@@ -215,7 +262,7 @@ static int rockchip_pcie_rd_own_conf(struct rockchip_pcie_port *pp,
 {
        void __iomem *addr = pp->apb_base + PCIE_RC_CONFIG_BASE + where;
 
-       if ((uintptr_t)addr & (size - 1)) {
+       if (!IS_ALIGNED((uintptr_t)addr, size)) {
                *val = 0;
                return PCIBIOS_BAD_REGISTER_NUMBER;
        }
@@ -236,34 +283,21 @@ static int rockchip_pcie_rd_own_conf(struct rockchip_pcie_port *pp,
 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie_port *pp,
                                     int where, int size, u32 val)
 {
-       u32 tmp;
-       int offset;
+       u32 mask, tmp, offset;
 
        offset = (where & (~0x3));
-       tmp = readl(pp->apb_base + PCIE_RC_CONFIG_BASE + offset);
-       if (size == 4) {
-               writel(val, pp->apb_base + PCIE_RC_CONFIG_BASE + where);
-       } else if (size == 2) {
-               if (where & 0x2)
-                       tmp = ((tmp & 0xffff) | (val << 16));
-               else
-                       tmp = ((tmp & 0xffff0000) | val);
 
-               writel(tmp, pp->apb_base + PCIE_RC_CONFIG_BASE + offset);
-       } else if (size == 1) {
-               if ((where & 0x3) == 0)
-                       tmp = ((tmp & (~0xff)) | val);
-               else if ((where & 0x3) == 1)
-                       tmp = ((tmp & (~0xff00)) | (val << 8));
-               else if ((where & 0x3) == 2)
-                       tmp = ((tmp & (~0xff0000)) | (val << 16));
-               else if ((where & 0x3) == 3)
-                       tmp = ((tmp & (~0xff000000)) | (val << 24));
-
-               writel(tmp, pp->apb_base + PCIE_RC_CONFIG_BASE + offset);
-       } else {
-               return PCIBIOS_BAD_REGISTER_NUMBER;
+       if (size == 4) {
+               writel(val, pp->apb_base + PCIE_RC_CONFIG_BASE + offset);
+               return PCIBIOS_SUCCESSFUL;
        }
+
+       mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
+
+       tmp = readl(pp->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
+       tmp |= val << ((where & 0x3) * 8);
+       writel(tmp, pp->apb_base + PCIE_RC_CONFIG_BASE + offset);
+
        return PCIBIOS_SUCCESSFUL;
 }
 
@@ -276,7 +310,7 @@ static int rockchip_pcie_rd_other_conf(struct rockchip_pcie_port *pp,
        busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
                                PCI_FUNC(devfn), where);
 
-       if (busdev & (size - 1)) {
+       if (!IS_ALIGNED(busdev, size)) {
                *val = 0;
                return PCIBIOS_BAD_REGISTER_NUMBER;
        }
@@ -302,7 +336,7 @@ static int rockchip_pcie_wr_other_conf(struct rockchip_pcie_port *pp,
 
        busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
                                PCI_FUNC(devfn), where);
-       if (busdev & (size - 1))
+       if (!IS_ALIGNED(busdev, size))
                return PCIBIOS_BAD_REGISTER_NUMBER;
 
        if (size == 4)
@@ -321,38 +355,31 @@ static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
                                 int size, u32 *val)
 {
        struct rockchip_pcie_port *pp = bus->sysdata;
-       int ret;
 
-       if (rockchip_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) {
+       if (!rockchip_pcie_valid_config(pp, bus, PCI_SLOT(devfn))) {
                *val = 0xffffffff;
                return PCIBIOS_DEVICE_NOT_FOUND;
        }
 
-       if (bus->number != pp->root_bus_nr)
-               ret = rockchip_pcie_rd_other_conf(pp, bus, devfn,
-                                                 where, size, val);
-       else
-               ret = rockchip_pcie_rd_own_conf(pp, where, size, val);
+       if (bus->number == pp->root_bus_nr)
+               return rockchip_pcie_rd_own_conf(pp, where, size, val);
+
+       return rockchip_pcie_rd_other_conf(pp, bus, devfn, where, size, val);
 
-       return ret;
 }
 
 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
                                 int where, int size, u32 val)
 {
        struct rockchip_pcie_port *pp = bus->sysdata;
-       int ret;
 
-       if (rockchip_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0)
+       if (!rockchip_pcie_valid_config(pp, bus, PCI_SLOT(devfn)))
                return PCIBIOS_DEVICE_NOT_FOUND;
 
-       if (bus->number != pp->root_bus_nr)
-               ret = rockchip_pcie_wr_other_conf(pp, bus, devfn,
-                                                 where, size, val);
-       else
-               ret = rockchip_pcie_wr_own_conf(pp, where, size, val);
+       if (bus->number == pp->root_bus_nr)
+               return rockchip_pcie_wr_own_conf(pp, where, size, val);
 
-       return ret;
+       return rockchip_pcie_wr_other_conf(pp, bus, devfn, where, size, val);
 }
 
 static struct pci_ops rockchip_pcie_ops = {
@@ -368,94 +395,61 @@ static int rockchip_pcie_init_port(struct rockchip_pcie_port *port)
 {
        int err;
        u32 status;
-       unsigned long timeout = jiffies + msecs_to_jiffies(1000);
+       unsigned long timeout;
 
        gpiod_set_value(port->ep_gpio, 0);
 
-       /* Make sure PCIe relate block is in reset state */
-       err = reset_control_assert(port->phy_rst);
-       if (err) {
-               dev_err(port->dev, "assert phy_rst err %d\n", err);
+       err = phy_init(port->phy);
+       if (err < 0) {
+               dev_err(port->dev, "fail to init phy, err %d\n", err);
                return err;
        }
+
        err = reset_control_assert(port->core_rst);
        if (err) {
                dev_err(port->dev, "assert core_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_assert(port->mgmt_rst);
        if (err) {
                dev_err(port->dev, "assert mgmt_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_assert(port->mgmt_sticky_rst);
        if (err) {
                dev_err(port->dev, "assert mgmt_sticky_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_assert(port->pipe_rst);
        if (err) {
                dev_err(port->dev, "assert pipe_rst err %d\n", err);
                return err;
        }
 
-       pcie_write(port, (0xf << 20) | (0x1 << 16) | PCIE_CLIENT_GEN_SEL_2 |
-                         (0x1 << 19) | (0x1 << 3) |
-                         PCIE_CLIENT_MODE_RC |
-                         PCIE_CLIENT_CONF_LANE_NUM(port->lanes) |
-                         PCIE_CLIENT_CONF_ENABLE, PCIE_CLIENT_BASE);
-
-       err = reset_control_deassert(port->phy_rst);
-       if (err) {
-               dev_err(port->dev, "deassert phy_rst err %d\n", err);
-               return err;
-       }
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x3f << 17) | (0x10 << 1));
-       err = -EINVAL;
-       while (time_before(jiffies, timeout)) {
-               regmap_read(port->grf, port->pcie_status, &status);
-               if ((status & (1 << 9))) {
-                       dev_info(port->dev, "pll locked!\n");
-                       err = 0;
-                       break;
-               }
-       }
-       if (err) {
-               dev_err(port->dev, "pll lock timeout!\n");
-               return err;
-       }
-       pcie_pb_wr_cfg(port, 0x10, 0x8);
-       pcie_pb_wr_cfg(port, 0x12, 0x8);
-
-       err = -ETIMEDOUT;
-       while (time_before(jiffies, timeout)) {
-               regmap_read(port->grf, port->pcie_status, &status);
-               if (!(status & (1 << 10))) {
-                       dev_info(port->dev, "pll output enable done!\n");
-                       err = 0;
-                       break;
-               }
-       }
-
-       if (err) {
-               dev_err(port->dev, "pll output enable timeout!\n");
-               return err;
-       }
-
-       regmap_write(port->grf, port->pcie_conf,
-                    (0x3f << 17) | (0x10 << 1));
-       err = -EINVAL;
-       while (time_before(jiffies, timeout)) {
-               regmap_read(port->grf, port->pcie_status, &status);
-               if ((status & (1 << 9))) {
-                       dev_info(port->dev, "pll relocked!\n");
-                       err = 0;
-                       break;
-               }
-       }
+       pcie_write(port,
+                  HIWORD_UPDATE(PCIE_CLIENT_CONF_ENABLE,
+                                PCIE_CLIENT_CONF_ENABLE_MASK,
+                                PCIE_CLIENT_CONF_ENABLE_SHIFT) |
+                  HIWORD_UPDATE(PCIE_CLIENT_CONF_LANE_NUM(port->lanes),
+                                PCIE_CLIENT_CONF_LANE_NUM_MASK,
+                                PCIE_CLIENT_CONF_LANE_NUM_SHIFT) |
+                  HIWORD_UPDATE(PCIE_CLIENT_MODE_RC,
+                                PCIE_CLIENT_MODE_MASK,
+                                PCIE_CLIENT_MODE_SHIFT) |
+                  HIWORD_UPDATE(PCIE_CLIENT_ARI_ENABLE,
+                                PCIE_CLIENT_ARI_ENABLE_MASK,
+                                PCIE_CLIENT_ARI_ENABLE_SHIFT) |
+                  HIWORD_UPDATE(PCIE_CLIENT_GEN_SEL_2,
+                                PCIE_CLIENT_GEN_SEL_MASK,
+                                PCIE_CLIENT_GEN_SEL_SHIFT),
+                  PCIE_CLIENT_BASE);
+
+       err = phy_power_on(port->phy);
        if (err) {
-               dev_err(port->dev, "pll relock timeout!\n");
+               dev_err(port->dev, "fail to power on phy, err %d\n", err);
                return err;
        }
 
@@ -464,95 +458,263 @@ static int rockchip_pcie_init_port(struct rockchip_pcie_port *port)
                dev_err(port->dev, "deassert core_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_deassert(port->mgmt_rst);
        if (err) {
                dev_err(port->dev, "deassert mgmt_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_deassert(port->mgmt_sticky_rst);
        if (err) {
                dev_err(port->dev, "deassert mgmt_sticky_rst err %d\n", err);
                return err;
        }
+
        err = reset_control_deassert(port->pipe_rst);
        if (err) {
                dev_err(port->dev, "deassert pipe_rst err %d\n", err);
                return err;
        }
 
-       pcie_write(port, 1 << 17 | 1 << 1, PCIE_CLIENT_BASE);
+       /* Enable Gen1 training */
+       pcie_write(port,
+                  HIWORD_UPDATE(PCIE_CLIENT_LINK_TRAIN_ENABLE,
+                                PCIE_CLIENT_LINK_TRAIN_MASK,
+                                PCIE_CLIENT_LINK_TRAIN_SHIFT),
+                  PCIE_CLIENT_BASE);
 
        gpiod_set_value(port->ep_gpio, 1);
-       err = -ETIMEDOUT;
-       while (time_before(jiffies, timeout)) {
+
+       /* 500ms timeout value should be enough for Gen1/2 training */
+       timeout = jiffies + msecs_to_jiffies(500);
+
+       for (;;) {
                status = pcie_read(port, PCIE_CLIENT_BASIC_STATUS1);
-               if (((status >> 20) & 0x3) == 0x3) {
-                       dev_info(port->dev, "pcie link training gen1 pass!\n");
-                       err = 0;
+               if (((status >> PCIE_CLIENT_LINK_STATUS_SHIFT) &
+                     PCIE_CLIENT_LINK_STATUS_MASK) ==
+                     PCIE_CLIENT_LINK_STATUS_UP) {
+                       dev_dbg(port->dev, "PCIe link training gen1 pass!\n");
                        break;
                }
+
+               msleep(20);
+
+               if (!time_before(jiffies, timeout)) {
+                       err = -ETIMEDOUT;
+                       break;
+               }
+
        }
+
+       /* Double check gen1 training */
        if (err) {
-               dev_err(port->dev, "pcie link training gen1 timeout!\n");
-               return err;
+               status = pcie_read(port, PCIE_CLIENT_BASIC_STATUS1);
+               err = (((status >> PCIE_CLIENT_LINK_STATUS_SHIFT) &
+                       PCIE_CLIENT_LINK_STATUS_MASK) ==
+                       PCIE_CLIENT_LINK_STATUS_UP) ? 0 : -ETIMEDOUT;
+               if (err) {
+                       dev_err(port->dev, "PCIe link training gen1 timeout!\n");
+                       return err;
+               }
        }
 
-       status = pcie_read(port, 0x9000d0);
-       status |= 0x20;
-       pcie_write(port, status, 0x9000d0);
-       err = -ETIMEDOUT;
-       while (time_before(jiffies, timeout)) {
+       /*
+        * Enable retrain for gen2. This should be configured only after
+        * gen1 finished.
+        */
+       status = pcie_read(port,
+                          PCIE_RC_CONFIG_LCS + PCIE_RC_CONFIG_BASE);
+       status |= PCIE_CORE_LCSR_RETRAIN_LINK;
+       pcie_write(port, status,
+                  PCIE_RC_CONFIG_LCS + PCIE_RC_CONFIG_BASE);
+
+       timeout = jiffies + msecs_to_jiffies(500);
+       for (;;) {
                status = pcie_read(port, PCIE_CORE_CTRL_MGMT_BASE);
-               if (((status >> 3) & 0x3) == 0x1) {
-                       dev_info(port->dev, "pcie link training gen2 pass!\n");
-                       err = 0;
+               if (((status >> PCIE_CORE_PL_CONF_SPEED_SHIFT) &
+                    PCIE_CORE_PL_CONF_SPEED_MASK) ==
+                    PCIE_CORE_PL_CONF_SPEED_5G) {
+                       dev_dbg(port->dev, "PCIe link training gen2 pass!\n");
+                       break;
+               }
+
+               msleep(20);
+
+               if (!time_before(jiffies, timeout)) {
+                       err = -ETIMEDOUT;
                        break;
                }
        }
-       if (err)
-               dev_dbg(port->dev, "pcie link training gen2 timeout, force to gen1!\n");
 
-       if (((status >> 3) & 0x3) == 0x0)
-               dev_info(port->dev, "pcie link 2.5!\n");
-       if (((status >> 3) & 0x3) == 0x1)
-               dev_info(port->dev, "pcie link 5.0!\n");
+       /* Double check gen2 training */
+       if (err) {
+               status = pcie_read(port, PCIE_CORE_CTRL_MGMT_BASE);
+               err = (((status >> PCIE_CORE_PL_CONF_SPEED_SHIFT) &
+                       PCIE_CORE_PL_CONF_SPEED_MASK) ==
+                       PCIE_CORE_PL_CONF_SPEED_5G) ? 0 : -ETIMEDOUT;
+               if (err)
+                       dev_dbg(port->dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
+       }
 
+       /* Check the final link width from negotiated lane counter from MGMT */
        status = pcie_read(port, PCIE_CORE_CTRL_MGMT_BASE);
-       status =  0x1 << ((status >> 1) & 0x3);
-       dev_info(port->dev, "current link width is x%d\n", status);
-
-       status = pcie_pb_rd_cfg(port, 0x30);
-       if (!((status >> 11) & 0x1))
-               dev_dbg(port->dev, "lane A is used\n");
-       else
-               regmap_write(port->grf, port->pcie_laneoff,
-                            (0x1 << 19) | (0x1 << 3));
+       status =  0x1 << ((status >> PCIE_CORE_PL_CONF_LANE_SHIFT) &
+                          PCIE_CORE_PL_CONF_LANE_MASK);
+       dev_dbg(port->dev, "current link width is x%d\n", status);
 
-       status = pcie_pb_rd_cfg(port, 0x31);
-       if (!((status >> 11) & 0x1))
-               dev_dbg(port->dev, "lane B is used\n");
-       else
-               regmap_write(port->grf, port->pcie_laneoff,
-                            (0x2 << 19) | (0x2 << 3));
+       pcie_write(port, ROCKCHIP_VENDOR_ID, PCIE_RC_CONFIG_BASE);
+       pcie_write(port, PCI_CLASS_BRIDGE_PCI << PCIE_CORE_RC_CONF_SCC_SHIFT,
+                  PCIE_RC_CONFIG_BASE + PCIE_RC_CONFIG_RID_CCR);
+       pcie_write(port, 0x0, PCIE_CORE_CTRL_MGMT_BASE + PCIE_RC_BAR_CONF);
 
-       status = pcie_pb_rd_cfg(port, 0x32);
-       if (!((status >> 11) & 0x1))
-               dev_dbg(port->dev, "lane C is used\n");
-       else
-               regmap_write(port->grf, port->pcie_laneoff,
-                            (0x4 << 19) | (0x4 << 3));
+       pcie_write(port, (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
+                  PCIE_CORE_AXI_CONF_BASE);
+       pcie_write(port, RC_REGION_0_ADDR_TRANS_H,
+                  PCIE_CORE_AXI_CONF_BASE + PCIE_CORE_OB_REGION_ADDR1);
+       pcie_write(port, 0x0080000a,
+                  PCIE_CORE_AXI_CONF_BASE + PCIE_CORE_OB_REGION_DESC0);
+       pcie_write(port, 0x0,
+                  PCIE_CORE_AXI_CONF_BASE + PCIE_CORE_OB_REGION_DESC1);
 
-       status = pcie_pb_rd_cfg(port, 0x33);
-       if (!((status >> 11) & 0x1))
-               dev_dbg(port->dev, "lane D is used\n");
-       else
-               regmap_write(port->grf, port->pcie_laneoff,
-                            (0x8 << 19) | (0x8 << 3));
        return 0;
 }
 
+static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
+{
+       struct rockchip_pcie_port *pp = arg;
+       u32 reg;
+       u32 sub_reg;
+
+       reg = pcie_read(pp, PCIE_CLIENT_INT_STATUS);
+       if (reg & PCIE_CLIENT_INT_LOCAL) {
+               dev_dbg(pp->dev, "local interrupt received\n");
+               sub_reg = pcie_read(pp, PCIE_CORE_INT_STATUS);
+               if (sub_reg & PCIE_CORE_INT_PRFPE)
+                       dev_dbg(pp->dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
+
+               if (sub_reg & PCIE_CORE_INT_CRFPE)
+                       dev_dbg(pp->dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
+
+               if (sub_reg & PCIE_CORE_INT_RRPE)
+                       dev_dbg(pp->dev, "parity error detected while reading from replay buffer RAM\n");
+
+               if (sub_reg & PCIE_CORE_INT_PRFO)
+                       dev_dbg(pp->dev, "overflow occurred in the PNP receive FIFO\n");
+
+               if (sub_reg & PCIE_CORE_INT_CRFO)
+                       dev_dbg(pp->dev, "overflow occurred in the completion receive FIFO\n");
+
+               if (sub_reg & PCIE_CORE_INT_RT)
+                       dev_dbg(pp->dev, "replay timer timed out\n");
+
+               if (sub_reg & PCIE_CORE_INT_RTR)
+                       dev_dbg(pp->dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
+
+               if (sub_reg & PCIE_CORE_INT_PE)
+                       dev_dbg(pp->dev, "phy error detected on receive side\n");
+
+               if (sub_reg & PCIE_CORE_INT_MTR)
+                       dev_dbg(pp->dev, "malformed TLP received from the link\n");
+
+               if (sub_reg & PCIE_CORE_INT_UCR)
+                       dev_dbg(pp->dev, "malformed TLP received from the link\n");
+
+               if (sub_reg & PCIE_CORE_INT_FCE)
+                       dev_dbg(pp->dev, "an error was observed in the flow control advertisements from the other side\n");
+
+               if (sub_reg & PCIE_CORE_INT_CT)
+                       dev_dbg(pp->dev, "a request timed out waiting for completion\n");
+
+               if (sub_reg & PCIE_CORE_INT_UTC)
+                       dev_dbg(pp->dev, "unmapped TC error\n");
+
+               if (sub_reg & PCIE_CORE_INT_MMVC)
+                       dev_dbg(pp->dev, "MSI mask register changes\n");
+
+               pcie_write(pp, sub_reg, PCIE_CORE_INT_STATUS);
+       } else if (reg & PCIE_CLIENT_INT_PHY) {
+               dev_dbg(pp->dev, "phy link changes\n");
+               rockchip_pcie_clr_bw_int(pp);
+       }
+
+       pcie_write(pp, reg & PCIE_CLIENT_INT_LOCAL, PCIE_CLIENT_INT_STATUS);
+
+       return IRQ_HANDLED;
+}
+
+static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
+{
+       struct rockchip_pcie_port *pp = arg;
+       u32 reg;
+
+       reg = pcie_read(pp, PCIE_CLIENT_INT_STATUS);
+       if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
+               dev_dbg(pp->dev, "legacy done interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_MSG)
+               dev_dbg(pp->dev, "message done interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_HOT_RST)
+               dev_dbg(pp->dev, "hot reset interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_DPA)
+               dev_dbg(pp->dev, "dpa interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_FATAL_ERR)
+               dev_dbg(pp->dev, "fatal error interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
+               dev_dbg(pp->dev, "no fatal error interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_CORR_ERR)
+               dev_dbg(pp->dev, "correctable error interrupt received\n");
+
+       if (reg & PCIE_CLIENT_INT_PHY)
+               dev_dbg(pp->dev, "phy interrupt received\n");
+
+       pcie_write(pp, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
+                             PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
+                             PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
+                             PCIE_CLIENT_INT_NFATAL_ERR |
+                             PCIE_CLIENT_INT_CORR_ERR),
+                             PCIE_CLIENT_INT_STATUS |
+                             PCIE_CLIENT_INT_PHY);
+       return IRQ_HANDLED;
+}
+
+static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
+{
+       struct irq_chip *chip = irq_desc_get_chip(desc);
+       struct rockchip_pcie_port *port;
+       u32 reg;
+       u32 hwirq;
+       u32 virq;
+
+       chained_irq_enter(chip, desc);
+       port = irq_desc_get_handler_data(desc);
+
+       reg = pcie_read(port, PCIE_CLIENT_INT_STATUS);
+       reg = (reg & ROCKCHIP_PCIE_RPIFR1_INTR_MASK) >>
+              ROCKCHIP_PCIE_RPIFR1_INTR_SHIFT;
+
+       while (reg) {
+               hwirq = ffs(reg) - 1;
+               reg &= ~BIT(hwirq);
+
+               virq = irq_find_mapping(port->irq_domain, hwirq);
+               if (virq)
+                       generic_handle_irq(virq);
+               else
+                       dev_err(port->dev, "unexpected IRQ, INT%d\n", hwirq);
+       }
+
+       chained_irq_exit(chip, desc);
+}
+
+
 /**
- * rockchip_pcie_parse_dt - Parse Device tree
+ * rockchip_pcie_parse_dt - Parse Device Tree
  * @port: PCIe port information
  *
  * Return: '0' on success and error value on failure
@@ -560,206 +722,217 @@ static int rockchip_pcie_init_port(struct rockchip_pcie_port *port)
 static int rockchip_pcie_parse_dt(struct rockchip_pcie_port *port)
 {
        struct device *dev = port->dev;
+       struct platform_device *pdev = to_platform_device(dev);
        struct device_node *node = dev->of_node;
-       struct resource regs;
-       unsigned int pcie_conf;
-       unsigned int pcie_status;
-       unsigned int pcie_laneoff;
+       struct resource *regs;
+       int irq;
        int err;
 
-       err = of_address_to_resource(node, 0, &regs);
-       if (err) {
-               dev_err(dev, "missing \"reg\" property\n");
-               return err;
+       regs = platform_get_resource_byname(pdev,
+                                           IORESOURCE_MEM,
+                                           "axi-base");
+       if (!regs) {
+               dev_err(dev, "missing axi-base property\n");
+               return -ENODEV;
        }
 
-       port->reg_base = devm_ioremap_resource(dev, &regs);
+       port->reg_base = devm_ioremap_resource(dev, regs);
        if (IS_ERR(port->reg_base))
                return PTR_ERR(port->reg_base);
 
-       err = of_address_to_resource(node, 1, &regs);
-       if (err) {
-               dev_err(dev, "missing \"reg\" property\n");
-               return err;
+       regs = platform_get_resource_byname(pdev,
+                                           IORESOURCE_MEM,
+                                           "apb-base");
+       if (!regs) {
+               dev_err(dev, "missing apb-base property\n");
+               return -ENODEV;
        }
 
-       port->apb_base = devm_ioremap_resource(dev, &regs);
+       port->apb_base = devm_ioremap_resource(dev, regs);
        if (IS_ERR(port->apb_base))
                return PTR_ERR(port->apb_base);
 
-       port->grf = syscon_regmap_lookup_by_phandle(dev->of_node,
-                                                   "rockchip,grf");
-       if (IS_ERR(port->grf)) {
-               dev_err(dev, "Missing rockchip,grf property\n");
-               return PTR_ERR(port->grf);
-       }
-
-       if (of_property_read_u32(node, "pcie-conf", &pcie_conf)) {
-               dev_err(dev, "missing pcie-conf property in node %s\n",
-                       node->name);
-               return -EINVAL;
-       }
-
-       port->pcie_conf = pcie_conf;
-
-       if (of_property_read_u32(node, "pcie-status", &pcie_status)) {
-               dev_err(dev, "missing pcie-status property in node %s\n",
-                       node->name);
-               return -EINVAL;
-       }
-
-       port->pcie_status = pcie_status;
-
-       if (of_property_read_u32(node, "pcie-laneoff", &pcie_laneoff)) {
-               dev_err(dev, "missing pcie-laneoff property in node %s\n",
-                       node->name);
-               return -EINVAL;
+       port->phy = devm_phy_get(dev, "pcie-phy");
+       if (IS_ERR(port->phy)) {
+               if (PTR_ERR(port->phy) != -EPROBE_DEFER)
+                       dev_err(dev, "missing phy\n");
+               return PTR_ERR(port->phy);
        }
 
-       port->pcie_laneoff = pcie_laneoff;
-
        port->lanes = 1;
        err = of_property_read_u32(node, "num-lanes", &port->lanes);
        if (!err && ((port->lanes == 0) ||
                     (port->lanes == 3) ||
                     (port->lanes > 4))) {
-               dev_info(dev, "invalid num-lanes, default use one lane\n");
+               dev_warn(dev, "invalid num-lanes, default use one lane\n");
                port->lanes = 1;
        }
 
-       port->phy_rst = devm_reset_control_get(dev, "phy-rst");
-       if (IS_ERR(port->phy_rst)) {
-               if (PTR_ERR(port->phy_rst) != -EPROBE_DEFER)
-                       dev_err(dev, "missing phy-rst property in node %s\n",
-                               node->name);
-               err = PTR_ERR(port->phy_rst);
-               goto err_aclk_pcie;
-       }
-
-       port->core_rst = devm_reset_control_get(dev, "core-rst");
+       port->core_rst = devm_reset_control_get(dev, "core");
        if (IS_ERR(port->core_rst)) {
                if (PTR_ERR(port->core_rst) != -EPROBE_DEFER)
-                       dev_err(dev, "missing core-rst property in node %s\n",
-                               node->name);
-               err = PTR_ERR(port->core_rst);
-               goto err_aclk_pcie;
+                       dev_err(dev, "missing core rst property in node\n");
+               return PTR_ERR(port->core_rst);
        }
 
-       port->mgmt_rst = devm_reset_control_get(dev, "mgmt-rst");
+       port->mgmt_rst = devm_reset_control_get(dev, "mgmt");
        if (IS_ERR(port->mgmt_rst)) {
                if (PTR_ERR(port->mgmt_rst) != -EPROBE_DEFER)
-                       dev_err(dev, "missing mgmt-rst property in node %s\n",
-                               node->name);
-               err = PTR_ERR(port->mgmt_rst);
-               goto err_aclk_pcie;
+                       dev_err(dev, "missing mgmt rst property in node\n");
+               return PTR_ERR(port->mgmt_rst);
        }
 
-       port->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky-rst");
+       port->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
        if (IS_ERR(port->mgmt_sticky_rst)) {
                if (PTR_ERR(port->mgmt_sticky_rst) != -EPROBE_DEFER)
-                       dev_err(dev, "missing mgmt-sticky-rst property in node %s\n",
-                               node->name);
-               err = PTR_ERR(port->mgmt_sticky_rst);
-               goto err_aclk_pcie;
+                       dev_err(dev, "missing mgmt-sticky rst property in node\n");
+               return PTR_ERR(port->mgmt_sticky_rst);
        }
 
-       port->pipe_rst = devm_reset_control_get(dev, "pipe-rst");
+       port->pipe_rst = devm_reset_control_get(dev, "pipe");
        if (IS_ERR(port->pipe_rst)) {
                if (PTR_ERR(port->pipe_rst) != -EPROBE_DEFER)
-                       dev_err(dev, "missing pipe-rst property in node %s\n",
-                               node->name);
-               err = PTR_ERR(port->pipe_rst);
-               goto err_aclk_pcie;
+                       dev_err(dev, "missing pipe rst property in node\n");
+               return PTR_ERR(port->pipe_rst);
        }
 
-       port->ep_gpio = gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
+       port->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
        if (IS_ERR(port->ep_gpio)) {
-               dev_err(dev, "missing ep-gpios property in node %s\n",
-                       node->name);
+               dev_err(dev, "missing ep-gpios property in node\n");
                return PTR_ERR(port->ep_gpio);
        }
 
-       port->aclk_pcie = devm_clk_get(dev, "aclk_pcie");
+       port->aclk_pcie = devm_clk_get(dev, "aclk");
        if (IS_ERR(port->aclk_pcie)) {
-               dev_err(dev, "aclk_pcie clock not found.\n");
+               dev_err(dev, "aclk clock not found\n");
                return PTR_ERR(port->aclk_pcie);
        }
 
-       port->aclk_perf_pcie = devm_clk_get(dev, "aclk_perf_pcie");
+       port->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
        if (IS_ERR(port->aclk_perf_pcie)) {
-               dev_err(dev, "aclk_perf_pcie clock not found.\n");
+               dev_err(dev, "aclk_perf clock not found\n");
                return PTR_ERR(port->aclk_perf_pcie);
        }
 
-       port->hclk_pcie = devm_clk_get(dev, "hclk_pcie");
+       port->hclk_pcie = devm_clk_get(dev, "hclk");
        if (IS_ERR(port->hclk_pcie)) {
-               dev_err(dev, "hclk_pcie clock not found.\n");
+               dev_err(dev, "hclk clock not found\n");
                return PTR_ERR(port->hclk_pcie);
        }
 
-       port->clk_pciephy_ref = devm_clk_get(dev, "clk_pciephy_ref");
-       if (IS_ERR(port->clk_pciephy_ref)) {
-               dev_err(dev, "clk_pciephy_ref clock not found.\n");
-               return PTR_ERR(port->clk_pciephy_ref);
+       port->clk_pcie_pm = devm_clk_get(dev, "pm");
+       if (IS_ERR(port->clk_pcie_pm)) {
+               dev_err(dev, "pm clock not found\n");
+               return PTR_ERR(port->clk_pcie_pm);
        }
 
-       err = clk_prepare_enable(port->aclk_pcie);
-       if (err) {
-               dev_err(dev, "Unable to enable aclk_pcie clock.\n");
-               goto err_aclk_pcie;
+       irq = platform_get_irq_byname(pdev, "sys");
+       if (irq < 0) {
+               dev_err(dev, "missing sys IRQ resource\n");
+               return -EINVAL;
        }
 
-       err = clk_prepare_enable(port->aclk_perf_pcie);
+       err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
+                              IRQF_SHARED, "pcie-sys", port);
        if (err) {
-               dev_err(dev, "Unable to enable aclk_perf_pcie clock.\n");
-               goto err_aclk_perf_pcie;
+               dev_err(dev, "failed to request PCIe subsystem IRQ\n");
+               return err;
        }
 
-       err = clk_prepare_enable(port->hclk_pcie);
-       if (err) {
-               dev_err(dev, "Unable to enable hclk_pcie clock.\n");
-               goto err_hclk_pcie;
+       irq = platform_get_irq_byname(pdev, "legacy");
+       if (irq < 0) {
+               dev_err(dev, "missing legacy IRQ resource\n");
+               return -EINVAL;
+       }
+
+       irq_set_chained_handler_and_data(irq,
+                                        rockchip_pcie_legacy_int_handler,
+                                        port);
+
+       irq = platform_get_irq_byname(pdev, "client");
+       if (irq < 0) {
+               dev_err(dev, "missing client IRQ resource\n");
+               return -EINVAL;
        }
 
-       err = clk_prepare_enable(port->clk_pciephy_ref);
+       err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
+                              IRQF_SHARED, "pcie-client", port);
        if (err) {
-               dev_err(dev, "Unable to enable hclk_pcie clock.\n");
-               goto err_pciephy_ref;
+               dev_err(dev, "failed to request PCIe client IRQ\n");
+               return err;
        }
 
-       return 0;
+       port->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
+       if (IS_ERR(port->vpcie3v3)) {
+               if (PTR_ERR(port->vpcie3v3) == -EPROBE_DEFER)
+                       return -EPROBE_DEFER;
+               dev_info(dev, "no vpcie3v3 regulator found\n");
+       }
 
-err_pciephy_ref:
-       clk_disable_unprepare(port->hclk_pcie);
-err_hclk_pcie:
-       clk_disable_unprepare(port->aclk_perf_pcie);
-err_aclk_perf_pcie:
-       clk_disable_unprepare(port->aclk_pcie);
-err_aclk_pcie:
-       return err;
+       port->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
+       if (IS_ERR(port->vpcie1v8)) {
+               if (PTR_ERR(port->vpcie1v8) == -EPROBE_DEFER)
+                       return -EPROBE_DEFER;
+               dev_info(dev, "no vpcie1v8 regulator found\n");
+       }
+
+       port->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
+       if (IS_ERR(port->vpcie0v9)) {
+               if (PTR_ERR(port->vpcie0v9) == -EPROBE_DEFER)
+                       return -EPROBE_DEFER;
+               dev_info(dev, "no vpcie0v9 regulator found\n");
+       }
+
+       return 0;
 }
 
-static void rockchip_pcie_msi_enable(struct rockchip_pcie_port *pp)
+static int rockchip_pcie_set_vpcie(struct rockchip_pcie_port *port)
 {
-       struct device_node *msi_node;
+       int err;
+
+       if (!IS_ERR(port->vpcie3v3)) {
+               err = regulator_enable(port->vpcie3v3);
+               if (err) {
+                       dev_err(port->dev, "fail to enable vpcie3v3 regulator\n");
+                       goto err_out;
+               }
+       }
 
-       msi_node = of_parse_phandle(pp->dev->of_node,
-                                   "msi-parent", 0);
-       if (!msi_node)
-               return;
+       if (!IS_ERR(port->vpcie1v8)) {
+               err = regulator_enable(port->vpcie1v8);
+               if (err) {
+                       dev_err(port->dev, "fail to enable vpcie1v8 regulator\n");
+                       goto err_disable_3v3;
+               }
+       }
 
-       pp->msi = of_pci_find_msi_chip_by_node(msi_node);
-       of_node_put(msi_node);
+       if (!IS_ERR(port->vpcie0v9)) {
+               err = regulator_enable(port->vpcie0v9);
+               if (err) {
+                       dev_err(port->dev, "fail to enable vpcie0v9 regulator\n");
+                       goto err_disable_1v8;
+               }
+       }
 
-       if (pp->msi)
-               pp->msi->dev = pp->dev;
+       return 0;
+
+err_disable_1v8:
+       if (!IS_ERR(port->vpcie1v8))
+               regulator_disable(port->vpcie1v8);
+err_disable_3v3:
+       if (!IS_ERR(port->vpcie3v3))
+               regulator_disable(port->vpcie3v3);
+err_out:
+       return err;
 }
 
-static void rockchip_pcie_enable_interrupts(struct rockchip_pcie_port *pp)
+static void rockchip_pcie_enable_interrupts(struct rockchip_pcie_port *port)
 {
-       pcie_write(pp, (CLIENT_INTERRUPTS << 16) &
-                  (~CLIENT_INTERRUPTS), PCIE_CLIENT_INT_MASK);
-       pcie_write(pp, CORE_INTERRUPTS, PCIE_CORE_INT_MASK);
+       pcie_write(port, (PCIE_CLIENT_INT_CLI << 16) &
+                  (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
+       pcie_write(port, (u32)(~PCIE_CORE_INT), PCIE_CORE_INT_MASK);
+
+       rockchip_pcie_enable_bw_int(port);
 }
 
 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
@@ -778,142 +951,31 @@ static const struct irq_domain_ops intx_domain_ops = {
 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie_port *pp)
 {
        struct device *dev = pp->dev;
-       struct device_node *node = dev->of_node;
-       struct device_node *pcie_intc_node =  of_get_next_child(node, NULL);
+       struct device_node *intc = of_get_next_child(dev->of_node, NULL);
 
-       if (!pcie_intc_node) {
-               dev_err(dev, "No PCIe Intc node found\n");
-               return PTR_ERR(pcie_intc_node);
+       if (!intc) {
+               dev_err(dev, "missing child interrupt-controller node\n");
+               return -EINVAL;
        }
-       pp->irq_domain = irq_domain_add_linear(pcie_intc_node, 4,
-                                              &intx_domain_ops, pp);
+
+       pp->irq_domain = irq_domain_add_linear(intc, 4, &intx_domain_ops, pp);
        if (!pp->irq_domain) {
-               dev_err(dev, "Failed to get a INTx IRQ domain\n");
-               return PTR_ERR(pp->irq_domain);
+               dev_err(dev, "failed to get a INTx IRQ domain\n");
+               return -EINVAL;
        }
 
        return 0;
 }
 
-static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
-{
-       struct rockchip_pcie_port *pp = arg;
-       u32 reg;
-       u32 sub_reg;
-
-       reg = pcie_read(pp, PCIE_CLIENT_INT_STATUS);
-       if (reg & LOC_INT) {
-               dev_dbg(pp->dev, "local interrupt recived\n");
-               sub_reg = pcie_read(pp, PCIE_CORE_INT_STATUS);
-               if (sub_reg & PRFPE)
-                       dev_dbg(pp->dev, "Parity error detected while reading from the PNP Receive FIFO RAM\n");
-
-               if (sub_reg & CRFPE)
-                       dev_dbg(pp->dev, "Parity error detected while reading from the Completion Receive FIFO RAM\n");
-
-               if (sub_reg & RRPE)
-                       dev_dbg(pp->dev, "Parity error detected while reading from Replay Buffer RAM\n");
-
-               if (sub_reg & PRFO)
-                       dev_dbg(pp->dev, "Overflow occurred in the PNP Receive FIFO\n");
-
-               if (sub_reg & CRFO)
-                       dev_dbg(pp->dev, "Overflow occurred in the Completion Receive FIFO\n");
-
-               if (sub_reg & RT)
-                       dev_dbg(pp->dev, "Replay timer timed out\n");
-
-               if (sub_reg & RTR)
-                       dev_dbg(pp->dev, "Replay timer rolled over after 4 transmissions of the same TLP\n");
-
-               if (sub_reg & PE)
-                       dev_dbg(pp->dev, "Phy error detected on receive side\n");
-
-               if (sub_reg & MTR)
-                       dev_dbg(pp->dev, "Malformed TLP received from the link\n");
-
-               if (sub_reg & UCR)
-                       dev_dbg(pp->dev, "Malformed TLP received from the link\n");
-
-               if (sub_reg & FCE)
-                       dev_dbg(pp->dev, "An error was observed in the flow control advertisements from the other side\n");
-
-               if (sub_reg & CT)
-                       dev_dbg(pp->dev, "A request timed out waiting for completion\n");
-
-               if (sub_reg & UTC)
-                       dev_dbg(pp->dev, "Unmapped TC error\n");
-
-               if (sub_reg & MMVC)
-                       dev_dbg(pp->dev, "MSI mask register changes\n");
-
-               pcie_write(pp, sub_reg, PCIE_CORE_INT_STATUS);
-       }
-
-       pcie_write(pp, reg, PCIE_CLIENT_INT_STATUS);
-
-       return IRQ_HANDLED;
-}
-
-static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
-{
-       struct rockchip_pcie_port *pp = arg;
-       u32 reg;
-
-       reg = pcie_read(pp, PCIE_CLIENT_INT_STATUS);
-       if (reg & LEGACY_DONE)
-               dev_dbg(pp->dev, "legacy done interrupt recived\n");
-
-       if (reg & MSG_DONE)
-               dev_dbg(pp->dev, "message done interrupt recived\n");
-
-       if (reg & HOT_RESET)
-               dev_dbg(pp->dev, "hot reset interrupt recived\n");
-
-       if (reg & DPA_INT)
-               dev_dbg(pp->dev, "dpa interrupt recived\n");
-
-       if (reg & FATAL_ERR)
-               dev_dbg(pp->dev, "fatal error interrupt recived\n");
-
-       if (reg & DPA_INT)
-               dev_dbg(pp->dev, "no fatal error interrupt recived\n");
-
-       if (reg & CORR_ERR)
-               dev_dbg(pp->dev, "correctable error interrupt recived\n");
-
-       pcie_write(pp, reg, PCIE_CLIENT_INT_STATUS);
-
-       return IRQ_HANDLED;
-}
-
-static irqreturn_t rockchip_pcie_legacy_int_handler(int irq, void *arg)
-{
-       struct rockchip_pcie_port *pp = arg;
-       u32 reg;
-
-       reg = pcie_read(pp, PCIE_CLIENT_INT_STATUS);
-       reg = (reg & ROCKCHIP_PCIE_RPIFR1_INTR_MASK) >>
-              ROCKCHIP_PCIE_RPIFR1_INTR_SHIFT;
-       generic_handle_irq(irq_find_mapping(pp->irq_domain, ffs(reg)));
-
-       pcie_write(pp, reg, PCIE_CLIENT_INT_STATUS);
-       return IRQ_HANDLED;
-}
-
 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie_port *pp,
-                                    int region_no,
-                                    int type, u8 num_pass_bits,
+                                    int region_no, int type, u8 num_pass_bits,
                                     u32 lower_addr, u32 upper_addr)
 {
-       u32 ob_addr_0 = 0;
-       u32 ob_addr_1 = 0;
-       u32 ob_desc_0 = 0;
-       u32 ob_desc_1 = 0;
+       u32 ob_addr_0;
+       u32 ob_addr_1;
+       u32 ob_desc_0;
        void __iomem *aw_base;
 
-       if (!pp)
-               return -EINVAL;
        if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
                return -EINVAL;
        if ((num_pass_bits + 1) < 8)
@@ -926,56 +988,49 @@ static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie_port *pp,
        }
        if (region_no != 0) {
                if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
-               return -EINVAL;
+                       return -EINVAL;
        }
+
        aw_base = pp->apb_base + PCIE_CORE_AXI_CONF_BASE;
        aw_base += (region_no << OB_REG_SIZE_SHIFT);
 
-       ob_addr_0 = (ob_addr_0 &
-                    ~0x0000003fU) | (num_pass_bits &
-                    0x0000003fU);
-       ob_addr_0 = (ob_addr_0 &
-                    ~0xffffff00U) | (lower_addr & 0xffffff00U);
+       ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
+       ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
        ob_addr_1 = upper_addr;
        ob_desc_0 = (1 << 23 | type);
 
        writel(ob_addr_0, aw_base);
-       writel(ob_addr_1, aw_base + 0x4);
-       writel(ob_desc_0, aw_base + 0x8);
-       writel(ob_desc_1, aw_base + 0xc);
+       writel(ob_addr_1, aw_base + PCIE_CORE_OB_REGION_ADDR1);
+       writel(ob_desc_0, aw_base + PCIE_CORE_OB_REGION_DESC0);
+       writel(0, aw_base + PCIE_CORE_OB_REGION_DESC1);
 
        return 0;
 }
 
 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie_port *pp,
-                                    int region_no,
-                                    u8 num_pass_bits,
-                                    u32 lower_addr,
-                                    u32 upper_addr)
+                                    int region_no, u8 num_pass_bits,
+                                    u32 lower_addr, u32 upper_addr)
 {
-       u32 ib_addr_0 = 0;
-       u32 ib_addr_1 = 0;
+       u32 ib_addr_0;
+       u32 ib_addr_1;
        void __iomem *aw_base;
 
-       if (!pp)
-               return -EINVAL;
        if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
                return -EINVAL;
        if ((num_pass_bits + 1) < MIN_AXI_ADDR_BITS_PASSED)
                return -EINVAL;
        if (num_pass_bits > 63)
                return -EINVAL;
+
        aw_base = pp->apb_base + PCIE_CORE_AXI_INBOUND_BASE;
        aw_base += (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
-       ib_addr_0 = (ib_addr_0 &
-                    ~0x0000003fU) | (num_pass_bits &
-                    0x0000003fU);
 
-       ib_addr_0 = (ib_addr_0 & ~0xffffff00U) |
-                    ((lower_addr << 8) & 0xffffff00U);
+       ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
+       ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
        ib_addr_1 = upper_addr;
+
        writel(ib_addr_0, aw_base);
-       writel(ib_addr_1, aw_base + 0x4);
+       writel(ib_addr_1, aw_base + PCIE_RP_IB_ADDR_TRANS);
 
        return 0;
 }
@@ -986,9 +1041,18 @@ static int rockchip_pcie_probe(struct platform_device *pdev)
        struct device *dev = &pdev->dev;
        struct pci_bus *bus, *child;
        struct resource_entry *win;
+       resource_size_t io_base;
+       struct resource *busn = NULL;
+       struct resource *mem;
+       struct resource *io;
+       phys_addr_t io_bus_addr = 0;
+       u32 io_size;
+       phys_addr_t mem_bus_addr = 0;
+       u32 mem_size = 0;
        int reg_no;
-       int err = 0;
-       int irq;
+       int err;
+       int offset;
+
        LIST_HEAD(res);
 
        if (!dev->of_node)
@@ -998,166 +1062,167 @@ static int rockchip_pcie_probe(struct platform_device *pdev)
        if (!port)
                return -ENOMEM;
 
-       irq = platform_get_irq_byname(pdev, "pcie-sys");
-       if (irq < 0) {
-               dev_err(dev, "missing pcie_sys IRQ resource\n");
-               return -EINVAL;
-       }
-       err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
-                              IRQF_SHARED, "pcie-sys", port);
-       if (err) {
-               dev_err(dev, "failed to request pcie subsystem irq\n");
+       port->dev = dev;
+
+       err = rockchip_pcie_parse_dt(port);
+       if (err)
                return err;
-       }
 
-       port->irq = platform_get_irq_byname(pdev, "pcie-legacy");
-       if (port->irq < 0) {
-               dev_err(dev, "missing pcie_legacy IRQ resource\n");
-               return -EINVAL;
+       err = clk_prepare_enable(port->aclk_pcie);
+       if (err) {
+               dev_err(dev, "unable to enable aclk_pcie clock\n");
+               goto err_aclk_pcie;
        }
-       err = devm_request_irq(dev, port->irq,
-                              rockchip_pcie_legacy_int_handler,
-                              IRQF_SHARED,
-                              "pcie-legacy",
-                              port);
+
+       err = clk_prepare_enable(port->aclk_perf_pcie);
        if (err) {
-               dev_err(&pdev->dev, "failed to request pcie-legacy irq\n");
-               return err;
+               dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
+               goto err_aclk_perf_pcie;
        }
 
-       irq = platform_get_irq_byname(pdev, "pcie-client");
-       if (irq < 0) {
-               dev_err(dev, "missing pcie-client IRQ resource\n");
-               return -EINVAL;
+       err = clk_prepare_enable(port->hclk_pcie);
+       if (err) {
+               dev_err(dev, "unable to enable hclk_pcie clock\n");
+               goto err_hclk_pcie;
        }
-       err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
-                              IRQF_SHARED, "pcie-client", port);
+
+       err = clk_prepare_enable(port->clk_pcie_pm);
        if (err) {
-               dev_err(dev, "failed to request pcie client irq\n");
-               return err;
+               dev_err(dev, "unable to enable hclk_pcie clock\n");
+               goto err_pcie_pm;
        }
 
-       port->dev = dev;
-       err = rockchip_pcie_parse_dt(port);
+       err = rockchip_pcie_set_vpcie(port);
        if (err) {
-               dev_err(dev, "Parsing DT failed\n");
-               return err;
+               dev_err(port->dev, "failed to set vpcie regulator\n");
+               goto err_set_vpcie;
        }
 
        err = rockchip_pcie_init_port(port);
        if (err)
-               return err;
+               goto err_vpcie;
 
        platform_set_drvdata(pdev, port);
 
        rockchip_pcie_enable_interrupts(port);
-       if (!IS_ENABLED(CONFIG_PCI_MSI)) {
-               err = rockchip_pcie_init_irq_domain(port);
-               if (err < 0)
-                       return err;
-       }
+
+       err = rockchip_pcie_init_irq_domain(port);
+       if (err < 0)
+               goto err_vpcie;
 
        err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
-                                              &res, &port->io_base);
+                                              &res, &io_base);
        if (err)
-               return err;
+               goto err_vpcie;
+
+       err = devm_request_pci_bus_resources(dev, &res);
+       if (err)
+               goto err_vpcie;
+
        /* Get the I/O and memory ranges from DT */
        resource_list_for_each_entry(win, &res) {
                switch (resource_type(win->res)) {
                case IORESOURCE_IO:
-                       port->io = win->res;
-                       port->io->name = "I/O";
-                       port->io_size = resource_size(port->io);
-                       port->io_bus_addr = port->io->start - win->offset;
-                       err = pci_remap_iospace(port->io, port->io_base);
+                       io = win->res;
+                       io->name = "I/O";
+                       io_size = resource_size(io);
+                       io_bus_addr = io->start - win->offset;
+                       err = pci_remap_iospace(io, io_base);
                        if (err) {
                                dev_warn(port->dev, "error %d: failed to map resource %pR\n",
-                                        err, port->io);
+                                        err, io);
                                continue;
                        }
                        break;
                case IORESOURCE_MEM:
-                       port->mem = win->res;
-                       port->mem->name = "MEM";
-                       port->mem_size = resource_size(port->mem);
-                       port->mem_bus_addr = port->mem->start - win->offset;
-                       break;
-               case 0:
-                       port->cfg = win->res;
+                       mem = win->res;
+                       mem->name = "MEM";
+                       mem_size = resource_size(mem);
+                       mem_bus_addr = mem->start - win->offset;
                        break;
                case IORESOURCE_BUS:
-                       port->busn = win->res;
+                       busn = win->res;
                        break;
                default:
                        continue;
                }
        }
 
-       pcie_write(port, 0x6040000, PCIE_RC_CONFIG_BASE + 0x8);
-       pcie_write(port, 0x0, PCIE_CORE_CTRL_MGMT_BASE + 0x300);
-
-       pcie_write(port, (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
-                  PCIE_CORE_AXI_CONF_BASE);
-       pcie_write(port, RC_REGION_0_ADDR_TRANS_H,
-                  PCIE_CORE_AXI_CONF_BASE + 0x4);
-       pcie_write(port, 0x0080000a, PCIE_CORE_AXI_CONF_BASE + 0x8);
-       pcie_write(port, 0x00000000, PCIE_CORE_AXI_CONF_BASE + 0xc);
-
-       for (reg_no = 0; reg_no < (port->mem_size >> 20); reg_no++) {
-               err = rockchip_pcie_prog_ob_atu(port, reg_no + 1,
-                                               AXI_WRAPPER_MEM_WRITE,
-                                               20 - 1,
-                                               port->mem_bus_addr +
+       if (mem_size)
+               for (reg_no = 0; reg_no < (mem_size >> 20); reg_no++) {
+                       err = rockchip_pcie_prog_ob_atu(port, reg_no + 1,
+                                                       AXI_WRAPPER_MEM_WRITE,
+                                                       20 - 1,
+                                                       mem_bus_addr +
                                                        (reg_no << 20),
-                                               0);
-               if (err) {
-                       dev_err(dev, "Program RC outbound atu failed\n");
-                       return err;
+                                                       0);
+                       if (err) {
+                               dev_err(dev, "program RC mem outbound ATU failed\n");
+                               goto err_vpcie;
+                       }
                }
-       }
 
        err = rockchip_pcie_prog_ib_atu(port, 2, 32 - 1, 0x0, 0);
        if (err) {
-               dev_err(dev, "Program RC inbound atu failed\n");
-               return err;
+               dev_err(dev, "program RC mem inbound ATU failed\n");
+               goto err_vpcie;
        }
 
-       rockchip_pcie_msi_enable(port);
+       offset = mem_size >> 20;
 
-       port->root_bus_nr = port->busn->start;
-       if (IS_ENABLED(CONFIG_PCI_MSI)) {
-               bus = pci_scan_root_bus_msi(port->dev, port->root_bus_nr,
-                                           &rockchip_pcie_ops, port, &res,
-                                           port->msi);
-       } else {
-               bus = pci_scan_root_bus(&pdev->dev, 0,
-                                       &rockchip_pcie_ops, port, &res);
-       }
-       if (!bus)
-               return -ENOMEM;
+       if (io_size)
+               for (reg_no = 0; reg_no < (io_size >> 20); reg_no++) {
+                       err = rockchip_pcie_prog_ob_atu(port,
+                                                       reg_no + 1 + offset,
+                                                       AXI_WRAPPER_IO_WRITE,
+                                                       20 - 1,
+                                                       io_bus_addr +
+                                                       (reg_no << 20),
+                                                       0);
+                       if (err) {
+                               dev_err(dev, "program RC io outbound ATU failed\n");
+                               goto err_vpcie;
+                       }
+               }
+
+       if (busn)
+               port->root_bus_nr = busn->start;
+
+       bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, port, &res);
 
-       if (!pci_has_flag(PCI_PROBE_ONLY)) {
-               pci_bus_size_bridges(bus);
-               pci_bus_assign_resources(bus);
-               list_for_each_entry(child, &bus->children, node)
-                       pcie_bus_configure_settings(child);
+       if (!bus) {
+               err = -ENOMEM;
+               goto err_vpcie;
        }
 
+       pci_bus_size_bridges(bus);
+       pci_bus_assign_resources(bus);
+       list_for_each_entry(child, &bus->children, node)
+               pcie_bus_configure_settings(child);
+
        pci_bus_add_devices(bus);
 
-       return err;
-}
+       dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
 
-static int rockchip_pcie_remove(struct platform_device *pdev)
-{
-       struct rockchip_pcie_port *port = platform_get_drvdata(pdev);
+       return err;
 
+err_vpcie:
+       if (!IS_ERR(port->vpcie3v3))
+               regulator_disable(port->vpcie3v3);
+       if (!IS_ERR(port->vpcie1v8))
+               regulator_disable(port->vpcie1v8);
+       if (!IS_ERR(port->vpcie0v9))
+               regulator_disable(port->vpcie0v9);
+err_set_vpcie:
+       clk_disable_unprepare(port->clk_pcie_pm);
+err_pcie_pm:
        clk_disable_unprepare(port->hclk_pcie);
+err_hclk_pcie:
        clk_disable_unprepare(port->aclk_perf_pcie);
+err_aclk_perf_pcie:
        clk_disable_unprepare(port->aclk_pcie);
-       clk_disable_unprepare(port->clk_pciephy_ref);
-
-       return 0;
+err_aclk_pcie:
+       return err;
 }
 
 static const struct of_device_id rockchip_pcie_of_match[] = {
@@ -1169,13 +1234,8 @@ static struct platform_driver rockchip_pcie_driver = {
        .driver = {
                .name = "rockchip-pcie",
                .of_match_table = rockchip_pcie_of_match,
-               .suppress_bind_attrs = true,
        },
        .probe = rockchip_pcie_probe,
-       .remove = rockchip_pcie_remove,
-};
-module_platform_driver(rockchip_pcie_driver);
 
-MODULE_AUTHOR("Rockchip Inc");
-MODULE_DESCRIPTION("Rockchip AXI PCIe driver");
-MODULE_LICENSE("GPL v2");
+};
+builtin_platform_driver(rockchip_pcie_driver);