drivers/usb/host/xhci.h

   1
   2 /*
   3  * xHCI host controller driver
   4  *
   5  * Copyright (C) 2008 Intel Corp.
   6  *
   7  * Author: Sarah Sharp
   8  * Some code borrowed from the Linux EHCI driver.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope that it will be useful, but
  15  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  16  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  17  * for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software Foundation,
  21  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  22  */
  23
  24 #ifndef __LINUX_XHCI_HCD_H
  25 #define __LINUX_XHCI_HCD_H
  26
  27 #include <linux/usb.h>
  28 #include <linux/timer.h>
  29 #include <linux/kernel.h>
  30 #include <linux/usb/hcd.h>
  31
  32 #include <asm-generic/io-64-nonatomic-lo-hi.h>
  33
  34 /* Code sharing between pci-quirks and xhci hcd */
  35 #include        "xhci-ext-caps.h"
  36 #include "pci-quirks.h"
  37
  38 /* xHCI PCI Configuration Registers */
  39 #define XHCI_SBRN_OFFSET        (0x60)
  40
  41 /* Max number of USB devices for any host controller - limit in section 6.1 */
  42 #define MAX_HC_SLOTS            256
  43 /* Section 5.3.3 - MaxPorts */
  44 #define MAX_HC_PORTS            127
  45
  46 /*
  47  * xHCI register interface.
  48  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  49  * Revision 0.95 specification
  50  */
  51
  52 /**
  53  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  54  * @hc_capbase:         length of the capabilities register and HC version number
  55  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  56  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  57  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  58  * @hcc_params:         HCCPARAMS - Capability Parameters
  59  * @db_off:             DBOFF - Doorbell array offset
  60  * @run_regs_off:       RTSOFF - Runtime register space offset
  61  * @hcc_params2:        HCCPARAMS2 Capability Parameters 2, xhci 1.1 only
  62  */
  63 struct xhci_cap_regs {
  64         __le32  hc_capbase;
  65         __le32  hcs_params1;
  66         __le32  hcs_params2;
  67         __le32  hcs_params3;
  68         __le32  hcc_params;
  69         __le32  db_off;
  70         __le32  run_regs_off;
  71         __le32  hcc_params2; /* xhci 1.1 */
  72         /* Reserved up to (CAPLENGTH - 0x1C) */
  73 };
  74
  75 /* hc_capbase bitmasks */
  76 /* bits 7:0 - how long is the Capabilities register */
  77 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  78 /* bits 31:16   */
  79 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  80
  81 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  82 /* bits 0:7, Max Device Slots */
  83 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  84 #define HCS_SLOTS_MASK          0xff
  85 /* bits 8:18, Max Interrupters */
  86 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  87 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  88 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  89
  90 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  91 /* bits 0:3, frames or uframes that SW needs to queue transactions
  92  * ahead of the HW to meet periodic deadlines */
  93 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  94 /* bits 4:7, max number of Event Ring segments */
  95 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  96 /* bits 21:25 Hi 5 bits of Scratchpad buffers SW must allocate for the HW */
  97 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  98 /* bits 27:31 Lo 5 bits of Scratchpad buffers SW must allocate for the HW */
  99 #define HCS_MAX_SCRATCHPAD(p)   ((((p) >> 16) & 0x3e0) | (((p) >> 27) & 0x1f))
 100
 101 /* HCSPARAMS3 - hcs_params3 - bitmasks */
 102 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
 103 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
 104 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
 105 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
 106
 107 /* HCCPARAMS - hcc_params - bitmasks */
 108 /* true: HC can use 64-bit address pointers */
 109 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 110 /* true: HC can do bandwidth negotiation */
 111 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 112 /* true: HC uses 64-byte Device Context structures
 113  * FIXME 64-byte context structures aren't supported yet.
 114  */
 115 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 116 /* true: HC has port power switches */
 117 #define HCC_PPC(p)              ((p) & (1 << 3))
 118 /* true: HC has port indicators */
 119 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 120 /* true: HC has Light HC Reset Capability */
 121 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 122 /* true: HC supports latency tolerance messaging */
 123 #define HCC_LTC(p)              ((p) & (1 << 6))
 124 /* true: no secondary Stream ID Support */
 125 #define HCC_NSS(p)              ((p) & (1 << 7))
 126 /* true: HC supports Stopped - Short Packet */
 127 #define HCC_SPC(p)              ((p) & (1 << 9))
 128 /* true: HC has Contiguous Frame ID Capability */
 129 #define HCC_CFC(p)              ((p) & (1 << 11))
 130 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 131 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 132 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 133 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 134
 135 /* db_off bitmask - bits 0:1 reserved */
 136 #define DBOFF_MASK      (~0x3)
 137
 138 /* run_regs_off bitmask - bits 0:4 reserved */
 139 #define RTSOFF_MASK     (~0x1f)
 140
 141 /* HCCPARAMS2 - hcc_params2 - bitmasks */
 142 /* true: HC supports U3 entry Capability */
 143 #define HCC2_U3C(p)             ((p) & (1 << 0))
 144 /* true: HC supports Configure endpoint command Max exit latency too large */
 145 #define HCC2_CMC(p)             ((p) & (1 << 1))
 146 /* true: HC supports Force Save context Capability */
 147 #define HCC2_FSC(p)             ((p) & (1 << 2))
 148 /* true: HC supports Compliance Transition Capability */
 149 #define HCC2_CTC(p)             ((p) & (1 << 3))
 150 /* true: HC support Large ESIT payload Capability > 48k */
 151 #define HCC2_LEC(p)             ((p) & (1 << 4))
 152 /* true: HC support Configuration Information Capability */
 153 #define HCC2_CIC(p)             ((p) & (1 << 5))
 154 /* true: HC support Extended TBC Capability, Isoc burst count > 65535 */
 155 #define HCC2_ETC(p)             ((p) & (1 << 6))
 156
 157 /* Number of registers per port */
 158 #define NUM_PORT_REGS   4
 159
 160 #define PORTSC          0
 161 #define PORTPMSC        1
 162 #define PORTLI          2
 163 #define PORTHLPMC       3
 164
 165 /**
 166  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 167  * @command:            USBCMD - xHC command register
 168  * @status:             USBSTS - xHC status register
 169  * @page_size:          This indicates the page size that the host controller
 170  *                      supports.  If bit n is set, the HC supports a page size
 171  *                      of 2^(n+12), up to a 128MB page size.
 172  *                      4K is the minimum page size.
 173  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 174  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 175  * @config_reg:         CONFIG - Configure Register
 176  * @port_status_base:   PORTSCn - base address for Port Status and Control
 177  *                      Each port has a Port Status and Control register,
 178  *                      followed by a Port Power Management Status and Control
 179  *                      register, a Port Link Info register, and a reserved
 180  *                      register.
 181  * @port_power_base:    PORTPMSCn - base address for
 182  *                      Port Power Management Status and Control
 183  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 184  *                      Link PM state and control) for USB 2.1 and USB 3.0
 185  *                      devices.
 186  */
 187 struct xhci_op_regs {
 188         __le32  command;
 189         __le32  status;
 190         __le32  page_size;
 191         __le32  reserved1;
 192         __le32  reserved2;
 193         __le32  dev_notification;
 194         __le64  cmd_ring;
 195         /* rsvd: offset 0x20-2F */
 196         __le32  reserved3[4];
 197         __le64  dcbaa_ptr;
 198         __le32  config_reg;
 199         /* rsvd: offset 0x3C-3FF */
 200         __le32  reserved4[241];
 201         /* port 1 registers, which serve as a base address for other ports */
 202         __le32  port_status_base;
 203         __le32  port_power_base;
 204         __le32  port_link_base;
 205         __le32  reserved5;
 206         /* registers for ports 2-255 */
 207         __le32  reserved6[NUM_PORT_REGS*254];
 208 };
 209
 210 /* USBCMD - USB command - command bitmasks */
 211 /* start/stop HC execution - do not write unless HC is halted*/
 212 #define CMD_RUN         XHCI_CMD_RUN
 213 /* Reset HC - resets internal HC state machine and all registers (except
 214  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 215  * The xHCI driver must reinitialize the xHC after setting this bit.
 216  */
 217 #define CMD_RESET       (1 << 1)
 218 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 219 #define CMD_EIE         XHCI_CMD_EIE
 220 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 221 #define CMD_HSEIE       XHCI_CMD_HSEIE
 222 /* bits 4:6 are reserved (and should be preserved on writes). */
 223 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 224 #define CMD_LRESET      (1 << 7)
 225 /* host controller save/restore state. */
 226 #define CMD_CSS         (1 << 8)
 227 #define CMD_CRS         (1 << 9)
 228 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 229 #define CMD_EWE         XHCI_CMD_EWE
 230 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 231  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 232  * '0' means the xHC can power it off if all ports are in the disconnect,
 233  * disabled, or powered-off state.
 234  */
 235 #define CMD_PM_INDEX    (1 << 11)
 236 /* bits 12:31 are reserved (and should be preserved on writes). */
 237
 238 /* IMAN - Interrupt Management Register */
 239 #define IMAN_IE         (1 << 1)
 240 #define IMAN_IP         (1 << 0)
 241
 242 /* USBSTS - USB status - status bitmasks */
 243 /* HC not running - set to 1 when run/stop bit is cleared. */
 244 #define STS_HALT        XHCI_STS_HALT
 245 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 246 #define STS_FATAL       (1 << 2)
 247 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 248 #define STS_EINT        (1 << 3)
 249 /* port change detect */
 250 #define STS_PORT        (1 << 4)
 251 /* bits 5:7 reserved and zeroed */
 252 /* save state status - '1' means xHC is saving state */
 253 #define STS_SAVE        (1 << 8)
 254 /* restore state status - '1' means xHC is restoring state */
 255 #define STS_RESTORE     (1 << 9)
 256 /* true: save or restore error */
 257 #define STS_SRE         (1 << 10)
 258 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 259 #define STS_CNR         XHCI_STS_CNR
 260 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 261 #define STS_HCE         (1 << 12)
 262 /* bits 13:31 reserved and should be preserved */
 263
 264 /*
 265  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 266  * Generate a device notification event when the HC sees a transaction with a
 267  * notification type that matches a bit set in this bit field.
 268  */
 269 #define DEV_NOTE_MASK           (0xffff)
 270 #define ENABLE_DEV_NOTE(x)      (1 << (x))
 271 /* Most of the device notification types should only be used for debug.
 272  * SW does need to pay attention to function wake notifications.
 273  */
 274 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 275
 276 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 277 /* bit 0 is the command ring cycle state */
 278 /* stop ring operation after completion of the currently executing command */
 279 #define CMD_RING_PAUSE          (1 << 1)
 280 /* stop ring immediately - abort the currently executing command */
 281 #define CMD_RING_ABORT          (1 << 2)
 282 /* true: command ring is running */
 283 #define CMD_RING_RUNNING        (1 << 3)
 284 /* bits 4:5 reserved and should be preserved */
 285 /* Command Ring pointer - bit mask for the lower 32 bits. */
 286 #define CMD_RING_RSVD_BITS      (0x3f)
 287
 288 /* CONFIG - Configure Register - config_reg bitmasks */
 289 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 290 #define MAX_DEVS(p)     ((p) & 0xff)
 291 /* bit 8: U3 Entry Enabled, assert PLC when root port enters U3, xhci 1.1 */
 292 #define CONFIG_U3E              (1 << 8)
 293 /* bit 9: Configuration Information Enable, xhci 1.1 */
 294 #define CONFIG_CIE              (1 << 9)
 295 /* bits 10:31 - reserved and should be preserved */
 296
 297 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 298 /* true: device connected */
 299 #define PORT_CONNECT    (1 << 0)
 300 /* true: port enabled */
 301 #define PORT_PE         (1 << 1)
 302 /* bit 2 reserved and zeroed */
 303 /* true: port has an over-current condition */
 304 #define PORT_OC         (1 << 3)
 305 /* true: port reset signaling asserted */
 306 #define PORT_RESET      (1 << 4)
 307 /* Port Link State - bits 5:8
 308  * A read gives the current link PM state of the port,
 309  * a write with Link State Write Strobe set sets the link state.
 310  */
 311 #define PORT_PLS_MASK   (0xf << 5)
 312 #define XDEV_U0         (0x0 << 5)
 313 #define XDEV_U2         (0x2 << 5)
 314 #define XDEV_U3         (0x3 << 5)
 315 #define XDEV_INACTIVE   (0x6 << 5)
 316 #define XDEV_RESUME     (0xf << 5)
 317 /* true: port has power (see HCC_PPC) */
 318 #define PORT_POWER      (1 << 9)
 319 /* bits 10:13 indicate device speed:
 320  * 0 - undefined speed - port hasn't be initialized by a reset yet
 321  * 1 - full speed
 322  * 2 - low speed
 323  * 3 - high speed
 324  * 4 - super speed
 325  * 5-15 reserved
 326  */
 327 #define DEV_SPEED_MASK          (0xf << 10)
 328 #define XDEV_FS                 (0x1 << 10)
 329 #define XDEV_LS                 (0x2 << 10)
 330 #define XDEV_HS                 (0x3 << 10)
 331 #define XDEV_SS                 (0x4 << 10)
 332 #define XDEV_SSP                (0x5 << 10)
 333 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 334 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 335 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 336 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 337 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 338 #define DEV_SUPERSPEEDPLUS(p)   (((p) & DEV_SPEED_MASK) == XDEV_SSP)
 339 #define DEV_SUPERSPEED_ANY(p)   (((p) & DEV_SPEED_MASK) >= XDEV_SS)
 340 #define DEV_PORT_SPEED(p)       (((p) >> 10) & 0x0f)
 341
 342 /* Bits 20:23 in the Slot Context are the speed for the device */
 343 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 344 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 345 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 346 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 347 /* Port Indicator Control */
 348 #define PORT_LED_OFF    (0 << 14)
 349 #define PORT_LED_AMBER  (1 << 14)
 350 #define PORT_LED_GREEN  (2 << 14)
 351 #define PORT_LED_MASK   (3 << 14)
 352 /* Port Link State Write Strobe - set this when changing link state */
 353 #define PORT_LINK_STROBE        (1 << 16)
 354 /* true: connect status change */
 355 #define PORT_CSC        (1 << 17)
 356 /* true: port enable change */
 357 #define PORT_PEC        (1 << 18)
 358 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 359  * into an enabled state, and the device into the default state.  A "warm" reset
 360  * also resets the link, forcing the device through the link training sequence.
 361  * SW can also look at the Port Reset register to see when warm reset is done.
 362  */
 363 #define PORT_WRC        (1 << 19)
 364 /* true: over-current change */
 365 #define PORT_OCC        (1 << 20)
 366 /* true: reset change - 1 to 0 transition of PORT_RESET */
 367 #define PORT_RC         (1 << 21)
 368 /* port link status change - set on some port link state transitions:
 369  *  Transition                          Reason
 370  *  ------------------------------------------------------------------------------
 371  *  - U3 to Resume                      Wakeup signaling from a device
 372  *  - Resume to Recovery to U0          USB 3.0 device resume
 373  *  - Resume to U0                      USB 2.0 device resume
 374  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 375  *  - U3 to U0                          Software resume of USB 2.0 device complete
 376  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 377  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 378  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 379  *  - Any state to inactive             Error on USB 3.0 port
 380  */
 381 #define PORT_PLC        (1 << 22)
 382 /* port configure error change - port failed to configure its link partner */
 383 #define PORT_CEC        (1 << 23)
 384 /* Cold Attach Status - xHC can set this bit to report device attached during
 385  * Sx state. Warm port reset should be perfomed to clear this bit and move port
 386  * to connected state.
 387  */
 388 #define PORT_CAS        (1 << 24)
 389 /* wake on connect (enable) */
 390 #define PORT_WKCONN_E   (1 << 25)
 391 /* wake on disconnect (enable) */
 392 #define PORT_WKDISC_E   (1 << 26)
 393 /* wake on over-current (enable) */
 394 #define PORT_WKOC_E     (1 << 27)
 395 /* bits 28:29 reserved */
 396 /* true: device is non-removable - for USB 3.0 roothub emulation */
 397 #define PORT_DEV_REMOVE (1 << 30)
 398 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 399 #define PORT_WR         (1 << 31)
 400
 401 /* We mark duplicate entries with -1 */
 402 #define DUPLICATE_ENTRY ((u8)(-1))
 403
 404 /* Port Power Management Status and Control - port_power_base bitmasks */
 405 /* Inactivity timer value for transitions into U1, in microseconds.
 406  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 407  */
 408 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 409 #define PORT_U1_TIMEOUT_MASK    0xff
 410 /* Inactivity timer value for transitions into U2 */
 411 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 412 #define PORT_U2_TIMEOUT_MASK    (0xff << 8)
 413 /* Bits 24:31 for port testing */
 414
 415 /* USB2 Protocol PORTSPMSC */
 416 #define PORT_L1S_MASK           7
 417 #define PORT_L1S_SUCCESS        1
 418 #define PORT_RWE                (1 << 3)
 419 #define PORT_HIRD(p)            (((p) & 0xf) << 4)
 420 #define PORT_HIRD_MASK          (0xf << 4)
 421 #define PORT_L1DS_MASK          (0xff << 8)
 422 #define PORT_L1DS(p)            (((p) & 0xff) << 8)
 423 #define PORT_HLE                (1 << 16)
 424
 425 /* USB3 Protocol PORTLI  Port Link Information */
 426 #define PORT_RX_LANES(p)        (((p) >> 16) & 0xf)
 427 #define PORT_TX_LANES(p)        (((p) >> 20) & 0xf)
 428
 429 /* USB2 Protocol PORTHLPMC */
 430 #define PORT_HIRDM(p)((p) & 3)
 431 #define PORT_L1_TIMEOUT(p)(((p) & 0xff) << 2)
 432 #define PORT_BESLD(p)(((p) & 0xf) << 10)
 433
 434 /* use 512 microseconds as USB2 LPM L1 default timeout. */
 435 #define XHCI_L1_TIMEOUT         512
 436
 437 /* Set default HIRD/BESL value to 4 (350/400us) for USB2 L1 LPM resume latency.
 438  * Safe to use with mixed HIRD and BESL systems (host and device) and is used
 439  * by other operating systems.
 440  *
 441  * XHCI 1.0 errata 8/14/12 Table 13 notes:
 442  * "Software should choose xHC BESL/BESLD field values that do not violate a
 443  * device's resume latency requirements,
 444  * e.g. not program values > '4' if BLC = '1' and a HIRD device is attached,
 445  * or not program values < '4' if BLC = '0' and a BESL device is attached.
 446  */
 447 #define XHCI_DEFAULT_BESL       4
 448
 449 /**
 450  * struct xhci_intr_reg - Interrupt Register Set
 451  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 452  *                      interrupts and check for pending interrupts.
 453  * @irq_control:        IMOD - Interrupt Moderation Register.
 454  *                      Used to throttle interrupts.
 455  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 456  * @erst_base:          ERST base address.
 457  * @erst_dequeue:       Event ring dequeue pointer.
 458  *
 459  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 460  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 461  * multiple segments of the same size.  The HC places events on the ring and
 462  * "updates the Cycle bit in the TRBs to indicate to software the current
 463  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 464  * updates the dequeue pointer.
 465  */
 466 struct xhci_intr_reg {
 467         __le32  irq_pending;
 468         __le32  irq_control;
 469         __le32  erst_size;
 470         __le32  rsvd;
 471         __le64  erst_base;
 472         __le64  erst_dequeue;
 473 };
 474
 475 /* irq_pending bitmasks */
 476 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 477 /* bits 2:31 need to be preserved */
 478 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 479 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 480 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 481 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 482
 483 /* irq_control bitmasks */
 484 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 485  * between interrupts will be longer if there are no events on the event ring.
 486  * Default is 4000 (1 ms).
 487  */
 488 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 489 /* Counter used to count down the time to the next interrupt - HW use only */
 490 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 491
 492 /* erst_size bitmasks */
 493 /* Preserve bits 16:31 of erst_size */
 494 #define ERST_SIZE_MASK          (0xffff << 16)
 495
 496 /* erst_dequeue bitmasks */
 497 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 498  * where the current dequeue pointer lies.  This is an optional HW hint.
 499  */
 500 #define ERST_DESI_MASK          (0x7)
 501 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 502  * a work queue (or delayed service routine)?
 503  */
 504 #define ERST_EHB                (1 << 3)
 505 #define ERST_PTR_MASK           (0xf)
 506
 507 /**
 508  * struct xhci_run_regs
 509  * @microframe_index:
 510  *              MFINDEX - current microframe number
 511  *
 512  * Section 5.5 Host Controller Runtime Registers:
 513  * "Software should read and write these registers using only Dword (32 bit)
 514  * or larger accesses"
 515  */
 516 struct xhci_run_regs {
 517         __le32                  microframe_index;
 518         __le32                  rsvd[7];
 519         struct xhci_intr_reg    ir_set[128];
 520 };
 521
 522 /**
 523  * struct doorbell_array
 524  *
 525  * Bits  0 -  7: Endpoint target
 526  * Bits  8 - 15: RsvdZ
 527  * Bits 16 - 31: Stream ID
 528  *
 529  * Section 5.6
 530  */
 531 struct xhci_doorbell_array {
 532         __le32  doorbell[256];
 533 };
 534
 535 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 536 #define DB_VALUE_HOST           0x00000000
 537
 538 /**
 539  * struct xhci_protocol_caps
 540  * @revision:           major revision, minor revision, capability ID,
 541  *                      and next capability pointer.
 542  * @name_string:        Four ASCII characters to say which spec this xHC
 543  *                      follows, typically "USB ".
 544  * @port_info:          Port offset, count, and protocol-defined information.
 545  */
 546 struct xhci_protocol_caps {
 547         u32     revision;
 548         u32     name_string;
 549         u32     port_info;
 550 };
 551
 552 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 553 #define XHCI_EXT_PORT_MINOR(x)  (((x) >> 16) & 0xff)
 554 #define XHCI_EXT_PORT_PSIC(x)   (((x) >> 28) & 0x0f)
 555 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 556 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 557
 558 #define XHCI_EXT_PORT_PSIV(x)   (((x) >> 0) & 0x0f)
 559 #define XHCI_EXT_PORT_PSIE(x)   (((x) >> 4) & 0x03)
 560 #define XHCI_EXT_PORT_PLT(x)    (((x) >> 6) & 0x03)
 561 #define XHCI_EXT_PORT_PFD(x)    (((x) >> 8) & 0x01)
 562 #define XHCI_EXT_PORT_LP(x)     (((x) >> 14) & 0x03)
 563 #define XHCI_EXT_PORT_PSIM(x)   (((x) >> 16) & 0xffff)
 564
 565 #define PLT_MASK        (0x03 << 6)
 566 #define PLT_SYM         (0x00 << 6)
 567 #define PLT_ASYM_RX     (0x02 << 6)
 568 #define PLT_ASYM_TX     (0x03 << 6)
 569
 570 /**
 571  * struct xhci_container_ctx
 572  * @type: Type of context.  Used to calculated offsets to contained contexts.
 573  * @size: Size of the context data
 574  * @bytes: The raw context data given to HW
 575  * @dma: dma address of the bytes
 576  *
 577  * Represents either a Device or Input context.  Holds a pointer to the raw
 578  * memory used for the context (bytes) and dma address of it (dma).
 579  */
 580 struct xhci_container_ctx {
 581         unsigned type;
 582 #define XHCI_CTX_TYPE_DEVICE  0x1
 583 #define XHCI_CTX_TYPE_INPUT   0x2
 584
 585         int size;
 586
 587         u8 *bytes;
 588         dma_addr_t dma;
 589 };
 590
 591 /**
 592  * struct xhci_slot_ctx
 593  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 594  * @dev_info2:  Max exit latency for device number, root hub port number
 595  * @tt_info:    tt_info is used to construct split transaction tokens
 596  * @dev_state:  slot state and device address
 597  *
 598  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 599  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 600  * reserved at the end of the slot context for HC internal use.
 601  */
 602 struct xhci_slot_ctx {
 603         __le32  dev_info;
 604         __le32  dev_info2;
 605         __le32  tt_info;
 606         __le32  dev_state;
 607         /* offset 0x10 to 0x1f reserved for HC internal use */
 608         __le32  reserved[4];
 609 };
 610
 611 /* dev_info bitmasks */
 612 /* Route String - 0:19 */
 613 #define ROUTE_STRING_MASK       (0xfffff)
 614 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 615 #define DEV_SPEED       (0xf << 20)
 616 /* bit 24 reserved */
 617 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 618 #define DEV_MTT         (0x1 << 25)
 619 /* Set if the device is a hub - bit 26 */
 620 #define DEV_HUB         (0x1 << 26)
 621 /* Index of the last valid endpoint context in this device context - 27:31 */
 622 #define LAST_CTX_MASK   (0x1f << 27)
 623 #define LAST_CTX(p)     ((p) << 27)
 624 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 625 #define SLOT_FLAG       (1 << 0)
 626 #define EP0_FLAG        (1 << 1)
 627
 628 /* dev_info2 bitmasks */
 629 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 630 #define MAX_EXIT        (0xffff)
 631 /* Root hub port number that is needed to access the USB device */
 632 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 633 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 634 /* Maximum number of ports under a hub device */
 635 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 636
 637 /* tt_info bitmasks */
 638 /*
 639  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 640  * The Slot ID of the hub that isolates the high speed signaling from
 641  * this low or full-speed device.  '0' if attached to root hub port.
 642  */
 643 #define TT_SLOT         (0xff)
 644 /*
 645  * The number of the downstream facing port of the high-speed hub
 646  * '0' if the device is not low or full speed.
 647  */
 648 #define TT_PORT         (0xff << 8)
 649 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 650
 651 /* dev_state bitmasks */
 652 /* USB device address - assigned by the HC */
 653 #define DEV_ADDR_MASK   (0xff)
 654 /* bits 8:26 reserved */
 655 /* Slot state */
 656 #define SLOT_STATE      (0x1f << 27)
 657 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 658
 659 #define SLOT_STATE_DISABLED     0
 660 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 661 #define SLOT_STATE_DEFAULT      1
 662 #define SLOT_STATE_ADDRESSED    2
 663 #define SLOT_STATE_CONFIGURED   3
 664
 665 /**
 666  * struct xhci_ep_ctx
 667  * @ep_info:    endpoint state, streams, mult, and interval information.
 668  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 669  *              error count, and whether the HC will force an event for all
 670  *              transactions.
 671  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 672  *              defines one stream, this points to the endpoint transfer ring.
 673  *              Otherwise, it points to a stream context array, which has a
 674  *              ring pointer for each flow.
 675  * @tx_info:
 676  *              Average TRB lengths for the endpoint ring and
 677  *              max payload within an Endpoint Service Interval Time (ESIT).
 678  *
 679  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 680  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 681  * reserved at the end of the endpoint context for HC internal use.
 682  */
 683 struct xhci_ep_ctx {
 684         __le32  ep_info;
 685         __le32  ep_info2;
 686         __le64  deq;
 687         __le32  tx_info;
 688         /* offset 0x14 - 0x1f reserved for HC internal use */
 689         __le32  reserved[3];
 690 };
 691
 692 /* ep_info bitmasks */
 693 /*
 694  * Endpoint State - bits 0:2
 695  * 0 - disabled
 696  * 1 - running
 697  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 698  * 3 - stopped
 699  * 4 - TRB error
 700  * 5-7 - reserved
 701  */
 702 #define EP_STATE_MASK           (0xf)
 703 #define EP_STATE_DISABLED       0
 704 #define EP_STATE_RUNNING        1
 705 #define EP_STATE_HALTED         2
 706 #define EP_STATE_STOPPED        3
 707 #define EP_STATE_ERROR          4
 708 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 709 #define EP_MULT(p)              (((p) & 0x3) << 8)
 710 #define CTX_TO_EP_MULT(p)       (((p) >> 8) & 0x3)
 711 /* bits 10:14 are Max Primary Streams */
 712 /* bit 15 is Linear Stream Array */
 713 /* Interval - period between requests to an endpoint - 125u increments. */
 714 #define EP_INTERVAL(p)          (((p) & 0xff) << 16)
 715 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 716 #define CTX_TO_EP_INTERVAL(p)   (((p) >> 16) & 0xff)
 717 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 718 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 719 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 720 #define EP_HAS_LSA              (1 << 15)
 721
 722 /* ep_info2 bitmasks */
 723 /*
 724  * Force Event - generate transfer events for all TRBs for this endpoint
 725  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 726  */
 727 #define FORCE_EVENT     (0x1)
 728 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 729 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 730 #define EP_TYPE(p)      ((p) << 3)
 731 #define ISOC_OUT_EP     1
 732 #define BULK_OUT_EP     2
 733 #define INT_OUT_EP      3
 734 #define CTRL_EP         4
 735 #define ISOC_IN_EP      5
 736 #define BULK_IN_EP      6
 737 #define INT_IN_EP       7
 738 /* bit 6 reserved */
 739 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 740 #define MAX_BURST(p)    (((p)&0xff) << 8)
 741 #define CTX_TO_MAX_BURST(p)     (((p) >> 8) & 0xff)
 742 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 743 #define MAX_PACKET_MASK         (0xffff << 16)
 744 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 745
 746 /* Get max packet size from ep desc. Bit 10..0 specify the max packet size.
 747  * USB2.0 spec 9.6.6.
 748  */
 749 #define GET_MAX_PACKET(p)       ((p) & 0x7ff)
 750
 751 /* tx_info bitmasks */
 752 #define AVG_TRB_LENGTH_FOR_EP(p)        ((p) & 0xffff)
 753 #define MAX_ESIT_PAYLOAD_FOR_EP(p)      (((p) & 0xffff) << 16)
 754 #define CTX_TO_MAX_ESIT_PAYLOAD(p)      (((p) >> 16) & 0xffff)
 755
 756 /* deq bitmasks */
 757 #define EP_CTX_CYCLE_MASK               (1 << 0)
 758 #define SCTX_DEQ_MASK                   (~0xfL)
 759
 760
 761 /**
 762  * struct xhci_input_control_context
 763  * Input control context; see section 6.2.5.
 764  *
 765  * @drop_context:       set the bit of the endpoint context you want to disable
 766  * @add_context:        set the bit of the endpoint context you want to enable
 767  */
 768 struct xhci_input_control_ctx {
 769         __le32  drop_flags;
 770         __le32  add_flags;
 771         __le32  rsvd2[6];
 772 };
 773
 774 #define EP_IS_ADDED(ctrl_ctx, i) \
 775         (le32_to_cpu(ctrl_ctx->add_flags) & (1 << (i + 1)))
 776 #define EP_IS_DROPPED(ctrl_ctx, i)       \
 777         (le32_to_cpu(ctrl_ctx->drop_flags) & (1 << (i + 1)))
 778
 779 /* Represents everything that is needed to issue a command on the command ring.
 780  * It's useful to pre-allocate these for commands that cannot fail due to
 781  * out-of-memory errors, like freeing streams.
 782  */
 783 struct xhci_command {
 784         /* Input context for changing device state */
 785         struct xhci_container_ctx       *in_ctx;
 786         u32                             status;
 787         /* If completion is null, no one is waiting on this command
 788          * and the structure can be freed after the command completes.
 789          */
 790         struct completion               *completion;
 791         union xhci_trb                  *command_trb;
 792         struct list_head                cmd_list;
 793 };
 794
 795 /* drop context bitmasks */
 796 #define DROP_EP(x)      (0x1 << x)
 797 /* add context bitmasks */
 798 #define ADD_EP(x)       (0x1 << x)
 799
 800 struct xhci_stream_ctx {
 801         /* 64-bit stream ring address, cycle state, and stream type */
 802         __le64  stream_ring;
 803         /* offset 0x14 - 0x1f reserved for HC internal use */
 804         __le32  reserved[2];
 805 };
 806
 807 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 808 #define SCT_FOR_CTX(p)          (((p) & 0x7) << 1)
 809 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 810 #define SCT_SEC_TR              0
 811 /* Primary stream array type, dequeue pointer is to a transfer ring */
 812 #define SCT_PRI_TR              1
 813 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 814 #define SCT_SSA_8               2
 815 #define SCT_SSA_16              3
 816 #define SCT_SSA_32              4
 817 #define SCT_SSA_64              5
 818 #define SCT_SSA_128             6
 819 #define SCT_SSA_256             7
 820
 821 /* Assume no secondary streams for now */
 822 struct xhci_stream_info {
 823         struct xhci_ring                **stream_rings;
 824         /* Number of streams, including stream 0 (which drivers can't use) */
 825         unsigned int                    num_streams;
 826         /* The stream context array may be bigger than
 827          * the number of streams the driver asked for
 828          */
 829         struct xhci_stream_ctx          *stream_ctx_array;
 830         unsigned int                    num_stream_ctxs;
 831         dma_addr_t                      ctx_array_dma;
 832         /* For mapping physical TRB addresses to segments in stream rings */
 833         struct radix_tree_root          trb_address_map;
 834         struct xhci_command             *free_streams_command;
 835 };
 836
 837 #define SMALL_STREAM_ARRAY_SIZE         256
 838 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 839
 840 /* Some Intel xHCI host controllers need software to keep track of the bus
 841  * bandwidth.  Keep track of endpoint info here.  Each root port is allocated
 842  * the full bus bandwidth.  We must also treat TTs (including each port under a
 843  * multi-TT hub) as a separate bandwidth domain.  The direct memory interface
 844  * (DMI) also limits the total bandwidth (across all domains) that can be used.
 845  */
 846 struct xhci_bw_info {
 847         /* ep_interval is zero-based */
 848         unsigned int            ep_interval;
 849         /* mult and num_packets are one-based */
 850         unsigned int            mult;
 851         unsigned int            num_packets;
 852         unsigned int            max_packet_size;
 853         unsigned int            max_esit_payload;
 854         unsigned int            type;
 855 };
 856
 857 /* "Block" sizes in bytes the hardware uses for different device speeds.
 858  * The logic in this part of the hardware limits the number of bits the hardware
 859  * can use, so must represent bandwidth in a less precise manner to mimic what
 860  * the scheduler hardware computes.
 861  */
 862 #define FS_BLOCK        1
 863 #define HS_BLOCK        4
 864 #define SS_BLOCK        16
 865 #define DMI_BLOCK       32
 866
 867 /* Each device speed has a protocol overhead (CRC, bit stuffing, etc) associated
 868  * with each byte transferred.  SuperSpeed devices have an initial overhead to
 869  * set up bursts.  These are in blocks, see above.  LS overhead has already been
 870  * translated into FS blocks.
 871  */
 872 #define DMI_OVERHEAD 8
 873 #define DMI_OVERHEAD_BURST 4
 874 #define SS_OVERHEAD 8
 875 #define SS_OVERHEAD_BURST 32
 876 #define HS_OVERHEAD 26
 877 #define FS_OVERHEAD 20
 878 #define LS_OVERHEAD 128
 879 /* The TTs need to claim roughly twice as much bandwidth (94 bytes per
 880  * microframe ~= 24Mbps) of the HS bus as the devices can actually use because
 881  * of overhead associated with split transfers crossing microframe boundaries.
 882  * 31 blocks is pure protocol overhead.
 883  */
 884 #define TT_HS_OVERHEAD (31 + 94)
 885 #define TT_DMI_OVERHEAD (25 + 12)
 886
 887 /* Bandwidth limits in blocks */
 888 #define FS_BW_LIMIT             1285
 889 #define TT_BW_LIMIT             1320
 890 #define HS_BW_LIMIT             1607
 891 #define SS_BW_LIMIT_IN          3906
 892 #define DMI_BW_LIMIT_IN         3906
 893 #define SS_BW_LIMIT_OUT         3906
 894 #define DMI_BW_LIMIT_OUT        3906
 895
 896 /* Percentage of bus bandwidth reserved for non-periodic transfers */
 897 #define FS_BW_RESERVED          10
 898 #define HS_BW_RESERVED          20
 899 #define SS_BW_RESERVED          10
 900
 901 struct xhci_virt_ep {
 902         struct xhci_ring                *ring;
 903         /* Related to endpoints that are configured to use stream IDs only */
 904         struct xhci_stream_info         *stream_info;
 905         /* Temporary storage in case the configure endpoint command fails and we
 906          * have to restore the device state to the previous state
 907          */
 908         struct xhci_ring                *new_ring;
 909         unsigned int                    ep_state;
 910 #define SET_DEQ_PENDING         (1 << 0)
 911 #define EP_HALTED               (1 << 1)        /* For stall handling */
 912 #define EP_HALT_PENDING         (1 << 2)        /* For URB cancellation */
 913 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 914 #define EP_GETTING_STREAMS      (1 << 3)
 915 #define EP_HAS_STREAMS          (1 << 4)
 916 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 917 #define EP_GETTING_NO_STREAMS   (1 << 5)
 918         /* ----  Related to URB cancellation ---- */
 919         struct list_head        cancelled_td_list;
 920         struct xhci_td          *stopped_td;
 921         unsigned int            stopped_stream;
 922         /* Watchdog timer for stop endpoint command to cancel URBs */
 923         struct timer_list       stop_cmd_timer;
 924         int                     stop_cmds_pending;
 925         struct xhci_hcd         *xhci;
 926         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 927          * command.  We'll need to update the ring's dequeue segment and dequeue
 928          * pointer after the command completes.
 929          */
 930         struct xhci_segment     *queued_deq_seg;
 931         union xhci_trb          *queued_deq_ptr;
 932         /*
 933          * Sometimes the xHC can not process isochronous endpoint ring quickly
 934          * enough, and it will miss some isoc tds on the ring and generate
 935          * a Missed Service Error Event.
 936          * Set skip flag when receive a Missed Service Error Event and
 937          * process the missed tds on the endpoint ring.
 938          */
 939         bool                    skip;
 940         /* Bandwidth checking storage */
 941         struct xhci_bw_info     bw_info;
 942         struct list_head        bw_endpoint_list;
 943         /* Isoch Frame ID checking storage */
 944         int                     next_frame_id;
 945 };
 946
 947 enum xhci_overhead_type {
 948         LS_OVERHEAD_TYPE = 0,
 949         FS_OVERHEAD_TYPE,
 950         HS_OVERHEAD_TYPE,
 951 };
 952
 953 struct xhci_interval_bw {
 954         unsigned int            num_packets;
 955         /* Sorted by max packet size.
 956          * Head of the list is the greatest max packet size.
 957          */
 958         struct list_head        endpoints;
 959         /* How many endpoints of each speed are present. */
 960         unsigned int            overhead[3];
 961 };
 962
 963 #define XHCI_MAX_INTERVAL       16
 964
 965 struct xhci_interval_bw_table {
 966         unsigned int            interval0_esit_payload;
 967         struct xhci_interval_bw interval_bw[XHCI_MAX_INTERVAL];
 968         /* Includes reserved bandwidth for async endpoints */
 969         unsigned int            bw_used;
 970         unsigned int            ss_bw_in;
 971         unsigned int            ss_bw_out;
 972 };
 973
 974
 975 struct xhci_virt_device {
 976         struct usb_device               *udev;
 977         /*
 978          * Commands to the hardware are passed an "input context" that
 979          * tells the hardware what to change in its data structures.
 980          * The hardware will return changes in an "output context" that
 981          * software must allocate for the hardware.  We need to keep
 982          * track of input and output contexts separately because
 983          * these commands might fail and we don't trust the hardware.
 984          */
 985         struct xhci_container_ctx       *out_ctx;
 986         /* Used for addressing devices and configuration changes */
 987         struct xhci_container_ctx       *in_ctx;
 988         /* Rings saved to ensure old alt settings can be re-instated */
 989         struct xhci_ring                **ring_cache;
 990         int                             num_rings_cached;
 991 #define XHCI_MAX_RINGS_CACHED   31
 992         struct xhci_virt_ep             eps[31];
 993         struct completion               cmd_completion;
 994         u8                              fake_port;
 995         u8                              real_port;
 996         struct xhci_interval_bw_table   *bw_table;
 997         struct xhci_tt_bw_info          *tt_info;
 998         /* The current max exit latency for the enabled USB3 link states. */
 999         u16                             current_mel;
1000 };
1001
1002 /*
1003  * For each roothub, keep track of the bandwidth information for each periodic
1004  * interval.
1005  *
1006  * If a high speed hub is attached to the roothub, each TT associated with that
1007  * hub is a separate bandwidth domain.  The interval information for the
1008  * endpoints on the devices under that TT will appear in the TT structure.
1009  */
1010 struct xhci_root_port_bw_info {
1011         struct list_head                tts;
1012         unsigned int                    num_active_tts;
1013         struct xhci_interval_bw_table   bw_table;
1014 };
1015
1016 struct xhci_tt_bw_info {
1017         struct list_head                tt_list;
1018         int                             slot_id;
1019         int                             ttport;
1020         struct xhci_interval_bw_table   bw_table;
1021         int                             active_eps;
1022 };
1023
1024
1025 /**
1026  * struct xhci_device_context_array
1027  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
1028  */
1029 struct xhci_device_context_array {
1030         /* 64-bit device addresses; we only write 32-bit addresses */
1031         __le64                  dev_context_ptrs[MAX_HC_SLOTS];
1032         /* private xHCD pointers */
1033         dma_addr_t      dma;
1034 };
1035 /* TODO: write function to set the 64-bit device DMA address */
1036 /*
1037  * TODO: change this to be dynamically sized at HC mem init time since the HC
1038  * might not be able to handle the maximum number of devices possible.
1039  */
1040
1041
1042 struct xhci_transfer_event {
1043         /* 64-bit buffer address, or immediate data */
1044         __le64  buffer;
1045         __le32  transfer_len;
1046         /* This field is interpreted differently based on the type of TRB */
1047         __le32  flags;
1048 };
1049
1050 /* Transfer event TRB length bit mask */
1051 /* bits 0:23 */
1052 #define EVENT_TRB_LEN(p)                ((p) & 0xffffff)
1053
1054 /** Transfer Event bit fields **/
1055 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
1056
1057 /* Completion Code - only applicable for some types of TRBs */
1058 #define COMP_CODE_MASK          (0xff << 24)
1059 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
1060 #define COMP_SUCCESS    1
1061 /* Data Buffer Error */
1062 #define COMP_DB_ERR     2
1063 /* Babble Detected Error */
1064 #define COMP_BABBLE     3
1065 /* USB Transaction Error */
1066 #define COMP_TX_ERR     4
1067 /* TRB Error - some TRB field is invalid */
1068 #define COMP_TRB_ERR    5
1069 /* Stall Error - USB device is stalled */
1070 #define COMP_STALL      6
1071 /* Resource Error - HC doesn't have memory for that device configuration */
1072 #define COMP_ENOMEM     7
1073 /* Bandwidth Error - not enough room in schedule for this dev config */
1074 #define COMP_BW_ERR     8
1075 /* No Slots Available Error - HC ran out of device slots */
1076 #define COMP_ENOSLOTS   9
1077 /* Invalid Stream Type Error */
1078 #define COMP_STREAM_ERR 10
1079 /* Slot Not Enabled Error - doorbell rung for disabled device slot */
1080 #define COMP_EBADSLT    11
1081 /* Endpoint Not Enabled Error */
1082 #define COMP_EBADEP     12
1083 /* Short Packet */
1084 #define COMP_SHORT_TX   13
1085 /* Ring Underrun - doorbell rung for an empty isoc OUT ep ring */
1086 #define COMP_UNDERRUN   14
1087 /* Ring Overrun - isoc IN ep ring is empty when ep is scheduled to RX */
1088 #define COMP_OVERRUN    15
1089 /* Virtual Function Event Ring Full Error */
1090 #define COMP_VF_FULL    16
1091 /* Parameter Error - Context parameter is invalid */
1092 #define COMP_EINVAL     17
1093 /* Bandwidth Overrun Error - isoc ep exceeded its allocated bandwidth */
1094 #define COMP_BW_OVER    18
1095 /* Context State Error - illegal context state transition requested */
1096 #define COMP_CTX_STATE  19
1097 /* No Ping Response Error - HC didn't get PING_RESPONSE in time to TX */
1098 #define COMP_PING_ERR   20
1099 /* Event Ring is full */
1100 #define COMP_ER_FULL    21
1101 /* Incompatible Device Error */
1102 #define COMP_DEV_ERR    22
1103 /* Missed Service Error - HC couldn't service an isoc ep within interval */
1104 #define COMP_MISSED_INT 23
1105 /* Successfully stopped command ring */
1106 #define COMP_CMD_STOP   24
1107 /* Successfully aborted current command and stopped command ring */
1108 #define COMP_CMD_ABORT  25
1109 /* Stopped - transfer was terminated by a stop endpoint command */
1110 #define COMP_STOP       26
1111 /* Same as COMP_EP_STOPPED, but the transferred length in the event is invalid */
1112 #define COMP_STOP_INVAL 27
1113 /* Same as COMP_EP_STOPPED, but a short packet detected */
1114 #define COMP_STOP_SHORT 28
1115 /* Max Exit Latency Too Large Error */
1116 #define COMP_MEL_ERR    29
1117 /* TRB type 30 reserved */
1118 /* Isoc Buffer Overrun - an isoc IN ep sent more data than could fit in TD */
1119 #define COMP_BUFF_OVER  31
1120 /* Event Lost Error - xHC has an "internal event overrun condition" */
1121 #define COMP_ISSUES     32
1122 /* Undefined Error - reported when other error codes don't apply */
1123 #define COMP_UNKNOWN    33
1124 /* Invalid Stream ID Error */
1125 #define COMP_STRID_ERR  34
1126 /* Secondary Bandwidth Error - may be returned by a Configure Endpoint cmd */
1127 #define COMP_2ND_BW_ERR 35
1128 /* Split Transaction Error */
1129 #define COMP_SPLIT_ERR  36
1130
1131 struct xhci_link_trb {
1132         /* 64-bit segment pointer*/
1133         __le64 segment_ptr;
1134         __le32 intr_target;
1135         __le32 control;
1136 };
1137
1138 /* control bitfields */
1139 #define LINK_TOGGLE     (0x1<<1)
1140
1141 /* Command completion event TRB */
1142 struct xhci_event_cmd {
1143         /* Pointer to command TRB, or the value passed by the event data trb */
1144         __le64 cmd_trb;
1145         __le32 status;
1146         __le32 flags;
1147 };
1148
1149 /* flags bitmasks */
1150
1151 /* Address device - disable SetAddress */
1152 #define TRB_BSR         (1<<9)
1153 enum xhci_setup_dev {
1154         SETUP_CONTEXT_ONLY,
1155         SETUP_CONTEXT_ADDRESS,
1156 };
1157
1158 /* bits 16:23 are the virtual function ID */
1159 /* bits 24:31 are the slot ID */
1160 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
1161 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
1162
1163 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
1164 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
1165 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
1166
1167 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
1168 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
1169 #define LAST_EP_INDEX                   30
1170
1171 /* Set TR Dequeue Pointer command TRB fields, 6.4.3.9 */
1172 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
1173 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
1174 #define SCT_FOR_TRB(p)                  (((p) << 1) & 0x7)
1175
1176
1177 /* Port Status Change Event TRB fields */
1178 /* Port ID - bits 31:24 */
1179 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
1180
1181 /* Normal TRB fields */
1182 /* transfer_len bitmasks - bits 0:16 */
1183 #define TRB_LEN(p)              ((p) & 0x1ffff)
1184 /* TD Size, packets remaining in this TD, bits 21:17 (5 bits, so max 31) */
1185 #define TRB_TD_SIZE(p)          (min((p), (u32)31) << 17)
1186 /* Interrupter Target - which MSI-X vector to target the completion event at */
1187 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
1188 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
1189 #define TRB_TBC(p)              (((p) & 0x3) << 7)
1190 #define TRB_TLBPC(p)            (((p) & 0xf) << 16)
1191
1192 /* Cycle bit - indicates TRB ownership by HC or HCD */
1193 #define TRB_CYCLE               (1<<0)
1194 /*
1195  * Force next event data TRB to be evaluated before task switch.
1196  * Used to pass OS data back after a TD completes.
1197  */
1198 #define TRB_ENT                 (1<<1)
1199 /* Interrupt on short packet */
1200 #define TRB_ISP                 (1<<2)
1201 /* Set PCIe no snoop attribute */
1202 #define TRB_NO_SNOOP            (1<<3)
1203 /* Chain multiple TRBs into a TD */
1204 #define TRB_CHAIN               (1<<4)
1205 /* Interrupt on completion */
1206 #define TRB_IOC                 (1<<5)
1207 /* The buffer pointer contains immediate data */
1208 #define TRB_IDT                 (1<<6)
1209
1210 /* Block Event Interrupt */
1211 #define TRB_BEI                 (1<<9)
1212
1213 /* Control transfer TRB specific fields */
1214 #define TRB_DIR_IN              (1<<16)
1215 #define TRB_TX_TYPE(p)          ((p) << 16)
1216 #define TRB_DATA_OUT            2
1217 #define TRB_DATA_IN             3
1218
1219 /* Isochronous TRB specific fields */
1220 #define TRB_SIA                 (1<<31)
1221 #define TRB_FRAME_ID(p)         (((p) & 0x7ff) << 20)
1222
1223 struct xhci_generic_trb {
1224         __le32 field[4];
1225 };
1226
1227 union xhci_trb {
1228         struct xhci_link_trb            link;
1229         struct xhci_transfer_event      trans_event;
1230         struct xhci_event_cmd           event_cmd;
1231         struct xhci_generic_trb         generic;
1232 };
1233
1234 /* TRB bit mask */
1235 #define TRB_TYPE_BITMASK        (0xfc00)
1236 #define TRB_TYPE(p)             ((p) << 10)
1237 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
1238 /* TRB type IDs */
1239 /* bulk, interrupt, isoc scatter/gather, and control data stage */
1240 #define TRB_NORMAL              1
1241 /* setup stage for control transfers */
1242 #define TRB_SETUP               2
1243 /* data stage for control transfers */
1244 #define TRB_DATA                3
1245 /* status stage for control transfers */
1246 #define TRB_STATUS              4
1247 /* isoc transfers */
1248 #define TRB_ISOC                5
1249 /* TRB for linking ring segments */
1250 #define TRB_LINK                6
1251 #define TRB_EVENT_DATA          7
1252 /* Transfer Ring No-op (not for the command ring) */
1253 #define TRB_TR_NOOP             8
1254 /* Command TRBs */
1255 /* Enable Slot Command */
1256 #define TRB_ENABLE_SLOT         9
1257 /* Disable Slot Command */
1258 #define TRB_DISABLE_SLOT        10
1259 /* Address Device Command */
1260 #define TRB_ADDR_DEV            11
1261 /* Configure Endpoint Command */
1262 #define TRB_CONFIG_EP           12
1263 /* Evaluate Context Command */
1264 #define TRB_EVAL_CONTEXT        13
1265 /* Reset Endpoint Command */
1266 #define TRB_RESET_EP            14
1267 /* Stop Transfer Ring Command */
1268 #define TRB_STOP_RING           15
1269 /* Set Transfer Ring Dequeue Pointer Command */
1270 #define TRB_SET_DEQ             16
1271 /* Reset Device Command */
1272 #define TRB_RESET_DEV           17
1273 /* Force Event Command (opt) */
1274 #define TRB_FORCE_EVENT         18
1275 /* Negotiate Bandwidth Command (opt) */
1276 #define TRB_NEG_BANDWIDTH       19
1277 /* Set Latency Tolerance Value Command (opt) */
1278 #define TRB_SET_LT              20
1279 /* Get port bandwidth Command */
1280 #define TRB_GET_BW              21
1281 /* Force Header Command - generate a transaction or link management packet */
1282 #define TRB_FORCE_HEADER        22
1283 /* No-op Command - not for transfer rings */
1284 #define TRB_CMD_NOOP            23
1285 /* TRB IDs 24-31 reserved */
1286 /* Event TRBS */
1287 /* Transfer Event */
1288 #define TRB_TRANSFER            32
1289 /* Command Completion Event */
1290 #define TRB_COMPLETION          33
1291 /* Port Status Change Event */
1292 #define TRB_PORT_STATUS         34
1293 /* Bandwidth Request Event (opt) */
1294 #define TRB_BANDWIDTH_EVENT     35
1295 /* Doorbell Event (opt) */
1296 #define TRB_DOORBELL            36
1297 /* Host Controller Event */
1298 #define TRB_HC_EVENT            37
1299 /* Device Notification Event - device sent function wake notification */
1300 #define TRB_DEV_NOTE            38
1301 /* MFINDEX Wrap Event - microframe counter wrapped */
1302 #define TRB_MFINDEX_WRAP        39
1303 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1304
1305 /* Nec vendor-specific command completion event. */
1306 #define TRB_NEC_CMD_COMP        48
1307 /* Get NEC firmware revision. */
1308 #define TRB_NEC_GET_FW          49
1309
1310 #define TRB_TYPE_LINK(x)        (((x) & TRB_TYPE_BITMASK) == TRB_TYPE(TRB_LINK))
1311 /* Above, but for __le32 types -- can avoid work by swapping constants: */
1312 #define TRB_TYPE_LINK_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1313                                  cpu_to_le32(TRB_TYPE(TRB_LINK)))
1314 #define TRB_TYPE_NOOP_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1315                                  cpu_to_le32(TRB_TYPE(TRB_TR_NOOP)))
1316
1317 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1318 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1319
1320 /*
1321  * TRBS_PER_SEGMENT must be a multiple of 4,
1322  * since the command ring is 64-byte aligned.
1323  * It must also be greater than 16.
1324  */
1325 #define TRBS_PER_SEGMENT        256
1326 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1327 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1328 #define TRB_SEGMENT_SIZE        (TRBS_PER_SEGMENT*16)
1329 #define TRB_SEGMENT_SHIFT       (ilog2(TRB_SEGMENT_SIZE))
1330 /* TRB buffer pointers can't cross 64KB boundaries */
1331 #define TRB_MAX_BUFF_SHIFT              16
1332 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1333
1334 struct xhci_segment {
1335         union xhci_trb          *trbs;
1336         /* private to HCD */
1337         struct xhci_segment     *next;
1338         dma_addr_t              dma;
1339 };
1340
1341 struct xhci_td {
1342         struct list_head        td_list;
1343         struct list_head        cancelled_td_list;
1344         struct urb              *urb;
1345         struct xhci_segment     *start_seg;
1346         union xhci_trb          *first_trb;
1347         union xhci_trb          *last_trb;
1348         /* actual_length of the URB has already been set */
1349         bool                    urb_length_set;
1350 };
1351
1352 /* xHCI command default timeout value */
1353 #define XHCI_CMD_DEFAULT_TIMEOUT        (5 * HZ)
1354
1355 /* command descriptor */
1356 struct xhci_cd {
1357         struct xhci_command     *command;
1358         union xhci_trb          *cmd_trb;
1359 };
1360
1361 struct xhci_dequeue_state {
1362         struct xhci_segment *new_deq_seg;
1363         union xhci_trb *new_deq_ptr;
1364         int new_cycle_state;
1365 };
1366
1367 enum xhci_ring_type {
1368         TYPE_CTRL = 0,
1369         TYPE_ISOC,
1370         TYPE_BULK,
1371         TYPE_INTR,
1372         TYPE_STREAM,
1373         TYPE_COMMAND,
1374         TYPE_EVENT,
1375 };
1376
1377 struct xhci_ring {
1378         struct xhci_segment     *first_seg;
1379         struct xhci_segment     *last_seg;
1380         union  xhci_trb         *enqueue;
1381         struct xhci_segment     *enq_seg;
1382         unsigned int            enq_updates;
1383         union  xhci_trb         *dequeue;
1384         struct xhci_segment     *deq_seg;
1385         unsigned int            deq_updates;
1386         struct list_head        td_list;
1387         /*
1388          * Write the cycle state into the TRB cycle field to give ownership of
1389          * the TRB to the host controller (if we are the producer), or to check
1390          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1391          */
1392         u32                     cycle_state;
1393         unsigned int            stream_id;
1394         unsigned int            num_segs;
1395         unsigned int            num_trbs_free;
1396         unsigned int            num_trbs_free_temp;
1397         enum xhci_ring_type     type;
1398         bool                    last_td_was_short;
1399         struct radix_tree_root  *trb_address_map;
1400 };
1401
1402 struct xhci_erst_entry {
1403         /* 64-bit event ring segment address */
1404         __le64  seg_addr;
1405         __le32  seg_size;
1406         /* Set to zero */
1407         __le32  rsvd;
1408 };
1409
1410 struct xhci_erst {
1411         struct xhci_erst_entry  *entries;
1412         unsigned int            num_entries;
1413         /* xhci->event_ring keeps track of segment dma addresses */
1414         dma_addr_t              erst_dma_addr;
1415         /* Num entries the ERST can contain */
1416         unsigned int            erst_size;
1417 };
1418
1419 struct xhci_scratchpad {
1420         u64 *sp_array;
1421         dma_addr_t sp_dma;
1422         void **sp_buffers;
1423         dma_addr_t *sp_dma_buffers;
1424 };
1425
1426 struct urb_priv {
1427         int     length;
1428         int     td_cnt;
1429         struct  xhci_td *td[0];
1430 };
1431
1432 /*
1433  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1434  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1435  * meaning 64 ring segments.
1436  * Initial allocated size of the ERST, in number of entries */
1437 #define ERST_NUM_SEGS   1
1438 /* Initial allocated size of the ERST, in number of entries */
1439 #define ERST_SIZE       64
1440 /* Initial number of event segment rings allocated */
1441 #define ERST_ENTRIES    1
1442 /* Poll every 60 seconds */
1443 #define POLL_TIMEOUT    60
1444 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1445 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1446 /* XXX: Make these module parameters */
1447
1448 struct s3_save {
1449         u32     command;
1450         u32     dev_nt;
1451         u64     dcbaa_ptr;
1452         u32     config_reg;
1453         u32     irq_pending;
1454         u32     irq_control;
1455         u32     erst_size;
1456         u64     erst_base;
1457         u64     erst_dequeue;
1458 };
1459
1460 /* Use for lpm */
1461 struct dev_info {
1462         u32                     dev_id;
1463         struct  list_head       list;
1464 };
1465
1466 struct xhci_bus_state {
1467         unsigned long           bus_suspended;
1468         unsigned long           next_statechange;
1469
1470         /* Port suspend arrays are indexed by the portnum of the fake roothub */
1471         /* ports suspend status arrays - max 31 ports for USB2, 15 for USB3 */
1472         u32                     port_c_suspend;
1473         u32                     suspended_ports;
1474         u32                     port_remote_wakeup;
1475         unsigned long           resume_done[USB_MAXCHILDREN];
1476         /* which ports have started to resume */
1477         unsigned long           resuming_ports;
1478         /* Which ports are waiting on RExit to U0 transition. */
1479         unsigned long           rexit_ports;
1480         struct completion       rexit_done[USB_MAXCHILDREN];
1481 };
1482
1483
1484 /*
1485  * It can take up to 20 ms to transition from RExit to U0 on the
1486  * Intel Lynx Point LP xHCI host.
1487  */
1488 #define XHCI_MAX_REXIT_TIMEOUT  (20 * 1000)
1489
1490 static inline unsigned int hcd_index(struct usb_hcd *hcd)
1491 {
1492         if (hcd->speed == HCD_USB3)
1493                 return 0;
1494         else
1495                 return 1;
1496 }
1497
1498 struct xhci_hub {
1499         u8      maj_rev;
1500         u8      min_rev;
1501         u32     *psi;           /* array of protocol speed ID entries */
1502         u8      psi_count;
1503         u8      psi_uid_count;
1504 };
1505
1506 /* There is one xhci_hcd structure per controller */
1507 struct xhci_hcd {
1508         struct usb_hcd *main_hcd;
1509         struct usb_hcd *shared_hcd;
1510         /* glue to PCI and HCD framework */
1511         struct xhci_cap_regs __iomem *cap_regs;
1512         struct xhci_op_regs __iomem *op_regs;
1513         struct xhci_run_regs __iomem *run_regs;
1514         struct xhci_doorbell_array __iomem *dba;
1515         /* Our HCD's current interrupter register set */
1516         struct  xhci_intr_reg __iomem *ir_set;
1517
1518         /* Cached register copies of read-only HC data */
1519         __u32           hcs_params1;
1520         __u32           hcs_params2;
1521         __u32           hcs_params3;
1522         __u32           hcc_params;
1523         __u32           hcc_params2;
1524
1525         spinlock_t      lock;
1526
1527         /* packed release number */
1528         u8              sbrn;
1529         u16             hci_version;
1530         u8              max_slots;
1531         u8              max_interrupters;
1532         u8              max_ports;
1533         u8              isoc_threshold;
1534         int             event_ring_max;
1535         int             addr_64;
1536         /* 4KB min, 128MB max */
1537         int             page_size;
1538         /* Valid values are 12 to 20, inclusive */
1539         int             page_shift;
1540         /* msi-x vectors */
1541         int             msix_count;
1542         struct msix_entry       *msix_entries;
1543         /* optional clock */
1544         struct clk              *clk;
1545         /* data structures */
1546         struct xhci_device_context_array *dcbaa;
1547         struct xhci_ring        *cmd_ring;
1548         unsigned int            cmd_ring_state;
1549 #define CMD_RING_STATE_RUNNING         (1 << 0)
1550 #define CMD_RING_STATE_ABORTED         (1 << 1)
1551 #define CMD_RING_STATE_STOPPED         (1 << 2)
1552         struct list_head        cmd_list;
1553         unsigned int            cmd_ring_reserved_trbs;
1554         struct timer_list       cmd_timer;
1555         struct xhci_command     *current_cmd;
1556         struct xhci_ring        *event_ring;
1557         struct xhci_erst        erst;
1558         /* Scratchpad */
1559         struct xhci_scratchpad  *scratchpad;
1560         /* Store LPM test failed devices' information */
1561         struct list_head        lpm_failed_devs;
1562
1563         /* slot enabling and address device helpers */
1564         /* these are not thread safe so use mutex */
1565         struct mutex mutex;
1566         struct completion       addr_dev;
1567         int slot_id;
1568         /* For USB 3.0 LPM enable/disable. */
1569         struct xhci_command             *lpm_command;
1570         /* Internal mirror of the HW's dcbaa */
1571         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1572         /* For keeping track of bandwidth domains per roothub. */
1573         struct xhci_root_port_bw_info   *rh_bw;
1574
1575         /* DMA pools */
1576         struct dma_pool *device_pool;
1577         struct dma_pool *segment_pool;
1578         struct dma_pool *small_streams_pool;
1579         struct dma_pool *medium_streams_pool;
1580
1581         /* Host controller watchdog timer structures */
1582         unsigned int            xhc_state;
1583
1584         u32                     command;
1585         struct s3_save          s3;
1586 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1587  *
1588  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1589  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1590  * that sees this status (other than the timer that set it) should stop touching
1591  * hardware immediately.  Interrupt handlers should return immediately when
1592  * they see this status (any time they drop and re-acquire xhci->lock).
1593  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1594  * putting the TD on the canceled list, etc.
1595  *
1596  * There are no reports of xHCI host controllers that display this issue.
1597  */
1598 #define XHCI_STATE_DYING        (1 << 0)
1599 #define XHCI_STATE_HALTED       (1 << 1)
1600         /* Statistics */
1601         int                     error_bitmask;
1602         unsigned int            quirks;
1603 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1604 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1605 #define XHCI_NEC_HOST           (1 << 2)
1606 #define XHCI_AMD_PLL_FIX        (1 << 3)
1607 #define XHCI_SPURIOUS_SUCCESS   (1 << 4)
1608 /*
1609  * Certain Intel host controllers have a limit to the number of endpoint
1610  * contexts they can handle.  Ideally, they would signal that they can't handle
1611  * anymore endpoint contexts by returning a Resource Error for the Configure
1612  * Endpoint command, but they don't.  Instead they expect software to keep track
1613  * of the number of active endpoints for them, across configure endpoint
1614  * commands, reset device commands, disable slot commands, and address device
1615  * commands.
1616  */
1617 #define XHCI_EP_LIMIT_QUIRK     (1 << 5)
1618 #define XHCI_BROKEN_MSI         (1 << 6)
1619 #define XHCI_RESET_ON_RESUME    (1 << 7)
1620 #define XHCI_SW_BW_CHECKING     (1 << 8)
1621 #define XHCI_AMD_0x96_HOST      (1 << 9)
1622 #define XHCI_TRUST_TX_LENGTH    (1 << 10)
1623 #define XHCI_LPM_SUPPORT        (1 << 11)
1624 #define XHCI_INTEL_HOST         (1 << 12)
1625 #define XHCI_SPURIOUS_REBOOT    (1 << 13)
1626 #define XHCI_COMP_MODE_QUIRK    (1 << 14)
1627 #define XHCI_AVOID_BEI          (1 << 15)
1628 #define XHCI_PLAT               (1 << 16)
1629 #define XHCI_SLOW_SUSPEND       (1 << 17)
1630 #define XHCI_SPURIOUS_WAKEUP    (1 << 18)
1631 /* For controllers with a broken beyond repair streams implementation */
1632 #define XHCI_BROKEN_STREAMS     (1 << 19)
1633 #define XHCI_PME_STUCK_QUIRK    (1 << 20)
1634         unsigned int            num_active_eps;
1635         unsigned int            limit_active_eps;
1636         /* There are two roothubs to keep track of bus suspend info for */
1637         struct xhci_bus_state   bus_state[2];
1638         /* Is each xHCI roothub port a USB 3.0, USB 2.0, or USB 1.1 port? */
1639         u8                      *port_array;
1640         /* Array of pointers to USB 3.0 PORTSC registers */
1641         __le32 __iomem          **usb3_ports;
1642         unsigned int            num_usb3_ports;
1643         /* Array of pointers to USB 2.0 PORTSC registers */
1644         __le32 __iomem          **usb2_ports;
1645         struct xhci_hub         usb2_rhub;
1646         struct xhci_hub         usb3_rhub;
1647         unsigned int            num_usb2_ports;
1648         /* support xHCI 0.96 spec USB2 software LPM */
1649         unsigned                sw_lpm_support:1;
1650         /* support xHCI 1.0 spec USB2 hardware LPM */
1651         unsigned                hw_lpm_support:1;
1652         /* cached usb2 extened protocol capabilites */
1653         u32                     *ext_caps;
1654         unsigned int            num_ext_caps;
1655         /* Compliance Mode Recovery Data */
1656         struct timer_list       comp_mode_recovery_timer;
1657         u32                     port_status_u0;
1658 /* Compliance Mode Timer Triggered every 2 seconds */
1659 #define COMP_MODE_RCVRY_MSECS 2000
1660 };
1661
1662 /* Platform specific overrides to generic XHCI hc_driver ops */
1663 struct xhci_driver_overrides {
1664         size_t extra_priv_size;
1665         int (*reset)(struct usb_hcd *hcd);
1666         int (*start)(struct usb_hcd *hcd);
1667 };
1668
1669 #define XHCI_CFC_DELAY          10
1670
1671 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1672 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1673 {
1674         struct usb_hcd *primary_hcd;
1675
1676         if (usb_hcd_is_primary_hcd(hcd))
1677                 primary_hcd = hcd;
1678         else
1679                 primary_hcd = hcd->primary_hcd;
1680
1681         return (struct xhci_hcd *) (primary_hcd->hcd_priv);
1682 }
1683
1684 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1685 {
1686         return xhci->main_hcd;
1687 }
1688
1689 #define xhci_dbg(xhci, fmt, args...) \
1690         dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1691 #define xhci_err(xhci, fmt, args...) \
1692         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1693 #define xhci_warn(xhci, fmt, args...) \
1694         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1695 #define xhci_warn_ratelimited(xhci, fmt, args...) \
1696         dev_warn_ratelimited(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1697 #define xhci_info(xhci, fmt, args...) \
1698         dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1699
1700 /*
1701  * Registers should always be accessed with double word or quad word accesses.
1702  *
1703  * Some xHCI implementations may support 64-bit address pointers.  Registers
1704  * with 64-bit address pointers should be written to with dword accesses by
1705  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1706  * xHCI implementations that do not support 64-bit address pointers will ignore
1707  * the high dword, and write order is irrelevant.
1708  */
1709 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1710                 __le64 __iomem *regs)
1711 {
1712         return lo_hi_readq(regs);
1713 }
1714 static inline void xhci_write_64(struct xhci_hcd *xhci,
1715                                  const u64 val, __le64 __iomem *regs)
1716 {
1717         lo_hi_writeq(val, regs);
1718 }
1719
1720 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1721 {
1722         return xhci->quirks & XHCI_LINK_TRB_QUIRK;
1723 }
1724
1725 /* xHCI debugging */
1726 void xhci_print_ir_set(struct xhci_hcd *xhci, int set_num);
1727 void xhci_print_registers(struct xhci_hcd *xhci);
1728 void xhci_dbg_regs(struct xhci_hcd *xhci);
1729 void xhci_print_run_regs(struct xhci_hcd *xhci);
1730 void xhci_print_trb_offsets(struct xhci_hcd *xhci, union xhci_trb *trb);
1731 void xhci_debug_trb(struct xhci_hcd *xhci, union xhci_trb *trb);
1732 void xhci_debug_segment(struct xhci_hcd *xhci, struct xhci_segment *seg);
1733 void xhci_debug_ring(struct xhci_hcd *xhci, struct xhci_ring *ring);
1734 void xhci_dbg_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1735 void xhci_dbg_cmd_ptrs(struct xhci_hcd *xhci);
1736 void xhci_dbg_ring_ptrs(struct xhci_hcd *xhci, struct xhci_ring *ring);
1737 void xhci_dbg_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int last_ep);
1738 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1739                 struct xhci_container_ctx *ctx);
1740 void xhci_dbg_ep_rings(struct xhci_hcd *xhci,
1741                 unsigned int slot_id, unsigned int ep_index,
1742                 struct xhci_virt_ep *ep);
1743 void xhci_dbg_trace(struct xhci_hcd *xhci, void (*trace)(struct va_format *),
1744                         const char *fmt, ...);
1745
1746 /* xHCI memory management */
1747 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1748 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1749 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1750 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1751 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1752 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1753                 struct usb_device *udev);
1754 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1755 unsigned int xhci_get_endpoint_address(unsigned int ep_index);
1756 unsigned int xhci_get_endpoint_flag(struct usb_endpoint_descriptor *desc);
1757 unsigned int xhci_get_endpoint_flag_from_index(unsigned int ep_index);
1758 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1759 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1760 void xhci_drop_ep_from_interval_table(struct xhci_hcd *xhci,
1761                 struct xhci_bw_info *ep_bw,
1762                 struct xhci_interval_bw_table *bw_table,
1763                 struct usb_device *udev,
1764                 struct xhci_virt_ep *virt_ep,
1765                 struct xhci_tt_bw_info *tt_info);
1766 void xhci_update_tt_active_eps(struct xhci_hcd *xhci,
1767                 struct xhci_virt_device *virt_dev,
1768                 int old_active_eps);
1769 void xhci_clear_endpoint_bw_info(struct xhci_bw_info *bw_info);
1770 void xhci_update_bw_info(struct xhci_hcd *xhci,
1771                 struct xhci_container_ctx *in_ctx,
1772                 struct xhci_input_control_ctx *ctrl_ctx,
1773                 struct xhci_virt_device *virt_dev);
1774 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1775                 struct xhci_container_ctx *in_ctx,
1776                 struct xhci_container_ctx *out_ctx,
1777                 unsigned int ep_index);
1778 void xhci_slot_copy(struct xhci_hcd *xhci,
1779                 struct xhci_container_ctx *in_ctx,
1780                 struct xhci_container_ctx *out_ctx);
1781 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1782                 struct usb_device *udev, struct usb_host_endpoint *ep,
1783                 gfp_t mem_flags);
1784 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1785 int xhci_ring_expansion(struct xhci_hcd *xhci, struct xhci_ring *ring,
1786                                 unsigned int num_trbs, gfp_t flags);
1787 void xhci_free_or_cache_endpoint_ring(struct xhci_hcd *xhci,
1788                 struct xhci_virt_device *virt_dev,
1789                 unsigned int ep_index);
1790 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1791                 unsigned int num_stream_ctxs,
1792                 unsigned int num_streams, gfp_t flags);
1793 void xhci_free_stream_info(struct xhci_hcd *xhci,
1794                 struct xhci_stream_info *stream_info);
1795 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1796                 struct xhci_ep_ctx *ep_ctx,
1797                 struct xhci_stream_info *stream_info);
1798 void xhci_setup_no_streams_ep_input_ctx(struct xhci_ep_ctx *ep_ctx,
1799                 struct xhci_virt_ep *ep);
1800 void xhci_free_device_endpoint_resources(struct xhci_hcd *xhci,
1801         struct xhci_virt_device *virt_dev, bool drop_control_ep);
1802 struct xhci_ring *xhci_dma_to_transfer_ring(
1803                 struct xhci_virt_ep *ep,
1804                 u64 address);
1805 struct xhci_ring *xhci_stream_id_to_ring(
1806                 struct xhci_virt_device *dev,
1807                 unsigned int ep_index,
1808                 unsigned int stream_id);
1809 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1810                 bool allocate_in_ctx, bool allocate_completion,
1811                 gfp_t mem_flags);
1812 void xhci_urb_free_priv(struct urb_priv *urb_priv);
1813 void xhci_free_command(struct xhci_hcd *xhci,
1814                 struct xhci_command *command);
1815
1816 /* xHCI host controller glue */
1817 typedef void (*xhci_get_quirks_t)(struct device *, struct xhci_hcd *);
1818 int xhci_handshake(void __iomem *ptr, u32 mask, u32 done, int usec);
1819 void xhci_quiesce(struct xhci_hcd *xhci);
1820 int xhci_halt(struct xhci_hcd *xhci);
1821 int xhci_reset(struct xhci_hcd *xhci);
1822 int xhci_init(struct usb_hcd *hcd);
1823 int xhci_run(struct usb_hcd *hcd);
1824 void xhci_stop(struct usb_hcd *hcd);
1825 void xhci_shutdown(struct usb_hcd *hcd);
1826 int xhci_gen_setup(struct usb_hcd *hcd, xhci_get_quirks_t get_quirks);
1827 void xhci_init_driver(struct hc_driver *drv,
1828                       const struct xhci_driver_overrides *over);
1829
1830 #ifdef  CONFIG_PM
1831 int xhci_suspend(struct xhci_hcd *xhci, bool do_wakeup);
1832 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
1833 #else
1834 #define xhci_suspend    NULL
1835 #define xhci_resume     NULL
1836 #endif
1837
1838 int xhci_get_frame(struct usb_hcd *hcd);
1839 irqreturn_t xhci_irq(struct usb_hcd *hcd);
1840 irqreturn_t xhci_msi_irq(int irq, void *hcd);
1841 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
1842 void xhci_free_dev(struct usb_hcd *hcd, struct usb_device *udev);
1843 int xhci_alloc_tt_info(struct xhci_hcd *xhci,
1844                 struct xhci_virt_device *virt_dev,
1845                 struct usb_device *hdev,
1846                 struct usb_tt *tt, gfp_t mem_flags);
1847 int xhci_alloc_streams(struct usb_hcd *hcd, struct usb_device *udev,
1848                 struct usb_host_endpoint **eps, unsigned int num_eps,
1849                 unsigned int num_streams, gfp_t mem_flags);
1850 int xhci_free_streams(struct usb_hcd *hcd, struct usb_device *udev,
1851                 struct usb_host_endpoint **eps, unsigned int num_eps,
1852                 gfp_t mem_flags);
1853 int xhci_address_device(struct usb_hcd *hcd, struct usb_device *udev);
1854 int xhci_enable_device(struct usb_hcd *hcd, struct usb_device *udev);
1855 int xhci_update_device(struct usb_hcd *hcd, struct usb_device *udev);
1856 int xhci_set_usb2_hardware_lpm(struct usb_hcd *hcd,
1857                                 struct usb_device *udev, int enable);
1858 int xhci_update_hub_device(struct usb_hcd *hcd, struct usb_device *hdev,
1859                         struct usb_tt *tt, gfp_t mem_flags);
1860 int xhci_urb_enqueue(struct usb_hcd *hcd, struct urb *urb, gfp_t mem_flags);
1861 int xhci_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status);
1862 int xhci_add_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1863 int xhci_drop_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1864 void xhci_endpoint_reset(struct usb_hcd *hcd, struct usb_host_endpoint *ep);
1865 int xhci_discover_or_reset_device(struct usb_hcd *hcd, struct usb_device *udev);
1866 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1867 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1868
1869 /* xHCI ring, segment, TRB, and TD functions */
1870 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
1871 struct xhci_segment *trb_in_td(struct xhci_hcd *xhci,
1872                 struct xhci_segment *start_seg, union xhci_trb *start_trb,
1873                 union xhci_trb *end_trb, dma_addr_t suspect_dma, bool debug);
1874 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
1875 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
1876 int xhci_queue_slot_control(struct xhci_hcd *xhci, struct xhci_command *cmd,
1877                 u32 trb_type, u32 slot_id);
1878 int xhci_queue_address_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
1879                 dma_addr_t in_ctx_ptr, u32 slot_id, enum xhci_setup_dev);
1880 int xhci_queue_vendor_command(struct xhci_hcd *xhci, struct xhci_command *cmd,
1881                 u32 field1, u32 field2, u32 field3, u32 field4);
1882 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, struct xhci_command *cmd,
1883                 int slot_id, unsigned int ep_index, int suspend);
1884 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1885                 int slot_id, unsigned int ep_index);
1886 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1887                 int slot_id, unsigned int ep_index);
1888 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1889                 int slot_id, unsigned int ep_index);
1890 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
1891                 struct urb *urb, int slot_id, unsigned int ep_index);
1892 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci,
1893                 struct xhci_command *cmd, dma_addr_t in_ctx_ptr, u32 slot_id,
1894                 bool command_must_succeed);
1895 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, struct xhci_command *cmd,
1896                 dma_addr_t in_ctx_ptr, u32 slot_id, bool command_must_succeed);
1897 int xhci_queue_reset_ep(struct xhci_hcd *xhci, struct xhci_command *cmd,
1898                 int slot_id, unsigned int ep_index);
1899 int xhci_queue_reset_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
1900                 u32 slot_id);
1901 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
1902                 unsigned int slot_id, unsigned int ep_index,
1903                 unsigned int stream_id, struct xhci_td *cur_td,
1904                 struct xhci_dequeue_state *state);
1905 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
1906                 unsigned int slot_id, unsigned int ep_index,
1907                 unsigned int stream_id,
1908                 struct xhci_dequeue_state *deq_state);
1909 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci,
1910                 unsigned int ep_index, struct xhci_td *td);
1911 void xhci_queue_config_ep_quirk(struct xhci_hcd *xhci,
1912                 unsigned int slot_id, unsigned int ep_index,
1913                 struct xhci_dequeue_state *deq_state);
1914 void xhci_stop_endpoint_command_watchdog(unsigned long arg);
1915 void xhci_handle_command_timeout(unsigned long data);
1916
1917 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
1918                 unsigned int ep_index, unsigned int stream_id);
1919 void xhci_cleanup_command_queue(struct xhci_hcd *xhci);
1920
1921 /* xHCI roothub code */
1922 void xhci_set_link_state(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1923                                 int port_id, u32 link_state);
1924 int xhci_enable_usb3_lpm_timeout(struct usb_hcd *hcd,
1925                         struct usb_device *udev, enum usb3_link_state state);
1926 int xhci_disable_usb3_lpm_timeout(struct usb_hcd *hcd,
1927                         struct usb_device *udev, enum usb3_link_state state);
1928 void xhci_test_and_clear_bit(struct xhci_hcd *xhci, __le32 __iomem **port_array,
1929                                 int port_id, u32 port_bit);
1930 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
1931                 char *buf, u16 wLength);
1932 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
1933 int xhci_find_raw_port_number(struct usb_hcd *hcd, int port1);
1934
1935 #ifdef CONFIG_PM
1936 int xhci_bus_suspend(struct usb_hcd *hcd);
1937 int xhci_bus_resume(struct usb_hcd *hcd);
1938 #else
1939 #define xhci_bus_suspend        NULL
1940 #define xhci_bus_resume         NULL
1941 #endif  /* CONFIG_PM */
1942
1943 u32 xhci_port_state_to_neutral(u32 state);
1944 int xhci_find_slot_id_by_port(struct usb_hcd *hcd, struct xhci_hcd *xhci,
1945                 u16 port);
1946 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
1947
1948 /* xHCI contexts */
1949 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_container_ctx *ctx);
1950 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1951 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
1952
1953 #endif /* __LINUX_XHCI_HCD_H */