drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/dma-mapping.h>
  27 #include <linux/mm.h>
  28 #include <linux/debugfs.h>
  29
  30 #include <linux/usb/ch9.h>
  31 #include <linux/usb/gadget.h>
  32 #include <linux/usb/otg.h>
  33 #include <linux/ulpi/interface.h>
  34
  35 #include <linux/phy/phy.h>
  36
  37 #define DWC3_MSG_MAX    500
  38
  39 /* Global constants */
  40 #define DWC3_EP0_BOUNCE_SIZE    512
  41 #define DWC3_ENDPOINTS_NUM      32
  42 #define DWC3_XHCI_RESOURCES_NUM 2
  43
  44 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  45 #define DWC3_EVENT_BUFFERS_SIZE 4096
  46 #define DWC3_EVENT_TYPE_MASK    0xfe
  47
  48 #define DWC3_EVENT_TYPE_DEV     0
  49 #define DWC3_EVENT_TYPE_CARKIT  3
  50 #define DWC3_EVENT_TYPE_I2C     4
  51
  52 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  53 #define DWC3_DEVICE_EVENT_RESET                 1
  54 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  55 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  56 #define DWC3_DEVICE_EVENT_WAKEUP                4
  57 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  58 #define DWC3_DEVICE_EVENT_EOPF                  6
  59 #define DWC3_DEVICE_EVENT_SOF                   7
  60 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  61 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  62 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  63
  64 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  65 #define DWC3_GSNPSID_MASK       0xffff0000
  66 #define DWC3_GSNPSREV_MASK      0xffff
  67
  68 /* DWC3 registers memory space boundries */
  69 #define DWC3_XHCI_REGS_START            0x0
  70 #define DWC3_XHCI_REGS_END              0x7fff
  71 #define DWC3_GLOBALS_REGS_START         0xc100
  72 #define DWC3_GLOBALS_REGS_END           0xc6ff
  73 #define DWC3_DEVICE_REGS_START          0xc700
  74 #define DWC3_DEVICE_REGS_END            0xcbff
  75 #define DWC3_OTG_REGS_START             0xcc00
  76 #define DWC3_OTG_REGS_END               0xccff
  77
  78 /* Global Registers */
  79 #define DWC3_GSBUSCFG0          0xc100
  80 #define DWC3_GSBUSCFG1          0xc104
  81 #define DWC3_GTXTHRCFG          0xc108
  82 #define DWC3_GRXTHRCFG          0xc10c
  83 #define DWC3_GCTL               0xc110
  84 #define DWC3_GEVTEN             0xc114
  85 #define DWC3_GSTS               0xc118
  86 #define DWC3_GSNPSID            0xc120
  87 #define DWC3_GGPIO              0xc124
  88 #define DWC3_GUID               0xc128
  89 #define DWC3_GUCTL              0xc12c
  90 #define DWC3_GBUSERRADDR0       0xc130
  91 #define DWC3_GBUSERRADDR1       0xc134
  92 #define DWC3_GPRTBIMAP0         0xc138
  93 #define DWC3_GPRTBIMAP1         0xc13c
  94 #define DWC3_GHWPARAMS0         0xc140
  95 #define DWC3_GHWPARAMS1         0xc144
  96 #define DWC3_GHWPARAMS2         0xc148
  97 #define DWC3_GHWPARAMS3         0xc14c
  98 #define DWC3_GHWPARAMS4         0xc150
  99 #define DWC3_GHWPARAMS5         0xc154
 100 #define DWC3_GHWPARAMS6         0xc158
 101 #define DWC3_GHWPARAMS7         0xc15c
 102 #define DWC3_GDBGFIFOSPACE      0xc160
 103 #define DWC3_GDBGLTSSM          0xc164
 104 #define DWC3_GPRTBIMAP_HS0      0xc180
 105 #define DWC3_GPRTBIMAP_HS1      0xc184
 106 #define DWC3_GPRTBIMAP_FS0      0xc188
 107 #define DWC3_GPRTBIMAP_FS1      0xc18c
 108
 109 #define DWC3_VER_NUMBER         0xc1a0
 110 #define DWC3_VER_TYPE           0xc1a4
 111
 112 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
 113 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
 114
 115 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
 116
 117 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
 118
 119 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
 120 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
 121
 122 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
 123 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
 124 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
 125 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
 126
 127 #define DWC3_GHWPARAMS8         0xc600
 128 #define DWC3_GFLADJ             0xc630
 129
 130 /* Device Registers */
 131 #define DWC3_DCFG               0xc700
 132 #define DWC3_DCTL               0xc704
 133 #define DWC3_DEVTEN             0xc708
 134 #define DWC3_DSTS               0xc70c
 135 #define DWC3_DGCMDPAR           0xc710
 136 #define DWC3_DGCMD              0xc714
 137 #define DWC3_DALEPENA           0xc720
 138 #define DWC3_DEPCMDPAR2(n)      (0xc800 + (n * 0x10))
 139 #define DWC3_DEPCMDPAR1(n)      (0xc804 + (n * 0x10))
 140 #define DWC3_DEPCMDPAR0(n)      (0xc808 + (n * 0x10))
 141 #define DWC3_DEPCMD(n)          (0xc80c + (n * 0x10))
 142
 143 /* OTG Registers */
 144 #define DWC3_OCFG               0xcc00
 145 #define DWC3_OCTL               0xcc04
 146 #define DWC3_OEVT               0xcc08
 147 #define DWC3_OEVTEN             0xcc0C
 148 #define DWC3_OSTS               0xcc10
 149
 150 /* Bit fields */
 151
 152 /* Global Configuration Register */
 153 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 154 #define DWC3_GCTL_U2RSTECN      (1 << 16)
 155 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 156 #define DWC3_GCTL_CLK_BUS       (0)
 157 #define DWC3_GCTL_CLK_PIPE      (1)
 158 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 159 #define DWC3_GCTL_CLK_MASK      (3)
 160
 161 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 162 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 163 #define DWC3_GCTL_PRTCAP_HOST   1
 164 #define DWC3_GCTL_PRTCAP_DEVICE 2
 165 #define DWC3_GCTL_PRTCAP_OTG    3
 166
 167 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
 168 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
 169 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 170 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 171 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
 172 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
 173 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
 174 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
 175
 176 /* Global USB2 PHY Configuration Register */
 177 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
 178 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
 179 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
 180 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
 181
 182 /* Global USB2 PHY Vendor Control Register */
 183 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
 184 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
 185 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
 186 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 187 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 188 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 189
 190 /* Global USB3 PIPE Control Register */
 191 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
 192 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
 193 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
 194 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 195 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 196 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 197 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
 198 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
 199 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
 200 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
 201 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 202 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 203
 204 /* Global TX Fifo Size Register */
 205 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 206 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 207
 208 /* Global Event Size Registers */
 209 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
 210 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 211
 212 /* Global HWPARAMS1 Register */
 213 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 214 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 215 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 216 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 217 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 218 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 219
 220 /* Global HWPARAMS3 Register */
 221 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 222 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 223 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
 224 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 225 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 226 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 227 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 228 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 229 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 230 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 231 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 232
 233 /* Global HWPARAMS4 Register */
 234 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 235 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 236
 237 /* Global HWPARAMS6 Register */
 238 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
 239
 240 /* Global Frame Length Adjustment Register */
 241 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
 242 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 243
 244 /* Device Configuration Register */
 245 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 246 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 247
 248 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 249 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 250 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 251 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
 252 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 253 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
 254
 255 #define DWC3_DCFG_LPM_CAP       (1 << 22)
 256
 257 /* Device Control Register */
 258 #define DWC3_DCTL_RUN_STOP      (1 << 31)
 259 #define DWC3_DCTL_CSFTRST       (1 << 30)
 260 #define DWC3_DCTL_LSFTRST       (1 << 29)
 261
 262 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 263 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 264
 265 #define DWC3_DCTL_APPL1RES      (1 << 23)
 266
 267 /* These apply for core versions 1.87a and earlier */
 268 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 269 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 270 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 271 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 272 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 273 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 274 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 275
 276 /* These apply for core versions 1.94a and later */
 277 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 278 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 279
 280 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
 281 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
 282 #define DWC3_DCTL_CRS                   (1 << 17)
 283 #define DWC3_DCTL_CSS                   (1 << 16)
 284
 285 #define DWC3_DCTL_INITU2ENA             (1 << 12)
 286 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
 287 #define DWC3_DCTL_INITU1ENA             (1 << 10)
 288 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
 289 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 290
 291 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 292 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 293
 294 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 295 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 296 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 297 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 298 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 299 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 300 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 301
 302 /* Device Event Enable Register */
 303 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
 304 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
 305 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
 306 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
 307 #define DWC3_DEVTEN_SOFEN               (1 << 7)
 308 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
 309 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
 310 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
 311 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
 312 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
 313 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
 314 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
 315
 316 /* Device Status Register */
 317 #define DWC3_DSTS_DCNRD                 (1 << 29)
 318
 319 /* This applies for core versions 1.87a and earlier */
 320 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
 321
 322 /* These apply for core versions 1.94a and later */
 323 #define DWC3_DSTS_RSS                   (1 << 25)
 324 #define DWC3_DSTS_SSS                   (1 << 24)
 325
 326 #define DWC3_DSTS_COREIDLE              (1 << 23)
 327 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
 328
 329 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 330 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 331
 332 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
 333
 334 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 335 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 336
 337 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 338
 339 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 340 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 341 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
 342 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 343 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
 344
 345 /* Device Generic Command Register */
 346 #define DWC3_DGCMD_SET_LMP              0x01
 347 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 348 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 349
 350 /* These apply for core versions 1.94a and later */
 351 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 352 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 353
 354 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 355 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 356 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 357 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 358
 359 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 360 #define DWC3_DGCMD_CMDACT               (1 << 10)
 361 #define DWC3_DGCMD_CMDIOC               (1 << 8)
 362
 363 /* Device Generic Command Parameter Register */
 364 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
 365 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 366 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 367 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
 368 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 369 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
 370
 371 /* Device Endpoint Command Register */
 372 #define DWC3_DEPCMD_PARAM_SHIFT         16
 373 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 374 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 375 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 376 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
 377 #define DWC3_DEPCMD_CMDACT              (1 << 10)
 378 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
 379
 380 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 381 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 382 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 383 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 384 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 385 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 386 /* This applies for core versions 1.90a and earlier */
 387 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 388 /* This applies for core versions 1.94a and later */
 389 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 390 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 391 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 392
 393 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 394 #define DWC3_DALEPENA_EP(n)             (1 << n)
 395
 396 #define DWC3_DEPCMD_TYPE_CONTROL        0
 397 #define DWC3_DEPCMD_TYPE_ISOC           1
 398 #define DWC3_DEPCMD_TYPE_BULK           2
 399 #define DWC3_DEPCMD_TYPE_INTR           3
 400
 401 /* Structures */
 402
 403 struct dwc3_trb;
 404
 405 /**
 406  * struct dwc3_event_buffer - Software event buffer representation
 407  * @buf: _THE_ buffer
 408  * @length: size of this buffer
 409  * @lpos: event offset
 410  * @count: cache of last read event count register
 411  * @flags: flags related to this event buffer
 412  * @dma: dma_addr_t
 413  * @dwc: pointer to DWC controller
 414  */
 415 struct dwc3_event_buffer {
 416         void                    *buf;
 417         unsigned                length;
 418         unsigned int            lpos;
 419         unsigned int            count;
 420         unsigned int            flags;
 421
 422 #define DWC3_EVENT_PENDING      BIT(0)
 423
 424         dma_addr_t              dma;
 425
 426         struct dwc3             *dwc;
 427 };
 428
 429 #define DWC3_EP_FLAG_STALLED    (1 << 0)
 430 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
 431
 432 #define DWC3_EP_DIRECTION_TX    true
 433 #define DWC3_EP_DIRECTION_RX    false
 434
 435 #define DWC3_TRB_NUM            32
 436 #define DWC3_TRB_MASK           (DWC3_TRB_NUM - 1)
 437
 438 /**
 439  * struct dwc3_ep - device side endpoint representation
 440  * @endpoint: usb endpoint
 441  * @request_list: list of requests for this endpoint
 442  * @req_queued: list of requests on this ep which have TRBs setup
 443  * @trb_pool: array of transaction buffers
 444  * @trb_pool_dma: dma address of @trb_pool
 445  * @free_slot: next slot which is going to be used
 446  * @busy_slot: first slot which is owned by HW
 447  * @desc: usb_endpoint_descriptor pointer
 448  * @dwc: pointer to DWC controller
 449  * @saved_state: ep state saved during hibernation
 450  * @flags: endpoint flags (wedged, stalled, ...)
 451  * @number: endpoint number (1 - 15)
 452  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 453  * @resource_index: Resource transfer index
 454  * @interval: the interval on which the ISOC transfer is started
 455  * @name: a human readable name e.g. ep1out-bulk
 456  * @direction: true for TX, false for RX
 457  * @stream_capable: true when streams are enabled
 458  */
 459 struct dwc3_ep {
 460         struct usb_ep           endpoint;
 461         struct list_head        request_list;
 462         struct list_head        req_queued;
 463
 464         struct dwc3_trb         *trb_pool;
 465         dma_addr_t              trb_pool_dma;
 466         u32                     free_slot;
 467         u32                     busy_slot;
 468         const struct usb_ss_ep_comp_descriptor *comp_desc;
 469         struct dwc3             *dwc;
 470
 471         u32                     saved_state;
 472         unsigned                flags;
 473 #define DWC3_EP_ENABLED         (1 << 0)
 474 #define DWC3_EP_STALL           (1 << 1)
 475 #define DWC3_EP_WEDGE           (1 << 2)
 476 #define DWC3_EP_BUSY            (1 << 4)
 477 #define DWC3_EP_PENDING_REQUEST (1 << 5)
 478 #define DWC3_EP_MISSED_ISOC     (1 << 6)
 479
 480         /* This last one is specific to EP0 */
 481 #define DWC3_EP0_DIR_IN         (1 << 31)
 482
 483         u8                      number;
 484         u8                      type;
 485         u8                      resource_index;
 486         u32                     interval;
 487
 488         char                    name[20];
 489
 490         unsigned                direction:1;
 491         unsigned                stream_capable:1;
 492 };
 493
 494 enum dwc3_phy {
 495         DWC3_PHY_UNKNOWN = 0,
 496         DWC3_PHY_USB3,
 497         DWC3_PHY_USB2,
 498 };
 499
 500 enum dwc3_ep0_next {
 501         DWC3_EP0_UNKNOWN = 0,
 502         DWC3_EP0_COMPLETE,
 503         DWC3_EP0_NRDY_DATA,
 504         DWC3_EP0_NRDY_STATUS,
 505 };
 506
 507 enum dwc3_ep0_state {
 508         EP0_UNCONNECTED         = 0,
 509         EP0_SETUP_PHASE,
 510         EP0_DATA_PHASE,
 511         EP0_STATUS_PHASE,
 512 };
 513
 514 enum dwc3_link_state {
 515         /* In SuperSpeed */
 516         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 517         DWC3_LINK_STATE_U1              = 0x01,
 518         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 519         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 520         DWC3_LINK_STATE_SS_DIS          = 0x04,
 521         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 522         DWC3_LINK_STATE_SS_INACT        = 0x06,
 523         DWC3_LINK_STATE_POLL            = 0x07,
 524         DWC3_LINK_STATE_RECOV           = 0x08,
 525         DWC3_LINK_STATE_HRESET          = 0x09,
 526         DWC3_LINK_STATE_CMPLY           = 0x0a,
 527         DWC3_LINK_STATE_LPBK            = 0x0b,
 528         DWC3_LINK_STATE_RESET           = 0x0e,
 529         DWC3_LINK_STATE_RESUME          = 0x0f,
 530         DWC3_LINK_STATE_MASK            = 0x0f,
 531 };
 532
 533 /* TRB Length, PCM and Status */
 534 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 535 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 536 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 537 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 538
 539 #define DWC3_TRBSTS_OK                  0
 540 #define DWC3_TRBSTS_MISSED_ISOC         1
 541 #define DWC3_TRBSTS_SETUP_PENDING       2
 542 #define DWC3_TRB_STS_XFER_IN_PROG       4
 543
 544 /* TRB Control */
 545 #define DWC3_TRB_CTRL_HWO               (1 << 0)
 546 #define DWC3_TRB_CTRL_LST               (1 << 1)
 547 #define DWC3_TRB_CTRL_CHN               (1 << 2)
 548 #define DWC3_TRB_CTRL_CSP               (1 << 3)
 549 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 550 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
 551 #define DWC3_TRB_CTRL_IOC               (1 << 11)
 552 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 553
 554 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 555 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 556 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 557 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 558 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 559 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 560 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 561 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 562
 563 /**
 564  * struct dwc3_trb - transfer request block (hw format)
 565  * @bpl: DW0-3
 566  * @bph: DW4-7
 567  * @size: DW8-B
 568  * @trl: DWC-F
 569  */
 570 struct dwc3_trb {
 571         u32             bpl;
 572         u32             bph;
 573         u32             size;
 574         u32             ctrl;
 575 } __packed;
 576
 577 /**
 578  * dwc3_hwparams - copy of HWPARAMS registers
 579  * @hwparams0 - GHWPARAMS0
 580  * @hwparams1 - GHWPARAMS1
 581  * @hwparams2 - GHWPARAMS2
 582  * @hwparams3 - GHWPARAMS3
 583  * @hwparams4 - GHWPARAMS4
 584  * @hwparams5 - GHWPARAMS5
 585  * @hwparams6 - GHWPARAMS6
 586  * @hwparams7 - GHWPARAMS7
 587  * @hwparams8 - GHWPARAMS8
 588  */
 589 struct dwc3_hwparams {
 590         u32     hwparams0;
 591         u32     hwparams1;
 592         u32     hwparams2;
 593         u32     hwparams3;
 594         u32     hwparams4;
 595         u32     hwparams5;
 596         u32     hwparams6;
 597         u32     hwparams7;
 598         u32     hwparams8;
 599 };
 600
 601 /* HWPARAMS0 */
 602 #define DWC3_MODE(n)            ((n) & 0x7)
 603
 604 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 605
 606 /* HWPARAMS1 */
 607 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 608
 609 /* HWPARAMS3 */
 610 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 611 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 612 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 613                         (DWC3_NUM_EPS_MASK)) >> 12)
 614 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 615                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 616
 617 /* HWPARAMS7 */
 618 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 619
 620 struct dwc3_request {
 621         struct usb_request      request;
 622         struct list_head        list;
 623         struct dwc3_ep          *dep;
 624         u32                     start_slot;
 625
 626         u8                      epnum;
 627         struct dwc3_trb         *trb;
 628         dma_addr_t              trb_dma;
 629
 630         unsigned                direction:1;
 631         unsigned                mapped:1;
 632         unsigned                queued:1;
 633 };
 634
 635 /*
 636  * struct dwc3_scratchpad_array - hibernation scratchpad array
 637  * (format defined by hw)
 638  */
 639 struct dwc3_scratchpad_array {
 640         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 641 };
 642
 643 /**
 644  * struct dwc3 - representation of our controller
 645  * @ctrl_req: usb control request which is used for ep0
 646  * @ep0_trb: trb which is used for the ctrl_req
 647  * @ep0_bounce: bounce buffer for ep0
 648  * @setup_buf: used while precessing STD USB requests
 649  * @ctrl_req_addr: dma address of ctrl_req
 650  * @ep0_trb: dma address of ep0_trb
 651  * @ep0_usb_req: dummy req used while handling STD USB requests
 652  * @ep0_bounce_addr: dma address of ep0_bounce
 653  * @scratch_addr: dma address of scratchbuf
 654  * @lock: for synchronizing
 655  * @dev: pointer to our struct device
 656  * @xhci: pointer to our xHCI child
 657  * @event_buffer_list: a list of event buffers
 658  * @gadget: device side representation of the peripheral controller
 659  * @gadget_driver: pointer to the gadget driver
 660  * @regs: base address for our registers
 661  * @regs_size: address space size
 662  * @nr_scratch: number of scratch buffers
 663  * @num_event_buffers: calculated number of event buffers
 664  * @u1u2: only used on revisions <1.83a for workaround
 665  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 666  * @revision: revision register contents
 667  * @dr_mode: requested mode of operation
 668  * @usb2_phy: pointer to USB2 PHY
 669  * @usb3_phy: pointer to USB3 PHY
 670  * @usb2_generic_phy: pointer to USB2 PHY
 671  * @usb3_generic_phy: pointer to USB3 PHY
 672  * @ulpi: pointer to ulpi interface
 673  * @dcfg: saved contents of DCFG register
 674  * @gctl: saved contents of GCTL register
 675  * @isoch_delay: wValue from Set Isochronous Delay request;
 676  * @u2sel: parameter from Set SEL request.
 677  * @u2pel: parameter from Set SEL request.
 678  * @u1sel: parameter from Set SEL request.
 679  * @u1pel: parameter from Set SEL request.
 680  * @num_out_eps: number of out endpoints
 681  * @num_in_eps: number of in endpoints
 682  * @ep0_next_event: hold the next expected event
 683  * @ep0state: state of endpoint zero
 684  * @link_state: link state
 685  * @speed: device speed (super, high, full, low)
 686  * @mem: points to start of memory which is used for this struct.
 687  * @hwparams: copy of hwparams registers
 688  * @root: debugfs root folder pointer
 689  * @regset: debugfs pointer to regdump file
 690  * @test_mode: true when we're entering a USB test mode
 691  * @test_mode_nr: test feature selector
 692  * @lpm_nyet_threshold: LPM NYET response threshold
 693  * @hird_threshold: HIRD threshold
 694  * @hsphy_interface: "utmi" or "ulpi"
 695  * @delayed_status: true when gadget driver asks for delayed status
 696  * @ep0_bounced: true when we used bounce buffer
 697  * @ep0_expect_in: true when we expect a DATA IN transfer
 698  * @has_hibernation: true when dwc3 was configured with Hibernation
 699  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 700  *                      there's now way for software to detect this in runtime.
 701  * @is_utmi_l1_suspend: the core asserts output signal
 702  *      0       - utmi_sleep_n
 703  *      1       - utmi_l1_suspend_n
 704  * @is_fpga: true when we are using the FPGA board
 705  * @needs_fifo_resize: not all users might want fifo resizing, flag it
 706  * @pullups_connected: true when Run/Stop bit is set
 707  * @resize_fifos: tells us it's ok to reconfigure our TxFIFO sizes.
 708  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 709  * @start_config_issued: true when StartConfig command has been issued
 710  * @three_stage_setup: set if we perform a three phase setup
 711  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 712  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 713  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 714  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 715  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 716  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 717  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 718  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 719  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 720  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 721  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 722  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 723  *                      disabling the suspend signal to the PHY.
 724  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 725  * @tx_de_emphasis: Tx de-emphasis value
 726  *      0       - -6dB de-emphasis
 727  *      1       - -3.5dB de-emphasis
 728  *      2       - No de-emphasis
 729  *      3       - Reserved
 730  */
 731 struct dwc3 {
 732         struct usb_ctrlrequest  *ctrl_req;
 733         struct dwc3_trb         *ep0_trb;
 734         void                    *ep0_bounce;
 735         void                    *scratchbuf;
 736         u8                      *setup_buf;
 737         dma_addr_t              ctrl_req_addr;
 738         dma_addr_t              ep0_trb_addr;
 739         dma_addr_t              ep0_bounce_addr;
 740         dma_addr_t              scratch_addr;
 741         struct dwc3_request     ep0_usb_req;
 742
 743         /* device lock */
 744         spinlock_t              lock;
 745
 746         struct device           *dev;
 747
 748         struct platform_device  *xhci;
 749         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 750
 751         struct dwc3_event_buffer **ev_buffs;
 752         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 753
 754         struct usb_gadget       gadget;
 755         struct usb_gadget_driver *gadget_driver;
 756
 757         struct usb_phy          *usb2_phy;
 758         struct usb_phy          *usb3_phy;
 759
 760         struct phy              *usb2_generic_phy;
 761         struct phy              *usb3_generic_phy;
 762
 763         struct ulpi             *ulpi;
 764
 765         void __iomem            *regs;
 766         size_t                  regs_size;
 767
 768         enum usb_dr_mode        dr_mode;
 769
 770         /* used for suspend/resume */
 771         u32                     dcfg;
 772         u32                     gctl;
 773
 774         u32                     nr_scratch;
 775         u32                     num_event_buffers;
 776         u32                     u1u2;
 777         u32                     maximum_speed;
 778
 779         /*
 780          * All 3.1 IP version constants are greater than the 3.0 IP
 781          * version constants. This works for most version checks in
 782          * dwc3. However, in the future, this may not apply as
 783          * features may be developed on newer versions of the 3.0 IP
 784          * that are not in the 3.1 IP.
 785          */
 786         u32                     revision;
 787
 788 #define DWC3_REVISION_173A      0x5533173a
 789 #define DWC3_REVISION_175A      0x5533175a
 790 #define DWC3_REVISION_180A      0x5533180a
 791 #define DWC3_REVISION_183A      0x5533183a
 792 #define DWC3_REVISION_185A      0x5533185a
 793 #define DWC3_REVISION_187A      0x5533187a
 794 #define DWC3_REVISION_188A      0x5533188a
 795 #define DWC3_REVISION_190A      0x5533190a
 796 #define DWC3_REVISION_194A      0x5533194a
 797 #define DWC3_REVISION_200A      0x5533200a
 798 #define DWC3_REVISION_202A      0x5533202a
 799 #define DWC3_REVISION_210A      0x5533210a
 800 #define DWC3_REVISION_220A      0x5533220a
 801 #define DWC3_REVISION_230A      0x5533230a
 802 #define DWC3_REVISION_240A      0x5533240a
 803 #define DWC3_REVISION_250A      0x5533250a
 804 #define DWC3_REVISION_260A      0x5533260a
 805 #define DWC3_REVISION_270A      0x5533270a
 806 #define DWC3_REVISION_280A      0x5533280a
 807
 808 /*
 809  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 810  * just so dwc31 revisions are always larger than dwc3.
 811  */
 812 #define DWC3_REVISION_IS_DWC31          0x80000000
 813 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_USB31)
 814
 815         enum dwc3_ep0_next      ep0_next_event;
 816         enum dwc3_ep0_state     ep0state;
 817         enum dwc3_link_state    link_state;
 818
 819         u16                     isoch_delay;
 820         u16                     u2sel;
 821         u16                     u2pel;
 822         u8                      u1sel;
 823         u8                      u1pel;
 824
 825         u8                      speed;
 826
 827         u8                      num_out_eps;
 828         u8                      num_in_eps;
 829
 830         void                    *mem;
 831
 832         struct dwc3_hwparams    hwparams;
 833         struct dentry           *root;
 834         struct debugfs_regset32 *regset;
 835
 836         u8                      test_mode;
 837         u8                      test_mode_nr;
 838         u8                      lpm_nyet_threshold;
 839         u8                      hird_threshold;
 840
 841         const char              *hsphy_interface;
 842
 843         unsigned                delayed_status:1;
 844         unsigned                ep0_bounced:1;
 845         unsigned                ep0_expect_in:1;
 846         unsigned                has_hibernation:1;
 847         unsigned                has_lpm_erratum:1;
 848         unsigned                is_utmi_l1_suspend:1;
 849         unsigned                is_fpga:1;
 850         unsigned                needs_fifo_resize:1;
 851         unsigned                pullups_connected:1;
 852         unsigned                resize_fifos:1;
 853         unsigned                setup_packet_pending:1;
 854         unsigned                three_stage_setup:1;
 855         unsigned                usb3_lpm_capable:1;
 856
 857         unsigned                disable_scramble_quirk:1;
 858         unsigned                u2exit_lfps_quirk:1;
 859         unsigned                u2ss_inp3_quirk:1;
 860         unsigned                req_p1p2p3_quirk:1;
 861         unsigned                del_p1p2p3_quirk:1;
 862         unsigned                del_phy_power_chg_quirk:1;
 863         unsigned                lfps_filter_quirk:1;
 864         unsigned                rx_detect_poll_quirk:1;
 865         unsigned                dis_u3_susphy_quirk:1;
 866         unsigned                dis_u2_susphy_quirk:1;
 867         unsigned                dis_enblslpm_quirk:1;
 868
 869         unsigned                tx_de_emphasis_quirk:1;
 870         unsigned                tx_de_emphasis:2;
 871 };
 872
 873 /* -------------------------------------------------------------------------- */
 874
 875 /* -------------------------------------------------------------------------- */
 876
 877 struct dwc3_event_type {
 878         u32     is_devspec:1;
 879         u32     type:7;
 880         u32     reserved8_31:24;
 881 } __packed;
 882
 883 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
 884 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
 885 #define DWC3_DEPEVT_XFERNOTREADY        0x03
 886 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
 887 #define DWC3_DEPEVT_STREAMEVT           0x06
 888 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
 889
 890 /**
 891  * struct dwc3_event_depvt - Device Endpoint Events
 892  * @one_bit: indicates this is an endpoint event (not used)
 893  * @endpoint_number: number of the endpoint
 894  * @endpoint_event: The event we have:
 895  *      0x00    - Reserved
 896  *      0x01    - XferComplete
 897  *      0x02    - XferInProgress
 898  *      0x03    - XferNotReady
 899  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
 900  *      0x05    - Reserved
 901  *      0x06    - StreamEvt
 902  *      0x07    - EPCmdCmplt
 903  * @reserved11_10: Reserved, don't use.
 904  * @status: Indicates the status of the event. Refer to databook for
 905  *      more information.
 906  * @parameters: Parameters of the current event. Refer to databook for
 907  *      more information.
 908  */
 909 struct dwc3_event_depevt {
 910         u32     one_bit:1;
 911         u32     endpoint_number:5;
 912         u32     endpoint_event:4;
 913         u32     reserved11_10:2;
 914         u32     status:4;
 915
 916 /* Within XferNotReady */
 917 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
 918
 919 /* Within XferComplete */
 920 #define DEPEVT_STATUS_BUSERR    (1 << 0)
 921 #define DEPEVT_STATUS_SHORT     (1 << 1)
 922 #define DEPEVT_STATUS_IOC       (1 << 2)
 923 #define DEPEVT_STATUS_LST       (1 << 3)
 924
 925 /* Stream event only */
 926 #define DEPEVT_STREAMEVT_FOUND          1
 927 #define DEPEVT_STREAMEVT_NOTFOUND       2
 928
 929 /* Control-only Status */
 930 #define DEPEVT_STATUS_CONTROL_DATA      1
 931 #define DEPEVT_STATUS_CONTROL_STATUS    2
 932
 933         u32     parameters:16;
 934 } __packed;
 935
 936 /**
 937  * struct dwc3_event_devt - Device Events
 938  * @one_bit: indicates this is a non-endpoint event (not used)
 939  * @device_event: indicates it's a device event. Should read as 0x00
 940  * @type: indicates the type of device event.
 941  *      0       - DisconnEvt
 942  *      1       - USBRst
 943  *      2       - ConnectDone
 944  *      3       - ULStChng
 945  *      4       - WkUpEvt
 946  *      5       - Reserved
 947  *      6       - EOPF
 948  *      7       - SOF
 949  *      8       - Reserved
 950  *      9       - ErrticErr
 951  *      10      - CmdCmplt
 952  *      11      - EvntOverflow
 953  *      12      - VndrDevTstRcved
 954  * @reserved15_12: Reserved, not used
 955  * @event_info: Information about this event
 956  * @reserved31_25: Reserved, not used
 957  */
 958 struct dwc3_event_devt {
 959         u32     one_bit:1;
 960         u32     device_event:7;
 961         u32     type:4;
 962         u32     reserved15_12:4;
 963         u32     event_info:9;
 964         u32     reserved31_25:7;
 965 } __packed;
 966
 967 /**
 968  * struct dwc3_event_gevt - Other Core Events
 969  * @one_bit: indicates this is a non-endpoint event (not used)
 970  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
 971  * @phy_port_number: self-explanatory
 972  * @reserved31_12: Reserved, not used.
 973  */
 974 struct dwc3_event_gevt {
 975         u32     one_bit:1;
 976         u32     device_event:7;
 977         u32     phy_port_number:4;
 978         u32     reserved31_12:20;
 979 } __packed;
 980
 981 /**
 982  * union dwc3_event - representation of Event Buffer contents
 983  * @raw: raw 32-bit event
 984  * @type: the type of the event
 985  * @depevt: Device Endpoint Event
 986  * @devt: Device Event
 987  * @gevt: Global Event
 988  */
 989 union dwc3_event {
 990         u32                             raw;
 991         struct dwc3_event_type          type;
 992         struct dwc3_event_depevt        depevt;
 993         struct dwc3_event_devt          devt;
 994         struct dwc3_event_gevt          gevt;
 995 };
 996
 997 /**
 998  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
 999  * parameters
1000  * @param2: third parameter
1001  * @param1: second parameter
1002  * @param0: first parameter
1003  */
1004 struct dwc3_gadget_ep_cmd_params {
1005         u32     param2;
1006         u32     param1;
1007         u32     param0;
1008 };
1009
1010 /*
1011  * DWC3 Features to be used as Driver Data
1012  */
1013
1014 #define DWC3_HAS_PERIPHERAL             BIT(0)
1015 #define DWC3_HAS_XHCI                   BIT(1)
1016 #define DWC3_HAS_OTG                    BIT(3)
1017
1018 /* prototypes */
1019 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1020 int dwc3_gadget_resize_tx_fifos(struct dwc3 *dwc);
1021
1022 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1023 int dwc3_host_init(struct dwc3 *dwc);
1024 void dwc3_host_exit(struct dwc3 *dwc);
1025 #else
1026 static inline int dwc3_host_init(struct dwc3 *dwc)
1027 { return 0; }
1028 static inline void dwc3_host_exit(struct dwc3 *dwc)
1029 { }
1030 #endif
1031
1032 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1033 int dwc3_gadget_init(struct dwc3 *dwc);
1034 void dwc3_gadget_exit(struct dwc3 *dwc);
1035 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1036 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1037 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1038 int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1039                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params);
1040 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1041 #else
1042 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1043 { return 0; }
1044 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1045 { }
1046 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1047 { return 0; }
1048 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1049 { return 0; }
1050 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1051                 enum dwc3_link_state state)
1052 { return 0; }
1053
1054 static inline int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1055                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params)
1056 { return 0; }
1057 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1058                 int cmd, u32 param)
1059 { return 0; }
1060 #endif
1061
1062 /* power management interface */
1063 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1064 int dwc3_gadget_suspend(struct dwc3 *dwc);
1065 int dwc3_gadget_resume(struct dwc3 *dwc);
1066 #else
1067 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1068 {
1069         return 0;
1070 }
1071
1072 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1073 {
1074         return 0;
1075 }
1076 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1077
1078 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1079 int dwc3_ulpi_init(struct dwc3 *dwc);
1080 void dwc3_ulpi_exit(struct dwc3 *dwc);
1081 #else
1082 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1083 { return 0; }
1084 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1085 { }
1086 #endif
1087
1088 #endif /* __DRIVERS_USB_DWC3_CORE_H */