drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/dma-mapping.h>
  27 #include <linux/mm.h>
  28 #include <linux/debugfs.h>
  29
  30 #include <linux/usb/ch9.h>
  31 #include <linux/usb/gadget.h>
  32 #include <linux/usb/otg.h>
  33 #include <linux/ulpi/interface.h>
  34
  35 #include <linux/phy/phy.h>
  36
  37 #define DWC3_MSG_MAX    500
  38
  39 /* Global constants */
  40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
  41 #define DWC3_EP0_BOUNCE_SIZE    512
  42 #define DWC3_ENDPOINTS_NUM      32
  43 #define DWC3_XHCI_RESOURCES_NUM 2
  44
  45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  46 #define DWC3_EVENT_SIZE         4       /* bytes */
  47 #define DWC3_EVENT_MAX_NUM      64      /* 2 events/endpoint */
  48 #define DWC3_EVENT_BUFFERS_SIZE (DWC3_EVENT_SIZE * DWC3_EVENT_MAX_NUM)
  49 #define DWC3_EVENT_TYPE_MASK    0xfe
  50
  51 #define DWC3_EVENT_TYPE_DEV     0
  52 #define DWC3_EVENT_TYPE_CARKIT  3
  53 #define DWC3_EVENT_TYPE_I2C     4
  54
  55 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  56 #define DWC3_DEVICE_EVENT_RESET                 1
  57 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  58 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  59 #define DWC3_DEVICE_EVENT_WAKEUP                4
  60 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  61 #define DWC3_DEVICE_EVENT_EOPF                  6
  62 #define DWC3_DEVICE_EVENT_SOF                   7
  63 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  64 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  65 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  66
  67 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  68 #define DWC3_GSNPSID_MASK       0xffff0000
  69 #define DWC3_GSNPSREV_MASK      0xffff
  70
  71 /* DWC3 registers memory space boundries */
  72 #define DWC3_XHCI_REGS_START            0x0
  73 #define DWC3_XHCI_REGS_END              0x7fff
  74 #define DWC3_GLOBALS_REGS_START         0xc100
  75 #define DWC3_GLOBALS_REGS_END           0xc6ff
  76 #define DWC3_DEVICE_REGS_START          0xc700
  77 #define DWC3_DEVICE_REGS_END            0xcbff
  78 #define DWC3_OTG_REGS_START             0xcc00
  79 #define DWC3_OTG_REGS_END               0xccff
  80
  81 /* Global Registers */
  82 #define DWC3_GSBUSCFG0          0xc100
  83 #define DWC3_GSBUSCFG1          0xc104
  84 #define DWC3_GTXTHRCFG          0xc108
  85 #define DWC3_GRXTHRCFG          0xc10c
  86 #define DWC3_GCTL               0xc110
  87 #define DWC3_GEVTEN             0xc114
  88 #define DWC3_GSTS               0xc118
  89 #define DWC3_GUCTL1             0xc11c
  90 #define DWC3_GSNPSID            0xc120
  91 #define DWC3_GGPIO              0xc124
  92 #define DWC3_GUID               0xc128
  93 #define DWC3_GUCTL              0xc12c
  94 #define DWC3_GBUSERRADDR0       0xc130
  95 #define DWC3_GBUSERRADDR1       0xc134
  96 #define DWC3_GPRTBIMAP0         0xc138
  97 #define DWC3_GPRTBIMAP1         0xc13c
  98 #define DWC3_GHWPARAMS0         0xc140
  99 #define DWC3_GHWPARAMS1         0xc144
 100 #define DWC3_GHWPARAMS2         0xc148
 101 #define DWC3_GHWPARAMS3         0xc14c
 102 #define DWC3_GHWPARAMS4         0xc150
 103 #define DWC3_GHWPARAMS5         0xc154
 104 #define DWC3_GHWPARAMS6         0xc158
 105 #define DWC3_GHWPARAMS7         0xc15c
 106 #define DWC3_GDBGFIFOSPACE      0xc160
 107 #define DWC3_GDBGLTSSM          0xc164
 108 #define DWC3_GPRTBIMAP_HS0      0xc180
 109 #define DWC3_GPRTBIMAP_HS1      0xc184
 110 #define DWC3_GPRTBIMAP_FS0      0xc188
 111 #define DWC3_GPRTBIMAP_FS1      0xc18c
 112
 113 #define DWC3_VER_NUMBER         0xc1a0
 114 #define DWC3_VER_TYPE           0xc1a4
 115
 116 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
 117 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
 118
 119 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
 120
 121 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
 122
 123 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
 124 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
 125
 126 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
 127 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
 128 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
 129 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
 130
 131 #define DWC3_GHWPARAMS8         0xc600
 132 #define DWC3_GFLADJ             0xc630
 133
 134 /* Device Registers */
 135 #define DWC3_DCFG               0xc700
 136 #define DWC3_DCTL               0xc704
 137 #define DWC3_DEVTEN             0xc708
 138 #define DWC3_DSTS               0xc70c
 139 #define DWC3_DGCMDPAR           0xc710
 140 #define DWC3_DGCMD              0xc714
 141 #define DWC3_DALEPENA           0xc720
 142 #define DWC3_DEPCMDPAR2(n)      (0xc800 + (n * 0x10))
 143 #define DWC3_DEPCMDPAR1(n)      (0xc804 + (n * 0x10))
 144 #define DWC3_DEPCMDPAR0(n)      (0xc808 + (n * 0x10))
 145 #define DWC3_DEPCMD(n)          (0xc80c + (n * 0x10))
 146
 147 /* OTG Registers */
 148 #define DWC3_OCFG               0xcc00
 149 #define DWC3_OCTL               0xcc04
 150 #define DWC3_OEVT               0xcc08
 151 #define DWC3_OEVTEN             0xcc0C
 152 #define DWC3_OSTS               0xcc10
 153
 154 /* Bit fields */
 155
 156 /* Global Configuration Register */
 157 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 158 #define DWC3_GCTL_U2RSTECN      (1 << 16)
 159 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 160 #define DWC3_GCTL_CLK_BUS       (0)
 161 #define DWC3_GCTL_CLK_PIPE      (1)
 162 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 163 #define DWC3_GCTL_CLK_MASK      (3)
 164
 165 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 166 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 167 #define DWC3_GCTL_PRTCAP_HOST   1
 168 #define DWC3_GCTL_PRTCAP_DEVICE 2
 169 #define DWC3_GCTL_PRTCAP_OTG    3
 170
 171 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
 172 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
 173 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 174 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 175 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
 176 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
 177 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
 178 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
 179
 180 /* Global USB2 PHY Configuration Register */
 181 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
 182 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
 183 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
 184 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
 185
 186 /* Global USB2 PHY Vendor Control Register */
 187 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
 188 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
 189 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
 190 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 191 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 192 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 193
 194 /* Global USB3 PIPE Control Register */
 195 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
 196 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
 197 #define DWC3_GUSB3PIPECTL_DISRXDETINP3  (1 << 28)
 198 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
 199 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 200 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 201 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 202 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
 203 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
 204 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
 205 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
 206 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 207 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 208
 209 /* Global TX Fifo Size Register */
 210 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 211 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 212
 213 /* Global Event Size Registers */
 214 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
 215 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 216
 217 /* Global HWPARAMS1 Register */
 218 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 219 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 220 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 221 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 222 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 223 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 224
 225 /* Global HWPARAMS3 Register */
 226 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 227 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 228 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
 229 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 230 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 231 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 232 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 233 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 234 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 235 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 236 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 237
 238 /* Global HWPARAMS4 Register */
 239 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 240 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 241
 242 /* Global HWPARAMS6 Register */
 243 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
 244
 245 /* Global Frame Length Adjustment Register */
 246 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
 247 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 248
 249 /* Device Configuration Register */
 250 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 251 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 252
 253 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 254 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 255 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 256 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
 257 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 258 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
 259
 260 #define DWC3_DCFG_LPM_CAP       (1 << 22)
 261
 262 /* Device Control Register */
 263 #define DWC3_DCTL_RUN_STOP      (1 << 31)
 264 #define DWC3_DCTL_CSFTRST       (1 << 30)
 265 #define DWC3_DCTL_LSFTRST       (1 << 29)
 266
 267 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 268 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 269
 270 #define DWC3_DCTL_APPL1RES      (1 << 23)
 271
 272 /* These apply for core versions 1.87a and earlier */
 273 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 274 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 275 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 276 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 277 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 278 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 279 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 280
 281 /* These apply for core versions 1.94a and later */
 282 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 283 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 284
 285 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
 286 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
 287 #define DWC3_DCTL_CRS                   (1 << 17)
 288 #define DWC3_DCTL_CSS                   (1 << 16)
 289
 290 #define DWC3_DCTL_INITU2ENA             (1 << 12)
 291 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
 292 #define DWC3_DCTL_INITU1ENA             (1 << 10)
 293 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
 294 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 295
 296 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 297 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 298
 299 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 300 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 301 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 302 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 303 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 304 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 305 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 306
 307 /* Device Event Enable Register */
 308 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
 309 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
 310 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
 311 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
 312 #define DWC3_DEVTEN_SOFEN               (1 << 7)
 313 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
 314 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
 315 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
 316 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
 317 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
 318 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
 319 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
 320
 321 /* Device Status Register */
 322 #define DWC3_DSTS_DCNRD                 (1 << 29)
 323
 324 /* This applies for core versions 1.87a and earlier */
 325 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
 326
 327 /* These apply for core versions 1.94a and later */
 328 #define DWC3_DSTS_RSS                   (1 << 25)
 329 #define DWC3_DSTS_SSS                   (1 << 24)
 330
 331 #define DWC3_DSTS_COREIDLE              (1 << 23)
 332 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
 333
 334 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 335 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 336
 337 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
 338
 339 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 340 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 341
 342 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 343
 344 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 345 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 346 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
 347 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 348 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
 349
 350 /* Device Generic Command Register */
 351 #define DWC3_DGCMD_SET_LMP              0x01
 352 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 353 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 354
 355 /* These apply for core versions 1.94a and later */
 356 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 357 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 358
 359 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 360 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 361 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 362 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 363
 364 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 365 #define DWC3_DGCMD_CMDACT               (1 << 10)
 366 #define DWC3_DGCMD_CMDIOC               (1 << 8)
 367
 368 /* Device Generic Command Parameter Register */
 369 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
 370 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 371 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 372 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
 373 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 374 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
 375
 376 /* Device Endpoint Command Register */
 377 #define DWC3_DEPCMD_PARAM_SHIFT         16
 378 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 379 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 380 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 381 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
 382 #define DWC3_DEPCMD_CMDACT              (1 << 10)
 383 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
 384
 385 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 386 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 387 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 388 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 389 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 390 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 391 /* This applies for core versions 1.90a and earlier */
 392 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 393 /* This applies for core versions 1.94a and later */
 394 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 395 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 396 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 397
 398 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 399 #define DWC3_DALEPENA_EP(n)             (1 << n)
 400
 401 #define DWC3_DEPCMD_TYPE_CONTROL        0
 402 #define DWC3_DEPCMD_TYPE_ISOC           1
 403 #define DWC3_DEPCMD_TYPE_BULK           2
 404 #define DWC3_DEPCMD_TYPE_INTR           3
 405
 406 /* Structures */
 407
 408 struct dwc3_trb;
 409
 410 /**
 411  * struct dwc3_event_buffer - Software event buffer representation
 412  * @buf: _THE_ buffer
 413  * @length: size of this buffer
 414  * @lpos: event offset
 415  * @count: cache of last read event count register
 416  * @flags: flags related to this event buffer
 417  * @dma: dma_addr_t
 418  * @dwc: pointer to DWC controller
 419  */
 420 struct dwc3_event_buffer {
 421         void                    *buf;
 422         unsigned                length;
 423         unsigned int            lpos;
 424         unsigned int            count;
 425         unsigned int            flags;
 426
 427 #define DWC3_EVENT_PENDING      BIT(0)
 428
 429         dma_addr_t              dma;
 430
 431         struct dwc3             *dwc;
 432 };
 433
 434 #define DWC3_EP_FLAG_STALLED    (1 << 0)
 435 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
 436
 437 #define DWC3_EP_DIRECTION_TX    true
 438 #define DWC3_EP_DIRECTION_RX    false
 439
 440 #define DWC3_TRB_NUM            256
 441 #define DWC3_TRB_MASK           (DWC3_TRB_NUM - 1)
 442
 443 /**
 444  * struct dwc3_ep - device side endpoint representation
 445  * @endpoint: usb endpoint
 446  * @pending_list: list of pending requests for this endpoint
 447  * @started_list: list of started requests on this endpoint
 448  * @trb_pool: array of transaction buffers
 449  * @trb_pool_dma: dma address of @trb_pool
 450  * @trb_enqueue: enqueue 'pointer' into TRB array
 451  * @trb_dequeue: dequeue 'pointer' into TRB array
 452  * @desc: usb_endpoint_descriptor pointer
 453  * @dwc: pointer to DWC controller
 454  * @saved_state: ep state saved during hibernation
 455  * @flags: endpoint flags (wedged, stalled, ...)
 456  * @number: endpoint number (1 - 15)
 457  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 458  * @resource_index: Resource transfer index
 459  * @interval: the interval on which the ISOC transfer is started
 460  * @name: a human readable name e.g. ep1out-bulk
 461  * @direction: true for TX, false for RX
 462  * @stream_capable: true when streams are enabled
 463  */
 464 struct dwc3_ep {
 465         struct usb_ep           endpoint;
 466         struct list_head        pending_list;
 467         struct list_head        started_list;
 468
 469         struct dwc3_trb         *trb_pool;
 470         dma_addr_t              trb_pool_dma;
 471         u32                     trb_enqueue;
 472         u32                     trb_dequeue;
 473         const struct usb_ss_ep_comp_descriptor *comp_desc;
 474         struct dwc3             *dwc;
 475
 476         u32                     saved_state;
 477         unsigned                flags;
 478 #define DWC3_EP_ENABLED         (1 << 0)
 479 #define DWC3_EP_STALL           (1 << 1)
 480 #define DWC3_EP_WEDGE           (1 << 2)
 481 #define DWC3_EP_BUSY            (1 << 4)
 482 #define DWC3_EP_PENDING_REQUEST (1 << 5)
 483 #define DWC3_EP_MISSED_ISOC     (1 << 6)
 484
 485         /* This last one is specific to EP0 */
 486 #define DWC3_EP0_DIR_IN         (1 << 31)
 487
 488         u8                      number;
 489         u8                      type;
 490         u8                      resource_index;
 491         u32                     interval;
 492
 493         char                    name[20];
 494
 495         unsigned                direction:1;
 496         unsigned                stream_capable:1;
 497 };
 498
 499 enum dwc3_phy {
 500         DWC3_PHY_UNKNOWN = 0,
 501         DWC3_PHY_USB3,
 502         DWC3_PHY_USB2,
 503 };
 504
 505 enum dwc3_ep0_next {
 506         DWC3_EP0_UNKNOWN = 0,
 507         DWC3_EP0_COMPLETE,
 508         DWC3_EP0_NRDY_DATA,
 509         DWC3_EP0_NRDY_STATUS,
 510 };
 511
 512 enum dwc3_ep0_state {
 513         EP0_UNCONNECTED         = 0,
 514         EP0_SETUP_PHASE,
 515         EP0_DATA_PHASE,
 516         EP0_STATUS_PHASE,
 517 };
 518
 519 enum dwc3_link_state {
 520         /* In SuperSpeed */
 521         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 522         DWC3_LINK_STATE_U1              = 0x01,
 523         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 524         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 525         DWC3_LINK_STATE_SS_DIS          = 0x04,
 526         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 527         DWC3_LINK_STATE_SS_INACT        = 0x06,
 528         DWC3_LINK_STATE_POLL            = 0x07,
 529         DWC3_LINK_STATE_RECOV           = 0x08,
 530         DWC3_LINK_STATE_HRESET          = 0x09,
 531         DWC3_LINK_STATE_CMPLY           = 0x0a,
 532         DWC3_LINK_STATE_LPBK            = 0x0b,
 533         DWC3_LINK_STATE_RESET           = 0x0e,
 534         DWC3_LINK_STATE_RESUME          = 0x0f,
 535         DWC3_LINK_STATE_MASK            = 0x0f,
 536 };
 537
 538 /* TRB Length, PCM and Status */
 539 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 540 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 541 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 542 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 543
 544 #define DWC3_TRBSTS_OK                  0
 545 #define DWC3_TRBSTS_MISSED_ISOC         1
 546 #define DWC3_TRBSTS_SETUP_PENDING       2
 547 #define DWC3_TRB_STS_XFER_IN_PROG       4
 548
 549 /* TRB Control */
 550 #define DWC3_TRB_CTRL_HWO               (1 << 0)
 551 #define DWC3_TRB_CTRL_LST               (1 << 1)
 552 #define DWC3_TRB_CTRL_CHN               (1 << 2)
 553 #define DWC3_TRB_CTRL_CSP               (1 << 3)
 554 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 555 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
 556 #define DWC3_TRB_CTRL_IOC               (1 << 11)
 557 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 558
 559 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 560 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 561 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 562 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 563 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 564 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 565 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 566 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 567
 568 /**
 569  * struct dwc3_trb - transfer request block (hw format)
 570  * @bpl: DW0-3
 571  * @bph: DW4-7
 572  * @size: DW8-B
 573  * @trl: DWC-F
 574  */
 575 struct dwc3_trb {
 576         u32             bpl;
 577         u32             bph;
 578         u32             size;
 579         u32             ctrl;
 580 } __packed;
 581
 582 /**
 583  * dwc3_hwparams - copy of HWPARAMS registers
 584  * @hwparams0 - GHWPARAMS0
 585  * @hwparams1 - GHWPARAMS1
 586  * @hwparams2 - GHWPARAMS2
 587  * @hwparams3 - GHWPARAMS3
 588  * @hwparams4 - GHWPARAMS4
 589  * @hwparams5 - GHWPARAMS5
 590  * @hwparams6 - GHWPARAMS6
 591  * @hwparams7 - GHWPARAMS7
 592  * @hwparams8 - GHWPARAMS8
 593  */
 594 struct dwc3_hwparams {
 595         u32     hwparams0;
 596         u32     hwparams1;
 597         u32     hwparams2;
 598         u32     hwparams3;
 599         u32     hwparams4;
 600         u32     hwparams5;
 601         u32     hwparams6;
 602         u32     hwparams7;
 603         u32     hwparams8;
 604 };
 605
 606 /* HWPARAMS0 */
 607 #define DWC3_MODE(n)            ((n) & 0x7)
 608
 609 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 610
 611 /* HWPARAMS1 */
 612 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 613
 614 /* HWPARAMS3 */
 615 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 616 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 617 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 618                         (DWC3_NUM_EPS_MASK)) >> 12)
 619 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 620                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 621
 622 /* HWPARAMS7 */
 623 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 624
 625 /**
 626  * struct dwc3_request - representation of a transfer request
 627  * @request: struct usb_request to be transferred
 628  * @list: a list_head used for request queueing
 629  * @dep: struct dwc3_ep owning this request
 630  * @first_trb_index: index to first trb used by this request
 631  * @epnum: endpoint number to which this request refers
 632  * @trb: pointer to struct dwc3_trb
 633  * @trb_dma: DMA address of @trb
 634  * @direction: IN or OUT direction flag
 635  * @mapped: true when request has been dma-mapped
 636  * @queued: true when request has been queued to HW
 637  */
 638 struct dwc3_request {
 639         struct usb_request      request;
 640         struct list_head        list;
 641         struct dwc3_ep          *dep;
 642         u32                     first_trb_index;
 643
 644         u8                      epnum;
 645         struct dwc3_trb         *trb;
 646         dma_addr_t              trb_dma;
 647
 648         unsigned                direction:1;
 649         unsigned                mapped:1;
 650         unsigned                started:1;
 651 };
 652
 653 /*
 654  * struct dwc3_scratchpad_array - hibernation scratchpad array
 655  * (format defined by hw)
 656  */
 657 struct dwc3_scratchpad_array {
 658         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 659 };
 660
 661 /**
 662  * struct dwc3 - representation of our controller
 663  * @ctrl_req: usb control request which is used for ep0
 664  * @ep0_trb: trb which is used for the ctrl_req
 665  * @ep0_bounce: bounce buffer for ep0
 666  * @zlp_buf: used when request->zero is set
 667  * @setup_buf: used while precessing STD USB requests
 668  * @ctrl_req_addr: dma address of ctrl_req
 669  * @ep0_trb: dma address of ep0_trb
 670  * @ep0_usb_req: dummy req used while handling STD USB requests
 671  * @ep0_bounce_addr: dma address of ep0_bounce
 672  * @scratch_addr: dma address of scratchbuf
 673  * @lock: for synchronizing
 674  * @dev: pointer to our struct device
 675  * @xhci: pointer to our xHCI child
 676  * @event_buffer_list: a list of event buffers
 677  * @gadget: device side representation of the peripheral controller
 678  * @gadget_driver: pointer to the gadget driver
 679  * @regs: base address for our registers
 680  * @regs_size: address space size
 681  * @nr_scratch: number of scratch buffers
 682  * @u1u2: only used on revisions <1.83a for workaround
 683  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 684  * @revision: revision register contents
 685  * @dr_mode: requested mode of operation
 686  * @usb2_phy: pointer to USB2 PHY
 687  * @usb3_phy: pointer to USB3 PHY
 688  * @usb2_generic_phy: pointer to USB2 PHY
 689  * @usb3_generic_phy: pointer to USB3 PHY
 690  * @ulpi: pointer to ulpi interface
 691  * @dcfg: saved contents of DCFG register
 692  * @gctl: saved contents of GCTL register
 693  * @isoch_delay: wValue from Set Isochronous Delay request;
 694  * @u2sel: parameter from Set SEL request.
 695  * @u2pel: parameter from Set SEL request.
 696  * @u1sel: parameter from Set SEL request.
 697  * @u1pel: parameter from Set SEL request.
 698  * @num_out_eps: number of out endpoints
 699  * @num_in_eps: number of in endpoints
 700  * @ep0_next_event: hold the next expected event
 701  * @ep0state: state of endpoint zero
 702  * @link_state: link state
 703  * @speed: device speed (super, high, full, low)
 704  * @mem: points to start of memory which is used for this struct.
 705  * @hwparams: copy of hwparams registers
 706  * @root: debugfs root folder pointer
 707  * @regset: debugfs pointer to regdump file
 708  * @test_mode: true when we're entering a USB test mode
 709  * @test_mode_nr: test feature selector
 710  * @lpm_nyet_threshold: LPM NYET response threshold
 711  * @hird_threshold: HIRD threshold
 712  * @hsphy_interface: "utmi" or "ulpi"
 713  * @delayed_status: true when gadget driver asks for delayed status
 714  * @ep0_bounced: true when we used bounce buffer
 715  * @ep0_expect_in: true when we expect a DATA IN transfer
 716  * @has_hibernation: true when dwc3 was configured with Hibernation
 717  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 718  *                      there's now way for software to detect this in runtime.
 719  * @is_utmi_l1_suspend: the core asserts output signal
 720  *      0       - utmi_sleep_n
 721  *      1       - utmi_l1_suspend_n
 722  * @is_fpga: true when we are using the FPGA board
 723  * @pullups_connected: true when Run/Stop bit is set
 724  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 725  * @start_config_issued: true when StartConfig command has been issued
 726  * @three_stage_setup: set if we perform a three phase setup
 727  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 728  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 729  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 730  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 731  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 732  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 733  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 734  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 735  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 736  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 737  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 738  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 739  *                      disabling the suspend signal to the PHY.
 740  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 741  * @tx_de_emphasis: Tx de-emphasis value
 742  *      0       - -6dB de-emphasis
 743  *      1       - -3.5dB de-emphasis
 744  *      2       - No de-emphasis
 745  *      3       - Reserved
 746  */
 747 struct dwc3 {
 748         struct usb_ctrlrequest  *ctrl_req;
 749         struct dwc3_trb         *ep0_trb;
 750         void                    *ep0_bounce;
 751         void                    *zlp_buf;
 752         void                    *scratchbuf;
 753         u8                      *setup_buf;
 754         dma_addr_t              ctrl_req_addr;
 755         dma_addr_t              ep0_trb_addr;
 756         dma_addr_t              ep0_bounce_addr;
 757         dma_addr_t              scratch_addr;
 758         struct dwc3_request     ep0_usb_req;
 759
 760         /* device lock */
 761         spinlock_t              lock;
 762
 763         struct device           *dev;
 764
 765         struct platform_device  *xhci;
 766         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 767
 768         struct dwc3_event_buffer *ev_buf;
 769         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 770
 771         struct usb_gadget       gadget;
 772         struct usb_gadget_driver *gadget_driver;
 773
 774         struct usb_phy          *usb2_phy;
 775         struct usb_phy          *usb3_phy;
 776
 777         struct phy              *usb2_generic_phy;
 778         struct phy              *usb3_generic_phy;
 779
 780         struct ulpi             *ulpi;
 781
 782         void __iomem            *regs;
 783         size_t                  regs_size;
 784
 785         enum usb_dr_mode        dr_mode;
 786
 787         /* used for suspend/resume */
 788         u32                     dcfg;
 789         u32                     gctl;
 790
 791         u32                     nr_scratch;
 792         u32                     u1u2;
 793         u32                     maximum_speed;
 794
 795         /*
 796          * All 3.1 IP version constants are greater than the 3.0 IP
 797          * version constants. This works for most version checks in
 798          * dwc3. However, in the future, this may not apply as
 799          * features may be developed on newer versions of the 3.0 IP
 800          * that are not in the 3.1 IP.
 801          */
 802         u32                     revision;
 803
 804 #define DWC3_REVISION_173A      0x5533173a
 805 #define DWC3_REVISION_175A      0x5533175a
 806 #define DWC3_REVISION_180A      0x5533180a
 807 #define DWC3_REVISION_183A      0x5533183a
 808 #define DWC3_REVISION_185A      0x5533185a
 809 #define DWC3_REVISION_187A      0x5533187a
 810 #define DWC3_REVISION_188A      0x5533188a
 811 #define DWC3_REVISION_190A      0x5533190a
 812 #define DWC3_REVISION_194A      0x5533194a
 813 #define DWC3_REVISION_200A      0x5533200a
 814 #define DWC3_REVISION_202A      0x5533202a
 815 #define DWC3_REVISION_210A      0x5533210a
 816 #define DWC3_REVISION_220A      0x5533220a
 817 #define DWC3_REVISION_230A      0x5533230a
 818 #define DWC3_REVISION_240A      0x5533240a
 819 #define DWC3_REVISION_250A      0x5533250a
 820 #define DWC3_REVISION_260A      0x5533260a
 821 #define DWC3_REVISION_270A      0x5533270a
 822 #define DWC3_REVISION_280A      0x5533280a
 823
 824 /*
 825  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 826  * just so dwc31 revisions are always larger than dwc3.
 827  */
 828 #define DWC3_REVISION_IS_DWC31          0x80000000
 829 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_USB31)
 830
 831         enum dwc3_ep0_next      ep0_next_event;
 832         enum dwc3_ep0_state     ep0state;
 833         enum dwc3_link_state    link_state;
 834
 835         u16                     isoch_delay;
 836         u16                     u2sel;
 837         u16                     u2pel;
 838         u8                      u1sel;
 839         u8                      u1pel;
 840
 841         u8                      speed;
 842
 843         u8                      num_out_eps;
 844         u8                      num_in_eps;
 845
 846         void                    *mem;
 847
 848         struct dwc3_hwparams    hwparams;
 849         struct dentry           *root;
 850         struct debugfs_regset32 *regset;
 851
 852         u8                      test_mode;
 853         u8                      test_mode_nr;
 854         u8                      lpm_nyet_threshold;
 855         u8                      hird_threshold;
 856
 857         const char              *hsphy_interface;
 858
 859         unsigned                delayed_status:1;
 860         unsigned                ep0_bounced:1;
 861         unsigned                ep0_expect_in:1;
 862         unsigned                has_hibernation:1;
 863         unsigned                has_lpm_erratum:1;
 864         unsigned                is_utmi_l1_suspend:1;
 865         unsigned                is_fpga:1;
 866         unsigned                pullups_connected:1;
 867         unsigned                setup_packet_pending:1;
 868         unsigned                three_stage_setup:1;
 869         unsigned                usb3_lpm_capable:1;
 870
 871         unsigned                disable_scramble_quirk:1;
 872         unsigned                u2exit_lfps_quirk:1;
 873         unsigned                u2ss_inp3_quirk:1;
 874         unsigned                req_p1p2p3_quirk:1;
 875         unsigned                del_p1p2p3_quirk:1;
 876         unsigned                del_phy_power_chg_quirk:1;
 877         unsigned                lfps_filter_quirk:1;
 878         unsigned                rx_detect_poll_quirk:1;
 879         unsigned                dis_u3_susphy_quirk:1;
 880         unsigned                dis_u2_susphy_quirk:1;
 881         unsigned                dis_enblslpm_quirk:1;
 882         unsigned                dis_rxdet_inp3_quirk:1;
 883
 884         unsigned                tx_de_emphasis_quirk:1;
 885         unsigned                tx_de_emphasis:2;
 886 };
 887
 888 /* -------------------------------------------------------------------------- */
 889
 890 /* -------------------------------------------------------------------------- */
 891
 892 struct dwc3_event_type {
 893         u32     is_devspec:1;
 894         u32     type:7;
 895         u32     reserved8_31:24;
 896 } __packed;
 897
 898 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
 899 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
 900 #define DWC3_DEPEVT_XFERNOTREADY        0x03
 901 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
 902 #define DWC3_DEPEVT_STREAMEVT           0x06
 903 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
 904
 905 /**
 906  * struct dwc3_event_depvt - Device Endpoint Events
 907  * @one_bit: indicates this is an endpoint event (not used)
 908  * @endpoint_number: number of the endpoint
 909  * @endpoint_event: The event we have:
 910  *      0x00    - Reserved
 911  *      0x01    - XferComplete
 912  *      0x02    - XferInProgress
 913  *      0x03    - XferNotReady
 914  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
 915  *      0x05    - Reserved
 916  *      0x06    - StreamEvt
 917  *      0x07    - EPCmdCmplt
 918  * @reserved11_10: Reserved, don't use.
 919  * @status: Indicates the status of the event. Refer to databook for
 920  *      more information.
 921  * @parameters: Parameters of the current event. Refer to databook for
 922  *      more information.
 923  */
 924 struct dwc3_event_depevt {
 925         u32     one_bit:1;
 926         u32     endpoint_number:5;
 927         u32     endpoint_event:4;
 928         u32     reserved11_10:2;
 929         u32     status:4;
 930
 931 /* Within XferNotReady */
 932 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
 933
 934 /* Within XferComplete */
 935 #define DEPEVT_STATUS_BUSERR    (1 << 0)
 936 #define DEPEVT_STATUS_SHORT     (1 << 1)
 937 #define DEPEVT_STATUS_IOC       (1 << 2)
 938 #define DEPEVT_STATUS_LST       (1 << 3)
 939
 940 /* Stream event only */
 941 #define DEPEVT_STREAMEVT_FOUND          1
 942 #define DEPEVT_STREAMEVT_NOTFOUND       2
 943
 944 /* Control-only Status */
 945 #define DEPEVT_STATUS_CONTROL_DATA      1
 946 #define DEPEVT_STATUS_CONTROL_STATUS    2
 947
 948         u32     parameters:16;
 949 } __packed;
 950
 951 /**
 952  * struct dwc3_event_devt - Device Events
 953  * @one_bit: indicates this is a non-endpoint event (not used)
 954  * @device_event: indicates it's a device event. Should read as 0x00
 955  * @type: indicates the type of device event.
 956  *      0       - DisconnEvt
 957  *      1       - USBRst
 958  *      2       - ConnectDone
 959  *      3       - ULStChng
 960  *      4       - WkUpEvt
 961  *      5       - Reserved
 962  *      6       - EOPF
 963  *      7       - SOF
 964  *      8       - Reserved
 965  *      9       - ErrticErr
 966  *      10      - CmdCmplt
 967  *      11      - EvntOverflow
 968  *      12      - VndrDevTstRcved
 969  * @reserved15_12: Reserved, not used
 970  * @event_info: Information about this event
 971  * @reserved31_25: Reserved, not used
 972  */
 973 struct dwc3_event_devt {
 974         u32     one_bit:1;
 975         u32     device_event:7;
 976         u32     type:4;
 977         u32     reserved15_12:4;
 978         u32     event_info:9;
 979         u32     reserved31_25:7;
 980 } __packed;
 981
 982 /**
 983  * struct dwc3_event_gevt - Other Core Events
 984  * @one_bit: indicates this is a non-endpoint event (not used)
 985  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
 986  * @phy_port_number: self-explanatory
 987  * @reserved31_12: Reserved, not used.
 988  */
 989 struct dwc3_event_gevt {
 990         u32     one_bit:1;
 991         u32     device_event:7;
 992         u32     phy_port_number:4;
 993         u32     reserved31_12:20;
 994 } __packed;
 995
 996 /**
 997  * union dwc3_event - representation of Event Buffer contents
 998  * @raw: raw 32-bit event
 999  * @type: the type of the event
1000  * @depevt: Device Endpoint Event
1001  * @devt: Device Event
1002  * @gevt: Global Event
1003  */
1004 union dwc3_event {
1005         u32                             raw;
1006         struct dwc3_event_type          type;
1007         struct dwc3_event_depevt        depevt;
1008         struct dwc3_event_devt          devt;
1009         struct dwc3_event_gevt          gevt;
1010 };
1011
1012 /**
1013  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1014  * parameters
1015  * @param2: third parameter
1016  * @param1: second parameter
1017  * @param0: first parameter
1018  */
1019 struct dwc3_gadget_ep_cmd_params {
1020         u32     param2;
1021         u32     param1;
1022         u32     param0;
1023 };
1024
1025 /*
1026  * DWC3 Features to be used as Driver Data
1027  */
1028
1029 #define DWC3_HAS_PERIPHERAL             BIT(0)
1030 #define DWC3_HAS_XHCI                   BIT(1)
1031 #define DWC3_HAS_OTG                    BIT(3)
1032
1033 /* prototypes */
1034 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1035
1036 /* check whether we are on the DWC_usb31 core */
1037 static inline bool dwc3_is_usb31(struct dwc3 *dwc)
1038 {
1039         return !!(dwc->revision & DWC3_REVISION_IS_DWC31);
1040 }
1041
1042 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1043 int dwc3_host_init(struct dwc3 *dwc);
1044 void dwc3_host_exit(struct dwc3 *dwc);
1045 #else
1046 static inline int dwc3_host_init(struct dwc3 *dwc)
1047 { return 0; }
1048 static inline void dwc3_host_exit(struct dwc3 *dwc)
1049 { }
1050 #endif
1051
1052 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1053 int dwc3_gadget_init(struct dwc3 *dwc);
1054 void dwc3_gadget_exit(struct dwc3 *dwc);
1055 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1056 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1057 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1058 int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1059                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params);
1060 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1061 #else
1062 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1063 { return 0; }
1064 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1065 { }
1066 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1067 { return 0; }
1068 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1069 { return 0; }
1070 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1071                 enum dwc3_link_state state)
1072 { return 0; }
1073
1074 static inline int dwc3_send_gadget_ep_cmd(struct dwc3 *dwc, unsigned ep,
1075                 unsigned cmd, struct dwc3_gadget_ep_cmd_params *params)
1076 { return 0; }
1077 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1078                 int cmd, u32 param)
1079 { return 0; }
1080 #endif
1081
1082 /* power management interface */
1083 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1084 int dwc3_gadget_suspend(struct dwc3 *dwc);
1085 int dwc3_gadget_resume(struct dwc3 *dwc);
1086 #else
1087 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1088 {
1089         return 0;
1090 }
1091
1092 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1093 {
1094         return 0;
1095 }
1096 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1097
1098 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1099 int dwc3_ulpi_init(struct dwc3 *dwc);
1100 void dwc3_ulpi_exit(struct dwc3 *dwc);
1101 #else
1102 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1103 { return 0; }
1104 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1105 { }
1106 #endif
1107
1108 #endif /* __DRIVERS_USB_DWC3_CORE_H */