drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/dma-mapping.h>
  27 #include <linux/mm.h>
  28 #include <linux/debugfs.h>
  29
  30 #include <linux/usb/ch9.h>
  31 #include <linux/usb/gadget.h>
  32 #include <linux/usb/otg.h>
  33 #include <linux/ulpi/interface.h>
  34
  35 #include <linux/phy/phy.h>
  36
  37 #define DWC3_MSG_MAX    500
  38
  39 /* Global constants */
  40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
  41 #define DWC3_EP0_BOUNCE_SIZE    512
  42 #define DWC3_ENDPOINTS_NUM      32
  43 #define DWC3_XHCI_RESOURCES_NUM 2
  44
  45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  46 #define DWC3_EVENT_BUFFERS_SIZE 4096
  47 #define DWC3_EVENT_TYPE_MASK    0xfe
  48
  49 #define DWC3_EVENT_TYPE_DEV     0
  50 #define DWC3_EVENT_TYPE_CARKIT  3
  51 #define DWC3_EVENT_TYPE_I2C     4
  52
  53 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  54 #define DWC3_DEVICE_EVENT_RESET                 1
  55 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  56 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  57 #define DWC3_DEVICE_EVENT_WAKEUP                4
  58 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  59 #define DWC3_DEVICE_EVENT_EOPF                  6
  60 #define DWC3_DEVICE_EVENT_SOF                   7
  61 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  62 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  63 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  64
  65 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  66 #define DWC3_GSNPSID_MASK       0xffff0000
  67 #define DWC3_GSNPSREV_MASK      0xffff
  68
  69 /* DWC3 registers memory space boundries */
  70 #define DWC3_XHCI_REGS_START            0x0
  71 #define DWC3_XHCI_REGS_END              0x7fff
  72 #define DWC3_GLOBALS_REGS_START         0xc100
  73 #define DWC3_GLOBALS_REGS_END           0xc6ff
  74 #define DWC3_DEVICE_REGS_START          0xc700
  75 #define DWC3_DEVICE_REGS_END            0xcbff
  76 #define DWC3_OTG_REGS_START             0xcc00
  77 #define DWC3_OTG_REGS_END               0xccff
  78
  79 /* Global Registers */
  80 #define DWC3_GSBUSCFG0          0xc100
  81 #define DWC3_GSBUSCFG1          0xc104
  82 #define DWC3_GTXTHRCFG          0xc108
  83 #define DWC3_GRXTHRCFG          0xc10c
  84 #define DWC3_GCTL               0xc110
  85 #define DWC3_GEVTEN             0xc114
  86 #define DWC3_GSTS               0xc118
  87 #define DWC3_GUCTL1             0xc11c
  88 #define DWC3_GSNPSID            0xc120
  89 #define DWC3_GGPIO              0xc124
  90 #define DWC3_GUID               0xc128
  91 #define DWC3_GUCTL              0xc12c
  92 #define DWC3_GBUSERRADDR0       0xc130
  93 #define DWC3_GBUSERRADDR1       0xc134
  94 #define DWC3_GPRTBIMAP0         0xc138
  95 #define DWC3_GPRTBIMAP1         0xc13c
  96 #define DWC3_GHWPARAMS0         0xc140
  97 #define DWC3_GHWPARAMS1         0xc144
  98 #define DWC3_GHWPARAMS2         0xc148
  99 #define DWC3_GHWPARAMS3         0xc14c
 100 #define DWC3_GHWPARAMS4         0xc150
 101 #define DWC3_GHWPARAMS5         0xc154
 102 #define DWC3_GHWPARAMS6         0xc158
 103 #define DWC3_GHWPARAMS7         0xc15c
 104 #define DWC3_GDBGFIFOSPACE      0xc160
 105 #define DWC3_GDBGLTSSM          0xc164
 106 #define DWC3_GPRTBIMAP_HS0      0xc180
 107 #define DWC3_GPRTBIMAP_HS1      0xc184
 108 #define DWC3_GPRTBIMAP_FS0      0xc188
 109 #define DWC3_GPRTBIMAP_FS1      0xc18c
 110
 111 #define DWC3_VER_NUMBER         0xc1a0
 112 #define DWC3_VER_TYPE           0xc1a4
 113
 114 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
 115 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
 116
 117 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
 118
 119 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
 120
 121 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
 122 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
 123
 124 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
 125 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
 126 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
 127 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
 128
 129 #define DWC3_GHWPARAMS8         0xc600
 130 #define DWC3_GFLADJ             0xc630
 131
 132 /* Device Registers */
 133 #define DWC3_DCFG               0xc700
 134 #define DWC3_DCTL               0xc704
 135 #define DWC3_DEVTEN             0xc708
 136 #define DWC3_DSTS               0xc70c
 137 #define DWC3_DGCMDPAR           0xc710
 138 #define DWC3_DGCMD              0xc714
 139 #define DWC3_DALEPENA           0xc720
 140
 141 #define DWC3_DEP_BASE(n)        (0xc800 + (n * 0x10))
 142 #define DWC3_DEPCMDPAR2         0x00
 143 #define DWC3_DEPCMDPAR1         0x04
 144 #define DWC3_DEPCMDPAR0         0x08
 145 #define DWC3_DEPCMD             0x0c
 146
 147 /* OTG Registers */
 148 #define DWC3_OCFG               0xcc00
 149 #define DWC3_OCTL               0xcc04
 150 #define DWC3_OEVT               0xcc08
 151 #define DWC3_OEVTEN             0xcc0C
 152 #define DWC3_OSTS               0xcc10
 153
 154 /* Bit fields */
 155
 156 /* Global Debug Queue/FIFO Space Available Register */
 157 #define DWC3_GDBGFIFOSPACE_NUM(n)       ((n) & 0x1f)
 158 #define DWC3_GDBGFIFOSPACE_TYPE(n)      (((n) << 5) & 0x1e0)
 159 #define DWC3_GDBGFIFOSPACE_SPACE_AVAILABLE(n) (((n) >> 16) & 0xffff)
 160
 161 #define DWC3_TXFIFOQ            1
 162 #define DWC3_RXFIFOQ            3
 163 #define DWC3_TXREQQ             5
 164 #define DWC3_RXREQQ             7
 165 #define DWC3_RXINFOQ            9
 166 #define DWC3_DESCFETCHQ         13
 167 #define DWC3_EVENTQ             15
 168
 169 /* Global RX Threshold Configuration Register */
 170 #define DWC3_GRXTHRCFG_MAXRXBURSTSIZE(n) (((n) & 0x1f) << 19)
 171 #define DWC3_GRXTHRCFG_RXPKTCNT(n) (((n) & 0xf) << 24)
 172 #define DWC3_GRXTHRCFG_PKTCNTSEL (1 << 29)
 173
 174 /* Global Configuration Register */
 175 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 176 #define DWC3_GCTL_U2RSTECN      (1 << 16)
 177 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 178 #define DWC3_GCTL_CLK_BUS       (0)
 179 #define DWC3_GCTL_CLK_PIPE      (1)
 180 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 181 #define DWC3_GCTL_CLK_MASK      (3)
 182
 183 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 184 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 185 #define DWC3_GCTL_PRTCAP_HOST   1
 186 #define DWC3_GCTL_PRTCAP_DEVICE 2
 187 #define DWC3_GCTL_PRTCAP_OTG    3
 188
 189 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
 190 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
 191 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 192 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 193 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
 194 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
 195 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
 196 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
 197
 198 /* Global USB2 PHY Configuration Register */
 199 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
 200 #define DWC3_GUSB2PHYCFG_U2_FREECLK_EXISTS      (1 << 30)
 201 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
 202 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
 203 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
 204 #define DWC3_GUSB2PHYCFG_PHYIF(n)       (n << 3)
 205 #define DWC3_GUSB2PHYCFG_PHYIF_MASK     DWC3_GUSB2PHYCFG_PHYIF(1)
 206 #define DWC3_GUSB2PHYCFG_USBTRDTIM(n)   (n << 10)
 207 #define DWC3_GUSB2PHYCFG_USBTRDTIM_MASK DWC3_GUSB2PHYCFG_USBTRDTIM(0xf)
 208 #define USBTRDTIM_UTMI_8_BIT            9
 209 #define USBTRDTIM_UTMI_16_BIT           5
 210 #define UTMI_PHYIF_16_BIT               1
 211 #define UTMI_PHYIF_8_BIT                0
 212
 213 /* Global USB2 PHY Vendor Control Register */
 214 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
 215 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
 216 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
 217 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 218 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 219 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 220
 221 /* Global USB3 PIPE Control Register */
 222 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
 223 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
 224 #define DWC3_GUSB3PIPECTL_DISRXDETINP3  (1 << 28)
 225 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
 226 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 227 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 228 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 229 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
 230 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
 231 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
 232 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
 233 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 234 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 235
 236 /* Global TX Fifo Size Register */
 237 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 238 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 239
 240 /* Global Event Size Registers */
 241 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
 242 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 243
 244 /* Global HWPARAMS0 Register */
 245 #define DWC3_GHWPARAMS0_USB3_MODE(n)    ((n) & 0x3)
 246 #define DWC3_GHWPARAMS0_MBUS_TYPE(n)    (((n) >> 3) & 0x7)
 247 #define DWC3_GHWPARAMS0_SBUS_TYPE(n)    (((n) >> 6) & 0x3)
 248 #define DWC3_GHWPARAMS0_MDWIDTH(n)      (((n) >> 8) & 0xff)
 249 #define DWC3_GHWPARAMS0_SDWIDTH(n)      (((n) >> 16) & 0xff)
 250 #define DWC3_GHWPARAMS0_AWIDTH(n)       (((n) >> 24) & 0xff)
 251
 252 /* Global HWPARAMS1 Register */
 253 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 254 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 255 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 256 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 257 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 258 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 259
 260 /* Global HWPARAMS3 Register */
 261 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 262 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 263 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
 264 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 265 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 266 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 267 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 268 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 269 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 270 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 271 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 272
 273 /* Global HWPARAMS4 Register */
 274 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 275 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 276
 277 /* Global HWPARAMS6 Register */
 278 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
 279
 280 /* Global HWPARAMS7 Register */
 281 #define DWC3_GHWPARAMS7_RAM1_DEPTH(n)   ((n) & 0xffff)
 282 #define DWC3_GHWPARAMS7_RAM2_DEPTH(n)   (((n) >> 16) & 0xffff)
 283
 284 /* Global Frame Length Adjustment Register */
 285 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
 286 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 287
 288 /* Device Configuration Register */
 289 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 290 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 291
 292 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 293 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 294 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 295 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
 296 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 297 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
 298
 299 #define DWC3_DCFG_NUMP_SHIFT    17
 300 #define DWC3_DCFG_NUMP(n)       (((n) >> DWC3_DCFG_NUMP_SHIFT) & 0x1f)
 301 #define DWC3_DCFG_NUMP_MASK     (0x1f << DWC3_DCFG_NUMP_SHIFT)
 302 #define DWC3_DCFG_LPM_CAP       (1 << 22)
 303
 304 /* Device Control Register */
 305 #define DWC3_DCTL_RUN_STOP      (1 << 31)
 306 #define DWC3_DCTL_CSFTRST       (1 << 30)
 307 #define DWC3_DCTL_LSFTRST       (1 << 29)
 308
 309 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 310 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 311
 312 #define DWC3_DCTL_APPL1RES      (1 << 23)
 313
 314 /* These apply for core versions 1.87a and earlier */
 315 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 316 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 317 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 318 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 319 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 320 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 321 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 322
 323 /* These apply for core versions 1.94a and later */
 324 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 325 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 326
 327 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
 328 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
 329 #define DWC3_DCTL_CRS                   (1 << 17)
 330 #define DWC3_DCTL_CSS                   (1 << 16)
 331
 332 #define DWC3_DCTL_INITU2ENA             (1 << 12)
 333 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
 334 #define DWC3_DCTL_INITU1ENA             (1 << 10)
 335 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
 336 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 337
 338 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 339 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 340
 341 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 342 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 343 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 344 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 345 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 346 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 347 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 348
 349 /* Device Event Enable Register */
 350 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
 351 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
 352 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
 353 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
 354 #define DWC3_DEVTEN_SOFEN               (1 << 7)
 355 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
 356 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
 357 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
 358 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
 359 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
 360 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
 361 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
 362
 363 /* Device Status Register */
 364 #define DWC3_DSTS_DCNRD                 (1 << 29)
 365
 366 /* This applies for core versions 1.87a and earlier */
 367 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
 368
 369 /* These apply for core versions 1.94a and later */
 370 #define DWC3_DSTS_RSS                   (1 << 25)
 371 #define DWC3_DSTS_SSS                   (1 << 24)
 372
 373 #define DWC3_DSTS_COREIDLE              (1 << 23)
 374 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
 375
 376 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 377 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 378
 379 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
 380
 381 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 382 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 383
 384 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 385
 386 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 387 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 388 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
 389 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 390 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
 391
 392 /* Device Generic Command Register */
 393 #define DWC3_DGCMD_SET_LMP              0x01
 394 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 395 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 396
 397 /* These apply for core versions 1.94a and later */
 398 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 399 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 400
 401 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 402 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 403 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 404 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 405
 406 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 407 #define DWC3_DGCMD_CMDACT               (1 << 10)
 408 #define DWC3_DGCMD_CMDIOC               (1 << 8)
 409
 410 /* Device Generic Command Parameter Register */
 411 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
 412 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 413 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 414 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
 415 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 416 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
 417
 418 /* Device Endpoint Command Register */
 419 #define DWC3_DEPCMD_PARAM_SHIFT         16
 420 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 421 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 422 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 423 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
 424 #define DWC3_DEPCMD_CLEARPENDIN         (1 << 11)
 425 #define DWC3_DEPCMD_CMDACT              (1 << 10)
 426 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
 427
 428 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 429 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 430 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 431 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 432 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 433 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 434 /* This applies for core versions 1.90a and earlier */
 435 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 436 /* This applies for core versions 1.94a and later */
 437 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 438 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 439 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 440
 441 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 442 #define DWC3_DALEPENA_EP(n)             (1 << n)
 443
 444 #define DWC3_DEPCMD_TYPE_CONTROL        0
 445 #define DWC3_DEPCMD_TYPE_ISOC           1
 446 #define DWC3_DEPCMD_TYPE_BULK           2
 447 #define DWC3_DEPCMD_TYPE_INTR           3
 448
 449 /* Structures */
 450
 451 struct dwc3_trb;
 452
 453 /**
 454  * struct dwc3_event_buffer - Software event buffer representation
 455  * @buf: _THE_ buffer
 456  * @length: size of this buffer
 457  * @lpos: event offset
 458  * @count: cache of last read event count register
 459  * @flags: flags related to this event buffer
 460  * @dma: dma_addr_t
 461  * @dwc: pointer to DWC controller
 462  */
 463 struct dwc3_event_buffer {
 464         void                    *buf;
 465         unsigned                length;
 466         unsigned int            lpos;
 467         unsigned int            count;
 468         unsigned int            flags;
 469
 470 #define DWC3_EVENT_PENDING      BIT(0)
 471
 472         dma_addr_t              dma;
 473
 474         struct dwc3             *dwc;
 475 };
 476
 477 #define DWC3_EP_FLAG_STALLED    (1 << 0)
 478 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
 479
 480 #define DWC3_EP_DIRECTION_TX    true
 481 #define DWC3_EP_DIRECTION_RX    false
 482
 483 #define DWC3_TRB_NUM            256
 484
 485 /**
 486  * struct dwc3_ep - device side endpoint representation
 487  * @endpoint: usb endpoint
 488  * @pending_list: list of pending requests for this endpoint
 489  * @started_list: list of started requests on this endpoint
 490  * @lock: spinlock for endpoint request queue traversal
 491  * @regs: pointer to first endpoint register
 492  * @trb_pool: array of transaction buffers
 493  * @trb_pool_dma: dma address of @trb_pool
 494  * @trb_enqueue: enqueue 'pointer' into TRB array
 495  * @trb_dequeue: dequeue 'pointer' into TRB array
 496  * @desc: usb_endpoint_descriptor pointer
 497  * @dwc: pointer to DWC controller
 498  * @saved_state: ep state saved during hibernation
 499  * @flags: endpoint flags (wedged, stalled, ...)
 500  * @number: endpoint number (1 - 15)
 501  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 502  * @resource_index: Resource transfer index
 503  * @interval: the interval on which the ISOC transfer is started
 504  * @allocated_requests: number of requests allocated
 505  * @queued_requests: number of requests queued for transfer
 506  * @name: a human readable name e.g. ep1out-bulk
 507  * @direction: true for TX, false for RX
 508  * @stream_capable: true when streams are enabled
 509  */
 510 struct dwc3_ep {
 511         struct usb_ep           endpoint;
 512         struct list_head        pending_list;
 513         struct list_head        started_list;
 514
 515         spinlock_t              lock;
 516         void __iomem            *regs;
 517
 518         struct dwc3_trb         *trb_pool;
 519         dma_addr_t              trb_pool_dma;
 520         const struct usb_ss_ep_comp_descriptor *comp_desc;
 521         struct dwc3             *dwc;
 522
 523         u32                     saved_state;
 524         unsigned                flags;
 525 #define DWC3_EP_ENABLED         (1 << 0)
 526 #define DWC3_EP_STALL           (1 << 1)
 527 #define DWC3_EP_WEDGE           (1 << 2)
 528 #define DWC3_EP_BUSY            (1 << 4)
 529 #define DWC3_EP_PENDING_REQUEST (1 << 5)
 530 #define DWC3_EP_MISSED_ISOC     (1 << 6)
 531
 532         /* This last one is specific to EP0 */
 533 #define DWC3_EP0_DIR_IN         (1 << 31)
 534
 535         /*
 536          * IMPORTANT: we *know* we have 256 TRBs in our @trb_pool, so we will
 537          * use a u8 type here. If anybody decides to increase number of TRBs to
 538          * anything larger than 256 - I can't see why people would want to do
 539          * this though - then this type needs to be changed.
 540          *
 541          * By using u8 types we ensure that our % operator when incrementing
 542          * enqueue and dequeue get optimized away by the compiler.
 543          */
 544         u8                      trb_enqueue;
 545         u8                      trb_dequeue;
 546
 547         u8                      number;
 548         u8                      type;
 549         u8                      resource_index;
 550         u32                     allocated_requests;
 551         u32                     queued_requests;
 552         u32                     interval;
 553
 554         char                    name[20];
 555
 556         unsigned                direction:1;
 557         unsigned                stream_capable:1;
 558 };
 559
 560 enum dwc3_phy {
 561         DWC3_PHY_UNKNOWN = 0,
 562         DWC3_PHY_USB3,
 563         DWC3_PHY_USB2,
 564 };
 565
 566 enum dwc3_ep0_next {
 567         DWC3_EP0_UNKNOWN = 0,
 568         DWC3_EP0_COMPLETE,
 569         DWC3_EP0_NRDY_DATA,
 570         DWC3_EP0_NRDY_STATUS,
 571 };
 572
 573 enum dwc3_ep0_state {
 574         EP0_UNCONNECTED         = 0,
 575         EP0_SETUP_PHASE,
 576         EP0_DATA_PHASE,
 577         EP0_STATUS_PHASE,
 578 };
 579
 580 enum dwc3_link_state {
 581         /* In SuperSpeed */
 582         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 583         DWC3_LINK_STATE_U1              = 0x01,
 584         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 585         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 586         DWC3_LINK_STATE_SS_DIS          = 0x04,
 587         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 588         DWC3_LINK_STATE_SS_INACT        = 0x06,
 589         DWC3_LINK_STATE_POLL            = 0x07,
 590         DWC3_LINK_STATE_RECOV           = 0x08,
 591         DWC3_LINK_STATE_HRESET          = 0x09,
 592         DWC3_LINK_STATE_CMPLY           = 0x0a,
 593         DWC3_LINK_STATE_LPBK            = 0x0b,
 594         DWC3_LINK_STATE_RESET           = 0x0e,
 595         DWC3_LINK_STATE_RESUME          = 0x0f,
 596         DWC3_LINK_STATE_MASK            = 0x0f,
 597 };
 598
 599 /* TRB Length, PCM and Status */
 600 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 601 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 602 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 603 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 604
 605 #define DWC3_TRBSTS_OK                  0
 606 #define DWC3_TRBSTS_MISSED_ISOC         1
 607 #define DWC3_TRBSTS_SETUP_PENDING       2
 608 #define DWC3_TRB_STS_XFER_IN_PROG       4
 609
 610 /* TRB Control */
 611 #define DWC3_TRB_CTRL_HWO               (1 << 0)
 612 #define DWC3_TRB_CTRL_LST               (1 << 1)
 613 #define DWC3_TRB_CTRL_CHN               (1 << 2)
 614 #define DWC3_TRB_CTRL_CSP               (1 << 3)
 615 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 616 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
 617 #define DWC3_TRB_CTRL_IOC               (1 << 11)
 618 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 619
 620 #define DWC3_TRBCTL_TYPE(n)             ((n) & (0x3f << 4))
 621 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 622 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 623 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 624 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 625 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 626 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 627 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 628 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 629
 630 /**
 631  * struct dwc3_trb - transfer request block (hw format)
 632  * @bpl: DW0-3
 633  * @bph: DW4-7
 634  * @size: DW8-B
 635  * @trl: DWC-F
 636  */
 637 struct dwc3_trb {
 638         u32             bpl;
 639         u32             bph;
 640         u32             size;
 641         u32             ctrl;
 642 } __packed;
 643
 644 /**
 645  * dwc3_hwparams - copy of HWPARAMS registers
 646  * @hwparams0 - GHWPARAMS0
 647  * @hwparams1 - GHWPARAMS1
 648  * @hwparams2 - GHWPARAMS2
 649  * @hwparams3 - GHWPARAMS3
 650  * @hwparams4 - GHWPARAMS4
 651  * @hwparams5 - GHWPARAMS5
 652  * @hwparams6 - GHWPARAMS6
 653  * @hwparams7 - GHWPARAMS7
 654  * @hwparams8 - GHWPARAMS8
 655  */
 656 struct dwc3_hwparams {
 657         u32     hwparams0;
 658         u32     hwparams1;
 659         u32     hwparams2;
 660         u32     hwparams3;
 661         u32     hwparams4;
 662         u32     hwparams5;
 663         u32     hwparams6;
 664         u32     hwparams7;
 665         u32     hwparams8;
 666 };
 667
 668 /* HWPARAMS0 */
 669 #define DWC3_MODE(n)            ((n) & 0x7)
 670
 671 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 672
 673 /* HWPARAMS1 */
 674 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 675
 676 /* HWPARAMS3 */
 677 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 678 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 679 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 680                         (DWC3_NUM_EPS_MASK)) >> 12)
 681 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 682                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 683
 684 /* HWPARAMS7 */
 685 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 686
 687 /**
 688  * struct dwc3_request - representation of a transfer request
 689  * @request: struct usb_request to be transferred
 690  * @list: a list_head used for request queueing
 691  * @dep: struct dwc3_ep owning this request
 692  * @first_trb_index: index to first trb used by this request
 693  * @epnum: endpoint number to which this request refers
 694  * @trb: pointer to struct dwc3_trb
 695  * @trb_dma: DMA address of @trb
 696  * @direction: IN or OUT direction flag
 697  * @mapped: true when request has been dma-mapped
 698  * @queued: true when request has been queued to HW
 699  */
 700 struct dwc3_request {
 701         struct usb_request      request;
 702         struct list_head        list;
 703         struct dwc3_ep          *dep;
 704
 705         u8                      first_trb_index;
 706         u8                      epnum;
 707         struct dwc3_trb         *trb;
 708         dma_addr_t              trb_dma;
 709
 710         unsigned                direction:1;
 711         unsigned                mapped:1;
 712         unsigned                started:1;
 713 };
 714
 715 /*
 716  * struct dwc3_scratchpad_array - hibernation scratchpad array
 717  * (format defined by hw)
 718  */
 719 struct dwc3_scratchpad_array {
 720         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 721 };
 722
 723 /**
 724  * struct dwc3 - representation of our controller
 725  * @ctrl_req: usb control request which is used for ep0
 726  * @ep0_trb: trb which is used for the ctrl_req
 727  * @ep0_bounce: bounce buffer for ep0
 728  * @zlp_buf: used when request->zero is set
 729  * @setup_buf: used while precessing STD USB requests
 730  * @ctrl_req_addr: dma address of ctrl_req
 731  * @ep0_trb: dma address of ep0_trb
 732  * @ep0_usb_req: dummy req used while handling STD USB requests
 733  * @ep0_bounce_addr: dma address of ep0_bounce
 734  * @scratch_addr: dma address of scratchbuf
 735  * @lock: for synchronizing
 736  * @dev: pointer to our struct device
 737  * @xhci: pointer to our xHCI child
 738  * @event_buffer_list: a list of event buffers
 739  * @gadget: device side representation of the peripheral controller
 740  * @gadget_driver: pointer to the gadget driver
 741  * @regs: base address for our registers
 742  * @regs_size: address space size
 743  * @fladj: frame length adjustment
 744  * @irq_gadget: peripheral controller's IRQ number
 745  * @nr_scratch: number of scratch buffers
 746  * @u1u2: only used on revisions <1.83a for workaround
 747  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 748  * @revision: revision register contents
 749  * @dr_mode: requested mode of operation
 750  * @hsphy_mode: UTMI phy mode, one of following:
 751  *              - USBPHY_INTERFACE_MODE_UTMI
 752  *              - USBPHY_INTERFACE_MODE_UTMIW
 753  * @usb2_phy: pointer to USB2 PHY
 754  * @usb3_phy: pointer to USB3 PHY
 755  * @usb2_generic_phy: pointer to USB2 PHY
 756  * @usb3_generic_phy: pointer to USB3 PHY
 757  * @ulpi: pointer to ulpi interface
 758  * @dcfg: saved contents of DCFG register
 759  * @gctl: saved contents of GCTL register
 760  * @isoch_delay: wValue from Set Isochronous Delay request;
 761  * @u2sel: parameter from Set SEL request.
 762  * @u2pel: parameter from Set SEL request.
 763  * @u1sel: parameter from Set SEL request.
 764  * @u1pel: parameter from Set SEL request.
 765  * @num_out_eps: number of out endpoints
 766  * @num_in_eps: number of in endpoints
 767  * @ep0_next_event: hold the next expected event
 768  * @ep0state: state of endpoint zero
 769  * @link_state: link state
 770  * @speed: device speed (super, high, full, low)
 771  * @mem: points to start of memory which is used for this struct.
 772  * @hwparams: copy of hwparams registers
 773  * @root: debugfs root folder pointer
 774  * @regset: debugfs pointer to regdump file
 775  * @test_mode: true when we're entering a USB test mode
 776  * @test_mode_nr: test feature selector
 777  * @lpm_nyet_threshold: LPM NYET response threshold
 778  * @hird_threshold: HIRD threshold
 779  * @hsphy_interface: "utmi" or "ulpi"
 780  * @connected: true when we're connected to a host, false otherwise
 781  * @delayed_status: true when gadget driver asks for delayed status
 782  * @ep0_bounced: true when we used bounce buffer
 783  * @ep0_expect_in: true when we expect a DATA IN transfer
 784  * @has_hibernation: true when dwc3 was configured with Hibernation
 785  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 786  *                      there's now way for software to detect this in runtime.
 787  * @is_utmi_l1_suspend: the core asserts output signal
 788  *      0       - utmi_sleep_n
 789  *      1       - utmi_l1_suspend_n
 790  * @is_fpga: true when we are using the FPGA board
 791  * @pending_events: true when we have pending IRQs to be handled
 792  * @pullups_connected: true when Run/Stop bit is set
 793  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 794  * @start_config_issued: true when StartConfig command has been issued
 795  * @three_stage_setup: set if we perform a three phase setup
 796  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 797  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 798  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 799  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 800  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 801  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 802  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 803  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 804  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 805  * @dis_u3_autosuspend_quirk: set if the we disable usb3 autosuspend
 806  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 807  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 808  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 809  *                      disabling the suspend signal to the PHY.
 810  * @dis_u2_freeclk_exists_quirk : set if we clear u2_freeclk_exists
 811  *                      in GUSB2PHYCFG, specify that USB2 PHY doesn't
 812  *                      provide a free-running PHY clock.
 813  * @dis_del_phy_power_chg_quirk: set if we disable delay phy power
 814  *                      change quirk.
 815  * @xhci_slow_suspend_quirk: set if need an extraordinary delay to wait
 816  *                      for xHC enter the Halted state after the Run/Stop
 817  *                      (R/S) bit is cleared to '0'.
 818  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 819  * @tx_de_emphasis: Tx de-emphasis value
 820  *      0       - -6dB de-emphasis
 821  *      1       - -3.5dB de-emphasis
 822  *      2       - No de-emphasis
 823  *      3       - Reserved
 824  */
 825 struct dwc3 {
 826         struct usb_ctrlrequest  *ctrl_req;
 827         struct dwc3_trb         *ep0_trb;
 828         void                    *ep0_bounce;
 829         void                    *zlp_buf;
 830         void                    *scratchbuf;
 831         u8                      *setup_buf;
 832         dma_addr_t              ctrl_req_addr;
 833         dma_addr_t              ep0_trb_addr;
 834         dma_addr_t              ep0_bounce_addr;
 835         dma_addr_t              scratch_addr;
 836         struct dwc3_request     ep0_usb_req;
 837
 838         /* device lock */
 839         spinlock_t              lock;
 840
 841         struct device           *dev;
 842
 843         struct platform_device  *xhci;
 844         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 845
 846         struct dwc3_event_buffer *ev_buf;
 847         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 848
 849         struct usb_gadget       gadget;
 850         struct usb_gadget_driver *gadget_driver;
 851
 852         struct usb_phy          *usb2_phy;
 853         struct usb_phy          *usb3_phy;
 854
 855         struct phy              *usb2_generic_phy;
 856         struct phy              *usb3_generic_phy;
 857
 858         struct ulpi             *ulpi;
 859
 860         void __iomem            *regs;
 861         size_t                  regs_size;
 862
 863         enum usb_dr_mode        dr_mode;
 864         enum usb_phy_interface  hsphy_mode;
 865
 866         u32                     fladj;
 867         u32                     irq_gadget;
 868         u32                     nr_scratch;
 869         u32                     u1u2;
 870         u32                     maximum_speed;
 871
 872         /*
 873          * All 3.1 IP version constants are greater than the 3.0 IP
 874          * version constants. This works for most version checks in
 875          * dwc3. However, in the future, this may not apply as
 876          * features may be developed on newer versions of the 3.0 IP
 877          * that are not in the 3.1 IP.
 878          */
 879         u32                     revision;
 880
 881 #define DWC3_REVISION_173A      0x5533173a
 882 #define DWC3_REVISION_175A      0x5533175a
 883 #define DWC3_REVISION_180A      0x5533180a
 884 #define DWC3_REVISION_183A      0x5533183a
 885 #define DWC3_REVISION_185A      0x5533185a
 886 #define DWC3_REVISION_187A      0x5533187a
 887 #define DWC3_REVISION_188A      0x5533188a
 888 #define DWC3_REVISION_190A      0x5533190a
 889 #define DWC3_REVISION_194A      0x5533194a
 890 #define DWC3_REVISION_200A      0x5533200a
 891 #define DWC3_REVISION_202A      0x5533202a
 892 #define DWC3_REVISION_210A      0x5533210a
 893 #define DWC3_REVISION_220A      0x5533220a
 894 #define DWC3_REVISION_230A      0x5533230a
 895 #define DWC3_REVISION_240A      0x5533240a
 896 #define DWC3_REVISION_250A      0x5533250a
 897 #define DWC3_REVISION_260A      0x5533260a
 898 #define DWC3_REVISION_270A      0x5533270a
 899 #define DWC3_REVISION_280A      0x5533280a
 900
 901 /*
 902  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 903  * just so dwc31 revisions are always larger than dwc3.
 904  */
 905 #define DWC3_REVISION_IS_DWC31          0x80000000
 906 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_DWC31)
 907
 908         enum dwc3_ep0_next      ep0_next_event;
 909         enum dwc3_ep0_state     ep0state;
 910         enum dwc3_link_state    link_state;
 911
 912         u16                     isoch_delay;
 913         u16                     u2sel;
 914         u16                     u2pel;
 915         u8                      u1sel;
 916         u8                      u1pel;
 917
 918         u8                      speed;
 919
 920         u8                      num_out_eps;
 921         u8                      num_in_eps;
 922
 923         void                    *mem;
 924
 925         struct dwc3_hwparams    hwparams;
 926         struct dentry           *root;
 927         struct debugfs_regset32 *regset;
 928
 929         u8                      test_mode;
 930         u8                      test_mode_nr;
 931         u8                      lpm_nyet_threshold;
 932         u8                      hird_threshold;
 933
 934         const char              *hsphy_interface;
 935
 936         unsigned                connected:1;
 937         unsigned                delayed_status:1;
 938         unsigned                ep0_bounced:1;
 939         unsigned                ep0_expect_in:1;
 940         unsigned                has_hibernation:1;
 941         unsigned                has_lpm_erratum:1;
 942         unsigned                is_utmi_l1_suspend:1;
 943         unsigned                is_fpga:1;
 944         unsigned                pending_events:1;
 945         unsigned                pullups_connected:1;
 946         unsigned                setup_packet_pending:1;
 947         unsigned                three_stage_setup:1;
 948         unsigned                usb3_lpm_capable:1;
 949
 950         unsigned                disable_scramble_quirk:1;
 951         unsigned                u2exit_lfps_quirk:1;
 952         unsigned                u2ss_inp3_quirk:1;
 953         unsigned                req_p1p2p3_quirk:1;
 954         unsigned                del_p1p2p3_quirk:1;
 955         unsigned                del_phy_power_chg_quirk:1;
 956         unsigned                lfps_filter_quirk:1;
 957         unsigned                rx_detect_poll_quirk:1;
 958         unsigned                dis_u3_autosuspend_quirk:1;
 959         unsigned                dis_u3_susphy_quirk:1;
 960         unsigned                dis_u2_susphy_quirk:1;
 961         unsigned                dis_enblslpm_quirk:1;
 962         unsigned                dis_rxdet_inp3_quirk:1;
 963         unsigned                dis_u2_freeclk_exists_quirk:1;
 964         unsigned                dis_del_phy_power_chg_quirk:1;
 965         unsigned                xhci_slow_suspend_quirk:1;
 966
 967         unsigned                tx_de_emphasis_quirk:1;
 968         unsigned                tx_de_emphasis:2;
 969 };
 970
 971 /* -------------------------------------------------------------------------- */
 972
 973 /* -------------------------------------------------------------------------- */
 974
 975 struct dwc3_event_type {
 976         u32     is_devspec:1;
 977         u32     type:7;
 978         u32     reserved8_31:24;
 979 } __packed;
 980
 981 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
 982 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
 983 #define DWC3_DEPEVT_XFERNOTREADY        0x03
 984 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
 985 #define DWC3_DEPEVT_STREAMEVT           0x06
 986 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
 987
 988 /**
 989  * struct dwc3_event_depvt - Device Endpoint Events
 990  * @one_bit: indicates this is an endpoint event (not used)
 991  * @endpoint_number: number of the endpoint
 992  * @endpoint_event: The event we have:
 993  *      0x00    - Reserved
 994  *      0x01    - XferComplete
 995  *      0x02    - XferInProgress
 996  *      0x03    - XferNotReady
 997  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
 998  *      0x05    - Reserved
 999  *      0x06    - StreamEvt
1000  *      0x07    - EPCmdCmplt
1001  * @reserved11_10: Reserved, don't use.
1002  * @status: Indicates the status of the event. Refer to databook for
1003  *      more information.
1004  * @parameters: Parameters of the current event. Refer to databook for
1005  *      more information.
1006  */
1007 struct dwc3_event_depevt {
1008         u32     one_bit:1;
1009         u32     endpoint_number:5;
1010         u32     endpoint_event:4;
1011         u32     reserved11_10:2;
1012         u32     status:4;
1013
1014 /* Within XferNotReady */
1015 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
1016
1017 /* Within XferComplete */
1018 #define DEPEVT_STATUS_BUSERR    (1 << 0)
1019 #define DEPEVT_STATUS_SHORT     (1 << 1)
1020 #define DEPEVT_STATUS_IOC       (1 << 2)
1021 #define DEPEVT_STATUS_LST       (1 << 3)
1022
1023 /* Stream event only */
1024 #define DEPEVT_STREAMEVT_FOUND          1
1025 #define DEPEVT_STREAMEVT_NOTFOUND       2
1026
1027 /* Control-only Status */
1028 #define DEPEVT_STATUS_CONTROL_DATA      1
1029 #define DEPEVT_STATUS_CONTROL_STATUS    2
1030
1031 /* In response to Start Transfer */
1032 #define DEPEVT_TRANSFER_NO_RESOURCE     1
1033 #define DEPEVT_TRANSFER_BUS_EXPIRY      2
1034
1035         u32     parameters:16;
1036 } __packed;
1037
1038 /**
1039  * struct dwc3_event_devt - Device Events
1040  * @one_bit: indicates this is a non-endpoint event (not used)
1041  * @device_event: indicates it's a device event. Should read as 0x00
1042  * @type: indicates the type of device event.
1043  *      0       - DisconnEvt
1044  *      1       - USBRst
1045  *      2       - ConnectDone
1046  *      3       - ULStChng
1047  *      4       - WkUpEvt
1048  *      5       - Reserved
1049  *      6       - EOPF
1050  *      7       - SOF
1051  *      8       - Reserved
1052  *      9       - ErrticErr
1053  *      10      - CmdCmplt
1054  *      11      - EvntOverflow
1055  *      12      - VndrDevTstRcved
1056  * @reserved15_12: Reserved, not used
1057  * @event_info: Information about this event
1058  * @reserved31_25: Reserved, not used
1059  */
1060 struct dwc3_event_devt {
1061         u32     one_bit:1;
1062         u32     device_event:7;
1063         u32     type:4;
1064         u32     reserved15_12:4;
1065         u32     event_info:9;
1066         u32     reserved31_25:7;
1067 } __packed;
1068
1069 /**
1070  * struct dwc3_event_gevt - Other Core Events
1071  * @one_bit: indicates this is a non-endpoint event (not used)
1072  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
1073  * @phy_port_number: self-explanatory
1074  * @reserved31_12: Reserved, not used.
1075  */
1076 struct dwc3_event_gevt {
1077         u32     one_bit:1;
1078         u32     device_event:7;
1079         u32     phy_port_number:4;
1080         u32     reserved31_12:20;
1081 } __packed;
1082
1083 /**
1084  * union dwc3_event - representation of Event Buffer contents
1085  * @raw: raw 32-bit event
1086  * @type: the type of the event
1087  * @depevt: Device Endpoint Event
1088  * @devt: Device Event
1089  * @gevt: Global Event
1090  */
1091 union dwc3_event {
1092         u32                             raw;
1093         struct dwc3_event_type          type;
1094         struct dwc3_event_depevt        depevt;
1095         struct dwc3_event_devt          devt;
1096         struct dwc3_event_gevt          gevt;
1097 };
1098
1099 /**
1100  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1101  * parameters
1102  * @param2: third parameter
1103  * @param1: second parameter
1104  * @param0: first parameter
1105  */
1106 struct dwc3_gadget_ep_cmd_params {
1107         u32     param2;
1108         u32     param1;
1109         u32     param0;
1110 };
1111
1112 /*
1113  * DWC3 Features to be used as Driver Data
1114  */
1115
1116 #define DWC3_HAS_PERIPHERAL             BIT(0)
1117 #define DWC3_HAS_XHCI                   BIT(1)
1118 #define DWC3_HAS_OTG                    BIT(3)
1119
1120 /* prototypes */
1121 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1122 u32 dwc3_core_fifo_space(struct dwc3_ep *dep, u8 type);
1123
1124 /* check whether we are on the DWC_usb31 core */
1125 static inline bool dwc3_is_usb31(struct dwc3 *dwc)
1126 {
1127         return !!(dwc->revision & DWC3_REVISION_IS_DWC31);
1128 }
1129
1130 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1131 int dwc3_host_init(struct dwc3 *dwc);
1132 void dwc3_host_exit(struct dwc3 *dwc);
1133 #else
1134 static inline int dwc3_host_init(struct dwc3 *dwc)
1135 { return 0; }
1136 static inline void dwc3_host_exit(struct dwc3 *dwc)
1137 { }
1138 #endif
1139
1140 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1141 int dwc3_gadget_init(struct dwc3 *dwc);
1142 void dwc3_gadget_exit(struct dwc3 *dwc);
1143 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1144 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1145 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1146 int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1147                 struct dwc3_gadget_ep_cmd_params *params);
1148 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1149 #else
1150 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1151 { return 0; }
1152 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1153 { }
1154 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1155 { return 0; }
1156 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1157 { return 0; }
1158 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1159                 enum dwc3_link_state state)
1160 { return 0; }
1161
1162 static inline int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1163                 struct dwc3_gadget_ep_cmd_params *params)
1164 { return 0; }
1165 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1166                 int cmd, u32 param)
1167 { return 0; }
1168 #endif
1169
1170 /* power management interface */
1171 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1172 int dwc3_gadget_suspend(struct dwc3 *dwc);
1173 int dwc3_gadget_resume(struct dwc3 *dwc);
1174 void dwc3_gadget_process_pending_events(struct dwc3 *dwc);
1175 #else
1176 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1177 {
1178         return 0;
1179 }
1180
1181 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1182 {
1183         return 0;
1184 }
1185
1186 static inline void dwc3_gadget_process_pending_events(struct dwc3 *dwc)
1187 {
1188 }
1189 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1190
1191 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1192 int dwc3_ulpi_init(struct dwc3 *dwc);
1193 void dwc3_ulpi_exit(struct dwc3 *dwc);
1194 #else
1195 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1196 { return 0; }
1197 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1198 { }
1199 #endif
1200
1201 #endif /* __DRIVERS_USB_DWC3_CORE_H */