drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/irq.h>
  24 #include <linux/irqchip/chained_irq.h>
  25 #include <linux/irqdomain.h>
  26 #include <linux/kernel.h>
  27 #include <linux/mfd/syscon.h>
  28 #include <linux/of_address.h>
  29 #include <linux/of_device.h>
  30 #include <linux/of_pci.h>
  31 #include <linux/of_platform.h>
  32 #include <linux/of_irq.h>
  33 #include <linux/pci.h>
  34 #include <linux/pci_ids.h>
  35 #include <linux/phy/phy.h>
  36 #include <linux/platform_device.h>
  37 #include <linux/reset.h>
  38 #include <linux/regmap.h>
  39
  40 /*
  41  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  42  * bits.  This allows atomic updates of the register without locking.
  43  */
  44 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  45 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  46
  47 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  48
  49 #define PCIE_CLIENT_BASE                0x0
  50 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  51 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  52 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  53 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  54 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  55 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  56 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  57 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  58 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  59 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  60 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  61 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  62 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  63 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  64 #define   PCIE_CLIENT_INTR_SHIFT                5
  65 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  66 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  67 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  68 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  69 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  70 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  71 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  72 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  73 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  74 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  75 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  76 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  77 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  78 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  79 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  80 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  81
  82 #define PCIE_CLIENT_INT_LEGACY \
  83         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  84         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  85
  86 #define PCIE_CLIENT_INT_CLI \
  87         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  88         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  89         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  90         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  91         PCIE_CLIENT_INT_PHY)
  92
  93 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  94 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
  95 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
  96 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
  97 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
  98 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
  99 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 100 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 101 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 102 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 103 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 104 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 105 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 106 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 107                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 108 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 109 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 110 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 111 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 112 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 113 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 114 #define   PCIE_CORE_INT_RT                      BIT(5)
 115 #define   PCIE_CORE_INT_RTR                     BIT(6)
 116 #define   PCIE_CORE_INT_PE                      BIT(7)
 117 #define   PCIE_CORE_INT_MTR                     BIT(8)
 118 #define   PCIE_CORE_INT_UCR                     BIT(9)
 119 #define   PCIE_CORE_INT_FCE                     BIT(10)
 120 #define   PCIE_CORE_INT_CT                      BIT(11)
 121 #define   PCIE_CORE_INT_UTC                     BIT(18)
 122 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 123 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 124 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 125
 126 #define PCIE_CORE_INT \
 127                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 128                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 129                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 130                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 131                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 132                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 133                  PCIE_CORE_INT_MMVC)
 134
 135 #define PCIE_RC_CONFIG_BASE             0xa00000
 136 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
 137 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 138 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 139 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 140 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 141 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 142 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 143 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 144 #define   PCIE_RC_CONFIG_LCS_RETRAIN_LINK       BIT(5)
 145 #define   PCIE_RC_CONFIG_LCS_CCC                BIT(6)
 146 #define   PCIE_RC_CONFIG_LCS_LBMIE              BIT(10)
 147 #define   PCIE_RC_CONFIG_LCS_LABIE              BIT(11)
 148 #define   PCIE_RC_CONFIG_LCS_LBMS               BIT(30)
 149 #define   PCIE_RC_CONFIG_LCS_LAMS               BIT(31)
 150 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 151 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 152 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 153
 154 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 155 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 156 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 157 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 158 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 159 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 160 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 161
 162 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 163 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 164 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 165 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 166 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 167
 168 /* Size of one AXI Region (not Region 0) */
 169 #define AXI_REGION_SIZE                         BIT(20)
 170 /* Size of Region 0, equal to sum of sizes of other regions */
 171 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 172 #define OB_REG_SIZE_SHIFT                       5
 173 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 174 #define AXI_WRAPPER_IO_WRITE                    0x6
 175 #define AXI_WRAPPER_MEM_WRITE                   0x2
 176
 177 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 178 #define MIN_AXI_ADDR_BITS_PASSED                8
 179 #define ROCKCHIP_VENDOR_ID                      0x1d87
 180 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 181 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 182 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 183 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 184 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 185           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 186            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 187
 188 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 189 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 190 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 191 #define MAX_AXI_WRAPPER_REGION_NUM              33
 192
 193 struct rockchip_pcie {
 194         void    __iomem *reg_base;              /* DT axi-base */
 195         void    __iomem *apb_base;              /* DT apb-base */
 196         struct  phy *phy;
 197         struct  reset_control *core_rst;
 198         struct  reset_control *mgmt_rst;
 199         struct  reset_control *mgmt_sticky_rst;
 200         struct  reset_control *pipe_rst;
 201         struct  reset_control *pm_rst;
 202         struct  reset_control *aclk_rst;
 203         struct  reset_control *pclk_rst;
 204         struct  clk *aclk_pcie;
 205         struct  clk *aclk_perf_pcie;
 206         struct  clk *hclk_pcie;
 207         struct  clk *clk_pcie_pm;
 208         struct  regulator *vpcie3v3; /* 3.3V power supply */
 209         struct  regulator *vpcie1v8; /* 1.8V power supply */
 210         struct  regulator *vpcie0v9; /* 0.9V power supply */
 211         struct  gpio_desc *ep_gpio;
 212         u32     lanes;
 213         u8      root_bus_nr;
 214         int     link_gen;
 215         struct  device *dev;
 216         struct  irq_domain *irq_domain;
 217 };
 218
 219 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 220 {
 221         return readl(rockchip->apb_base + reg);
 222 }
 223
 224 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 225                                 u32 reg)
 226 {
 227         writel(val, rockchip->apb_base + reg);
 228 }
 229
 230 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 231 {
 232         u32 status;
 233
 234         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 235         status |= (PCIE_RC_CONFIG_LCS_LBMIE | PCIE_RC_CONFIG_LCS_LABIE);
 236         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 237 }
 238
 239 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 240 {
 241         u32 status;
 242
 243         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 244         status |= (PCIE_RC_CONFIG_LCS_LBMS | PCIE_RC_CONFIG_LCS_LAMS);
 245         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 246 }
 247
 248 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 249 {
 250         u32 val;
 251
 252         /* Update Tx credit maximum update interval */
 253         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 254         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 255         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 256         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 257 }
 258
 259 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 260                                       struct pci_bus *bus, int dev)
 261 {
 262         /* access only one slot on each root port */
 263         if (bus->number == rockchip->root_bus_nr && dev > 0)
 264                 return 0;
 265
 266         /*
 267          * do not read more than one device on the bus directly attached
 268          * to RC's downstream side.
 269          */
 270         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 271                 return 0;
 272
 273         return 1;
 274 }
 275
 276 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 277                                      int where, int size, u32 *val)
 278 {
 279         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 280
 281         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 282                 *val = 0;
 283                 return PCIBIOS_BAD_REGISTER_NUMBER;
 284         }
 285
 286         if (size == 4) {
 287                 *val = readl(addr);
 288         } else if (size == 2) {
 289                 *val = readw(addr);
 290         } else if (size == 1) {
 291                 *val = readb(addr);
 292         } else {
 293                 *val = 0;
 294                 return PCIBIOS_BAD_REGISTER_NUMBER;
 295         }
 296         return PCIBIOS_SUCCESSFUL;
 297 }
 298
 299 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 300                                      int where, int size, u32 val)
 301 {
 302         u32 mask, tmp, offset;
 303
 304         offset = where & ~0x3;
 305
 306         if (size == 4) {
 307                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 308                 return PCIBIOS_SUCCESSFUL;
 309         }
 310
 311         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 312
 313         /*
 314          * N.B. This read/modify/write isn't safe in general because it can
 315          * corrupt RW1C bits in adjacent registers.  But the hardware
 316          * doesn't support smaller writes.
 317          */
 318         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 319         tmp |= val << ((where & 0x3) * 8);
 320         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 321
 322         return PCIBIOS_SUCCESSFUL;
 323 }
 324
 325 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 326                                        struct pci_bus *bus, u32 devfn,
 327                                        int where, int size, u32 *val)
 328 {
 329         u32 busdev;
 330
 331         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 332                                 PCI_FUNC(devfn), where);
 333
 334         if (!IS_ALIGNED(busdev, size)) {
 335                 *val = 0;
 336                 return PCIBIOS_BAD_REGISTER_NUMBER;
 337         }
 338
 339         if (size == 4) {
 340                 *val = readl(rockchip->reg_base + busdev);
 341         } else if (size == 2) {
 342                 *val = readw(rockchip->reg_base + busdev);
 343         } else if (size == 1) {
 344                 *val = readb(rockchip->reg_base + busdev);
 345         } else {
 346                 *val = 0;
 347                 return PCIBIOS_BAD_REGISTER_NUMBER;
 348         }
 349         return PCIBIOS_SUCCESSFUL;
 350 }
 351
 352 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 353                                        struct pci_bus *bus, u32 devfn,
 354                                        int where, int size, u32 val)
 355 {
 356         u32 busdev;
 357
 358         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 359                                 PCI_FUNC(devfn), where);
 360         if (!IS_ALIGNED(busdev, size))
 361                 return PCIBIOS_BAD_REGISTER_NUMBER;
 362
 363         if (size == 4)
 364                 writel(val, rockchip->reg_base + busdev);
 365         else if (size == 2)
 366                 writew(val, rockchip->reg_base + busdev);
 367         else if (size == 1)
 368                 writeb(val, rockchip->reg_base + busdev);
 369         else
 370                 return PCIBIOS_BAD_REGISTER_NUMBER;
 371
 372         return PCIBIOS_SUCCESSFUL;
 373 }
 374
 375 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 376                                  int size, u32 *val)
 377 {
 378         struct rockchip_pcie *rockchip = bus->sysdata;
 379
 380         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 381                 *val = 0xffffffff;
 382                 return PCIBIOS_DEVICE_NOT_FOUND;
 383         }
 384
 385         if (bus->number == rockchip->root_bus_nr)
 386                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 387
 388         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 389 }
 390
 391 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 392                                  int where, int size, u32 val)
 393 {
 394         struct rockchip_pcie *rockchip = bus->sysdata;
 395
 396         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 397                 return PCIBIOS_DEVICE_NOT_FOUND;
 398
 399         if (bus->number == rockchip->root_bus_nr)
 400                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 401
 402         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 403 }
 404
 405 static struct pci_ops rockchip_pcie_ops = {
 406         .read = rockchip_pcie_rd_conf,
 407         .write = rockchip_pcie_wr_conf,
 408 };
 409
 410 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 411 {
 412         u32 status, curr, scale, power;
 413
 414         if (IS_ERR(rockchip->vpcie3v3))
 415                 return;
 416
 417         /*
 418          * Set RC's captured slot power limit and scale if
 419          * vpcie3v3 available. The default values are both zero
 420          * which means the software should set these two according
 421          * to the actual power supply.
 422          */
 423         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 424         if (curr > 0) {
 425                 scale = 3; /* 0.001x */
 426                 curr = curr / 1000; /* convert to mA */
 427                 power = (curr * 3300) / 1000; /* milliwatt */
 428                 while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 429                         if (!scale) {
 430                                 dev_warn(rockchip->dev, "invalid power supply\n");
 431                                 return;
 432                         }
 433                         scale--;
 434                         power = power / 10;
 435                 }
 436
 437                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 438                 status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 439                           (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 440                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 441         }
 442 }
 443
 444 /**
 445  * rockchip_pcie_init_port - Initialize hardware
 446  * @rockchip: PCIe port information
 447  */
 448 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 449 {
 450         struct device *dev = rockchip->dev;
 451         int err;
 452         u32 status;
 453         unsigned long timeout;
 454
 455         gpiod_set_value(rockchip->ep_gpio, 0);
 456
 457         err = reset_control_assert(rockchip->aclk_rst);
 458         if (err) {
 459                 dev_err(dev, "assert aclk_rst err %d\n", err);
 460                 return err;
 461         }
 462
 463         err = reset_control_assert(rockchip->pclk_rst);
 464         if (err) {
 465                 dev_err(dev, "assert pclk_rst err %d\n", err);
 466                 return err;
 467         }
 468
 469         err = reset_control_assert(rockchip->pm_rst);
 470         if (err) {
 471                 dev_err(dev, "assert pm_rst err %d\n", err);
 472                 return err;
 473         }
 474
 475         udelay(10);
 476
 477         err = reset_control_deassert(rockchip->pm_rst);
 478         if (err) {
 479                 dev_err(dev, "deassert pm_rst err %d\n", err);
 480                 return err;
 481         }
 482
 483         err = reset_control_deassert(rockchip->aclk_rst);
 484         if (err) {
 485                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 486                 return err;
 487         }
 488
 489         err = reset_control_deassert(rockchip->pclk_rst);
 490         if (err) {
 491                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 492                 return err;
 493         }
 494
 495         err = phy_init(rockchip->phy);
 496         if (err < 0) {
 497                 dev_err(dev, "fail to init phy, err %d\n", err);
 498                 return err;
 499         }
 500
 501         err = reset_control_assert(rockchip->core_rst);
 502         if (err) {
 503                 dev_err(dev, "assert core_rst err %d\n", err);
 504                 return err;
 505         }
 506
 507         err = reset_control_assert(rockchip->mgmt_rst);
 508         if (err) {
 509                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 510                 return err;
 511         }
 512
 513         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 514         if (err) {
 515                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 516                 return err;
 517         }
 518
 519         err = reset_control_assert(rockchip->pipe_rst);
 520         if (err) {
 521                 dev_err(dev, "assert pipe_rst err %d\n", err);
 522                 return err;
 523         }
 524
 525         if (rockchip->link_gen == 2)
 526                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 527                                     PCIE_CLIENT_CONFIG);
 528         else
 529                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 530                                     PCIE_CLIENT_CONFIG);
 531
 532         rockchip_pcie_write(rockchip,
 533                             PCIE_CLIENT_CONF_ENABLE |
 534                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 535                             PCIE_CLIENT_ARI_ENABLE |
 536                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 537                             PCIE_CLIENT_MODE_RC,
 538                             PCIE_CLIENT_CONFIG);
 539
 540         err = phy_power_on(rockchip->phy);
 541         if (err) {
 542                 dev_err(dev, "fail to power on phy, err %d\n", err);
 543                 return err;
 544         }
 545
 546         /*
 547          * Please don't reorder the deassert sequence of the following
 548          * four reset pins.
 549          */
 550         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 551         if (err) {
 552                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 553                 return err;
 554         }
 555
 556         err = reset_control_deassert(rockchip->core_rst);
 557         if (err) {
 558                 dev_err(dev, "deassert core_rst err %d\n", err);
 559                 return err;
 560         }
 561
 562         err = reset_control_deassert(rockchip->mgmt_rst);
 563         if (err) {
 564                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 565                 return err;
 566         }
 567
 568         err = reset_control_deassert(rockchip->pipe_rst);
 569         if (err) {
 570                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 571                 return err;
 572         }
 573
 574         /* Fix the transmitted FTS count desired to exit from L0s. */
 575         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 576         status = (status & PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 577                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 578         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 579
 580         rockchip_pcie_set_power_limit(rockchip);
 581
 582         /* Set RC's clock architecture as common clock */
 583         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 584         status |= PCIE_RC_CONFIG_LCS_CCC;
 585         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 586
 587         /* Enable Gen1 training */
 588         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 589                             PCIE_CLIENT_CONFIG);
 590
 591         gpiod_set_value(rockchip->ep_gpio, 1);
 592
 593         /* 500ms timeout value should be enough for Gen1/2 training */
 594         timeout = jiffies + msecs_to_jiffies(500);
 595
 596         for (;;) {
 597                 status = rockchip_pcie_read(rockchip,
 598                                             PCIE_CLIENT_BASIC_STATUS1);
 599                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
 600                     PCIE_CLIENT_LINK_STATUS_UP) {
 601                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
 602                         break;
 603                 }
 604
 605                 if (time_after(jiffies, timeout)) {
 606                         dev_err(dev, "PCIe link training gen1 timeout!\n");
 607                         return -ETIMEDOUT;
 608                 }
 609
 610                 msleep(20);
 611         }
 612
 613         if (rockchip->link_gen == 2) {
 614                 /*
 615                  * Enable retrain for gen2. This should be configured only after
 616                  * gen1 finished.
 617                  */
 618                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 619                 status |= PCIE_RC_CONFIG_LCS_RETRAIN_LINK;
 620                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 621
 622                 timeout = jiffies + msecs_to_jiffies(500);
 623                 for (;;) {
 624                         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 625                         if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
 626                             PCIE_CORE_PL_CONF_SPEED_5G) {
 627                                 dev_dbg(dev, "PCIe link training gen2 pass!\n");
 628                                 break;
 629                         }
 630
 631                         if (time_after(jiffies, timeout)) {
 632                                 dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 633                                 break;
 634                         }
 635
 636                         msleep(20);
 637                 }
 638         }
 639
 640         /* Check the final link width from negotiated lane counter from MGMT */
 641         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 642         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 643                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 644         dev_dbg(dev, "current link width is x%d\n", status);
 645
 646         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 647                             PCIE_RC_CONFIG_VENDOR);
 648         rockchip_pcie_write(rockchip,
 649                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 650                             PCIE_RC_CONFIG_RID_CCR);
 651
 652         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 653         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 654         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 655         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 656
 657         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 658
 659         rockchip_pcie_write(rockchip,
 660                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 661                             PCIE_CORE_OB_REGION_ADDR0);
 662         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 663                             PCIE_CORE_OB_REGION_ADDR1);
 664         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 665         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 666
 667         return 0;
 668 }
 669
 670 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 671 {
 672         struct rockchip_pcie *rockchip = arg;
 673         struct device *dev = rockchip->dev;
 674         u32 reg;
 675         u32 sub_reg;
 676
 677         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 678         if (reg & PCIE_CLIENT_INT_LOCAL) {
 679                 dev_dbg(dev, "local interrupt received\n");
 680                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 681                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 682                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 683
 684                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 685                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 686
 687                 if (sub_reg & PCIE_CORE_INT_RRPE)
 688                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 689
 690                 if (sub_reg & PCIE_CORE_INT_PRFO)
 691                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 692
 693                 if (sub_reg & PCIE_CORE_INT_CRFO)
 694                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 695
 696                 if (sub_reg & PCIE_CORE_INT_RT)
 697                         dev_dbg(dev, "replay timer timed out\n");
 698
 699                 if (sub_reg & PCIE_CORE_INT_RTR)
 700                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 701
 702                 if (sub_reg & PCIE_CORE_INT_PE)
 703                         dev_dbg(dev, "phy error detected on receive side\n");
 704
 705                 if (sub_reg & PCIE_CORE_INT_MTR)
 706                         dev_dbg(dev, "malformed TLP received from the link\n");
 707
 708                 if (sub_reg & PCIE_CORE_INT_UCR)
 709                         dev_dbg(dev, "malformed TLP received from the link\n");
 710
 711                 if (sub_reg & PCIE_CORE_INT_FCE)
 712                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 713
 714                 if (sub_reg & PCIE_CORE_INT_CT)
 715                         dev_dbg(dev, "a request timed out waiting for completion\n");
 716
 717                 if (sub_reg & PCIE_CORE_INT_UTC)
 718                         dev_dbg(dev, "unmapped TC error\n");
 719
 720                 if (sub_reg & PCIE_CORE_INT_MMVC)
 721                         dev_dbg(dev, "MSI mask register changes\n");
 722
 723                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 724         } else if (reg & PCIE_CLIENT_INT_PHY) {
 725                 dev_dbg(dev, "phy link changes\n");
 726                 rockchip_pcie_update_txcredit_mui(rockchip);
 727                 rockchip_pcie_clr_bw_int(rockchip);
 728         }
 729
 730         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 731                             PCIE_CLIENT_INT_STATUS);
 732
 733         return IRQ_HANDLED;
 734 }
 735
 736 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 737 {
 738         struct rockchip_pcie *rockchip = arg;
 739         struct device *dev = rockchip->dev;
 740         u32 reg;
 741
 742         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 743         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 744                 dev_dbg(dev, "legacy done interrupt received\n");
 745
 746         if (reg & PCIE_CLIENT_INT_MSG)
 747                 dev_dbg(dev, "message done interrupt received\n");
 748
 749         if (reg & PCIE_CLIENT_INT_HOT_RST)
 750                 dev_dbg(dev, "hot reset interrupt received\n");
 751
 752         if (reg & PCIE_CLIENT_INT_DPA)
 753                 dev_dbg(dev, "dpa interrupt received\n");
 754
 755         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 756                 dev_dbg(dev, "fatal error interrupt received\n");
 757
 758         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 759                 dev_dbg(dev, "no fatal error interrupt received\n");
 760
 761         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 762                 dev_dbg(dev, "correctable error interrupt received\n");
 763
 764         if (reg & PCIE_CLIENT_INT_PHY)
 765                 dev_dbg(dev, "phy interrupt received\n");
 766
 767         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 768                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 769                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 770                               PCIE_CLIENT_INT_NFATAL_ERR |
 771                               PCIE_CLIENT_INT_CORR_ERR |
 772                               PCIE_CLIENT_INT_PHY),
 773                    PCIE_CLIENT_INT_STATUS);
 774
 775         return IRQ_HANDLED;
 776 }
 777
 778 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 779 {
 780         struct irq_chip *chip = irq_desc_get_chip(desc);
 781         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 782         struct device *dev = rockchip->dev;
 783         u32 reg;
 784         u32 hwirq;
 785         u32 virq;
 786
 787         chained_irq_enter(chip, desc);
 788
 789         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 790         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 791
 792         while (reg) {
 793                 hwirq = ffs(reg) - 1;
 794                 reg &= ~BIT(hwirq);
 795
 796                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 797                 if (virq)
 798                         generic_handle_irq(virq);
 799                 else
 800                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 801         }
 802
 803         chained_irq_exit(chip, desc);
 804 }
 805
 806
 807 /**
 808  * rockchip_pcie_parse_dt - Parse Device Tree
 809  * @rockchip: PCIe port information
 810  *
 811  * Return: '0' on success and error value on failure
 812  */
 813 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 814 {
 815         struct device *dev = rockchip->dev;
 816         struct platform_device *pdev = to_platform_device(dev);
 817         struct device_node *node = dev->of_node;
 818         struct resource *regs;
 819         int irq;
 820         int err;
 821
 822         regs = platform_get_resource_byname(pdev,
 823                                             IORESOURCE_MEM,
 824                                             "axi-base");
 825         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 826         if (IS_ERR(rockchip->reg_base))
 827                 return PTR_ERR(rockchip->reg_base);
 828
 829         regs = platform_get_resource_byname(pdev,
 830                                             IORESOURCE_MEM,
 831                                             "apb-base");
 832         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 833         if (IS_ERR(rockchip->apb_base))
 834                 return PTR_ERR(rockchip->apb_base);
 835
 836         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 837         if (IS_ERR(rockchip->phy)) {
 838                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 839                         dev_err(dev, "missing phy\n");
 840                 return PTR_ERR(rockchip->phy);
 841         }
 842
 843         rockchip->lanes = 1;
 844         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 845         if (!err && (rockchip->lanes == 0 ||
 846                      rockchip->lanes == 3 ||
 847                      rockchip->lanes > 4)) {
 848                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 849                 rockchip->lanes = 1;
 850         }
 851
 852         rockchip->link_gen = of_pci_get_max_link_speed(node);
 853         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 854                 rockchip->link_gen = 2;
 855
 856         rockchip->core_rst = devm_reset_control_get(dev, "core");
 857         if (IS_ERR(rockchip->core_rst)) {
 858                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 859                         dev_err(dev, "missing core reset property in node\n");
 860                 return PTR_ERR(rockchip->core_rst);
 861         }
 862
 863         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 864         if (IS_ERR(rockchip->mgmt_rst)) {
 865                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 866                         dev_err(dev, "missing mgmt reset property in node\n");
 867                 return PTR_ERR(rockchip->mgmt_rst);
 868         }
 869
 870         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 871         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 872                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 873                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 874                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 875         }
 876
 877         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 878         if (IS_ERR(rockchip->pipe_rst)) {
 879                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 880                         dev_err(dev, "missing pipe reset property in node\n");
 881                 return PTR_ERR(rockchip->pipe_rst);
 882         }
 883
 884         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 885         if (IS_ERR(rockchip->pm_rst)) {
 886                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 887                         dev_err(dev, "missing pm reset property in node\n");
 888                 return PTR_ERR(rockchip->pm_rst);
 889         }
 890
 891         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 892         if (IS_ERR(rockchip->pclk_rst)) {
 893                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 894                         dev_err(dev, "missing pclk reset property in node\n");
 895                 return PTR_ERR(rockchip->pclk_rst);
 896         }
 897
 898         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 899         if (IS_ERR(rockchip->aclk_rst)) {
 900                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 901                         dev_err(dev, "missing aclk reset property in node\n");
 902                 return PTR_ERR(rockchip->aclk_rst);
 903         }
 904
 905         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 906         if (IS_ERR(rockchip->ep_gpio)) {
 907                 dev_err(dev, "missing ep-gpios property in node\n");
 908                 return PTR_ERR(rockchip->ep_gpio);
 909         }
 910
 911         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 912         if (IS_ERR(rockchip->aclk_pcie)) {
 913                 dev_err(dev, "aclk clock not found\n");
 914                 return PTR_ERR(rockchip->aclk_pcie);
 915         }
 916
 917         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 918         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 919                 dev_err(dev, "aclk_perf clock not found\n");
 920                 return PTR_ERR(rockchip->aclk_perf_pcie);
 921         }
 922
 923         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 924         if (IS_ERR(rockchip->hclk_pcie)) {
 925                 dev_err(dev, "hclk clock not found\n");
 926                 return PTR_ERR(rockchip->hclk_pcie);
 927         }
 928
 929         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 930         if (IS_ERR(rockchip->clk_pcie_pm)) {
 931                 dev_err(dev, "pm clock not found\n");
 932                 return PTR_ERR(rockchip->clk_pcie_pm);
 933         }
 934
 935         irq = platform_get_irq_byname(pdev, "sys");
 936         if (irq < 0) {
 937                 dev_err(dev, "missing sys IRQ resource\n");
 938                 return -EINVAL;
 939         }
 940
 941         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 942                                IRQF_SHARED, "pcie-sys", rockchip);
 943         if (err) {
 944                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 945                 return err;
 946         }
 947
 948         irq = platform_get_irq_byname(pdev, "legacy");
 949         if (irq < 0) {
 950                 dev_err(dev, "missing legacy IRQ resource\n");
 951                 return -EINVAL;
 952         }
 953
 954         irq_set_chained_handler_and_data(irq,
 955                                          rockchip_pcie_legacy_int_handler,
 956                                          rockchip);
 957
 958         irq = platform_get_irq_byname(pdev, "client");
 959         if (irq < 0) {
 960                 dev_err(dev, "missing client IRQ resource\n");
 961                 return -EINVAL;
 962         }
 963
 964         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 965                                IRQF_SHARED, "pcie-client", rockchip);
 966         if (err) {
 967                 dev_err(dev, "failed to request PCIe client IRQ\n");
 968                 return err;
 969         }
 970
 971         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 972         if (IS_ERR(rockchip->vpcie3v3)) {
 973                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 974                         return -EPROBE_DEFER;
 975                 dev_info(dev, "no vpcie3v3 regulator found\n");
 976         }
 977
 978         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 979         if (IS_ERR(rockchip->vpcie1v8)) {
 980                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
 981                         return -EPROBE_DEFER;
 982                 dev_info(dev, "no vpcie1v8 regulator found\n");
 983         }
 984
 985         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
 986         if (IS_ERR(rockchip->vpcie0v9)) {
 987                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
 988                         return -EPROBE_DEFER;
 989                 dev_info(dev, "no vpcie0v9 regulator found\n");
 990         }
 991
 992         return 0;
 993 }
 994
 995 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
 996 {
 997         struct device *dev = rockchip->dev;
 998         int err;
 999
1000         if (!IS_ERR(rockchip->vpcie3v3)) {
1001                 err = regulator_enable(rockchip->vpcie3v3);
1002                 if (err) {
1003                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1004                         goto err_out;
1005                 }
1006         }
1007
1008         if (!IS_ERR(rockchip->vpcie1v8)) {
1009                 err = regulator_enable(rockchip->vpcie1v8);
1010                 if (err) {
1011                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1012                         goto err_disable_3v3;
1013                 }
1014         }
1015
1016         if (!IS_ERR(rockchip->vpcie0v9)) {
1017                 err = regulator_enable(rockchip->vpcie0v9);
1018                 if (err) {
1019                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1020                         goto err_disable_1v8;
1021                 }
1022         }
1023
1024         return 0;
1025
1026 err_disable_1v8:
1027         if (!IS_ERR(rockchip->vpcie1v8))
1028                 regulator_disable(rockchip->vpcie1v8);
1029 err_disable_3v3:
1030         if (!IS_ERR(rockchip->vpcie3v3))
1031                 regulator_disable(rockchip->vpcie3v3);
1032 err_out:
1033         return err;
1034 }
1035
1036 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1037 {
1038         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1039                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1040         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1041                             PCIE_CORE_INT_MASK);
1042
1043         rockchip_pcie_enable_bw_int(rockchip);
1044 }
1045
1046 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1047                                   irq_hw_number_t hwirq)
1048 {
1049         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1050         irq_set_chip_data(irq, domain->host_data);
1051
1052         return 0;
1053 }
1054
1055 static const struct irq_domain_ops intx_domain_ops = {
1056         .map = rockchip_pcie_intx_map,
1057 };
1058
1059 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1060 {
1061         struct device *dev = rockchip->dev;
1062         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1063
1064         if (!intc) {
1065                 dev_err(dev, "missing child interrupt-controller node\n");
1066                 return -EINVAL;
1067         }
1068
1069         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1070                                                     &intx_domain_ops, rockchip);
1071         if (!rockchip->irq_domain) {
1072                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1073                 return -EINVAL;
1074         }
1075
1076         return 0;
1077 }
1078
1079 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1080                                      int region_no, int type, u8 num_pass_bits,
1081                                      u32 lower_addr, u32 upper_addr)
1082 {
1083         u32 ob_addr_0;
1084         u32 ob_addr_1;
1085         u32 ob_desc_0;
1086         u32 aw_offset;
1087
1088         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1089                 return -EINVAL;
1090         if (num_pass_bits + 1 < 8)
1091                 return -EINVAL;
1092         if (num_pass_bits > 63)
1093                 return -EINVAL;
1094         if (region_no == 0) {
1095                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1096                 return -EINVAL;
1097         }
1098         if (region_no != 0) {
1099                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1100                         return -EINVAL;
1101         }
1102
1103         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1104
1105         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1106         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1107         ob_addr_1 = upper_addr;
1108         ob_desc_0 = (1 << 23 | type);
1109
1110         rockchip_pcie_write(rockchip, ob_addr_0,
1111                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1112         rockchip_pcie_write(rockchip, ob_addr_1,
1113                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1114         rockchip_pcie_write(rockchip, ob_desc_0,
1115                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1116         rockchip_pcie_write(rockchip, 0,
1117                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1118
1119         return 0;
1120 }
1121
1122 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1123                                      int region_no, u8 num_pass_bits,
1124                                      u32 lower_addr, u32 upper_addr)
1125 {
1126         u32 ib_addr_0;
1127         u32 ib_addr_1;
1128         u32 aw_offset;
1129
1130         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1131                 return -EINVAL;
1132         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1133                 return -EINVAL;
1134         if (num_pass_bits > 63)
1135                 return -EINVAL;
1136
1137         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1138
1139         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1140         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1141         ib_addr_1 = upper_addr;
1142
1143         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1144         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1145
1146         return 0;
1147 }
1148
1149 static int rockchip_pcie_probe(struct platform_device *pdev)
1150 {
1151         struct rockchip_pcie *rockchip;
1152         struct device *dev = &pdev->dev;
1153         struct pci_bus *bus, *child;
1154         struct resource_entry *win;
1155         resource_size_t io_base;
1156         struct resource *mem;
1157         struct resource *io;
1158         phys_addr_t io_bus_addr = 0;
1159         u32 io_size;
1160         phys_addr_t mem_bus_addr = 0;
1161         u32 mem_size = 0;
1162         int reg_no;
1163         int err;
1164         int offset;
1165
1166         LIST_HEAD(res);
1167
1168         if (!dev->of_node)
1169                 return -ENODEV;
1170
1171         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1172         if (!rockchip)
1173                 return -ENOMEM;
1174
1175         rockchip->dev = dev;
1176
1177         err = rockchip_pcie_parse_dt(rockchip);
1178         if (err)
1179                 return err;
1180
1181         err = clk_prepare_enable(rockchip->aclk_pcie);
1182         if (err) {
1183                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1184                 goto err_aclk_pcie;
1185         }
1186
1187         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1188         if (err) {
1189                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1190                 goto err_aclk_perf_pcie;
1191         }
1192
1193         err = clk_prepare_enable(rockchip->hclk_pcie);
1194         if (err) {
1195                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1196                 goto err_hclk_pcie;
1197         }
1198
1199         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1200         if (err) {
1201                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1202                 goto err_pcie_pm;
1203         }
1204
1205         err = rockchip_pcie_set_vpcie(rockchip);
1206         if (err) {
1207                 dev_err(dev, "failed to set vpcie regulator\n");
1208                 goto err_set_vpcie;
1209         }
1210
1211         err = rockchip_pcie_init_port(rockchip);
1212         if (err)
1213                 goto err_vpcie;
1214
1215         platform_set_drvdata(pdev, rockchip);
1216
1217         rockchip_pcie_enable_interrupts(rockchip);
1218
1219         err = rockchip_pcie_init_irq_domain(rockchip);
1220         if (err < 0)
1221                 goto err_vpcie;
1222
1223         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1224                                                &res, &io_base);
1225         if (err)
1226                 goto err_vpcie;
1227
1228         err = devm_request_pci_bus_resources(dev, &res);
1229         if (err)
1230                 goto err_vpcie;
1231
1232         /* Get the I/O and memory ranges from DT */
1233         io_size = 0;
1234         resource_list_for_each_entry(win, &res) {
1235                 switch (resource_type(win->res)) {
1236                 case IORESOURCE_IO:
1237                         io = win->res;
1238                         io->name = "I/O";
1239                         io_size = resource_size(io);
1240                         io_bus_addr = io->start - win->offset;
1241                         err = pci_remap_iospace(io, io_base);
1242                         if (err) {
1243                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1244                                          err, io);
1245                                 continue;
1246                         }
1247                         break;
1248                 case IORESOURCE_MEM:
1249                         mem = win->res;
1250                         mem->name = "MEM";
1251                         mem_size = resource_size(mem);
1252                         mem_bus_addr = mem->start - win->offset;
1253                         break;
1254                 case IORESOURCE_BUS:
1255                         rockchip->root_bus_nr = win->res->start;
1256                         break;
1257                 default:
1258                         continue;
1259                 }
1260         }
1261
1262         if (mem_size) {
1263                 for (reg_no = 0; reg_no < (mem_size >> 20); reg_no++) {
1264                         err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1265                                                         AXI_WRAPPER_MEM_WRITE,
1266                                                         20 - 1,
1267                                                         mem_bus_addr +
1268                                                         (reg_no << 20),
1269                                                         0);
1270                         if (err) {
1271                                 dev_err(dev, "program RC mem outbound ATU failed\n");
1272                                 goto err_vpcie;
1273                         }
1274                 }
1275         }
1276
1277         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1278         if (err) {
1279                 dev_err(dev, "program RC mem inbound ATU failed\n");
1280                 goto err_vpcie;
1281         }
1282
1283         offset = mem_size >> 20;
1284
1285         if (io_size) {
1286                 for (reg_no = 0; reg_no < (io_size >> 20); reg_no++) {
1287                         err = rockchip_pcie_prog_ob_atu(rockchip,
1288                                                         reg_no + 1 + offset,
1289                                                         AXI_WRAPPER_IO_WRITE,
1290                                                         20 - 1,
1291                                                         io_bus_addr +
1292                                                         (reg_no << 20),
1293                                                         0);
1294                         if (err) {
1295                                 dev_err(dev, "program RC io outbound ATU failed\n");
1296                                 goto err_vpcie;
1297                         }
1298                 }
1299         }
1300
1301         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1302         if (!bus) {
1303                 err = -ENOMEM;
1304                 goto err_vpcie;
1305         }
1306
1307         pci_bus_size_bridges(bus);
1308         pci_bus_assign_resources(bus);
1309         list_for_each_entry(child, &bus->children, node)
1310                 pcie_bus_configure_settings(child);
1311
1312         pci_bus_add_devices(bus);
1313
1314         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1315
1316         return err;
1317
1318 err_vpcie:
1319         if (!IS_ERR(rockchip->vpcie3v3))
1320                 regulator_disable(rockchip->vpcie3v3);
1321         if (!IS_ERR(rockchip->vpcie1v8))
1322                 regulator_disable(rockchip->vpcie1v8);
1323         if (!IS_ERR(rockchip->vpcie0v9))
1324                 regulator_disable(rockchip->vpcie0v9);
1325 err_set_vpcie:
1326         clk_disable_unprepare(rockchip->clk_pcie_pm);
1327 err_pcie_pm:
1328         clk_disable_unprepare(rockchip->hclk_pcie);
1329 err_hclk_pcie:
1330         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1331 err_aclk_perf_pcie:
1332         clk_disable_unprepare(rockchip->aclk_pcie);
1333 err_aclk_pcie:
1334         return err;
1335 }
1336
1337 static const struct of_device_id rockchip_pcie_of_match[] = {
1338         { .compatible = "rockchip,rk3399-pcie", },
1339         {}
1340 };
1341
1342 static struct platform_driver rockchip_pcie_driver = {
1343         .driver = {
1344                 .name = "rockchip-pcie",
1345                 .of_match_table = rockchip_pcie_of_match,
1346         },
1347         .probe = rockchip_pcie_probe,
1348
1349 };
1350 builtin_platform_driver(rockchip_pcie_driver);