drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/irq.h>
  24 #include <linux/irqchip/chained_irq.h>
  25 #include <linux/irqdomain.h>
  26 #include <linux/kernel.h>
  27 #include <linux/mfd/syscon.h>
  28 #include <linux/of_address.h>
  29 #include <linux/of_device.h>
  30 #include <linux/of_pci.h>
  31 #include <linux/of_platform.h>
  32 #include <linux/of_irq.h>
  33 #include <linux/pci.h>
  34 #include <linux/pci_ids.h>
  35 #include <linux/phy/phy.h>
  36 #include <linux/platform_device.h>
  37 #include <linux/reset.h>
  38 #include <linux/regmap.h>
  39
  40 /*
  41  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  42  * bits.  This allows atomic updates of the register without locking.
  43  */
  44 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  45 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  46
  47 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  48
  49 #define PCIE_CLIENT_BASE                0x0
  50 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  51 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  52 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  53 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  54 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  55 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  56 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  57 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  58 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  59 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  60 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  61 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  62 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  63 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  64 #define   PCIE_CLIENT_INTR_SHIFT                5
  65 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  66 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  67 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  68 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  69 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  70 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  71 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  72 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  73 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  74 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  75 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  76 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  77 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  78 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  79 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  80 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  81
  82 #define PCIE_CLIENT_INT_LEGACY \
  83         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  84         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  85
  86 #define PCIE_CLIENT_INT_CLI \
  87         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  88         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  89         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  90         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  91         PCIE_CLIENT_INT_PHY)
  92
  93 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  94 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
  95 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
  96 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
  97 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
  98 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
  99 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 100 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 101 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 102 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 103 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 104 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 105 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 106 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 107                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 108 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 109 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 110 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 111 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 112 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 113 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 114 #define   PCIE_CORE_INT_RT                      BIT(5)
 115 #define   PCIE_CORE_INT_RTR                     BIT(6)
 116 #define   PCIE_CORE_INT_PE                      BIT(7)
 117 #define   PCIE_CORE_INT_MTR                     BIT(8)
 118 #define   PCIE_CORE_INT_UCR                     BIT(9)
 119 #define   PCIE_CORE_INT_FCE                     BIT(10)
 120 #define   PCIE_CORE_INT_CT                      BIT(11)
 121 #define   PCIE_CORE_INT_UTC                     BIT(18)
 122 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 123 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 124 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 125
 126 #define PCIE_CORE_INT \
 127                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 128                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 129                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 130                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 131                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 132                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 133                  PCIE_CORE_INT_MMVC)
 134
 135 #define PCIE_RC_CONFIG_BASE             0xa00000
 136 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
 137 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 138 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 139 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 140 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 141 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 142 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 143 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 144 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 145 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 146 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 147
 148 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 149 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 150 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 151 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 152 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 153 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 154 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 155
 156 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 157 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 158 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 159 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 160 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 161
 162 /* Size of one AXI Region (not Region 0) */
 163 #define AXI_REGION_SIZE                         BIT(20)
 164 /* Size of Region 0, equal to sum of sizes of other regions */
 165 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 166 #define OB_REG_SIZE_SHIFT                       5
 167 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 168 #define AXI_WRAPPER_IO_WRITE                    0x6
 169 #define AXI_WRAPPER_MEM_WRITE                   0x2
 170
 171 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 172 #define MIN_AXI_ADDR_BITS_PASSED                8
 173 #define ROCKCHIP_VENDOR_ID                      0x1d87
 174 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 175 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 176 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 177 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 178 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 179           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 180            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 181
 182 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 183 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 184 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 185 #define MAX_AXI_WRAPPER_REGION_NUM              33
 186
 187 struct rockchip_pcie {
 188         void    __iomem *reg_base;              /* DT axi-base */
 189         void    __iomem *apb_base;              /* DT apb-base */
 190         struct  phy *phy;
 191         struct  reset_control *core_rst;
 192         struct  reset_control *mgmt_rst;
 193         struct  reset_control *mgmt_sticky_rst;
 194         struct  reset_control *pipe_rst;
 195         struct  reset_control *pm_rst;
 196         struct  reset_control *aclk_rst;
 197         struct  reset_control *pclk_rst;
 198         struct  clk *aclk_pcie;
 199         struct  clk *aclk_perf_pcie;
 200         struct  clk *hclk_pcie;
 201         struct  clk *clk_pcie_pm;
 202         struct  regulator *vpcie3v3; /* 3.3V power supply */
 203         struct  regulator *vpcie1v8; /* 1.8V power supply */
 204         struct  regulator *vpcie0v9; /* 0.9V power supply */
 205         struct  gpio_desc *ep_gpio;
 206         u32     lanes;
 207         u8      root_bus_nr;
 208         int     link_gen;
 209         struct  device *dev;
 210         struct  irq_domain *irq_domain;
 211 };
 212
 213 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 214 {
 215         return readl(rockchip->apb_base + reg);
 216 }
 217
 218 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 219                                 u32 reg)
 220 {
 221         writel(val, rockchip->apb_base + reg);
 222 }
 223
 224 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 225 {
 226         u32 status;
 227
 228         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 229         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 230         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 231 }
 232
 233 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 234 {
 235         u32 status;
 236
 237         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 238         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 239         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 240 }
 241
 242 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 243 {
 244         u32 val;
 245
 246         /* Update Tx credit maximum update interval */
 247         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 248         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 249         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 250         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 251 }
 252
 253 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 254                                       struct pci_bus *bus, int dev)
 255 {
 256         /* access only one slot on each root port */
 257         if (bus->number == rockchip->root_bus_nr && dev > 0)
 258                 return 0;
 259
 260         /*
 261          * do not read more than one device on the bus directly attached
 262          * to RC's downstream side.
 263          */
 264         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 265                 return 0;
 266
 267         return 1;
 268 }
 269
 270 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 271                                      int where, int size, u32 *val)
 272 {
 273         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 274
 275         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 276                 *val = 0;
 277                 return PCIBIOS_BAD_REGISTER_NUMBER;
 278         }
 279
 280         if (size == 4) {
 281                 *val = readl(addr);
 282         } else if (size == 2) {
 283                 *val = readw(addr);
 284         } else if (size == 1) {
 285                 *val = readb(addr);
 286         } else {
 287                 *val = 0;
 288                 return PCIBIOS_BAD_REGISTER_NUMBER;
 289         }
 290         return PCIBIOS_SUCCESSFUL;
 291 }
 292
 293 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 294                                      int where, int size, u32 val)
 295 {
 296         u32 mask, tmp, offset;
 297
 298         offset = where & ~0x3;
 299
 300         if (size == 4) {
 301                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 302                 return PCIBIOS_SUCCESSFUL;
 303         }
 304
 305         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 306
 307         /*
 308          * N.B. This read/modify/write isn't safe in general because it can
 309          * corrupt RW1C bits in adjacent registers.  But the hardware
 310          * doesn't support smaller writes.
 311          */
 312         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 313         tmp |= val << ((where & 0x3) * 8);
 314         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 315
 316         return PCIBIOS_SUCCESSFUL;
 317 }
 318
 319 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 320                                        struct pci_bus *bus, u32 devfn,
 321                                        int where, int size, u32 *val)
 322 {
 323         u32 busdev;
 324
 325         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 326                                 PCI_FUNC(devfn), where);
 327
 328         if (!IS_ALIGNED(busdev, size)) {
 329                 *val = 0;
 330                 return PCIBIOS_BAD_REGISTER_NUMBER;
 331         }
 332
 333         if (size == 4) {
 334                 *val = readl(rockchip->reg_base + busdev);
 335         } else if (size == 2) {
 336                 *val = readw(rockchip->reg_base + busdev);
 337         } else if (size == 1) {
 338                 *val = readb(rockchip->reg_base + busdev);
 339         } else {
 340                 *val = 0;
 341                 return PCIBIOS_BAD_REGISTER_NUMBER;
 342         }
 343         return PCIBIOS_SUCCESSFUL;
 344 }
 345
 346 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 347                                        struct pci_bus *bus, u32 devfn,
 348                                        int where, int size, u32 val)
 349 {
 350         u32 busdev;
 351
 352         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 353                                 PCI_FUNC(devfn), where);
 354         if (!IS_ALIGNED(busdev, size))
 355                 return PCIBIOS_BAD_REGISTER_NUMBER;
 356
 357         if (size == 4)
 358                 writel(val, rockchip->reg_base + busdev);
 359         else if (size == 2)
 360                 writew(val, rockchip->reg_base + busdev);
 361         else if (size == 1)
 362                 writeb(val, rockchip->reg_base + busdev);
 363         else
 364                 return PCIBIOS_BAD_REGISTER_NUMBER;
 365
 366         return PCIBIOS_SUCCESSFUL;
 367 }
 368
 369 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 370                                  int size, u32 *val)
 371 {
 372         struct rockchip_pcie *rockchip = bus->sysdata;
 373
 374         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 375                 *val = 0xffffffff;
 376                 return PCIBIOS_DEVICE_NOT_FOUND;
 377         }
 378
 379         if (bus->number == rockchip->root_bus_nr)
 380                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 381
 382         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 383 }
 384
 385 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 386                                  int where, int size, u32 val)
 387 {
 388         struct rockchip_pcie *rockchip = bus->sysdata;
 389
 390         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 391                 return PCIBIOS_DEVICE_NOT_FOUND;
 392
 393         if (bus->number == rockchip->root_bus_nr)
 394                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 395
 396         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 397 }
 398
 399 static struct pci_ops rockchip_pcie_ops = {
 400         .read = rockchip_pcie_rd_conf,
 401         .write = rockchip_pcie_wr_conf,
 402 };
 403
 404 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 405 {
 406         u32 status, curr, scale, power;
 407
 408         if (IS_ERR(rockchip->vpcie3v3))
 409                 return;
 410
 411         /*
 412          * Set RC's captured slot power limit and scale if
 413          * vpcie3v3 available. The default values are both zero
 414          * which means the software should set these two according
 415          * to the actual power supply.
 416          */
 417         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 418         if (curr > 0) {
 419                 scale = 3; /* 0.001x */
 420                 curr = curr / 1000; /* convert to mA */
 421                 power = (curr * 3300) / 1000; /* milliwatt */
 422                 while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 423                         if (!scale) {
 424                                 dev_warn(rockchip->dev, "invalid power supply\n");
 425                                 return;
 426                         }
 427                         scale--;
 428                         power = power / 10;
 429                 }
 430
 431                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 432                 status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 433                           (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 434                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 435         }
 436 }
 437
 438 /**
 439  * rockchip_pcie_init_port - Initialize hardware
 440  * @rockchip: PCIe port information
 441  */
 442 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 443 {
 444         struct device *dev = rockchip->dev;
 445         int err;
 446         u32 status;
 447         unsigned long timeout;
 448
 449         gpiod_set_value(rockchip->ep_gpio, 0);
 450
 451         err = reset_control_assert(rockchip->aclk_rst);
 452         if (err) {
 453                 dev_err(dev, "assert aclk_rst err %d\n", err);
 454                 return err;
 455         }
 456
 457         err = reset_control_assert(rockchip->pclk_rst);
 458         if (err) {
 459                 dev_err(dev, "assert pclk_rst err %d\n", err);
 460                 return err;
 461         }
 462
 463         err = reset_control_assert(rockchip->pm_rst);
 464         if (err) {
 465                 dev_err(dev, "assert pm_rst err %d\n", err);
 466                 return err;
 467         }
 468
 469         udelay(10);
 470
 471         err = reset_control_deassert(rockchip->pm_rst);
 472         if (err) {
 473                 dev_err(dev, "deassert pm_rst err %d\n", err);
 474                 return err;
 475         }
 476
 477         err = reset_control_deassert(rockchip->aclk_rst);
 478         if (err) {
 479                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 480                 return err;
 481         }
 482
 483         err = reset_control_deassert(rockchip->pclk_rst);
 484         if (err) {
 485                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 486                 return err;
 487         }
 488
 489         err = phy_init(rockchip->phy);
 490         if (err < 0) {
 491                 dev_err(dev, "fail to init phy, err %d\n", err);
 492                 return err;
 493         }
 494
 495         err = reset_control_assert(rockchip->core_rst);
 496         if (err) {
 497                 dev_err(dev, "assert core_rst err %d\n", err);
 498                 return err;
 499         }
 500
 501         err = reset_control_assert(rockchip->mgmt_rst);
 502         if (err) {
 503                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 504                 return err;
 505         }
 506
 507         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 508         if (err) {
 509                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 510                 return err;
 511         }
 512
 513         err = reset_control_assert(rockchip->pipe_rst);
 514         if (err) {
 515                 dev_err(dev, "assert pipe_rst err %d\n", err);
 516                 return err;
 517         }
 518
 519         if (rockchip->link_gen == 2)
 520                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 521                                     PCIE_CLIENT_CONFIG);
 522         else
 523                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 524                                     PCIE_CLIENT_CONFIG);
 525
 526         rockchip_pcie_write(rockchip,
 527                             PCIE_CLIENT_CONF_ENABLE |
 528                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 529                             PCIE_CLIENT_ARI_ENABLE |
 530                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 531                             PCIE_CLIENT_MODE_RC,
 532                             PCIE_CLIENT_CONFIG);
 533
 534         err = phy_power_on(rockchip->phy);
 535         if (err) {
 536                 dev_err(dev, "fail to power on phy, err %d\n", err);
 537                 return err;
 538         }
 539
 540         /*
 541          * Please don't reorder the deassert sequence of the following
 542          * four reset pins.
 543          */
 544         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 545         if (err) {
 546                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 547                 return err;
 548         }
 549
 550         err = reset_control_deassert(rockchip->core_rst);
 551         if (err) {
 552                 dev_err(dev, "deassert core_rst err %d\n", err);
 553                 return err;
 554         }
 555
 556         err = reset_control_deassert(rockchip->mgmt_rst);
 557         if (err) {
 558                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 559                 return err;
 560         }
 561
 562         err = reset_control_deassert(rockchip->pipe_rst);
 563         if (err) {
 564                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 565                 return err;
 566         }
 567
 568         /* Fix the transmitted FTS count desired to exit from L0s. */
 569         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 570         status = (status & PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 571                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 572         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 573
 574         rockchip_pcie_set_power_limit(rockchip);
 575
 576         /* Set RC's clock architecture as common clock */
 577         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 578         status |= PCI_EXP_LNKCTL_CCC;
 579         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 580
 581         /* Enable Gen1 training */
 582         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 583                             PCIE_CLIENT_CONFIG);
 584
 585         gpiod_set_value(rockchip->ep_gpio, 1);
 586
 587         /* 500ms timeout value should be enough for Gen1/2 training */
 588         timeout = jiffies + msecs_to_jiffies(500);
 589
 590         for (;;) {
 591                 status = rockchip_pcie_read(rockchip,
 592                                             PCIE_CLIENT_BASIC_STATUS1);
 593                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
 594                     PCIE_CLIENT_LINK_STATUS_UP) {
 595                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
 596                         break;
 597                 }
 598
 599                 if (time_after(jiffies, timeout)) {
 600                         dev_err(dev, "PCIe link training gen1 timeout!\n");
 601                         return -ETIMEDOUT;
 602                 }
 603
 604                 msleep(20);
 605         }
 606
 607         if (rockchip->link_gen == 2) {
 608                 /*
 609                  * Enable retrain for gen2. This should be configured only after
 610                  * gen1 finished.
 611                  */
 612                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 613                 status |= PCI_EXP_LNKCTL_RL;
 614                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 615
 616                 timeout = jiffies + msecs_to_jiffies(500);
 617                 for (;;) {
 618                         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 619                         if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
 620                             PCIE_CORE_PL_CONF_SPEED_5G) {
 621                                 dev_dbg(dev, "PCIe link training gen2 pass!\n");
 622                                 break;
 623                         }
 624
 625                         if (time_after(jiffies, timeout)) {
 626                                 dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 627                                 break;
 628                         }
 629
 630                         msleep(20);
 631                 }
 632         }
 633
 634         /* Check the final link width from negotiated lane counter from MGMT */
 635         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 636         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 637                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 638         dev_dbg(dev, "current link width is x%d\n", status);
 639
 640         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 641                             PCIE_RC_CONFIG_VENDOR);
 642         rockchip_pcie_write(rockchip,
 643                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 644                             PCIE_RC_CONFIG_RID_CCR);
 645
 646         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 647         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 648         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 649         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 650
 651         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 652
 653         rockchip_pcie_write(rockchip,
 654                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 655                             PCIE_CORE_OB_REGION_ADDR0);
 656         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 657                             PCIE_CORE_OB_REGION_ADDR1);
 658         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 659         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 660
 661         return 0;
 662 }
 663
 664 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 665 {
 666         struct rockchip_pcie *rockchip = arg;
 667         struct device *dev = rockchip->dev;
 668         u32 reg;
 669         u32 sub_reg;
 670
 671         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 672         if (reg & PCIE_CLIENT_INT_LOCAL) {
 673                 dev_dbg(dev, "local interrupt received\n");
 674                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 675                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 676                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 677
 678                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 679                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 680
 681                 if (sub_reg & PCIE_CORE_INT_RRPE)
 682                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 683
 684                 if (sub_reg & PCIE_CORE_INT_PRFO)
 685                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 686
 687                 if (sub_reg & PCIE_CORE_INT_CRFO)
 688                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 689
 690                 if (sub_reg & PCIE_CORE_INT_RT)
 691                         dev_dbg(dev, "replay timer timed out\n");
 692
 693                 if (sub_reg & PCIE_CORE_INT_RTR)
 694                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 695
 696                 if (sub_reg & PCIE_CORE_INT_PE)
 697                         dev_dbg(dev, "phy error detected on receive side\n");
 698
 699                 if (sub_reg & PCIE_CORE_INT_MTR)
 700                         dev_dbg(dev, "malformed TLP received from the link\n");
 701
 702                 if (sub_reg & PCIE_CORE_INT_UCR)
 703                         dev_dbg(dev, "malformed TLP received from the link\n");
 704
 705                 if (sub_reg & PCIE_CORE_INT_FCE)
 706                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 707
 708                 if (sub_reg & PCIE_CORE_INT_CT)
 709                         dev_dbg(dev, "a request timed out waiting for completion\n");
 710
 711                 if (sub_reg & PCIE_CORE_INT_UTC)
 712                         dev_dbg(dev, "unmapped TC error\n");
 713
 714                 if (sub_reg & PCIE_CORE_INT_MMVC)
 715                         dev_dbg(dev, "MSI mask register changes\n");
 716
 717                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 718         } else if (reg & PCIE_CLIENT_INT_PHY) {
 719                 dev_dbg(dev, "phy link changes\n");
 720                 rockchip_pcie_update_txcredit_mui(rockchip);
 721                 rockchip_pcie_clr_bw_int(rockchip);
 722         }
 723
 724         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 725                             PCIE_CLIENT_INT_STATUS);
 726
 727         return IRQ_HANDLED;
 728 }
 729
 730 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 731 {
 732         struct rockchip_pcie *rockchip = arg;
 733         struct device *dev = rockchip->dev;
 734         u32 reg;
 735
 736         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 737         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 738                 dev_dbg(dev, "legacy done interrupt received\n");
 739
 740         if (reg & PCIE_CLIENT_INT_MSG)
 741                 dev_dbg(dev, "message done interrupt received\n");
 742
 743         if (reg & PCIE_CLIENT_INT_HOT_RST)
 744                 dev_dbg(dev, "hot reset interrupt received\n");
 745
 746         if (reg & PCIE_CLIENT_INT_DPA)
 747                 dev_dbg(dev, "dpa interrupt received\n");
 748
 749         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 750                 dev_dbg(dev, "fatal error interrupt received\n");
 751
 752         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 753                 dev_dbg(dev, "no fatal error interrupt received\n");
 754
 755         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 756                 dev_dbg(dev, "correctable error interrupt received\n");
 757
 758         if (reg & PCIE_CLIENT_INT_PHY)
 759                 dev_dbg(dev, "phy interrupt received\n");
 760
 761         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 762                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 763                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 764                               PCIE_CLIENT_INT_NFATAL_ERR |
 765                               PCIE_CLIENT_INT_CORR_ERR |
 766                               PCIE_CLIENT_INT_PHY),
 767                    PCIE_CLIENT_INT_STATUS);
 768
 769         return IRQ_HANDLED;
 770 }
 771
 772 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 773 {
 774         struct irq_chip *chip = irq_desc_get_chip(desc);
 775         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 776         struct device *dev = rockchip->dev;
 777         u32 reg;
 778         u32 hwirq;
 779         u32 virq;
 780
 781         chained_irq_enter(chip, desc);
 782
 783         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 784         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 785
 786         while (reg) {
 787                 hwirq = ffs(reg) - 1;
 788                 reg &= ~BIT(hwirq);
 789
 790                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 791                 if (virq)
 792                         generic_handle_irq(virq);
 793                 else
 794                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 795         }
 796
 797         chained_irq_exit(chip, desc);
 798 }
 799
 800
 801 /**
 802  * rockchip_pcie_parse_dt - Parse Device Tree
 803  * @rockchip: PCIe port information
 804  *
 805  * Return: '0' on success and error value on failure
 806  */
 807 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 808 {
 809         struct device *dev = rockchip->dev;
 810         struct platform_device *pdev = to_platform_device(dev);
 811         struct device_node *node = dev->of_node;
 812         struct resource *regs;
 813         int irq;
 814         int err;
 815
 816         regs = platform_get_resource_byname(pdev,
 817                                             IORESOURCE_MEM,
 818                                             "axi-base");
 819         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 820         if (IS_ERR(rockchip->reg_base))
 821                 return PTR_ERR(rockchip->reg_base);
 822
 823         regs = platform_get_resource_byname(pdev,
 824                                             IORESOURCE_MEM,
 825                                             "apb-base");
 826         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 827         if (IS_ERR(rockchip->apb_base))
 828                 return PTR_ERR(rockchip->apb_base);
 829
 830         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 831         if (IS_ERR(rockchip->phy)) {
 832                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 833                         dev_err(dev, "missing phy\n");
 834                 return PTR_ERR(rockchip->phy);
 835         }
 836
 837         rockchip->lanes = 1;
 838         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 839         if (!err && (rockchip->lanes == 0 ||
 840                      rockchip->lanes == 3 ||
 841                      rockchip->lanes > 4)) {
 842                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 843                 rockchip->lanes = 1;
 844         }
 845
 846         rockchip->link_gen = of_pci_get_max_link_speed(node);
 847         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 848                 rockchip->link_gen = 2;
 849
 850         rockchip->core_rst = devm_reset_control_get(dev, "core");
 851         if (IS_ERR(rockchip->core_rst)) {
 852                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 853                         dev_err(dev, "missing core reset property in node\n");
 854                 return PTR_ERR(rockchip->core_rst);
 855         }
 856
 857         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 858         if (IS_ERR(rockchip->mgmt_rst)) {
 859                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 860                         dev_err(dev, "missing mgmt reset property in node\n");
 861                 return PTR_ERR(rockchip->mgmt_rst);
 862         }
 863
 864         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 865         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 866                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 867                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 868                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 869         }
 870
 871         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 872         if (IS_ERR(rockchip->pipe_rst)) {
 873                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 874                         dev_err(dev, "missing pipe reset property in node\n");
 875                 return PTR_ERR(rockchip->pipe_rst);
 876         }
 877
 878         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 879         if (IS_ERR(rockchip->pm_rst)) {
 880                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 881                         dev_err(dev, "missing pm reset property in node\n");
 882                 return PTR_ERR(rockchip->pm_rst);
 883         }
 884
 885         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 886         if (IS_ERR(rockchip->pclk_rst)) {
 887                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 888                         dev_err(dev, "missing pclk reset property in node\n");
 889                 return PTR_ERR(rockchip->pclk_rst);
 890         }
 891
 892         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 893         if (IS_ERR(rockchip->aclk_rst)) {
 894                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 895                         dev_err(dev, "missing aclk reset property in node\n");
 896                 return PTR_ERR(rockchip->aclk_rst);
 897         }
 898
 899         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 900         if (IS_ERR(rockchip->ep_gpio)) {
 901                 dev_err(dev, "missing ep-gpios property in node\n");
 902                 return PTR_ERR(rockchip->ep_gpio);
 903         }
 904
 905         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 906         if (IS_ERR(rockchip->aclk_pcie)) {
 907                 dev_err(dev, "aclk clock not found\n");
 908                 return PTR_ERR(rockchip->aclk_pcie);
 909         }
 910
 911         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 912         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 913                 dev_err(dev, "aclk_perf clock not found\n");
 914                 return PTR_ERR(rockchip->aclk_perf_pcie);
 915         }
 916
 917         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 918         if (IS_ERR(rockchip->hclk_pcie)) {
 919                 dev_err(dev, "hclk clock not found\n");
 920                 return PTR_ERR(rockchip->hclk_pcie);
 921         }
 922
 923         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 924         if (IS_ERR(rockchip->clk_pcie_pm)) {
 925                 dev_err(dev, "pm clock not found\n");
 926                 return PTR_ERR(rockchip->clk_pcie_pm);
 927         }
 928
 929         irq = platform_get_irq_byname(pdev, "sys");
 930         if (irq < 0) {
 931                 dev_err(dev, "missing sys IRQ resource\n");
 932                 return -EINVAL;
 933         }
 934
 935         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 936                                IRQF_SHARED, "pcie-sys", rockchip);
 937         if (err) {
 938                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 939                 return err;
 940         }
 941
 942         irq = platform_get_irq_byname(pdev, "legacy");
 943         if (irq < 0) {
 944                 dev_err(dev, "missing legacy IRQ resource\n");
 945                 return -EINVAL;
 946         }
 947
 948         irq_set_chained_handler_and_data(irq,
 949                                          rockchip_pcie_legacy_int_handler,
 950                                          rockchip);
 951
 952         irq = platform_get_irq_byname(pdev, "client");
 953         if (irq < 0) {
 954                 dev_err(dev, "missing client IRQ resource\n");
 955                 return -EINVAL;
 956         }
 957
 958         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 959                                IRQF_SHARED, "pcie-client", rockchip);
 960         if (err) {
 961                 dev_err(dev, "failed to request PCIe client IRQ\n");
 962                 return err;
 963         }
 964
 965         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 966         if (IS_ERR(rockchip->vpcie3v3)) {
 967                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 968                         return -EPROBE_DEFER;
 969                 dev_info(dev, "no vpcie3v3 regulator found\n");
 970         }
 971
 972         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 973         if (IS_ERR(rockchip->vpcie1v8)) {
 974                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
 975                         return -EPROBE_DEFER;
 976                 dev_info(dev, "no vpcie1v8 regulator found\n");
 977         }
 978
 979         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
 980         if (IS_ERR(rockchip->vpcie0v9)) {
 981                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
 982                         return -EPROBE_DEFER;
 983                 dev_info(dev, "no vpcie0v9 regulator found\n");
 984         }
 985
 986         return 0;
 987 }
 988
 989 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
 990 {
 991         struct device *dev = rockchip->dev;
 992         int err;
 993
 994         if (!IS_ERR(rockchip->vpcie3v3)) {
 995                 err = regulator_enable(rockchip->vpcie3v3);
 996                 if (err) {
 997                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
 998                         goto err_out;
 999                 }
1000         }
1001
1002         if (!IS_ERR(rockchip->vpcie1v8)) {
1003                 err = regulator_enable(rockchip->vpcie1v8);
1004                 if (err) {
1005                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1006                         goto err_disable_3v3;
1007                 }
1008         }
1009
1010         if (!IS_ERR(rockchip->vpcie0v9)) {
1011                 err = regulator_enable(rockchip->vpcie0v9);
1012                 if (err) {
1013                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1014                         goto err_disable_1v8;
1015                 }
1016         }
1017
1018         return 0;
1019
1020 err_disable_1v8:
1021         if (!IS_ERR(rockchip->vpcie1v8))
1022                 regulator_disable(rockchip->vpcie1v8);
1023 err_disable_3v3:
1024         if (!IS_ERR(rockchip->vpcie3v3))
1025                 regulator_disable(rockchip->vpcie3v3);
1026 err_out:
1027         return err;
1028 }
1029
1030 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1031 {
1032         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1033                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1034         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1035                             PCIE_CORE_INT_MASK);
1036
1037         rockchip_pcie_enable_bw_int(rockchip);
1038 }
1039
1040 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1041                                   irq_hw_number_t hwirq)
1042 {
1043         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1044         irq_set_chip_data(irq, domain->host_data);
1045
1046         return 0;
1047 }
1048
1049 static const struct irq_domain_ops intx_domain_ops = {
1050         .map = rockchip_pcie_intx_map,
1051 };
1052
1053 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1054 {
1055         struct device *dev = rockchip->dev;
1056         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1057
1058         if (!intc) {
1059                 dev_err(dev, "missing child interrupt-controller node\n");
1060                 return -EINVAL;
1061         }
1062
1063         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1064                                                     &intx_domain_ops, rockchip);
1065         if (!rockchip->irq_domain) {
1066                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1067                 return -EINVAL;
1068         }
1069
1070         return 0;
1071 }
1072
1073 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1074                                      int region_no, int type, u8 num_pass_bits,
1075                                      u32 lower_addr, u32 upper_addr)
1076 {
1077         u32 ob_addr_0;
1078         u32 ob_addr_1;
1079         u32 ob_desc_0;
1080         u32 aw_offset;
1081
1082         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1083                 return -EINVAL;
1084         if (num_pass_bits + 1 < 8)
1085                 return -EINVAL;
1086         if (num_pass_bits > 63)
1087                 return -EINVAL;
1088         if (region_no == 0) {
1089                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1090                 return -EINVAL;
1091         }
1092         if (region_no != 0) {
1093                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1094                         return -EINVAL;
1095         }
1096
1097         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1098
1099         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1100         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1101         ob_addr_1 = upper_addr;
1102         ob_desc_0 = (1 << 23 | type);
1103
1104         rockchip_pcie_write(rockchip, ob_addr_0,
1105                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1106         rockchip_pcie_write(rockchip, ob_addr_1,
1107                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1108         rockchip_pcie_write(rockchip, ob_desc_0,
1109                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1110         rockchip_pcie_write(rockchip, 0,
1111                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1112
1113         return 0;
1114 }
1115
1116 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1117                                      int region_no, u8 num_pass_bits,
1118                                      u32 lower_addr, u32 upper_addr)
1119 {
1120         u32 ib_addr_0;
1121         u32 ib_addr_1;
1122         u32 aw_offset;
1123
1124         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1125                 return -EINVAL;
1126         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1127                 return -EINVAL;
1128         if (num_pass_bits > 63)
1129                 return -EINVAL;
1130
1131         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1132
1133         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1134         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1135         ib_addr_1 = upper_addr;
1136
1137         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1138         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1139
1140         return 0;
1141 }
1142
1143 static int rockchip_pcie_probe(struct platform_device *pdev)
1144 {
1145         struct rockchip_pcie *rockchip;
1146         struct device *dev = &pdev->dev;
1147         struct pci_bus *bus, *child;
1148         struct resource_entry *win;
1149         resource_size_t io_base;
1150         struct resource *mem;
1151         struct resource *io;
1152         phys_addr_t io_bus_addr = 0;
1153         u32 io_size;
1154         phys_addr_t mem_bus_addr = 0;
1155         u32 mem_size = 0;
1156         int reg_no;
1157         int err;
1158         int offset;
1159
1160         LIST_HEAD(res);
1161
1162         if (!dev->of_node)
1163                 return -ENODEV;
1164
1165         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1166         if (!rockchip)
1167                 return -ENOMEM;
1168
1169         rockchip->dev = dev;
1170
1171         err = rockchip_pcie_parse_dt(rockchip);
1172         if (err)
1173                 return err;
1174
1175         err = clk_prepare_enable(rockchip->aclk_pcie);
1176         if (err) {
1177                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1178                 goto err_aclk_pcie;
1179         }
1180
1181         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1182         if (err) {
1183                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1184                 goto err_aclk_perf_pcie;
1185         }
1186
1187         err = clk_prepare_enable(rockchip->hclk_pcie);
1188         if (err) {
1189                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1190                 goto err_hclk_pcie;
1191         }
1192
1193         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1194         if (err) {
1195                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1196                 goto err_pcie_pm;
1197         }
1198
1199         err = rockchip_pcie_set_vpcie(rockchip);
1200         if (err) {
1201                 dev_err(dev, "failed to set vpcie regulator\n");
1202                 goto err_set_vpcie;
1203         }
1204
1205         err = rockchip_pcie_init_port(rockchip);
1206         if (err)
1207                 goto err_vpcie;
1208
1209         platform_set_drvdata(pdev, rockchip);
1210
1211         rockchip_pcie_enable_interrupts(rockchip);
1212
1213         err = rockchip_pcie_init_irq_domain(rockchip);
1214         if (err < 0)
1215                 goto err_vpcie;
1216
1217         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1218                                                &res, &io_base);
1219         if (err)
1220                 goto err_vpcie;
1221
1222         err = devm_request_pci_bus_resources(dev, &res);
1223         if (err)
1224                 goto err_vpcie;
1225
1226         /* Get the I/O and memory ranges from DT */
1227         io_size = 0;
1228         resource_list_for_each_entry(win, &res) {
1229                 switch (resource_type(win->res)) {
1230                 case IORESOURCE_IO:
1231                         io = win->res;
1232                         io->name = "I/O";
1233                         io_size = resource_size(io);
1234                         io_bus_addr = io->start - win->offset;
1235                         err = pci_remap_iospace(io, io_base);
1236                         if (err) {
1237                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1238                                          err, io);
1239                                 continue;
1240                         }
1241                         break;
1242                 case IORESOURCE_MEM:
1243                         mem = win->res;
1244                         mem->name = "MEM";
1245                         mem_size = resource_size(mem);
1246                         mem_bus_addr = mem->start - win->offset;
1247                         break;
1248                 case IORESOURCE_BUS:
1249                         rockchip->root_bus_nr = win->res->start;
1250                         break;
1251                 default:
1252                         continue;
1253                 }
1254         }
1255
1256         if (mem_size) {
1257                 for (reg_no = 0; reg_no < (mem_size >> 20); reg_no++) {
1258                         err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1259                                                         AXI_WRAPPER_MEM_WRITE,
1260                                                         20 - 1,
1261                                                         mem_bus_addr +
1262                                                         (reg_no << 20),
1263                                                         0);
1264                         if (err) {
1265                                 dev_err(dev, "program RC mem outbound ATU failed\n");
1266                                 goto err_vpcie;
1267                         }
1268                 }
1269         }
1270
1271         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1272         if (err) {
1273                 dev_err(dev, "program RC mem inbound ATU failed\n");
1274                 goto err_vpcie;
1275         }
1276
1277         offset = mem_size >> 20;
1278
1279         if (io_size) {
1280                 for (reg_no = 0; reg_no < (io_size >> 20); reg_no++) {
1281                         err = rockchip_pcie_prog_ob_atu(rockchip,
1282                                                         reg_no + 1 + offset,
1283                                                         AXI_WRAPPER_IO_WRITE,
1284                                                         20 - 1,
1285                                                         io_bus_addr +
1286                                                         (reg_no << 20),
1287                                                         0);
1288                         if (err) {
1289                                 dev_err(dev, "program RC io outbound ATU failed\n");
1290                                 goto err_vpcie;
1291                         }
1292                 }
1293         }
1294
1295         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1296         if (!bus) {
1297                 err = -ENOMEM;
1298                 goto err_vpcie;
1299         }
1300
1301         pci_bus_size_bridges(bus);
1302         pci_bus_assign_resources(bus);
1303         list_for_each_entry(child, &bus->children, node)
1304                 pcie_bus_configure_settings(child);
1305
1306         pci_bus_add_devices(bus);
1307
1308         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1309
1310         return err;
1311
1312 err_vpcie:
1313         if (!IS_ERR(rockchip->vpcie3v3))
1314                 regulator_disable(rockchip->vpcie3v3);
1315         if (!IS_ERR(rockchip->vpcie1v8))
1316                 regulator_disable(rockchip->vpcie1v8);
1317         if (!IS_ERR(rockchip->vpcie0v9))
1318                 regulator_disable(rockchip->vpcie0v9);
1319 err_set_vpcie:
1320         clk_disable_unprepare(rockchip->clk_pcie_pm);
1321 err_pcie_pm:
1322         clk_disable_unprepare(rockchip->hclk_pcie);
1323 err_hclk_pcie:
1324         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1325 err_aclk_perf_pcie:
1326         clk_disable_unprepare(rockchip->aclk_pcie);
1327 err_aclk_pcie:
1328         return err;
1329 }
1330
1331 static const struct of_device_id rockchip_pcie_of_match[] = {
1332         { .compatible = "rockchip,rk3399-pcie", },
1333         {}
1334 };
1335
1336 static struct platform_driver rockchip_pcie_driver = {
1337         .driver = {
1338                 .name = "rockchip-pcie",
1339                 .of_match_table = rockchip_pcie_of_match,
1340         },
1341         .probe = rockchip_pcie_probe,
1342
1343 };
1344 builtin_platform_driver(rockchip_pcie_driver);