drivers/gpu/drm/radeon/radeon_uvd.c

   1 /*
   2  * Copyright 2011 Advanced Micro Devices, Inc.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  14  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  15  * FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT. IN NO EVENT SHALL
  16  * THE COPYRIGHT HOLDERS, AUTHORS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM,
  17  * DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR
  18  * OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE
  19  * USE OR OTHER DEALINGS IN THE SOFTWARE.
  20  *
  21  * The above copyright notice and this permission notice (including the
  22  * next paragraph) shall be included in all copies or substantial portions
  23  * of the Software.
  24  *
  25  */
  26 /*
  27  * Authors:
  28  *    Christian König <deathsimple@vodafone.de>
  29  */
  30
  31 #include <linux/firmware.h>
  32 #include <linux/module.h>
  33 #include <drm/drmP.h>
  34 #include <drm/drm.h>
  35
  36 #include "radeon.h"
  37 #include "r600d.h"
  38
  39 /* 1 second timeout */
  40 #define UVD_IDLE_TIMEOUT_MS     1000
  41
  42 /* Firmware Names */
  43 #define FIRMWARE_RV710          "radeon/RV710_uvd.bin"
  44 #define FIRMWARE_CYPRESS        "radeon/CYPRESS_uvd.bin"
  45 #define FIRMWARE_SUMO           "radeon/SUMO_uvd.bin"
  46 #define FIRMWARE_TAHITI         "radeon/TAHITI_uvd.bin"
  47
  48 MODULE_FIRMWARE(FIRMWARE_RV710);
  49 MODULE_FIRMWARE(FIRMWARE_CYPRESS);
  50 MODULE_FIRMWARE(FIRMWARE_SUMO);
  51 MODULE_FIRMWARE(FIRMWARE_TAHITI);
  52
  53 static void radeon_uvd_idle_work_handler(struct work_struct *work);
  54
  55 int radeon_uvd_init(struct radeon_device *rdev)
  56 {
  57         struct platform_device *pdev;
  58         unsigned long bo_size;
  59         const char *fw_name;
  60         int i, r;
  61
  62         INIT_DELAYED_WORK(&rdev->uvd.idle_work, radeon_uvd_idle_work_handler);
  63
  64         pdev = platform_device_register_simple("radeon_uvd", 0, NULL, 0);
  65         r = IS_ERR(pdev);
  66         if (r) {
  67                 dev_err(rdev->dev, "radeon_uvd: Failed to register firmware\n");
  68                 return -EINVAL;
  69         }
  70
  71         switch (rdev->family) {
  72         case CHIP_RV710:
  73         case CHIP_RV730:
  74         case CHIP_RV740:
  75                 fw_name = FIRMWARE_RV710;
  76                 break;
  77
  78         case CHIP_CYPRESS:
  79         case CHIP_HEMLOCK:
  80         case CHIP_JUNIPER:
  81         case CHIP_REDWOOD:
  82         case CHIP_CEDAR:
  83                 fw_name = FIRMWARE_CYPRESS;
  84                 break;
  85
  86         case CHIP_SUMO:
  87         case CHIP_SUMO2:
  88         case CHIP_PALM:
  89         case CHIP_CAYMAN:
  90         case CHIP_BARTS:
  91         case CHIP_TURKS:
  92         case CHIP_CAICOS:
  93                 fw_name = FIRMWARE_SUMO;
  94                 break;
  95
  96         case CHIP_TAHITI:
  97         case CHIP_VERDE:
  98         case CHIP_PITCAIRN:
  99         case CHIP_ARUBA:
 100                 fw_name = FIRMWARE_TAHITI;
 101                 break;
 102
 103         default:
 104                 return -EINVAL;
 105         }
 106
 107         r = request_firmware(&rdev->uvd_fw, fw_name, &pdev->dev);
 108         if (r) {
 109                 dev_err(rdev->dev, "radeon_uvd: Can't load firmware \"%s\"\n",
 110                         fw_name);
 111                 platform_device_unregister(pdev);
 112                 return r;
 113         }
 114
 115         platform_device_unregister(pdev);
 116
 117         bo_size = RADEON_GPU_PAGE_ALIGN(rdev->uvd_fw->size + 8) +
 118                   RADEON_UVD_STACK_SIZE + RADEON_UVD_HEAP_SIZE;
 119         r = radeon_bo_create(rdev, bo_size, PAGE_SIZE, true,
 120                              RADEON_GEM_DOMAIN_VRAM, NULL, &rdev->uvd.vcpu_bo);
 121         if (r) {
 122                 dev_err(rdev->dev, "(%d) failed to allocate UVD bo\n", r);
 123                 return r;
 124         }
 125
 126         r = radeon_bo_reserve(rdev->uvd.vcpu_bo, false);
 127         if (r) {
 128                 radeon_bo_unref(&rdev->uvd.vcpu_bo);
 129                 dev_err(rdev->dev, "(%d) failed to reserve UVD bo\n", r);
 130                 return r;
 131         }
 132
 133         r = radeon_bo_pin(rdev->uvd.vcpu_bo, RADEON_GEM_DOMAIN_VRAM,
 134                           &rdev->uvd.gpu_addr);
 135         if (r) {
 136                 radeon_bo_unreserve(rdev->uvd.vcpu_bo);
 137                 radeon_bo_unref(&rdev->uvd.vcpu_bo);
 138                 dev_err(rdev->dev, "(%d) UVD bo pin failed\n", r);
 139                 return r;
 140         }
 141
 142         r = radeon_bo_kmap(rdev->uvd.vcpu_bo, &rdev->uvd.cpu_addr);
 143         if (r) {
 144                 dev_err(rdev->dev, "(%d) UVD map failed\n", r);
 145                 return r;
 146         }
 147
 148         radeon_bo_unreserve(rdev->uvd.vcpu_bo);
 149
 150         for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i) {
 151                 atomic_set(&rdev->uvd.handles[i], 0);
 152                 rdev->uvd.filp[i] = NULL;
 153         }
 154
 155         return 0;
 156 }
 157
 158 void radeon_uvd_fini(struct radeon_device *rdev)
 159 {
 160         int r;
 161
 162         if (rdev->uvd.vcpu_bo == NULL)
 163                 return;
 164
 165         r = radeon_bo_reserve(rdev->uvd.vcpu_bo, false);
 166         if (!r) {
 167                 radeon_bo_kunmap(rdev->uvd.vcpu_bo);
 168                 radeon_bo_unpin(rdev->uvd.vcpu_bo);
 169                 radeon_bo_unreserve(rdev->uvd.vcpu_bo);
 170         }
 171
 172         radeon_bo_unref(&rdev->uvd.vcpu_bo);
 173
 174         release_firmware(rdev->uvd_fw);
 175 }
 176
 177 int radeon_uvd_suspend(struct radeon_device *rdev)
 178 {
 179         unsigned size;
 180         void *ptr;
 181         int i;
 182
 183         if (rdev->uvd.vcpu_bo == NULL)
 184                 return 0;
 185
 186         for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i)
 187                 if (atomic_read(&rdev->uvd.handles[i]))
 188                         break;
 189
 190         if (i == RADEON_MAX_UVD_HANDLES)
 191                 return 0;
 192
 193         size = radeon_bo_size(rdev->uvd.vcpu_bo);
 194         size -= rdev->uvd_fw->size;
 195
 196         ptr = rdev->uvd.cpu_addr;
 197         ptr += rdev->uvd_fw->size;
 198
 199         rdev->uvd.saved_bo = kmalloc(size, GFP_KERNEL);
 200         memcpy(rdev->uvd.saved_bo, ptr, size);
 201
 202         return 0;
 203 }
 204
 205 int radeon_uvd_resume(struct radeon_device *rdev)
 206 {
 207         unsigned size;
 208         void *ptr;
 209
 210         if (rdev->uvd.vcpu_bo == NULL)
 211                 return -EINVAL;
 212
 213         memcpy(rdev->uvd.cpu_addr, rdev->uvd_fw->data, rdev->uvd_fw->size);
 214
 215         size = radeon_bo_size(rdev->uvd.vcpu_bo);
 216         size -= rdev->uvd_fw->size;
 217
 218         ptr = rdev->uvd.cpu_addr;
 219         ptr += rdev->uvd_fw->size;
 220
 221         if (rdev->uvd.saved_bo != NULL) {
 222                 memcpy(ptr, rdev->uvd.saved_bo, size);
 223                 kfree(rdev->uvd.saved_bo);
 224                 rdev->uvd.saved_bo = NULL;
 225         } else
 226                 memset(ptr, 0, size);
 227
 228         return 0;
 229 }
 230
 231 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo)
 232 {
 233         rbo->placement.fpfn = 0 >> PAGE_SHIFT;
 234         rbo->placement.lpfn = (256 * 1024 * 1024) >> PAGE_SHIFT;
 235 }
 236
 237 void radeon_uvd_free_handles(struct radeon_device *rdev, struct drm_file *filp)
 238 {
 239         int i, r;
 240         for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i) {
 241                 uint32_t handle = atomic_read(&rdev->uvd.handles[i]);
 242                 if (handle != 0 && rdev->uvd.filp[i] == filp) {
 243                         struct radeon_fence *fence;
 244
 245                         r = radeon_uvd_get_destroy_msg(rdev,
 246                                 R600_RING_TYPE_UVD_INDEX, handle, &fence);
 247                         if (r) {
 248                                 DRM_ERROR("Error destroying UVD (%d)!\n", r);
 249                                 continue;
 250                         }
 251
 252                         radeon_fence_wait(fence, false);
 253                         radeon_fence_unref(&fence);
 254
 255                         rdev->uvd.filp[i] = NULL;
 256                         atomic_set(&rdev->uvd.handles[i], 0);
 257                 }
 258         }
 259 }
 260
 261 static int radeon_uvd_cs_msg_decode(uint32_t *msg, unsigned buf_sizes[])
 262 {
 263         unsigned stream_type = msg[4];
 264         unsigned width = msg[6];
 265         unsigned height = msg[7];
 266         unsigned dpb_size = msg[9];
 267         unsigned pitch = msg[28];
 268
 269         unsigned width_in_mb = width / 16;
 270         unsigned height_in_mb = ALIGN(height / 16, 2);
 271
 272         unsigned image_size, tmp, min_dpb_size;
 273
 274         image_size = width * height;
 275         image_size += image_size / 2;
 276         image_size = ALIGN(image_size, 1024);
 277
 278         switch (stream_type) {
 279         case 0: /* H264 */
 280
 281                 /* reference picture buffer */
 282                 min_dpb_size = image_size * 17;
 283
 284                 /* macroblock context buffer */
 285                 min_dpb_size += width_in_mb * height_in_mb * 17 * 192;
 286
 287                 /* IT surface buffer */
 288                 min_dpb_size += width_in_mb * height_in_mb * 32;
 289                 break;
 290
 291         case 1: /* VC1 */
 292
 293                 /* reference picture buffer */
 294                 min_dpb_size = image_size * 3;
 295
 296                 /* CONTEXT_BUFFER */
 297                 min_dpb_size += width_in_mb * height_in_mb * 128;
 298
 299                 /* IT surface buffer */
 300                 min_dpb_size += width_in_mb * 64;
 301
 302                 /* DB surface buffer */
 303                 min_dpb_size += width_in_mb * 128;
 304
 305                 /* BP */
 306                 tmp = max(width_in_mb, height_in_mb);
 307                 min_dpb_size += ALIGN(tmp * 7 * 16, 64);
 308                 break;
 309
 310         case 3: /* MPEG2 */
 311
 312                 /* reference picture buffer */
 313                 min_dpb_size = image_size * 3;
 314                 break;
 315
 316         case 4: /* MPEG4 */
 317
 318                 /* reference picture buffer */
 319                 min_dpb_size = image_size * 3;
 320
 321                 /* CM */
 322                 min_dpb_size += width_in_mb * height_in_mb * 64;
 323
 324                 /* IT surface buffer */
 325                 min_dpb_size += ALIGN(width_in_mb * height_in_mb * 32, 64);
 326                 break;
 327
 328         default:
 329                 DRM_ERROR("UVD codec not handled %d!\n", stream_type);
 330                 return -EINVAL;
 331         }
 332
 333         if (width > pitch) {
 334                 DRM_ERROR("Invalid UVD decoding target pitch!\n");
 335                 return -EINVAL;
 336         }
 337
 338         if (dpb_size < min_dpb_size) {
 339                 DRM_ERROR("Invalid dpb_size in UVD message (%d / %d)!\n",
 340                           dpb_size, min_dpb_size);
 341                 return -EINVAL;
 342         }
 343
 344         buf_sizes[0x1] = dpb_size;
 345         buf_sizes[0x2] = image_size;
 346         return 0;
 347 }
 348
 349 static int radeon_uvd_cs_msg(struct radeon_cs_parser *p, struct radeon_bo *bo,
 350                              unsigned offset, unsigned buf_sizes[])
 351 {
 352         int32_t *msg, msg_type, handle;
 353         void *ptr;
 354
 355         int i, r;
 356
 357         if (offset & 0x3F) {
 358                 DRM_ERROR("UVD messages must be 64 byte aligned!\n");
 359                 return -EINVAL;
 360         }
 361
 362         if (bo->tbo.sync_obj) {
 363                 r = radeon_fence_wait(bo->tbo.sync_obj, false);
 364                 if (r) {
 365                         DRM_ERROR("Failed waiting for UVD message (%d)!\n", r);
 366                         return r;
 367                 }
 368         }
 369
 370         r = radeon_bo_kmap(bo, &ptr);
 371         if (r)
 372                 return r;
 373
 374         msg = ptr + offset;
 375
 376         msg_type = msg[1];
 377         handle = msg[2];
 378
 379         if (handle == 0) {
 380                 DRM_ERROR("Invalid UVD handle!\n");
 381                 return -EINVAL;
 382         }
 383
 384         if (msg_type == 1) {
 385                 /* it's a decode msg, calc buffer sizes */
 386                 r = radeon_uvd_cs_msg_decode(msg, buf_sizes);
 387                 radeon_bo_kunmap(bo);
 388                 if (r)
 389                         return r;
 390
 391         } else if (msg_type == 2) {
 392                 /* it's a destroy msg, free the handle */
 393                 for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i)
 394                         atomic_cmpxchg(&p->rdev->uvd.handles[i], handle, 0);
 395                 radeon_bo_kunmap(bo);
 396                 return 0;
 397         } else {
 398                 /* it's a create msg, no special handling needed */
 399                 radeon_bo_kunmap(bo);
 400         }
 401
 402         /* create or decode, validate the handle */
 403         for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i) {
 404                 if (atomic_read(&p->rdev->uvd.handles[i]) == handle)
 405                         return 0;
 406         }
 407
 408         /* handle not found try to alloc a new one */
 409         for (i = 0; i < RADEON_MAX_UVD_HANDLES; ++i) {
 410                 if (!atomic_cmpxchg(&p->rdev->uvd.handles[i], 0, handle)) {
 411                         p->rdev->uvd.filp[i] = p->filp;
 412                         return 0;
 413                 }
 414         }
 415
 416         DRM_ERROR("No more free UVD handles!\n");
 417         return -EINVAL;
 418 }
 419
 420 static int radeon_uvd_cs_reloc(struct radeon_cs_parser *p,
 421                                int data0, int data1,
 422                                unsigned buf_sizes[])
 423 {
 424         struct radeon_cs_chunk *relocs_chunk;
 425         struct radeon_cs_reloc *reloc;
 426         unsigned idx, cmd, offset;
 427         uint64_t start, end;
 428         int r;
 429
 430         relocs_chunk = &p->chunks[p->chunk_relocs_idx];
 431         offset = radeon_get_ib_value(p, data0);
 432         idx = radeon_get_ib_value(p, data1);
 433         if (idx >= relocs_chunk->length_dw) {
 434                 DRM_ERROR("Relocs at %d after relocations chunk end %d !\n",
 435                           idx, relocs_chunk->length_dw);
 436                 return -EINVAL;
 437         }
 438
 439         reloc = p->relocs_ptr[(idx / 4)];
 440         start = reloc->lobj.gpu_offset;
 441         end = start + radeon_bo_size(reloc->robj);
 442         start += offset;
 443
 444         p->ib.ptr[data0] = start & 0xFFFFFFFF;
 445         p->ib.ptr[data1] = start >> 32;
 446
 447         cmd = radeon_get_ib_value(p, p->idx) >> 1;
 448
 449         if (cmd < 0x4) {
 450                 if ((end - start) < buf_sizes[cmd]) {
 451                         DRM_ERROR("buffer to small (%d / %d)!\n",
 452                                   (unsigned)(end - start), buf_sizes[cmd]);
 453                         return -EINVAL;
 454                 }
 455
 456         } else if (cmd != 0x100) {
 457                 DRM_ERROR("invalid UVD command %X!\n", cmd);
 458                 return -EINVAL;
 459         }
 460
 461         if ((start >> 28) != (end >> 28)) {
 462                 DRM_ERROR("reloc %LX-%LX crossing 256MB boundary!\n",
 463                           start, end);
 464                 return -EINVAL;
 465         }
 466
 467         /* TODO: is this still necessary on NI+ ? */
 468         if ((cmd == 0 || cmd == 0x3) &&
 469             (start >> 28) != (p->rdev->uvd.gpu_addr >> 28)) {
 470                 DRM_ERROR("msg/fb buffer %LX-%LX out of 256MB segment!\n",
 471                           start, end);
 472                 return -EINVAL;
 473         }
 474
 475         if (cmd == 0) {
 476                 r = radeon_uvd_cs_msg(p, reloc->robj, offset, buf_sizes);
 477                 if (r)
 478                         return r;
 479         }
 480
 481         return 0;
 482 }
 483
 484 static int radeon_uvd_cs_reg(struct radeon_cs_parser *p,
 485                              struct radeon_cs_packet *pkt,
 486                              int *data0, int *data1,
 487                              unsigned buf_sizes[])
 488 {
 489         int i, r;
 490
 491         p->idx++;
 492         for (i = 0; i <= pkt->count; ++i) {
 493                 switch (pkt->reg + i*4) {
 494                 case UVD_GPCOM_VCPU_DATA0:
 495                         *data0 = p->idx;
 496                         break;
 497                 case UVD_GPCOM_VCPU_DATA1:
 498                         *data1 = p->idx;
 499                         break;
 500                 case UVD_GPCOM_VCPU_CMD:
 501                         r = radeon_uvd_cs_reloc(p, *data0, *data1, buf_sizes);
 502                         if (r)
 503                                 return r;
 504                         break;
 505                 case UVD_ENGINE_CNTL:
 506                         break;
 507                 default:
 508                         DRM_ERROR("Invalid reg 0x%X!\n",
 509                                   pkt->reg + i*4);
 510                         return -EINVAL;
 511                 }
 512                 p->idx++;
 513         }
 514         return 0;
 515 }
 516
 517 int radeon_uvd_cs_parse(struct radeon_cs_parser *p)
 518 {
 519         struct radeon_cs_packet pkt;
 520         int r, data0 = 0, data1 = 0;
 521
 522         /* minimum buffer sizes */
 523         unsigned buf_sizes[] = {
 524                 [0x00000000]    =       2048,
 525                 [0x00000001]    =       32 * 1024 * 1024,
 526                 [0x00000002]    =       2048 * 1152 * 3,
 527                 [0x00000003]    =       2048,
 528         };
 529
 530         if (p->chunks[p->chunk_ib_idx].length_dw % 16) {
 531                 DRM_ERROR("UVD IB length (%d) not 16 dwords aligned!\n",
 532                           p->chunks[p->chunk_ib_idx].length_dw);
 533                 return -EINVAL;
 534         }
 535
 536         if (p->chunk_relocs_idx == -1) {
 537                 DRM_ERROR("No relocation chunk !\n");
 538                 return -EINVAL;
 539         }
 540
 541
 542         do {
 543                 r = radeon_cs_packet_parse(p, &pkt, p->idx);
 544                 if (r)
 545                         return r;
 546                 switch (pkt.type) {
 547                 case RADEON_PACKET_TYPE0:
 548                         r = radeon_uvd_cs_reg(p, &pkt, &data0,
 549                                               &data1, buf_sizes);
 550                         if (r)
 551                                 return r;
 552                         break;
 553                 case RADEON_PACKET_TYPE2:
 554                         p->idx += pkt.count + 2;
 555                         break;
 556                 default:
 557                         DRM_ERROR("Unknown packet type %d !\n", pkt.type);
 558                         return -EINVAL;
 559                 }
 560         } while (p->idx < p->chunks[p->chunk_ib_idx].length_dw);
 561         return 0;
 562 }
 563
 564 static int radeon_uvd_send_msg(struct radeon_device *rdev,
 565                                int ring, struct radeon_bo *bo,
 566                                struct radeon_fence **fence)
 567 {
 568         struct ttm_validate_buffer tv;
 569         struct list_head head;
 570         struct radeon_ib ib;
 571         uint64_t addr;
 572         int i, r;
 573
 574         memset(&tv, 0, sizeof(tv));
 575         tv.bo = &bo->tbo;
 576
 577         INIT_LIST_HEAD(&head);
 578         list_add(&tv.head, &head);
 579
 580         r = ttm_eu_reserve_buffers(&head);
 581         if (r)
 582                 return r;
 583
 584         radeon_ttm_placement_from_domain(bo, RADEON_GEM_DOMAIN_VRAM);
 585         radeon_uvd_force_into_uvd_segment(bo);
 586
 587         r = ttm_bo_validate(&bo->tbo, &bo->placement, true, false);
 588         if (r) {
 589                 ttm_eu_backoff_reservation(&head);
 590                 return r;
 591         }
 592
 593         r = radeon_ib_get(rdev, ring, &ib, NULL, 16);
 594         if (r) {
 595                 ttm_eu_backoff_reservation(&head);
 596                 return r;
 597         }
 598
 599         addr = radeon_bo_gpu_offset(bo);
 600         ib.ptr[0] = PACKET0(UVD_GPCOM_VCPU_DATA0, 0);
 601         ib.ptr[1] = addr;
 602         ib.ptr[2] = PACKET0(UVD_GPCOM_VCPU_DATA1, 0);
 603         ib.ptr[3] = addr >> 32;
 604         ib.ptr[4] = PACKET0(UVD_GPCOM_VCPU_CMD, 0);
 605         ib.ptr[5] = 0;
 606         for (i = 6; i < 16; ++i)
 607                 ib.ptr[i] = PACKET2(0);
 608         ib.length_dw = 16;
 609
 610         r = radeon_ib_schedule(rdev, &ib, NULL);
 611         if (r) {
 612                 ttm_eu_backoff_reservation(&head);
 613                 return r;
 614         }
 615         ttm_eu_fence_buffer_objects(&head, ib.fence);
 616
 617         if (fence)
 618                 *fence = radeon_fence_ref(ib.fence);
 619
 620         radeon_ib_free(rdev, &ib);
 621         radeon_bo_unref(&bo);
 622         return 0;
 623 }
 624
 625 /* multiple fence commands without any stream commands in between can
 626    crash the vcpu so just try to emmit a dummy create/destroy msg to
 627    avoid this */
 628 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
 629                               uint32_t handle, struct radeon_fence **fence)
 630 {
 631         struct radeon_bo *bo;
 632         uint32_t *msg;
 633         int r, i;
 634
 635         r = radeon_bo_create(rdev, 1024, PAGE_SIZE, true,
 636                              RADEON_GEM_DOMAIN_VRAM, NULL, &bo);
 637         if (r)
 638                 return r;
 639
 640         r = radeon_bo_reserve(bo, false);
 641         if (r) {
 642                 radeon_bo_unref(&bo);
 643                 return r;
 644         }
 645
 646         r = radeon_bo_kmap(bo, (void **)&msg);
 647         if (r) {
 648                 radeon_bo_unreserve(bo);
 649                 radeon_bo_unref(&bo);
 650                 return r;
 651         }
 652
 653         /* stitch together an UVD create msg */
 654         msg[0] = cpu_to_le32(0x00000de4);
 655         msg[1] = cpu_to_le32(0x00000000);
 656         msg[2] = cpu_to_le32(handle);
 657         msg[3] = cpu_to_le32(0x00000000);
 658         msg[4] = cpu_to_le32(0x00000000);
 659         msg[5] = cpu_to_le32(0x00000000);
 660         msg[6] = cpu_to_le32(0x00000000);
 661         msg[7] = cpu_to_le32(0x00000780);
 662         msg[8] = cpu_to_le32(0x00000440);
 663         msg[9] = cpu_to_le32(0x00000000);
 664         msg[10] = cpu_to_le32(0x01b37000);
 665         for (i = 11; i < 1024; ++i)
 666                 msg[i] = cpu_to_le32(0x0);
 667
 668         radeon_bo_kunmap(bo);
 669         radeon_bo_unreserve(bo);
 670
 671         return radeon_uvd_send_msg(rdev, ring, bo, fence);
 672 }
 673
 674 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
 675                                uint32_t handle, struct radeon_fence **fence)
 676 {
 677         struct radeon_bo *bo;
 678         uint32_t *msg;
 679         int r, i;
 680
 681         r = radeon_bo_create(rdev, 1024, PAGE_SIZE, true,
 682                              RADEON_GEM_DOMAIN_VRAM, NULL, &bo);
 683         if (r)
 684                 return r;
 685
 686         r = radeon_bo_reserve(bo, false);
 687         if (r) {
 688                 radeon_bo_unref(&bo);
 689                 return r;
 690         }
 691
 692         r = radeon_bo_kmap(bo, (void **)&msg);
 693         if (r) {
 694                 radeon_bo_unreserve(bo);
 695                 radeon_bo_unref(&bo);
 696                 return r;
 697         }
 698
 699         /* stitch together an UVD destroy msg */
 700         msg[0] = cpu_to_le32(0x00000de4);
 701         msg[1] = cpu_to_le32(0x00000002);
 702         msg[2] = cpu_to_le32(handle);
 703         msg[3] = cpu_to_le32(0x00000000);
 704         for (i = 4; i < 1024; ++i)
 705                 msg[i] = cpu_to_le32(0x0);
 706
 707         radeon_bo_kunmap(bo);
 708         radeon_bo_unreserve(bo);
 709
 710         return radeon_uvd_send_msg(rdev, ring, bo, fence);
 711 }
 712
 713 static void radeon_uvd_idle_work_handler(struct work_struct *work)
 714 {
 715         struct radeon_device *rdev =
 716                 container_of(work, struct radeon_device, uvd.idle_work.work);
 717
 718         if (radeon_fence_count_emitted(rdev, R600_RING_TYPE_UVD_INDEX) == 0)
 719                 radeon_set_uvd_clocks(rdev, 0, 0);
 720         else
 721                 schedule_delayed_work(&rdev->uvd.idle_work,
 722                                       msecs_to_jiffies(UVD_IDLE_TIMEOUT_MS));
 723 }
 724
 725 void radeon_uvd_note_usage(struct radeon_device *rdev)
 726 {
 727         bool set_clocks = !cancel_delayed_work_sync(&rdev->uvd.idle_work);
 728         set_clocks &= schedule_delayed_work(&rdev->uvd.idle_work,
 729                                             msecs_to_jiffies(UVD_IDLE_TIMEOUT_MS));
 730         if (set_clocks)
 731                 radeon_set_uvd_clocks(rdev, 53300, 40000);
 732 }
 733
 734 static unsigned radeon_uvd_calc_upll_post_div(unsigned vco_freq,
 735                                               unsigned target_freq,
 736                                               unsigned pd_min,
 737                                               unsigned pd_even)
 738 {
 739         unsigned post_div = vco_freq / target_freq;
 740
 741         /* adjust to post divider minimum value */
 742         if (post_div < pd_min)
 743                 post_div = pd_min;
 744
 745         /* we alway need a frequency less than or equal the target */
 746         if ((vco_freq / post_div) > target_freq)
 747                 post_div += 1;
 748
 749         /* post dividers above a certain value must be even */
 750         if (post_div > pd_even && post_div % 2)
 751                 post_div += 1;
 752
 753         return post_div;
 754 }
 755
 756 /**
 757  * radeon_uvd_calc_upll_dividers - calc UPLL clock dividers
 758  *
 759  * @rdev: radeon_device pointer
 760  * @vclk: wanted VCLK
 761  * @dclk: wanted DCLK
 762  * @vco_min: minimum VCO frequency
 763  * @vco_max: maximum VCO frequency
 764  * @fb_factor: factor to multiply vco freq with
 765  * @fb_mask: limit and bitmask for feedback divider
 766  * @pd_min: post divider minimum
 767  * @pd_max: post divider maximum
 768  * @pd_even: post divider must be even above this value
 769  * @optimal_fb_div: resulting feedback divider
 770  * @optimal_vclk_div: resulting vclk post divider
 771  * @optimal_dclk_div: resulting dclk post divider
 772  *
 773  * Calculate dividers for UVDs UPLL (R6xx-SI, except APUs).
 774  * Returns zero on success -EINVAL on error.
 775  */
 776 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
 777                                   unsigned vclk, unsigned dclk,
 778                                   unsigned vco_min, unsigned vco_max,
 779                                   unsigned fb_factor, unsigned fb_mask,
 780                                   unsigned pd_min, unsigned pd_max,
 781                                   unsigned pd_even,
 782                                   unsigned *optimal_fb_div,
 783                                   unsigned *optimal_vclk_div,
 784                                   unsigned *optimal_dclk_div)
 785 {
 786         unsigned vco_freq, ref_freq = rdev->clock.spll.reference_freq;
 787
 788         /* start off with something large */
 789         unsigned optimal_score = ~0;
 790
 791         /* loop through vco from low to high */
 792         vco_min = max(max(vco_min, vclk), dclk);
 793         for (vco_freq = vco_min; vco_freq <= vco_max; vco_freq += 100) {
 794
 795                 uint64_t fb_div = (uint64_t)vco_freq * fb_factor;
 796                 unsigned vclk_div, dclk_div, score;
 797
 798                 do_div(fb_div, ref_freq);
 799
 800                 /* fb div out of range ? */
 801                 if (fb_div > fb_mask)
 802                         break; /* it can oly get worse */
 803
 804                 fb_div &= fb_mask;
 805
 806                 /* calc vclk divider with current vco freq */
 807                 vclk_div = radeon_uvd_calc_upll_post_div(vco_freq, vclk,
 808                                                          pd_min, pd_even);
 809                 if (vclk_div > pd_max)
 810                         break; /* vco is too big, it has to stop */
 811
 812                 /* calc dclk divider with current vco freq */
 813                 dclk_div = radeon_uvd_calc_upll_post_div(vco_freq, dclk,
 814                                                          pd_min, pd_even);
 815                 if (vclk_div > pd_max)
 816                         break; /* vco is too big, it has to stop */
 817
 818                 /* calc score with current vco freq */
 819                 score = vclk - (vco_freq / vclk_div) + dclk - (vco_freq / dclk_div);
 820
 821                 /* determine if this vco setting is better than current optimal settings */
 822                 if (score < optimal_score) {
 823                         *optimal_fb_div = fb_div;
 824                         *optimal_vclk_div = vclk_div;
 825                         *optimal_dclk_div = dclk_div;
 826                         optimal_score = score;
 827                         if (optimal_score == 0)
 828                                 break; /* it can't get better than this */
 829                 }
 830         }
 831
 832         /* did we found a valid setup ? */
 833         if (optimal_score == ~0)
 834                 return -EINVAL;
 835
 836         return 0;
 837 }
 838
 839 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
 840                                 unsigned cg_upll_func_cntl)
 841 {
 842         unsigned i;
 843
 844         /* make sure UPLL_CTLREQ is deasserted */
 845         WREG32_P(cg_upll_func_cntl, 0, ~UPLL_CTLREQ_MASK);
 846
 847         mdelay(10);
 848
 849         /* assert UPLL_CTLREQ */
 850         WREG32_P(cg_upll_func_cntl, UPLL_CTLREQ_MASK, ~UPLL_CTLREQ_MASK);
 851
 852         /* wait for CTLACK and CTLACK2 to get asserted */
 853         for (i = 0; i < 100; ++i) {
 854                 uint32_t mask = UPLL_CTLACK_MASK | UPLL_CTLACK2_MASK;
 855                 if ((RREG32(cg_upll_func_cntl) & mask) == mask)
 856                         break;
 857                 mdelay(10);
 858         }
 859
 860         /* deassert UPLL_CTLREQ */
 861         WREG32_P(cg_upll_func_cntl, 0, ~UPLL_CTLREQ_MASK);
 862
 863         if (i == 100) {
 864                 DRM_ERROR("Timeout setting UVD clocks!\n");
 865                 return -ETIMEDOUT;
 866         }
 867
 868         return 0;
 869 }