drivers/gpu/drm/nouveau/core/subdev/mc/nv04.c

   1 /*
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  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include <subdev/mc.h>
  26
  27 struct nv04_mc_priv {
  28         struct nouveau_mc base;
  29 };
  30
  31 const struct nouveau_mc_intr
  32 nv04_mc_intr[] = {
  33         { 0x00000001, NVDEV_ENGINE_MPEG },      /* NV17- MPEG/ME */
  34         { 0x00000100, NVDEV_ENGINE_FIFO },
  35         { 0x00001000, NVDEV_ENGINE_GR },
  36         { 0x00020000, NVDEV_ENGINE_VP },        /* NV40- */
  37         { 0x00100000, NVDEV_SUBDEV_TIMER },
  38         { 0x01000000, NVDEV_ENGINE_DISP },      /* NV04- PCRTC0 */
  39         { 0x02000000, NVDEV_ENGINE_DISP },      /* NV11- PCRTC1 */
  40         { 0x10000000, NVDEV_SUBDEV_BUS },
  41         { 0x80000000, NVDEV_ENGINE_SW },
  42         {}
  43 };
  44
  45 static int
  46 nv04_mc_ctor(struct nouveau_object *parent, struct nouveau_object *engine,
  47              struct nouveau_oclass *oclass, void *data, u32 size,
  48              struct nouveau_object **pobject)
  49 {
  50         struct nv04_mc_priv *priv;
  51         int ret;
  52
  53         ret = nouveau_mc_create(parent, engine, oclass, nv04_mc_intr, &priv);
  54         *pobject = nv_object(priv);
  55         if (ret)
  56                 return ret;
  57
  58         return 0;
  59 }
  60
  61 int
  62 nv04_mc_init(struct nouveau_object *object)
  63 {
  64         struct nv04_mc_priv *priv = (void *)object;
  65
  66         nv_wr32(priv, 0x000200, 0xffffffff); /* everything enabled */
  67         nv_wr32(priv, 0x001850, 0x00000001); /* disable rom access */
  68
  69         return nouveau_mc_init(&priv->base);
  70 }
  71
  72 struct nouveau_oclass
  73 nv04_mc_oclass = {
  74         .handle = NV_SUBDEV(MC, 0x04),
  75         .ofuncs = &(struct nouveau_ofuncs) {
  76                 .ctor = nv04_mc_ctor,
  77                 .dtor = _nouveau_mc_dtor,
  78                 .init = nv04_mc_init,
  79                 .fini = _nouveau_mc_fini,
  80         },
  81 };