drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008-2009: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Originally written by Brett Russ.
   9  * Extensive overhaul and enhancement by Mark Lord <mlord@pobox.com>.
  10  *
  11  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; version 2 of the License.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  25  *
  26  */
  27
  28 /*
  29  * sata_mv TODO list:
  30  *
  31  * --> Develop a low-power-consumption strategy, and implement it.
  32  *
  33  * --> Add sysfs attributes for per-chip / per-HC IRQ coalescing thresholds.
  34  *
  35  * --> [Experiment, Marvell value added] Is it possible to use target
  36  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  37  *       creating LibATA target mode support would be very interesting.
  38  *
  39  *       Target mode, for those without docs, is the ability to directly
  40  *       connect two SATA ports.
  41  */
  42
  43 /*
  44  * 80x1-B2 errata PCI#11:
  45  *
  46  * Users of the 6041/6081 Rev.B2 chips (current is C0)
  47  * should be careful to insert those cards only onto PCI-X bus #0,
  48  * and only in device slots 0..7, not higher.  The chips may not
  49  * work correctly otherwise  (note: this is a pretty rare condition).
  50  */
  51
  52 #include <linux/kernel.h>
  53 #include <linux/module.h>
  54 #include <linux/pci.h>
  55 #include <linux/init.h>
  56 #include <linux/blkdev.h>
  57 #include <linux/delay.h>
  58 #include <linux/interrupt.h>
  59 #include <linux/dmapool.h>
  60 #include <linux/dma-mapping.h>
  61 #include <linux/device.h>
  62 #include <linux/clk.h>
  63 #include <linux/platform_device.h>
  64 #include <linux/ata_platform.h>
  65 #include <linux/mbus.h>
  66 #include <linux/bitops.h>
  67 #include <linux/gfp.h>
  68 #include <linux/of.h>
  69 #include <linux/of_irq.h>
  70 #include <scsi/scsi_host.h>
  71 #include <scsi/scsi_cmnd.h>
  72 #include <scsi/scsi_device.h>
  73 #include <linux/libata.h>
  74
  75 #define DRV_NAME        "sata_mv"
  76 #define DRV_VERSION     "1.28"
  77
  78 /*
  79  * module options
  80  */
  81
  82 #ifdef CONFIG_PCI
  83 static int msi;
  84 module_param(msi, int, S_IRUGO);
  85 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
  86 #endif
  87
  88 static int irq_coalescing_io_count;
  89 module_param(irq_coalescing_io_count, int, S_IRUGO);
  90 MODULE_PARM_DESC(irq_coalescing_io_count,
  91                  "IRQ coalescing I/O count threshold (0..255)");
  92
  93 static int irq_coalescing_usecs;
  94 module_param(irq_coalescing_usecs, int, S_IRUGO);
  95 MODULE_PARM_DESC(irq_coalescing_usecs,
  96                  "IRQ coalescing time threshold in usecs");
  97
  98 enum {
  99         /* BAR's are enumerated in terms of pci_resource_start() terms */
 100         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
 101         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
 102         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
 103
 104         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
 105         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
 106
 107         /* For use with both IRQ coalescing methods ("all ports" or "per-HC" */
 108         COAL_CLOCKS_PER_USEC    = 150,          /* for calculating COAL_TIMEs */
 109         MAX_COAL_TIME_THRESHOLD = ((1 << 24) - 1), /* internal clocks count */
 110         MAX_COAL_IO_COUNT       = 255,          /* completed I/O count */
 111
 112         MV_PCI_REG_BASE         = 0,
 113
 114         /*
 115          * Per-chip ("all ports") interrupt coalescing feature.
 116          * This is only for GEN_II / GEN_IIE hardware.
 117          *
 118          * Coalescing defers the interrupt until either the IO_THRESHOLD
 119          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 120          */
 121         COAL_REG_BASE           = 0x18000,
 122         IRQ_COAL_CAUSE          = (COAL_REG_BASE + 0x08),
 123         ALL_PORTS_COAL_IRQ      = (1 << 4),     /* all ports irq event */
 124
 125         IRQ_COAL_IO_THRESHOLD   = (COAL_REG_BASE + 0xcc),
 126         IRQ_COAL_TIME_THRESHOLD = (COAL_REG_BASE + 0xd0),
 127
 128         /*
 129          * Registers for the (unused here) transaction coalescing feature:
 130          */
 131         TRAN_COAL_CAUSE_LO      = (COAL_REG_BASE + 0x88),
 132         TRAN_COAL_CAUSE_HI      = (COAL_REG_BASE + 0x8c),
 133
 134         SATAHC0_REG_BASE        = 0x20000,
 135         FLASH_CTL               = 0x1046c,
 136         GPIO_PORT_CTL           = 0x104f0,
 137         RESET_CFG               = 0x180d8,
 138
 139         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
 140         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 141         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 142         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 143
 144         MV_MAX_Q_DEPTH          = 32,
 145         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 146
 147         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 148          * CRPB needs alignment on a 256B boundary. Size == 256B
 149          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 150          */
 151         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 152         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 153         MV_MAX_SG_CT            = 256,
 154         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 155
 156         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 157         MV_PORT_HC_SHIFT        = 2,
 158         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 159         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 160         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 161
 162         /* Host Flags */
 163         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 164
 165         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_PIO_POLLING,
 166
 167         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 168
 169         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | ATA_FLAG_NCQ |
 170                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA,
 171
 172         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 173
 174         CRQB_FLAG_READ          = (1 << 0),
 175         CRQB_TAG_SHIFT          = 1,
 176         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 177         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 178         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 179         CRQB_CMD_ADDR_SHIFT     = 8,
 180         CRQB_CMD_CS             = (0x2 << 11),
 181         CRQB_CMD_LAST           = (1 << 15),
 182
 183         CRPB_FLAG_STATUS_SHIFT  = 8,
 184         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 185         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 186
 187         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 188
 189         /* PCI interface registers */
 190
 191         MV_PCI_COMMAND          = 0xc00,
 192         MV_PCI_COMMAND_MWRCOM   = (1 << 4),     /* PCI Master Write Combining */
 193         MV_PCI_COMMAND_MRDTRIG  = (1 << 7),     /* PCI Master Read Trigger */
 194
 195         PCI_MAIN_CMD_STS        = 0xd30,
 196         STOP_PCI_MASTER         = (1 << 2),
 197         PCI_MASTER_EMPTY        = (1 << 3),
 198         GLOB_SFT_RST            = (1 << 4),
 199
 200         MV_PCI_MODE             = 0xd00,
 201         MV_PCI_MODE_MASK        = 0x30,
 202
 203         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 204         MV_PCI_DISC_TIMER       = 0xd04,
 205         MV_PCI_MSI_TRIGGER      = 0xc38,
 206         MV_PCI_SERR_MASK        = 0xc28,
 207         MV_PCI_XBAR_TMOUT       = 0x1d04,
 208         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 209         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 210         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 211         MV_PCI_ERR_COMMAND      = 0x1d50,
 212
 213         PCI_IRQ_CAUSE           = 0x1d58,
 214         PCI_IRQ_MASK            = 0x1d5c,
 215         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 216
 217         PCIE_IRQ_CAUSE          = 0x1900,
 218         PCIE_IRQ_MASK           = 0x1910,
 219         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 220
 221         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 222         PCI_HC_MAIN_IRQ_CAUSE   = 0x1d60,
 223         PCI_HC_MAIN_IRQ_MASK    = 0x1d64,
 224         SOC_HC_MAIN_IRQ_CAUSE   = 0x20020,
 225         SOC_HC_MAIN_IRQ_MASK    = 0x20024,
 226         ERR_IRQ                 = (1 << 0),     /* shift by (2 * port #) */
 227         DONE_IRQ                = (1 << 1),     /* shift by (2 * port #) */
 228         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 229         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 230         DONE_IRQ_0_3            = 0x000000aa,   /* DONE_IRQ ports 0,1,2,3 */
 231         DONE_IRQ_4_7            = (DONE_IRQ_0_3 << HC_SHIFT),  /* 4,5,6,7 */
 232         PCI_ERR                 = (1 << 18),
 233         TRAN_COAL_LO_DONE       = (1 << 19),    /* transaction coalescing */
 234         TRAN_COAL_HI_DONE       = (1 << 20),    /* transaction coalescing */
 235         PORTS_0_3_COAL_DONE     = (1 << 8),     /* HC0 IRQ coalescing */
 236         PORTS_4_7_COAL_DONE     = (1 << 17),    /* HC1 IRQ coalescing */
 237         ALL_PORTS_COAL_DONE     = (1 << 21),    /* GEN_II(E) IRQ coalescing */
 238         GPIO_INT                = (1 << 22),
 239         SELF_INT                = (1 << 23),
 240         TWSI_INT                = (1 << 24),
 241         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 242         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 243         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 244
 245         /* SATAHC registers */
 246         HC_CFG                  = 0x00,
 247
 248         HC_IRQ_CAUSE            = 0x14,
 249         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 250         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 251         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 252
 253         /*
 254          * Per-HC (Host-Controller) interrupt coalescing feature.
 255          * This is present on all chip generations.
 256          *
 257          * Coalescing defers the interrupt until either the IO_THRESHOLD
 258          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 259          */
 260         HC_IRQ_COAL_IO_THRESHOLD        = 0x000c,
 261         HC_IRQ_COAL_TIME_THRESHOLD      = 0x0010,
 262
 263         SOC_LED_CTRL            = 0x2c,
 264         SOC_LED_CTRL_BLINK      = (1 << 0),     /* Active LED blink */
 265         SOC_LED_CTRL_ACT_PRESENCE = (1 << 2),   /* Multiplex dev presence */
 266                                                 /*  with dev activity LED */
 267
 268         /* Shadow block registers */
 269         SHD_BLK                 = 0x100,
 270         SHD_CTL_AST             = 0x20,         /* ofs from SHD_BLK */
 271
 272         /* SATA registers */
 273         SATA_STATUS             = 0x300,  /* ctrl, err regs follow status */
 274         SATA_ACTIVE             = 0x350,
 275         FIS_IRQ_CAUSE           = 0x364,
 276         FIS_IRQ_CAUSE_AN        = (1 << 9),     /* async notification */
 277
 278         LTMODE                  = 0x30c,        /* requires read-after-write */
 279         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 280
 281         PHY_MODE2               = 0x330,
 282         PHY_MODE3               = 0x310,
 283
 284         PHY_MODE4               = 0x314,        /* requires read-after-write */
 285         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 286         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 287         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 288         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 289
 290         SATA_IFCTL              = 0x344,
 291         SATA_TESTCTL            = 0x348,
 292         SATA_IFSTAT             = 0x34c,
 293         VENDOR_UNIQUE_FIS       = 0x35c,
 294
 295         FISCFG                  = 0x360,
 296         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 297         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 298
 299         PHY_MODE9_GEN2          = 0x398,
 300         PHY_MODE9_GEN1          = 0x39c,
 301         PHYCFG_OFS              = 0x3a0,        /* only in 65n devices */
 302
 303         MV5_PHY_MODE            = 0x74,
 304         MV5_LTMODE              = 0x30,
 305         MV5_PHY_CTL             = 0x0C,
 306         SATA_IFCFG              = 0x050,
 307         LP_PHY_CTL              = 0x058,
 308
 309         MV_M2_PREAMP_MASK       = 0x7e0,
 310
 311         /* Port registers */
 312         EDMA_CFG                = 0,
 313         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 314         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 315         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 316         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 317         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 318         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 319         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 320
 321         EDMA_ERR_IRQ_CAUSE      = 0x8,
 322         EDMA_ERR_IRQ_MASK       = 0xc,
 323         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 324         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 325         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 326         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 327         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 328         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 329         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 330         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 331         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 332         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 333         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 334         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 335         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 336         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 337
 338         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 339         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 340         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 341         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 342         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 343
 344         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 345
 346         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 347         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 348         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 349         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 350         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 351         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 352
 353         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 354
 355         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 356         EDMA_ERR_OVERRUN_5      = (1 << 5),
 357         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 358
 359         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 360                                   EDMA_ERR_LNK_CTRL_RX_1 |
 361                                   EDMA_ERR_LNK_CTRL_RX_3 |
 362                                   EDMA_ERR_LNK_CTRL_TX,
 363
 364         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 365                                   EDMA_ERR_PRD_PAR |
 366                                   EDMA_ERR_DEV_DCON |
 367                                   EDMA_ERR_DEV_CON |
 368                                   EDMA_ERR_SERR |
 369                                   EDMA_ERR_SELF_DIS |
 370                                   EDMA_ERR_CRQB_PAR |
 371                                   EDMA_ERR_CRPB_PAR |
 372                                   EDMA_ERR_INTRL_PAR |
 373                                   EDMA_ERR_IORDY |
 374                                   EDMA_ERR_LNK_CTRL_RX_2 |
 375                                   EDMA_ERR_LNK_DATA_RX |
 376                                   EDMA_ERR_LNK_DATA_TX |
 377                                   EDMA_ERR_TRANS_PROTO,
 378
 379         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 380                                   EDMA_ERR_PRD_PAR |
 381                                   EDMA_ERR_DEV_DCON |
 382                                   EDMA_ERR_DEV_CON |
 383                                   EDMA_ERR_OVERRUN_5 |
 384                                   EDMA_ERR_UNDERRUN_5 |
 385                                   EDMA_ERR_SELF_DIS_5 |
 386                                   EDMA_ERR_CRQB_PAR |
 387                                   EDMA_ERR_CRPB_PAR |
 388                                   EDMA_ERR_INTRL_PAR |
 389                                   EDMA_ERR_IORDY,
 390
 391         EDMA_REQ_Q_BASE_HI      = 0x10,
 392         EDMA_REQ_Q_IN_PTR       = 0x14,         /* also contains BASE_LO */
 393
 394         EDMA_REQ_Q_OUT_PTR      = 0x18,
 395         EDMA_REQ_Q_PTR_SHIFT    = 5,
 396
 397         EDMA_RSP_Q_BASE_HI      = 0x1c,
 398         EDMA_RSP_Q_IN_PTR       = 0x20,
 399         EDMA_RSP_Q_OUT_PTR      = 0x24,         /* also contains BASE_LO */
 400         EDMA_RSP_Q_PTR_SHIFT    = 3,
 401
 402         EDMA_CMD                = 0x28,         /* EDMA command register */
 403         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 404         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 405         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 406
 407         EDMA_STATUS             = 0x30,         /* EDMA engine status */
 408         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 409         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 410
 411         EDMA_IORDY_TMOUT        = 0x34,
 412         EDMA_ARB_CFG            = 0x38,
 413
 414         EDMA_HALTCOND           = 0x60,         /* GenIIe halt conditions */
 415         EDMA_UNKNOWN_RSVD       = 0x6C,         /* GenIIe unknown/reserved */
 416
 417         BMDMA_CMD               = 0x224,        /* bmdma command register */
 418         BMDMA_STATUS            = 0x228,        /* bmdma status register */
 419         BMDMA_PRD_LOW           = 0x22c,        /* bmdma PRD addr 31:0 */
 420         BMDMA_PRD_HIGH          = 0x230,        /* bmdma PRD addr 63:32 */
 421
 422         /* Host private flags (hp_flags) */
 423         MV_HP_FLAG_MSI          = (1 << 0),
 424         MV_HP_ERRATA_50XXB0     = (1 << 1),
 425         MV_HP_ERRATA_50XXB2     = (1 << 2),
 426         MV_HP_ERRATA_60X1B2     = (1 << 3),
 427         MV_HP_ERRATA_60X1C0     = (1 << 4),
 428         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 429         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 430         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 431         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 432         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 433         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 434         MV_HP_QUIRK_LED_BLINK_EN = (1 << 12),   /* is led blinking enabled? */
 435         MV_HP_FIX_LP_PHY_CTL    = (1 << 13),    /* fix speed in LP_PHY_CTL ? */
 436
 437         /* Port private flags (pp_flags) */
 438         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 439         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 440         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 441         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 442         MV_PP_FLAG_FAKE_ATA_BUSY = (1 << 4),    /* ignore initial ATA_DRDY */
 443 };
 444
 445 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 446 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 447 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 448 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 449 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 450
 451 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 452 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 453
 454 enum {
 455         /* DMA boundary 0xffff is required by the s/g splitting
 456          * we need on /length/ in mv_fill-sg().
 457          */
 458         MV_DMA_BOUNDARY         = 0xffffU,
 459
 460         /* mask of register bits containing lower 32 bits
 461          * of EDMA request queue DMA address
 462          */
 463         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 464
 465         /* ditto, for response queue */
 466         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 467 };
 468
 469 enum chip_type {
 470         chip_504x,
 471         chip_508x,
 472         chip_5080,
 473         chip_604x,
 474         chip_608x,
 475         chip_6042,
 476         chip_7042,
 477         chip_soc,
 478 };
 479
 480 /* Command ReQuest Block: 32B */
 481 struct mv_crqb {
 482         __le32                  sg_addr;
 483         __le32                  sg_addr_hi;
 484         __le16                  ctrl_flags;
 485         __le16                  ata_cmd[11];
 486 };
 487
 488 struct mv_crqb_iie {
 489         __le32                  addr;
 490         __le32                  addr_hi;
 491         __le32                  flags;
 492         __le32                  len;
 493         __le32                  ata_cmd[4];
 494 };
 495
 496 /* Command ResPonse Block: 8B */
 497 struct mv_crpb {
 498         __le16                  id;
 499         __le16                  flags;
 500         __le32                  tmstmp;
 501 };
 502
 503 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 504 struct mv_sg {
 505         __le32                  addr;
 506         __le32                  flags_size;
 507         __le32                  addr_hi;
 508         __le32                  reserved;
 509 };
 510
 511 /*
 512  * We keep a local cache of a few frequently accessed port
 513  * registers here, to avoid having to read them (very slow)
 514  * when switching between EDMA and non-EDMA modes.
 515  */
 516 struct mv_cached_regs {
 517         u32                     fiscfg;
 518         u32                     ltmode;
 519         u32                     haltcond;
 520         u32                     unknown_rsvd;
 521 };
 522
 523 struct mv_port_priv {
 524         struct mv_crqb          *crqb;
 525         dma_addr_t              crqb_dma;
 526         struct mv_crpb          *crpb;
 527         dma_addr_t              crpb_dma;
 528         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 529         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 530
 531         unsigned int            req_idx;
 532         unsigned int            resp_idx;
 533
 534         u32                     pp_flags;
 535         struct mv_cached_regs   cached;
 536         unsigned int            delayed_eh_pmp_map;
 537 };
 538
 539 struct mv_port_signal {
 540         u32                     amps;
 541         u32                     pre;
 542 };
 543
 544 struct mv_host_priv {
 545         u32                     hp_flags;
 546         unsigned int            board_idx;
 547         u32                     main_irq_mask;
 548         struct mv_port_signal   signal[8];
 549         const struct mv_hw_ops  *ops;
 550         int                     n_ports;
 551         void __iomem            *base;
 552         void __iomem            *main_irq_cause_addr;
 553         void __iomem            *main_irq_mask_addr;
 554         u32                     irq_cause_offset;
 555         u32                     irq_mask_offset;
 556         u32                     unmask_all_irqs;
 557
 558 #if defined(CONFIG_HAVE_CLK)
 559         struct clk              *clk;
 560         struct clk              **port_clks;
 561 #endif
 562         /*
 563          * These consistent DMA memory pools give us guaranteed
 564          * alignment for hardware-accessed data structures,
 565          * and less memory waste in accomplishing the alignment.
 566          */
 567         struct dma_pool         *crqb_pool;
 568         struct dma_pool         *crpb_pool;
 569         struct dma_pool         *sg_tbl_pool;
 570 };
 571
 572 struct mv_hw_ops {
 573         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 574                            unsigned int port);
 575         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 576         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 577                            void __iomem *mmio);
 578         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 579                         unsigned int n_hc);
 580         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 581         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 582 };
 583
 584 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 585 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 586 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 587 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 588 static int mv_port_start(struct ata_port *ap);
 589 static void mv_port_stop(struct ata_port *ap);
 590 static int mv_qc_defer(struct ata_queued_cmd *qc);
 591 static void mv_qc_prep(struct ata_queued_cmd *qc);
 592 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 593 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 594 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 595                         unsigned long deadline);
 596 static void mv_eh_freeze(struct ata_port *ap);
 597 static void mv_eh_thaw(struct ata_port *ap);
 598 static void mv6_dev_config(struct ata_device *dev);
 599
 600 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 601                            unsigned int port);
 602 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 603 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 604                            void __iomem *mmio);
 605 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 606                         unsigned int n_hc);
 607 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 608 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 609
 610 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 611                            unsigned int port);
 612 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 613 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 614                            void __iomem *mmio);
 615 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 616                         unsigned int n_hc);
 617 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 618 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 619                                       void __iomem *mmio);
 620 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 621                                       void __iomem *mmio);
 622 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 623                                   void __iomem *mmio, unsigned int n_hc);
 624 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 625                                       void __iomem *mmio);
 626 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 627 static void mv_soc_65n_phy_errata(struct mv_host_priv *hpriv,
 628                                   void __iomem *mmio, unsigned int port);
 629 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 630 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 631                              unsigned int port_no);
 632 static int mv_stop_edma(struct ata_port *ap);
 633 static int mv_stop_edma_engine(void __iomem *port_mmio);
 634 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 635
 636 static void mv_pmp_select(struct ata_port *ap, int pmp);
 637 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 638                                 unsigned long deadline);
 639 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 640                                 unsigned long deadline);
 641 static void mv_pmp_error_handler(struct ata_port *ap);
 642 static void mv_process_crpb_entries(struct ata_port *ap,
 643                                         struct mv_port_priv *pp);
 644
 645 static void mv_sff_irq_clear(struct ata_port *ap);
 646 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
 647 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
 648 static void mv_bmdma_start(struct ata_queued_cmd *qc);
 649 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
 650 static u8   mv_bmdma_status(struct ata_port *ap);
 651 static u8 mv_sff_check_status(struct ata_port *ap);
 652
 653 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 654  * because we have to allow room for worst case splitting of
 655  * PRDs for 64K boundaries in mv_fill_sg().
 656  */
 657 #ifdef CONFIG_PCI
 658 static struct scsi_host_template mv5_sht = {
 659         ATA_BASE_SHT(DRV_NAME),
 660         .sg_tablesize           = MV_MAX_SG_CT / 2,
 661         .dma_boundary           = MV_DMA_BOUNDARY,
 662 };
 663 #endif
 664 static struct scsi_host_template mv6_sht = {
 665         ATA_NCQ_SHT(DRV_NAME),
 666         .can_queue              = MV_MAX_Q_DEPTH - 1,
 667         .sg_tablesize           = MV_MAX_SG_CT / 2,
 668         .dma_boundary           = MV_DMA_BOUNDARY,
 669 };
 670
 671 static struct ata_port_operations mv5_ops = {
 672         .inherits               = &ata_sff_port_ops,
 673
 674         .lost_interrupt         = ATA_OP_NULL,
 675
 676         .qc_defer               = mv_qc_defer,
 677         .qc_prep                = mv_qc_prep,
 678         .qc_issue               = mv_qc_issue,
 679
 680         .freeze                 = mv_eh_freeze,
 681         .thaw                   = mv_eh_thaw,
 682         .hardreset              = mv_hardreset,
 683
 684         .scr_read               = mv5_scr_read,
 685         .scr_write              = mv5_scr_write,
 686
 687         .port_start             = mv_port_start,
 688         .port_stop              = mv_port_stop,
 689 };
 690
 691 static struct ata_port_operations mv6_ops = {
 692         .inherits               = &ata_bmdma_port_ops,
 693
 694         .lost_interrupt         = ATA_OP_NULL,
 695
 696         .qc_defer               = mv_qc_defer,
 697         .qc_prep                = mv_qc_prep,
 698         .qc_issue               = mv_qc_issue,
 699
 700         .dev_config             = mv6_dev_config,
 701
 702         .freeze                 = mv_eh_freeze,
 703         .thaw                   = mv_eh_thaw,
 704         .hardreset              = mv_hardreset,
 705         .softreset              = mv_softreset,
 706         .pmp_hardreset          = mv_pmp_hardreset,
 707         .pmp_softreset          = mv_softreset,
 708         .error_handler          = mv_pmp_error_handler,
 709
 710         .scr_read               = mv_scr_read,
 711         .scr_write              = mv_scr_write,
 712
 713         .sff_check_status       = mv_sff_check_status,
 714         .sff_irq_clear          = mv_sff_irq_clear,
 715         .check_atapi_dma        = mv_check_atapi_dma,
 716         .bmdma_setup            = mv_bmdma_setup,
 717         .bmdma_start            = mv_bmdma_start,
 718         .bmdma_stop             = mv_bmdma_stop,
 719         .bmdma_status           = mv_bmdma_status,
 720
 721         .port_start             = mv_port_start,
 722         .port_stop              = mv_port_stop,
 723 };
 724
 725 static struct ata_port_operations mv_iie_ops = {
 726         .inherits               = &mv6_ops,
 727         .dev_config             = ATA_OP_NULL,
 728         .qc_prep                = mv_qc_prep_iie,
 729 };
 730
 731 static const struct ata_port_info mv_port_info[] = {
 732         {  /* chip_504x */
 733                 .flags          = MV_GEN_I_FLAGS,
 734                 .pio_mask       = ATA_PIO4,
 735                 .udma_mask      = ATA_UDMA6,
 736                 .port_ops       = &mv5_ops,
 737         },
 738         {  /* chip_508x */
 739                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 740                 .pio_mask       = ATA_PIO4,
 741                 .udma_mask      = ATA_UDMA6,
 742                 .port_ops       = &mv5_ops,
 743         },
 744         {  /* chip_5080 */
 745                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 746                 .pio_mask       = ATA_PIO4,
 747                 .udma_mask      = ATA_UDMA6,
 748                 .port_ops       = &mv5_ops,
 749         },
 750         {  /* chip_604x */
 751                 .flags          = MV_GEN_II_FLAGS,
 752                 .pio_mask       = ATA_PIO4,
 753                 .udma_mask      = ATA_UDMA6,
 754                 .port_ops       = &mv6_ops,
 755         },
 756         {  /* chip_608x */
 757                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 758                 .pio_mask       = ATA_PIO4,
 759                 .udma_mask      = ATA_UDMA6,
 760                 .port_ops       = &mv6_ops,
 761         },
 762         {  /* chip_6042 */
 763                 .flags          = MV_GEN_IIE_FLAGS,
 764                 .pio_mask       = ATA_PIO4,
 765                 .udma_mask      = ATA_UDMA6,
 766                 .port_ops       = &mv_iie_ops,
 767         },
 768         {  /* chip_7042 */
 769                 .flags          = MV_GEN_IIE_FLAGS,
 770                 .pio_mask       = ATA_PIO4,
 771                 .udma_mask      = ATA_UDMA6,
 772                 .port_ops       = &mv_iie_ops,
 773         },
 774         {  /* chip_soc */
 775                 .flags          = MV_GEN_IIE_FLAGS,
 776                 .pio_mask       = ATA_PIO4,
 777                 .udma_mask      = ATA_UDMA6,
 778                 .port_ops       = &mv_iie_ops,
 779         },
 780 };
 781
 782 static const struct pci_device_id mv_pci_tbl[] = {
 783         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 784         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 785         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 786         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 787         /* RocketRAID 1720/174x have different identifiers */
 788         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 789         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 790         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 791
 792         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 793         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 794         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 795         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 796         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 797
 798         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 799
 800         /* Adaptec 1430SA */
 801         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 802
 803         /* Marvell 7042 support */
 804         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 805
 806         /* Highpoint RocketRAID PCIe series */
 807         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 808         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 809
 810         { }                     /* terminate list */
 811 };
 812
 813 static const struct mv_hw_ops mv5xxx_ops = {
 814         .phy_errata             = mv5_phy_errata,
 815         .enable_leds            = mv5_enable_leds,
 816         .read_preamp            = mv5_read_preamp,
 817         .reset_hc               = mv5_reset_hc,
 818         .reset_flash            = mv5_reset_flash,
 819         .reset_bus              = mv5_reset_bus,
 820 };
 821
 822 static const struct mv_hw_ops mv6xxx_ops = {
 823         .phy_errata             = mv6_phy_errata,
 824         .enable_leds            = mv6_enable_leds,
 825         .read_preamp            = mv6_read_preamp,
 826         .reset_hc               = mv6_reset_hc,
 827         .reset_flash            = mv6_reset_flash,
 828         .reset_bus              = mv_reset_pci_bus,
 829 };
 830
 831 static const struct mv_hw_ops mv_soc_ops = {
 832         .phy_errata             = mv6_phy_errata,
 833         .enable_leds            = mv_soc_enable_leds,
 834         .read_preamp            = mv_soc_read_preamp,
 835         .reset_hc               = mv_soc_reset_hc,
 836         .reset_flash            = mv_soc_reset_flash,
 837         .reset_bus              = mv_soc_reset_bus,
 838 };
 839
 840 static const struct mv_hw_ops mv_soc_65n_ops = {
 841         .phy_errata             = mv_soc_65n_phy_errata,
 842         .enable_leds            = mv_soc_enable_leds,
 843         .reset_hc               = mv_soc_reset_hc,
 844         .reset_flash            = mv_soc_reset_flash,
 845         .reset_bus              = mv_soc_reset_bus,
 846 };
 847
 848 /*
 849  * Functions
 850  */
 851
 852 static inline void writelfl(unsigned long data, void __iomem *addr)
 853 {
 854         writel(data, addr);
 855         (void) readl(addr);     /* flush to avoid PCI posted write */
 856 }
 857
 858 static inline unsigned int mv_hc_from_port(unsigned int port)
 859 {
 860         return port >> MV_PORT_HC_SHIFT;
 861 }
 862
 863 static inline unsigned int mv_hardport_from_port(unsigned int port)
 864 {
 865         return port & MV_PORT_MASK;
 866 }
 867
 868 /*
 869  * Consolidate some rather tricky bit shift calculations.
 870  * This is hot-path stuff, so not a function.
 871  * Simple code, with two return values, so macro rather than inline.
 872  *
 873  * port is the sole input, in range 0..7.
 874  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 875  * hardport is the other output, in range 0..3.
 876  *
 877  * Note that port and hardport may be the same variable in some cases.
 878  */
 879 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 880 {                                                               \
 881         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 882         hardport = mv_hardport_from_port(port);                 \
 883         shift   += hardport * 2;                                \
 884 }
 885
 886 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 887 {
 888         return (base + SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 889 }
 890
 891 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 892                                                  unsigned int port)
 893 {
 894         return mv_hc_base(base, mv_hc_from_port(port));
 895 }
 896
 897 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 898 {
 899         return  mv_hc_base_from_port(base, port) +
 900                 MV_SATAHC_ARBTR_REG_SZ +
 901                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 902 }
 903
 904 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 905 {
 906         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 907         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 908
 909         return hc_mmio + ofs;
 910 }
 911
 912 static inline void __iomem *mv_host_base(struct ata_host *host)
 913 {
 914         struct mv_host_priv *hpriv = host->private_data;
 915         return hpriv->base;
 916 }
 917
 918 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 919 {
 920         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 921 }
 922
 923 static inline int mv_get_hc_count(unsigned long port_flags)
 924 {
 925         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 926 }
 927
 928 /**
 929  *      mv_save_cached_regs - (re-)initialize cached port registers
 930  *      @ap: the port whose registers we are caching
 931  *
 932  *      Initialize the local cache of port registers,
 933  *      so that reading them over and over again can
 934  *      be avoided on the hotter paths of this driver.
 935  *      This saves a few microseconds each time we switch
 936  *      to/from EDMA mode to perform (eg.) a drive cache flush.
 937  */
 938 static void mv_save_cached_regs(struct ata_port *ap)
 939 {
 940         void __iomem *port_mmio = mv_ap_base(ap);
 941         struct mv_port_priv *pp = ap->private_data;
 942
 943         pp->cached.fiscfg = readl(port_mmio + FISCFG);
 944         pp->cached.ltmode = readl(port_mmio + LTMODE);
 945         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
 946         pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
 947 }
 948
 949 /**
 950  *      mv_write_cached_reg - write to a cached port register
 951  *      @addr: hardware address of the register
 952  *      @old: pointer to cached value of the register
 953  *      @new: new value for the register
 954  *
 955  *      Write a new value to a cached register,
 956  *      but only if the value is different from before.
 957  */
 958 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
 959 {
 960         if (new != *old) {
 961                 unsigned long laddr;
 962                 *old = new;
 963                 /*
 964                  * Workaround for 88SX60x1-B2 FEr SATA#13:
 965                  * Read-after-write is needed to prevent generating 64-bit
 966                  * write cycles on the PCI bus for SATA interface registers
 967                  * at offsets ending in 0x4 or 0xc.
 968                  *
 969                  * Looks like a lot of fuss, but it avoids an unnecessary
 970                  * +1 usec read-after-write delay for unaffected registers.
 971                  */
 972                 laddr = (long)addr & 0xffff;
 973                 if (laddr >= 0x300 && laddr <= 0x33c) {
 974                         laddr &= 0x000f;
 975                         if (laddr == 0x4 || laddr == 0xc) {
 976                                 writelfl(new, addr); /* read after write */
 977                                 return;
 978                         }
 979                 }
 980                 writel(new, addr); /* unaffected by the errata */
 981         }
 982 }
 983
 984 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 985                              struct mv_host_priv *hpriv,
 986                              struct mv_port_priv *pp)
 987 {
 988         u32 index;
 989
 990         /*
 991          * initialize request queue
 992          */
 993         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 994         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 995
 996         WARN_ON(pp->crqb_dma & 0x3ff);
 997         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
 998         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 999                  port_mmio + EDMA_REQ_Q_IN_PTR);
1000         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
1001
1002         /*
1003          * initialize response queue
1004          */
1005         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
1006         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
1007
1008         WARN_ON(pp->crpb_dma & 0xff);
1009         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
1010         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
1011         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
1012                  port_mmio + EDMA_RSP_Q_OUT_PTR);
1013 }
1014
1015 static void mv_write_main_irq_mask(u32 mask, struct mv_host_priv *hpriv)
1016 {
1017         /*
1018          * When writing to the main_irq_mask in hardware,
1019          * we must ensure exclusivity between the interrupt coalescing bits
1020          * and the corresponding individual port DONE_IRQ bits.
1021          *
1022          * Note that this register is really an "IRQ enable" register,
1023          * not an "IRQ mask" register as Marvell's naming might suggest.
1024          */
1025         if (mask & (ALL_PORTS_COAL_DONE | PORTS_0_3_COAL_DONE))
1026                 mask &= ~DONE_IRQ_0_3;
1027         if (mask & (ALL_PORTS_COAL_DONE | PORTS_4_7_COAL_DONE))
1028                 mask &= ~DONE_IRQ_4_7;
1029         writelfl(mask, hpriv->main_irq_mask_addr);
1030 }
1031
1032 static void mv_set_main_irq_mask(struct ata_host *host,
1033                                  u32 disable_bits, u32 enable_bits)
1034 {
1035         struct mv_host_priv *hpriv = host->private_data;
1036         u32 old_mask, new_mask;
1037
1038         old_mask = hpriv->main_irq_mask;
1039         new_mask = (old_mask & ~disable_bits) | enable_bits;
1040         if (new_mask != old_mask) {
1041                 hpriv->main_irq_mask = new_mask;
1042                 mv_write_main_irq_mask(new_mask, hpriv);
1043         }
1044 }
1045
1046 static void mv_enable_port_irqs(struct ata_port *ap,
1047                                      unsigned int port_bits)
1048 {
1049         unsigned int shift, hardport, port = ap->port_no;
1050         u32 disable_bits, enable_bits;
1051
1052         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
1053
1054         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
1055         enable_bits  = port_bits << shift;
1056         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
1057 }
1058
1059 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
1060                                           void __iomem *port_mmio,
1061                                           unsigned int port_irqs)
1062 {
1063         struct mv_host_priv *hpriv = ap->host->private_data;
1064         int hardport = mv_hardport_from_port(ap->port_no);
1065         void __iomem *hc_mmio = mv_hc_base_from_port(
1066                                 mv_host_base(ap->host), ap->port_no);
1067         u32 hc_irq_cause;
1068
1069         /* clear EDMA event indicators, if any */
1070         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1071
1072         /* clear pending irq events */
1073         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
1074         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
1075
1076         /* clear FIS IRQ Cause */
1077         if (IS_GEN_IIE(hpriv))
1078                 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1079
1080         mv_enable_port_irqs(ap, port_irqs);
1081 }
1082
1083 static void mv_set_irq_coalescing(struct ata_host *host,
1084                                   unsigned int count, unsigned int usecs)
1085 {
1086         struct mv_host_priv *hpriv = host->private_data;
1087         void __iomem *mmio = hpriv->base, *hc_mmio;
1088         u32 coal_enable = 0;
1089         unsigned long flags;
1090         unsigned int clks, is_dual_hc = hpriv->n_ports > MV_PORTS_PER_HC;
1091         const u32 coal_disable = PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
1092                                                         ALL_PORTS_COAL_DONE;
1093
1094         /* Disable IRQ coalescing if either threshold is zero */
1095         if (!usecs || !count) {
1096                 clks = count = 0;
1097         } else {
1098                 /* Respect maximum limits of the hardware */
1099                 clks = usecs * COAL_CLOCKS_PER_USEC;
1100                 if (clks > MAX_COAL_TIME_THRESHOLD)
1101                         clks = MAX_COAL_TIME_THRESHOLD;
1102                 if (count > MAX_COAL_IO_COUNT)
1103                         count = MAX_COAL_IO_COUNT;
1104         }
1105
1106         spin_lock_irqsave(&host->lock, flags);
1107         mv_set_main_irq_mask(host, coal_disable, 0);
1108
1109         if (is_dual_hc && !IS_GEN_I(hpriv)) {
1110                 /*
1111                  * GEN_II/GEN_IIE with dual host controllers:
1112                  * one set of global thresholds for the entire chip.
1113                  */
1114                 writel(clks,  mmio + IRQ_COAL_TIME_THRESHOLD);
1115                 writel(count, mmio + IRQ_COAL_IO_THRESHOLD);
1116                 /* clear leftover coal IRQ bit */
1117                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
1118                 if (count)
1119                         coal_enable = ALL_PORTS_COAL_DONE;
1120                 clks = count = 0; /* force clearing of regular regs below */
1121         }
1122
1123         /*
1124          * All chips: independent thresholds for each HC on the chip.
1125          */
1126         hc_mmio = mv_hc_base_from_port(mmio, 0);
1127         writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1128         writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1129         writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1130         if (count)
1131                 coal_enable |= PORTS_0_3_COAL_DONE;
1132         if (is_dual_hc) {
1133                 hc_mmio = mv_hc_base_from_port(mmio, MV_PORTS_PER_HC);
1134                 writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1135                 writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1136                 writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1137                 if (count)
1138                         coal_enable |= PORTS_4_7_COAL_DONE;
1139         }
1140
1141         mv_set_main_irq_mask(host, 0, coal_enable);
1142         spin_unlock_irqrestore(&host->lock, flags);
1143 }
1144
1145 /**
1146  *      mv_start_edma - Enable eDMA engine
1147  *      @base: port base address
1148  *      @pp: port private data
1149  *
1150  *      Verify the local cache of the eDMA state is accurate with a
1151  *      WARN_ON.
1152  *
1153  *      LOCKING:
1154  *      Inherited from caller.
1155  */
1156 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1157                          struct mv_port_priv *pp, u8 protocol)
1158 {
1159         int want_ncq = (protocol == ATA_PROT_NCQ);
1160
1161         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1162                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
1163                 if (want_ncq != using_ncq)
1164                         mv_stop_edma(ap);
1165         }
1166         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1167                 struct mv_host_priv *hpriv = ap->host->private_data;
1168
1169                 mv_edma_cfg(ap, want_ncq, 1);
1170
1171                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1172                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1173
1174                 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1175                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
1176         }
1177 }
1178
1179 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
1180 {
1181         void __iomem *port_mmio = mv_ap_base(ap);
1182         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
1183         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
1184         int i;
1185
1186         /*
1187          * Wait for the EDMA engine to finish transactions in progress.
1188          * No idea what a good "timeout" value might be, but measurements
1189          * indicate that it often requires hundreds of microseconds
1190          * with two drives in-use.  So we use the 15msec value above
1191          * as a rough guess at what even more drives might require.
1192          */
1193         for (i = 0; i < timeout; ++i) {
1194                 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1195                 if ((edma_stat & empty_idle) == empty_idle)
1196                         break;
1197                 udelay(per_loop);
1198         }
1199         /* ata_port_info(ap, "%s: %u+ usecs\n", __func__, i); */
1200 }
1201
1202 /**
1203  *      mv_stop_edma_engine - Disable eDMA engine
1204  *      @port_mmio: io base address
1205  *
1206  *      LOCKING:
1207  *      Inherited from caller.
1208  */
1209 static int mv_stop_edma_engine(void __iomem *port_mmio)
1210 {
1211         int i;
1212
1213         /* Disable eDMA.  The disable bit auto clears. */
1214         writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1215
1216         /* Wait for the chip to confirm eDMA is off. */
1217         for (i = 10000; i > 0; i--) {
1218                 u32 reg = readl(port_mmio + EDMA_CMD);
1219                 if (!(reg & EDMA_EN))
1220                         return 0;
1221                 udelay(10);
1222         }
1223         return -EIO;
1224 }
1225
1226 static int mv_stop_edma(struct ata_port *ap)
1227 {
1228         void __iomem *port_mmio = mv_ap_base(ap);
1229         struct mv_port_priv *pp = ap->private_data;
1230         int err = 0;
1231
1232         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1233                 return 0;
1234         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1235         mv_wait_for_edma_empty_idle(ap);
1236         if (mv_stop_edma_engine(port_mmio)) {
1237                 ata_port_err(ap, "Unable to stop eDMA\n");
1238                 err = -EIO;
1239         }
1240         mv_edma_cfg(ap, 0, 0);
1241         return err;
1242 }
1243
1244 #ifdef ATA_DEBUG
1245 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1246 {
1247         int b, w;
1248         for (b = 0; b < bytes; ) {
1249                 DPRINTK("%p: ", start + b);
1250                 for (w = 0; b < bytes && w < 4; w++) {
1251                         printk("%08x ", readl(start + b));
1252                         b += sizeof(u32);
1253                 }
1254                 printk("\n");
1255         }
1256 }
1257 #endif
1258 #if defined(ATA_DEBUG) || defined(CONFIG_PCI)
1259 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1260 {
1261 #ifdef ATA_DEBUG
1262         int b, w;
1263         u32 dw;
1264         for (b = 0; b < bytes; ) {
1265                 DPRINTK("%02x: ", b);
1266                 for (w = 0; b < bytes && w < 4; w++) {
1267                         (void) pci_read_config_dword(pdev, b, &dw);
1268                         printk("%08x ", dw);
1269                         b += sizeof(u32);
1270                 }
1271                 printk("\n");
1272         }
1273 #endif
1274 }
1275 #endif
1276 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1277                              struct pci_dev *pdev)
1278 {
1279 #ifdef ATA_DEBUG
1280         void __iomem *hc_base = mv_hc_base(mmio_base,
1281                                            port >> MV_PORT_HC_SHIFT);
1282         void __iomem *port_base;
1283         int start_port, num_ports, p, start_hc, num_hcs, hc;
1284
1285         if (0 > port) {
1286                 start_hc = start_port = 0;
1287                 num_ports = 8;          /* shld be benign for 4 port devs */
1288                 num_hcs = 2;
1289         } else {
1290                 start_hc = port >> MV_PORT_HC_SHIFT;
1291                 start_port = port;
1292                 num_ports = num_hcs = 1;
1293         }
1294         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1295                 num_ports > 1 ? num_ports - 1 : start_port);
1296
1297         if (NULL != pdev) {
1298                 DPRINTK("PCI config space regs:\n");
1299                 mv_dump_pci_cfg(pdev, 0x68);
1300         }
1301         DPRINTK("PCI regs:\n");
1302         mv_dump_mem(mmio_base+0xc00, 0x3c);
1303         mv_dump_mem(mmio_base+0xd00, 0x34);
1304         mv_dump_mem(mmio_base+0xf00, 0x4);
1305         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1306         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1307                 hc_base = mv_hc_base(mmio_base, hc);
1308                 DPRINTK("HC regs (HC %i):\n", hc);
1309                 mv_dump_mem(hc_base, 0x1c);
1310         }
1311         for (p = start_port; p < start_port + num_ports; p++) {
1312                 port_base = mv_port_base(mmio_base, p);
1313                 DPRINTK("EDMA regs (port %i):\n", p);
1314                 mv_dump_mem(port_base, 0x54);
1315                 DPRINTK("SATA regs (port %i):\n", p);
1316                 mv_dump_mem(port_base+0x300, 0x60);
1317         }
1318 #endif
1319 }
1320
1321 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1322 {
1323         unsigned int ofs;
1324
1325         switch (sc_reg_in) {
1326         case SCR_STATUS:
1327         case SCR_CONTROL:
1328         case SCR_ERROR:
1329                 ofs = SATA_STATUS + (sc_reg_in * sizeof(u32));
1330                 break;
1331         case SCR_ACTIVE:
1332                 ofs = SATA_ACTIVE;   /* active is not with the others */
1333                 break;
1334         default:
1335                 ofs = 0xffffffffU;
1336                 break;
1337         }
1338         return ofs;
1339 }
1340
1341 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1342 {
1343         unsigned int ofs = mv_scr_offset(sc_reg_in);
1344
1345         if (ofs != 0xffffffffU) {
1346                 *val = readl(mv_ap_base(link->ap) + ofs);
1347                 return 0;
1348         } else
1349                 return -EINVAL;
1350 }
1351
1352 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1353 {
1354         unsigned int ofs = mv_scr_offset(sc_reg_in);
1355
1356         if (ofs != 0xffffffffU) {
1357                 void __iomem *addr = mv_ap_base(link->ap) + ofs;
1358                 struct mv_host_priv *hpriv = link->ap->host->private_data;
1359                 if (sc_reg_in == SCR_CONTROL) {
1360                         /*
1361                          * Workaround for 88SX60x1 FEr SATA#26:
1362                          *
1363                          * COMRESETs have to take care not to accidentally
1364                          * put the drive to sleep when writing SCR_CONTROL.
1365                          * Setting bits 12..15 prevents this problem.
1366                          *
1367                          * So if we see an outbound COMMRESET, set those bits.
1368                          * Ditto for the followup write that clears the reset.
1369                          *
1370                          * The proprietary driver does this for
1371                          * all chip versions, and so do we.
1372                          */
1373                         if ((val & 0xf) == 1 || (readl(addr) & 0xf) == 1)
1374                                 val |= 0xf000;
1375
1376                         if (hpriv->hp_flags & MV_HP_FIX_LP_PHY_CTL) {
1377                                 void __iomem *lp_phy_addr =
1378                                         mv_ap_base(link->ap) + LP_PHY_CTL;
1379                                 /*
1380                                  * Set PHY speed according to SControl speed.
1381                                  */
1382                                 if ((val & 0xf0) == 0x10)
1383                                         writelfl(0x7, lp_phy_addr);
1384                                 else
1385                                         writelfl(0x227, lp_phy_addr);
1386                         }
1387                 }
1388                 writelfl(val, addr);
1389                 return 0;
1390         } else
1391                 return -EINVAL;
1392 }
1393
1394 static void mv6_dev_config(struct ata_device *adev)
1395 {
1396         /*
1397          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1398          *
1399          * Gen-II does not support NCQ over a port multiplier
1400          *  (no FIS-based switching).
1401          */
1402         if (adev->flags & ATA_DFLAG_NCQ) {
1403                 if (sata_pmp_attached(adev->link->ap)) {
1404                         adev->flags &= ~ATA_DFLAG_NCQ;
1405                         ata_dev_info(adev,
1406                                 "NCQ disabled for command-based switching\n");
1407                 }
1408         }
1409 }
1410
1411 static int mv_qc_defer(struct ata_queued_cmd *qc)
1412 {
1413         struct ata_link *link = qc->dev->link;
1414         struct ata_port *ap = link->ap;
1415         struct mv_port_priv *pp = ap->private_data;
1416
1417         /*
1418          * Don't allow new commands if we're in a delayed EH state
1419          * for NCQ and/or FIS-based switching.
1420          */
1421         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1422                 return ATA_DEFER_PORT;
1423
1424         /* PIO commands need exclusive link: no other commands [DMA or PIO]
1425          * can run concurrently.
1426          * set excl_link when we want to send a PIO command in DMA mode
1427          * or a non-NCQ command in NCQ mode.
1428          * When we receive a command from that link, and there are no
1429          * outstanding commands, mark a flag to clear excl_link and let
1430          * the command go through.
1431          */
1432         if (unlikely(ap->excl_link)) {
1433                 if (link == ap->excl_link) {
1434                         if (ap->nr_active_links)
1435                                 return ATA_DEFER_PORT;
1436                         qc->flags |= ATA_QCFLAG_CLEAR_EXCL;
1437                         return 0;
1438                 } else
1439                         return ATA_DEFER_PORT;
1440         }
1441
1442         /*
1443          * If the port is completely idle, then allow the new qc.
1444          */
1445         if (ap->nr_active_links == 0)
1446                 return 0;
1447
1448         /*
1449          * The port is operating in host queuing mode (EDMA) with NCQ
1450          * enabled, allow multiple NCQ commands.  EDMA also allows
1451          * queueing multiple DMA commands but libata core currently
1452          * doesn't allow it.
1453          */
1454         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1455             (pp->pp_flags & MV_PP_FLAG_NCQ_EN)) {
1456                 if (ata_is_ncq(qc->tf.protocol))
1457                         return 0;
1458                 else {
1459                         ap->excl_link = link;
1460                         return ATA_DEFER_PORT;
1461                 }
1462         }
1463
1464         return ATA_DEFER_PORT;
1465 }
1466
1467 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1468 {
1469         struct mv_port_priv *pp = ap->private_data;
1470         void __iomem *port_mmio;
1471
1472         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1473         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1474         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1475
1476         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1477         haltcond = *old_haltcond | EDMA_ERR_DEV;
1478
1479         if (want_fbs) {
1480                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1481                 ltmode = *old_ltmode | LTMODE_BIT8;
1482                 if (want_ncq)
1483                         haltcond &= ~EDMA_ERR_DEV;
1484                 else
1485                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1486         } else {
1487                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1488         }
1489
1490         port_mmio = mv_ap_base(ap);
1491         mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1492         mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1493         mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1494 }
1495
1496 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1497 {
1498         struct mv_host_priv *hpriv = ap->host->private_data;
1499         u32 old, new;
1500
1501         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1502         old = readl(hpriv->base + GPIO_PORT_CTL);
1503         if (want_ncq)
1504                 new = old | (1 << 22);
1505         else
1506                 new = old & ~(1 << 22);
1507         if (new != old)
1508                 writel(new, hpriv->base + GPIO_PORT_CTL);
1509 }
1510
1511 /**
1512  *      mv_bmdma_enable - set a magic bit on GEN_IIE to allow bmdma
1513  *      @ap: Port being initialized
1514  *
1515  *      There are two DMA modes on these chips:  basic DMA, and EDMA.
1516  *
1517  *      Bit-0 of the "EDMA RESERVED" register enables/disables use
1518  *      of basic DMA on the GEN_IIE versions of the chips.
1519  *
1520  *      This bit survives EDMA resets, and must be set for basic DMA
1521  *      to function, and should be cleared when EDMA is active.
1522  */
1523 static void mv_bmdma_enable_iie(struct ata_port *ap, int enable_bmdma)
1524 {
1525         struct mv_port_priv *pp = ap->private_data;
1526         u32 new, *old = &pp->cached.unknown_rsvd;
1527
1528         if (enable_bmdma)
1529                 new = *old | 1;
1530         else
1531                 new = *old & ~1;
1532         mv_write_cached_reg(mv_ap_base(ap) + EDMA_UNKNOWN_RSVD, old, new);
1533 }
1534
1535 /*
1536  * SOC chips have an issue whereby the HDD LEDs don't always blink
1537  * during I/O when NCQ is enabled. Enabling a special "LED blink" mode
1538  * of the SOC takes care of it, generating a steady blink rate when
1539  * any drive on the chip is active.
1540  *
1541  * Unfortunately, the blink mode is a global hardware setting for the SOC,
1542  * so we must use it whenever at least one port on the SOC has NCQ enabled.
1543  *
1544  * We turn "LED blink" off when NCQ is not in use anywhere, because the normal
1545  * LED operation works then, and provides better (more accurate) feedback.
1546  *
1547  * Note that this code assumes that an SOC never has more than one HC onboard.
1548  */
1549 static void mv_soc_led_blink_enable(struct ata_port *ap)
1550 {
1551         struct ata_host *host = ap->host;
1552         struct mv_host_priv *hpriv = host->private_data;
1553         void __iomem *hc_mmio;
1554         u32 led_ctrl;
1555
1556         if (hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN)
1557                 return;
1558         hpriv->hp_flags |= MV_HP_QUIRK_LED_BLINK_EN;
1559         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1560         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1561         writel(led_ctrl | SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1562 }
1563
1564 static void mv_soc_led_blink_disable(struct ata_port *ap)
1565 {
1566         struct ata_host *host = ap->host;
1567         struct mv_host_priv *hpriv = host->private_data;
1568         void __iomem *hc_mmio;
1569         u32 led_ctrl;
1570         unsigned int port;
1571
1572         if (!(hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN))
1573                 return;
1574
1575         /* disable led-blink only if no ports are using NCQ */
1576         for (port = 0; port < hpriv->n_ports; port++) {
1577                 struct ata_port *this_ap = host->ports[port];
1578                 struct mv_port_priv *pp = this_ap->private_data;
1579
1580                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1581                         return;
1582         }
1583
1584         hpriv->hp_flags &= ~MV_HP_QUIRK_LED_BLINK_EN;
1585         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1586         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1587         writel(led_ctrl & ~SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1588 }
1589
1590 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1591 {
1592         u32 cfg;
1593         struct mv_port_priv *pp    = ap->private_data;
1594         struct mv_host_priv *hpriv = ap->host->private_data;
1595         void __iomem *port_mmio    = mv_ap_base(ap);
1596
1597         /* set up non-NCQ EDMA configuration */
1598         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1599         pp->pp_flags &=
1600           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
1601
1602         if (IS_GEN_I(hpriv))
1603                 cfg |= (1 << 8);        /* enab config burst size mask */
1604
1605         else if (IS_GEN_II(hpriv)) {
1606                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1607                 mv_60x1_errata_sata25(ap, want_ncq);
1608
1609         } else if (IS_GEN_IIE(hpriv)) {
1610                 int want_fbs = sata_pmp_attached(ap);
1611                 /*
1612                  * Possible future enhancement:
1613                  *
1614                  * The chip can use FBS with non-NCQ, if we allow it,
1615                  * But first we need to have the error handling in place
1616                  * for this mode (datasheet section 7.3.15.4.2.3).
1617                  * So disallow non-NCQ FBS for now.
1618                  */
1619                 want_fbs &= want_ncq;
1620
1621                 mv_config_fbs(ap, want_ncq, want_fbs);
1622
1623                 if (want_fbs) {
1624                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1625                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1626                 }
1627
1628                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1629                 if (want_edma) {
1630                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1631                         if (!IS_SOC(hpriv))
1632                                 cfg |= (1 << 18); /* enab early completion */
1633                 }
1634                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1635                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1636                 mv_bmdma_enable_iie(ap, !want_edma);
1637
1638                 if (IS_SOC(hpriv)) {
1639                         if (want_ncq)
1640                                 mv_soc_led_blink_enable(ap);
1641                         else
1642                                 mv_soc_led_blink_disable(ap);
1643                 }
1644         }
1645
1646         if (want_ncq) {
1647                 cfg |= EDMA_CFG_NCQ;
1648                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1649         }
1650
1651         writelfl(cfg, port_mmio + EDMA_CFG);
1652 }
1653
1654 static void mv_port_free_dma_mem(struct ata_port *ap)
1655 {
1656         struct mv_host_priv *hpriv = ap->host->private_data;
1657         struct mv_port_priv *pp = ap->private_data;
1658         int tag;
1659
1660         if (pp->crqb) {
1661                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1662                 pp->crqb = NULL;
1663         }
1664         if (pp->crpb) {
1665                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1666                 pp->crpb = NULL;
1667         }
1668         /*
1669          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1670          * For later hardware, we have one unique sg_tbl per NCQ tag.
1671          */
1672         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1673                 if (pp->sg_tbl[tag]) {
1674                         if (tag == 0 || !IS_GEN_I(hpriv))
1675                                 dma_pool_free(hpriv->sg_tbl_pool,
1676                                               pp->sg_tbl[tag],
1677                                               pp->sg_tbl_dma[tag]);
1678                         pp->sg_tbl[tag] = NULL;
1679                 }
1680         }
1681 }
1682
1683 /**
1684  *      mv_port_start - Port specific init/start routine.
1685  *      @ap: ATA channel to manipulate
1686  *
1687  *      Allocate and point to DMA memory, init port private memory,
1688  *      zero indices.
1689  *
1690  *      LOCKING:
1691  *      Inherited from caller.
1692  */
1693 static int mv_port_start(struct ata_port *ap)
1694 {
1695         struct device *dev = ap->host->dev;
1696         struct mv_host_priv *hpriv = ap->host->private_data;
1697         struct mv_port_priv *pp;
1698         unsigned long flags;
1699         int tag;
1700
1701         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1702         if (!pp)
1703                 return -ENOMEM;
1704         ap->private_data = pp;
1705
1706         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1707         if (!pp->crqb)
1708                 return -ENOMEM;
1709         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1710
1711         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1712         if (!pp->crpb)
1713                 goto out_port_free_dma_mem;
1714         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1715
1716         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1717         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1718                 ap->flags |= ATA_FLAG_AN;
1719         /*
1720          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1721          * For later hardware, we need one unique sg_tbl per NCQ tag.
1722          */
1723         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1724                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1725                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1726                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1727                         if (!pp->sg_tbl[tag])
1728                                 goto out_port_free_dma_mem;
1729                 } else {
1730                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1731                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1732                 }
1733         }
1734
1735         spin_lock_irqsave(ap->lock, flags);
1736         mv_save_cached_regs(ap);
1737         mv_edma_cfg(ap, 0, 0);
1738         spin_unlock_irqrestore(ap->lock, flags);
1739
1740         return 0;
1741
1742 out_port_free_dma_mem:
1743         mv_port_free_dma_mem(ap);
1744         return -ENOMEM;
1745 }
1746
1747 /**
1748  *      mv_port_stop - Port specific cleanup/stop routine.
1749  *      @ap: ATA channel to manipulate
1750  *
1751  *      Stop DMA, cleanup port memory.
1752  *
1753  *      LOCKING:
1754  *      This routine uses the host lock to protect the DMA stop.
1755  */
1756 static void mv_port_stop(struct ata_port *ap)
1757 {
1758         unsigned long flags;
1759
1760         spin_lock_irqsave(ap->lock, flags);
1761         mv_stop_edma(ap);
1762         mv_enable_port_irqs(ap, 0);
1763         spin_unlock_irqrestore(ap->lock, flags);
1764         mv_port_free_dma_mem(ap);
1765 }
1766
1767 /**
1768  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1769  *      @qc: queued command whose SG list to source from
1770  *
1771  *      Populate the SG list and mark the last entry.
1772  *
1773  *      LOCKING:
1774  *      Inherited from caller.
1775  */
1776 static void mv_fill_sg(struct ata_queued_cmd *qc)
1777 {
1778         struct mv_port_priv *pp = qc->ap->private_data;
1779         struct scatterlist *sg;
1780         struct mv_sg *mv_sg, *last_sg = NULL;
1781         unsigned int si;
1782
1783         mv_sg = pp->sg_tbl[qc->tag];
1784         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1785                 dma_addr_t addr = sg_dma_address(sg);
1786                 u32 sg_len = sg_dma_len(sg);
1787
1788                 while (sg_len) {
1789                         u32 offset = addr & 0xffff;
1790                         u32 len = sg_len;
1791
1792                         if (offset + len > 0x10000)
1793                                 len = 0x10000 - offset;
1794
1795                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1796                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1797                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1798                         mv_sg->reserved = 0;
1799
1800                         sg_len -= len;
1801                         addr += len;
1802
1803                         last_sg = mv_sg;
1804                         mv_sg++;
1805                 }
1806         }
1807
1808         if (likely(last_sg))
1809                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1810         mb(); /* ensure data structure is visible to the chipset */
1811 }
1812
1813 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1814 {
1815         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1816                 (last ? CRQB_CMD_LAST : 0);
1817         *cmdw = cpu_to_le16(tmp);
1818 }
1819
1820 /**
1821  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1822  *      @ap: Port associated with this ATA transaction.
1823  *
1824  *      We need this only for ATAPI bmdma transactions,
1825  *      as otherwise we experience spurious interrupts
1826  *      after libata-sff handles the bmdma interrupts.
1827  */
1828 static void mv_sff_irq_clear(struct ata_port *ap)
1829 {
1830         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1831 }
1832
1833 /**
1834  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1835  *      @qc: queued command to check for chipset/DMA compatibility.
1836  *
1837  *      The bmdma engines cannot handle speculative data sizes
1838  *      (bytecount under/over flow).  So only allow DMA for
1839  *      data transfer commands with known data sizes.
1840  *
1841  *      LOCKING:
1842  *      Inherited from caller.
1843  */
1844 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1845 {
1846         struct scsi_cmnd *scmd = qc->scsicmd;
1847
1848         if (scmd) {
1849                 switch (scmd->cmnd[0]) {
1850                 case READ_6:
1851                 case READ_10:
1852                 case READ_12:
1853                 case WRITE_6:
1854                 case WRITE_10:
1855                 case WRITE_12:
1856                 case GPCMD_READ_CD:
1857                 case GPCMD_SEND_DVD_STRUCTURE:
1858                 case GPCMD_SEND_CUE_SHEET:
1859                         return 0; /* DMA is safe */
1860                 }
1861         }
1862         return -EOPNOTSUPP; /* use PIO instead */
1863 }
1864
1865 /**
1866  *      mv_bmdma_setup - Set up BMDMA transaction
1867  *      @qc: queued command to prepare DMA for.
1868  *
1869  *      LOCKING:
1870  *      Inherited from caller.
1871  */
1872 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1873 {
1874         struct ata_port *ap = qc->ap;
1875         void __iomem *port_mmio = mv_ap_base(ap);
1876         struct mv_port_priv *pp = ap->private_data;
1877
1878         mv_fill_sg(qc);
1879
1880         /* clear all DMA cmd bits */
1881         writel(0, port_mmio + BMDMA_CMD);
1882
1883         /* load PRD table addr. */
1884         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1885                 port_mmio + BMDMA_PRD_HIGH);
1886         writelfl(pp->sg_tbl_dma[qc->tag],
1887                 port_mmio + BMDMA_PRD_LOW);
1888
1889         /* issue r/w command */
1890         ap->ops->sff_exec_command(ap, &qc->tf);
1891 }
1892
1893 /**
1894  *      mv_bmdma_start - Start a BMDMA transaction
1895  *      @qc: queued command to start DMA on.
1896  *
1897  *      LOCKING:
1898  *      Inherited from caller.
1899  */
1900 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1901 {
1902         struct ata_port *ap = qc->ap;
1903         void __iomem *port_mmio = mv_ap_base(ap);
1904         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1905         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1906
1907         /* start host DMA transaction */
1908         writelfl(cmd, port_mmio + BMDMA_CMD);
1909 }
1910
1911 /**
1912  *      mv_bmdma_stop - Stop BMDMA transfer
1913  *      @qc: queued command to stop DMA on.
1914  *
1915  *      Clears the ATA_DMA_START flag in the bmdma control register
1916  *
1917  *      LOCKING:
1918  *      Inherited from caller.
1919  */
1920 static void mv_bmdma_stop_ap(struct ata_port *ap)
1921 {
1922         void __iomem *port_mmio = mv_ap_base(ap);
1923         u32 cmd;
1924
1925         /* clear start/stop bit */
1926         cmd = readl(port_mmio + BMDMA_CMD);
1927         if (cmd & ATA_DMA_START) {
1928                 cmd &= ~ATA_DMA_START;
1929                 writelfl(cmd, port_mmio + BMDMA_CMD);
1930
1931                 /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1932                 ata_sff_dma_pause(ap);
1933         }
1934 }
1935
1936 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1937 {
1938         mv_bmdma_stop_ap(qc->ap);
1939 }
1940
1941 /**
1942  *      mv_bmdma_status - Read BMDMA status
1943  *      @ap: port for which to retrieve DMA status.
1944  *
1945  *      Read and return equivalent of the sff BMDMA status register.
1946  *
1947  *      LOCKING:
1948  *      Inherited from caller.
1949  */
1950 static u8 mv_bmdma_status(struct ata_port *ap)
1951 {
1952         void __iomem *port_mmio = mv_ap_base(ap);
1953         u32 reg, status;
1954
1955         /*
1956          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1957          * and the ATA_DMA_INTR bit doesn't exist.
1958          */
1959         reg = readl(port_mmio + BMDMA_STATUS);
1960         if (reg & ATA_DMA_ACTIVE)
1961                 status = ATA_DMA_ACTIVE;
1962         else if (reg & ATA_DMA_ERR)
1963                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1964         else {
1965                 /*
1966                  * Just because DMA_ACTIVE is 0 (DMA completed),
1967                  * this does _not_ mean the device is "done".
1968                  * So we should not yet be signalling ATA_DMA_INTR
1969                  * in some cases.  Eg. DSM/TRIM, and perhaps others.
1970                  */
1971                 mv_bmdma_stop_ap(ap);
1972                 if (ioread8(ap->ioaddr.altstatus_addr) & ATA_BUSY)
1973                         status = 0;
1974                 else
1975                         status = ATA_DMA_INTR;
1976         }
1977         return status;
1978 }
1979
1980 static void mv_rw_multi_errata_sata24(struct ata_queued_cmd *qc)
1981 {
1982         struct ata_taskfile *tf = &qc->tf;
1983         /*
1984          * Workaround for 88SX60x1 FEr SATA#24.
1985          *
1986          * Chip may corrupt WRITEs if multi_count >= 4kB.
1987          * Note that READs are unaffected.
1988          *
1989          * It's not clear if this errata really means "4K bytes",
1990          * or if it always happens for multi_count > 7
1991          * regardless of device sector_size.
1992          *
1993          * So, for safety, any write with multi_count > 7
1994          * gets converted here into a regular PIO write instead:
1995          */
1996         if ((tf->flags & ATA_TFLAG_WRITE) && is_multi_taskfile(tf)) {
1997                 if (qc->dev->multi_count > 7) {
1998                         switch (tf->command) {
1999                         case ATA_CMD_WRITE_MULTI:
2000                                 tf->command = ATA_CMD_PIO_WRITE;
2001                                 break;
2002                         case ATA_CMD_WRITE_MULTI_FUA_EXT:
2003                                 tf->flags &= ~ATA_TFLAG_FUA; /* ugh */
2004                                 /* fall through */
2005                         case ATA_CMD_WRITE_MULTI_EXT:
2006                                 tf->command = ATA_CMD_PIO_WRITE_EXT;
2007                                 break;
2008                         }
2009                 }
2010         }
2011 }
2012
2013 /**
2014  *      mv_qc_prep - Host specific command preparation.
2015  *      @qc: queued command to prepare
2016  *
2017  *      This routine simply redirects to the general purpose routine
2018  *      if command is not DMA.  Else, it handles prep of the CRQB
2019  *      (command request block), does some sanity checking, and calls
2020  *      the SG load routine.
2021  *
2022  *      LOCKING:
2023  *      Inherited from caller.
2024  */
2025 static void mv_qc_prep(struct ata_queued_cmd *qc)
2026 {
2027         struct ata_port *ap = qc->ap;
2028         struct mv_port_priv *pp = ap->private_data;
2029         __le16 *cw;
2030         struct ata_taskfile *tf = &qc->tf;
2031         u16 flags = 0;
2032         unsigned in_index;
2033
2034         switch (tf->protocol) {
2035         case ATA_PROT_DMA:
2036                 if (tf->command == ATA_CMD_DSM)
2037                         return;
2038                 /* fall-thru */
2039         case ATA_PROT_NCQ:
2040                 break;  /* continue below */
2041         case ATA_PROT_PIO:
2042                 mv_rw_multi_errata_sata24(qc);
2043                 return;
2044         default:
2045                 return;
2046         }
2047
2048         /* Fill in command request block
2049          */
2050         if (!(tf->flags & ATA_TFLAG_WRITE))
2051                 flags |= CRQB_FLAG_READ;
2052         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2053         flags |= qc->tag << CRQB_TAG_SHIFT;
2054         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2055
2056         /* get current queue index from software */
2057         in_index = pp->req_idx;
2058
2059         pp->crqb[in_index].sg_addr =
2060                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2061         pp->crqb[in_index].sg_addr_hi =
2062                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2063         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
2064
2065         cw = &pp->crqb[in_index].ata_cmd[0];
2066
2067         /* Sadly, the CRQB cannot accommodate all registers--there are
2068          * only 11 bytes...so we must pick and choose required
2069          * registers based on the command.  So, we drop feature and
2070          * hob_feature for [RW] DMA commands, but they are needed for
2071          * NCQ.  NCQ will drop hob_nsect, which is not needed there
2072          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
2073          */
2074         switch (tf->command) {
2075         case ATA_CMD_READ:
2076         case ATA_CMD_READ_EXT:
2077         case ATA_CMD_WRITE:
2078         case ATA_CMD_WRITE_EXT:
2079         case ATA_CMD_WRITE_FUA_EXT:
2080                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
2081                 break;
2082         case ATA_CMD_FPDMA_READ:
2083         case ATA_CMD_FPDMA_WRITE:
2084                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
2085                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
2086                 break;
2087         default:
2088                 /* The only other commands EDMA supports in non-queued and
2089                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
2090                  * of which are defined/used by Linux.  If we get here, this
2091                  * driver needs work.
2092                  *
2093                  * FIXME: modify libata to give qc_prep a return value and
2094                  * return error here.
2095                  */
2096                 BUG_ON(tf->command);
2097                 break;
2098         }
2099         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
2100         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
2101         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
2102         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
2103         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
2104         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
2105         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
2106         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
2107         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
2108
2109         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2110                 return;
2111         mv_fill_sg(qc);
2112 }
2113
2114 /**
2115  *      mv_qc_prep_iie - Host specific command preparation.
2116  *      @qc: queued command to prepare
2117  *
2118  *      This routine simply redirects to the general purpose routine
2119  *      if command is not DMA.  Else, it handles prep of the CRQB
2120  *      (command request block), does some sanity checking, and calls
2121  *      the SG load routine.
2122  *
2123  *      LOCKING:
2124  *      Inherited from caller.
2125  */
2126 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
2127 {
2128         struct ata_port *ap = qc->ap;
2129         struct mv_port_priv *pp = ap->private_data;
2130         struct mv_crqb_iie *crqb;
2131         struct ata_taskfile *tf = &qc->tf;
2132         unsigned in_index;
2133         u32 flags = 0;
2134
2135         if ((tf->protocol != ATA_PROT_DMA) &&
2136             (tf->protocol != ATA_PROT_NCQ))
2137                 return;
2138         if (tf->command == ATA_CMD_DSM)
2139                 return;  /* use bmdma for this */
2140
2141         /* Fill in Gen IIE command request block */
2142         if (!(tf->flags & ATA_TFLAG_WRITE))
2143                 flags |= CRQB_FLAG_READ;
2144
2145         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2146         flags |= qc->tag << CRQB_TAG_SHIFT;
2147         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
2148         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2149
2150         /* get current queue index from software */
2151         in_index = pp->req_idx;
2152
2153         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
2154         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2155         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2156         crqb->flags = cpu_to_le32(flags);
2157
2158         crqb->ata_cmd[0] = cpu_to_le32(
2159                         (tf->command << 16) |
2160                         (tf->feature << 24)
2161                 );
2162         crqb->ata_cmd[1] = cpu_to_le32(
2163                         (tf->lbal << 0) |
2164                         (tf->lbam << 8) |
2165                         (tf->lbah << 16) |
2166                         (tf->device << 24)
2167                 );
2168         crqb->ata_cmd[2] = cpu_to_le32(
2169                         (tf->hob_lbal << 0) |
2170                         (tf->hob_lbam << 8) |
2171                         (tf->hob_lbah << 16) |
2172                         (tf->hob_feature << 24)
2173                 );
2174         crqb->ata_cmd[3] = cpu_to_le32(
2175                         (tf->nsect << 0) |
2176                         (tf->hob_nsect << 8)
2177                 );
2178
2179         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2180                 return;
2181         mv_fill_sg(qc);
2182 }
2183
2184 /**
2185  *      mv_sff_check_status - fetch device status, if valid
2186  *      @ap: ATA port to fetch status from
2187  *
2188  *      When using command issue via mv_qc_issue_fis(),
2189  *      the initial ATA_BUSY state does not show up in the
2190  *      ATA status (shadow) register.  This can confuse libata!
2191  *
2192  *      So we have a hook here to fake ATA_BUSY for that situation,
2193  *      until the first time a BUSY, DRQ, or ERR bit is seen.
2194  *
2195  *      The rest of the time, it simply returns the ATA status register.
2196  */
2197 static u8 mv_sff_check_status(struct ata_port *ap)
2198 {
2199         u8 stat = ioread8(ap->ioaddr.status_addr);
2200         struct mv_port_priv *pp = ap->private_data;
2201
2202         if (pp->pp_flags & MV_PP_FLAG_FAKE_ATA_BUSY) {
2203                 if (stat & (ATA_BUSY | ATA_DRQ | ATA_ERR))
2204                         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY;
2205                 else
2206                         stat = ATA_BUSY;
2207         }
2208         return stat;
2209 }
2210
2211 /**
2212  *      mv_send_fis - Send a FIS, using the "Vendor-Unique FIS" register
2213  *      @fis: fis to be sent
2214  *      @nwords: number of 32-bit words in the fis
2215  */
2216 static unsigned int mv_send_fis(struct ata_port *ap, u32 *fis, int nwords)
2217 {
2218         void __iomem *port_mmio = mv_ap_base(ap);
2219         u32 ifctl, old_ifctl, ifstat;
2220         int i, timeout = 200, final_word = nwords - 1;
2221
2222         /* Initiate FIS transmission mode */
2223         old_ifctl = readl(port_mmio + SATA_IFCTL);
2224         ifctl = 0x100 | (old_ifctl & 0xf);
2225         writelfl(ifctl, port_mmio + SATA_IFCTL);
2226
2227         /* Send all words of the FIS except for the final word */
2228         for (i = 0; i < final_word; ++i)
2229                 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2230
2231         /* Flag end-of-transmission, and then send the final word */
2232         writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2233         writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2234
2235         /*
2236          * Wait for FIS transmission to complete.
2237          * This typically takes just a single iteration.
2238          */
2239         do {
2240                 ifstat = readl(port_mmio + SATA_IFSTAT);
2241         } while (!(ifstat & 0x1000) && --timeout);
2242
2243         /* Restore original port configuration */
2244         writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2245
2246         /* See if it worked */
2247         if ((ifstat & 0x3000) != 0x1000) {
2248                 ata_port_warn(ap, "%s transmission error, ifstat=%08x\n",
2249                               __func__, ifstat);
2250                 return AC_ERR_OTHER;
2251         }
2252         return 0;
2253 }
2254
2255 /**
2256  *      mv_qc_issue_fis - Issue a command directly as a FIS
2257  *      @qc: queued command to start
2258  *
2259  *      Note that the ATA shadow registers are not updated
2260  *      after command issue, so the device will appear "READY"
2261  *      if polled, even while it is BUSY processing the command.
2262  *
2263  *      So we use a status hook to fake ATA_BUSY until the drive changes state.
2264  *
2265  *      Note: we don't get updated shadow regs on *completion*
2266  *      of non-data commands. So avoid sending them via this function,
2267  *      as they will appear to have completed immediately.
2268  *
2269  *      GEN_IIE has special registers that we could get the result tf from,
2270  *      but earlier chipsets do not.  For now, we ignore those registers.
2271  */
2272 static unsigned int mv_qc_issue_fis(struct ata_queued_cmd *qc)
2273 {
2274         struct ata_port *ap = qc->ap;
2275         struct mv_port_priv *pp = ap->private_data;
2276         struct ata_link *link = qc->dev->link;
2277         u32 fis[5];
2278         int err = 0;
2279
2280         ata_tf_to_fis(&qc->tf, link->pmp, 1, (void *)fis);
2281         err = mv_send_fis(ap, fis, ARRAY_SIZE(fis));
2282         if (err)
2283                 return err;
2284
2285         switch (qc->tf.protocol) {
2286         case ATAPI_PROT_PIO:
2287                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2288                 /* fall through */
2289         case ATAPI_PROT_NODATA:
2290                 ap->hsm_task_state = HSM_ST_FIRST;
2291                 break;
2292         case ATA_PROT_PIO:
2293                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2294                 if (qc->tf.flags & ATA_TFLAG_WRITE)
2295                         ap->hsm_task_state = HSM_ST_FIRST;
2296                 else
2297                         ap->hsm_task_state = HSM_ST;
2298                 break;
2299         default:
2300                 ap->hsm_task_state = HSM_ST_LAST;
2301                 break;
2302         }
2303
2304         if (qc->tf.flags & ATA_TFLAG_POLLING)
2305                 ata_sff_queue_pio_task(link, 0);
2306         return 0;
2307 }
2308
2309 /**
2310  *      mv_qc_issue - Initiate a command to the host
2311  *      @qc: queued command to start
2312  *
2313  *      This routine simply redirects to the general purpose routine
2314  *      if command is not DMA.  Else, it sanity checks our local
2315  *      caches of the request producer/consumer indices then enables
2316  *      DMA and bumps the request producer index.
2317  *
2318  *      LOCKING:
2319  *      Inherited from caller.
2320  */
2321 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
2322 {
2323         static int limit_warnings = 10;
2324         struct ata_port *ap = qc->ap;
2325         void __iomem *port_mmio = mv_ap_base(ap);
2326         struct mv_port_priv *pp = ap->private_data;
2327         u32 in_index;
2328         unsigned int port_irqs;
2329
2330         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY; /* paranoia */
2331
2332         switch (qc->tf.protocol) {
2333         case ATA_PROT_DMA:
2334                 if (qc->tf.command == ATA_CMD_DSM) {
2335                         if (!ap->ops->bmdma_setup)  /* no bmdma on GEN_I */
2336                                 return AC_ERR_OTHER;
2337                         break;  /* use bmdma for this */
2338                 }
2339                 /* fall thru */
2340         case ATA_PROT_NCQ:
2341                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2342                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2343                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
2344
2345                 /* Write the request in pointer to kick the EDMA to life */
2346                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
2347                                         port_mmio + EDMA_REQ_Q_IN_PTR);
2348                 return 0;
2349
2350         case ATA_PROT_PIO:
2351                 /*
2352                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
2353                  *
2354                  * Someday, we might implement special polling workarounds
2355                  * for these, but it all seems rather unnecessary since we
2356                  * normally use only DMA for commands which transfer more
2357                  * than a single block of data.
2358                  *
2359                  * Much of the time, this could just work regardless.
2360                  * So for now, just log the incident, and allow the attempt.
2361                  */
2362                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
2363                         --limit_warnings;
2364                         ata_link_warn(qc->dev->link, DRV_NAME
2365                                       ": attempting PIO w/multiple DRQ: "
2366                                       "this may fail due to h/w errata\n");
2367                 }
2368                 /* drop through */
2369         case ATA_PROT_NODATA:
2370         case ATAPI_PROT_PIO:
2371         case ATAPI_PROT_NODATA:
2372                 if (ap->flags & ATA_FLAG_PIO_POLLING)
2373                         qc->tf.flags |= ATA_TFLAG_POLLING;
2374                 break;
2375         }
2376
2377         if (qc->tf.flags & ATA_TFLAG_POLLING)
2378                 port_irqs = ERR_IRQ;    /* mask device interrupt when polling */
2379         else
2380                 port_irqs = ERR_IRQ | DONE_IRQ; /* unmask all interrupts */
2381
2382         /*
2383          * We're about to send a non-EDMA capable command to the
2384          * port.  Turn off EDMA so there won't be problems accessing
2385          * shadow block, etc registers.
2386          */
2387         mv_stop_edma(ap);
2388         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
2389         mv_pmp_select(ap, qc->dev->link->pmp);
2390
2391         if (qc->tf.command == ATA_CMD_READ_LOG_EXT) {
2392                 struct mv_host_priv *hpriv = ap->host->private_data;
2393                 /*
2394                  * Workaround for 88SX60x1 FEr SATA#25 (part 2).
2395                  *
2396                  * After any NCQ error, the READ_LOG_EXT command
2397                  * from libata-eh *must* use mv_qc_issue_fis().
2398                  * Otherwise it might fail, due to chip errata.
2399                  *
2400                  * Rather than special-case it, we'll just *always*
2401                  * use this method here for READ_LOG_EXT, making for
2402                  * easier testing.
2403                  */
2404                 if (IS_GEN_II(hpriv))
2405                         return mv_qc_issue_fis(qc);
2406         }
2407         return ata_bmdma_qc_issue(qc);
2408 }
2409
2410 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
2411 {
2412         struct mv_port_priv *pp = ap->private_data;
2413         struct ata_queued_cmd *qc;
2414
2415         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
2416                 return NULL;
2417         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2418         if (qc && !(qc->tf.flags & ATA_TFLAG_POLLING))
2419                 return qc;
2420         return NULL;
2421 }
2422
2423 static void mv_pmp_error_handler(struct ata_port *ap)
2424 {
2425         unsigned int pmp, pmp_map;
2426         struct mv_port_priv *pp = ap->private_data;
2427
2428         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
2429                 /*
2430                  * Perform NCQ error analysis on failed PMPs
2431                  * before we freeze the port entirely.
2432                  *
2433                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
2434                  */
2435                 pmp_map = pp->delayed_eh_pmp_map;
2436                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
2437                 for (pmp = 0; pmp_map != 0; pmp++) {
2438                         unsigned int this_pmp = (1 << pmp);
2439                         if (pmp_map & this_pmp) {
2440                                 struct ata_link *link = &ap->pmp_link[pmp];
2441                                 pmp_map &= ~this_pmp;
2442                                 ata_eh_analyze_ncq_error(link);
2443                         }
2444                 }
2445                 ata_port_freeze(ap);
2446         }
2447         sata_pmp_error_handler(ap);
2448 }
2449
2450 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
2451 {
2452         void __iomem *port_mmio = mv_ap_base(ap);
2453
2454         return readl(port_mmio + SATA_TESTCTL) >> 16;
2455 }
2456
2457 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
2458 {
2459         struct ata_eh_info *ehi;
2460         unsigned int pmp;
2461
2462         /*
2463          * Initialize EH info for PMPs which saw device errors
2464          */
2465         ehi = &ap->link.eh_info;
2466         for (pmp = 0; pmp_map != 0; pmp++) {
2467                 unsigned int this_pmp = (1 << pmp);
2468                 if (pmp_map & this_pmp) {
2469                         struct ata_link *link = &ap->pmp_link[pmp];
2470
2471                         pmp_map &= ~this_pmp;
2472                         ehi = &link->eh_info;
2473                         ata_ehi_clear_desc(ehi);
2474                         ata_ehi_push_desc(ehi, "dev err");
2475                         ehi->err_mask |= AC_ERR_DEV;
2476                         ehi->action |= ATA_EH_RESET;
2477                         ata_link_abort(link);
2478                 }
2479         }
2480 }
2481
2482 static int mv_req_q_empty(struct ata_port *ap)
2483 {
2484         void __iomem *port_mmio = mv_ap_base(ap);
2485         u32 in_ptr, out_ptr;
2486
2487         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2488                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2489         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2490                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2491         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
2492 }
2493
2494 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
2495 {
2496         struct mv_port_priv *pp = ap->private_data;
2497         int failed_links;
2498         unsigned int old_map, new_map;
2499
2500         /*
2501          * Device error during FBS+NCQ operation:
2502          *
2503          * Set a port flag to prevent further I/O being enqueued.
2504          * Leave the EDMA running to drain outstanding commands from this port.
2505          * Perform the post-mortem/EH only when all responses are complete.
2506          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
2507          */
2508         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
2509                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
2510                 pp->delayed_eh_pmp_map = 0;
2511         }
2512         old_map = pp->delayed_eh_pmp_map;
2513         new_map = old_map | mv_get_err_pmp_map(ap);
2514
2515         if (old_map != new_map) {
2516                 pp->delayed_eh_pmp_map = new_map;
2517                 mv_pmp_eh_prep(ap, new_map & ~old_map);
2518         }
2519         failed_links = hweight16(new_map);
2520
2521         ata_port_info(ap,
2522                       "%s: pmp_map=%04x qc_map=%04x failed_links=%d nr_active_links=%d\n",
2523                       __func__, pp->delayed_eh_pmp_map,
2524                       ap->qc_active, failed_links,
2525                       ap->nr_active_links);
2526
2527         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
2528                 mv_process_crpb_entries(ap, pp);
2529                 mv_stop_edma(ap);
2530                 mv_eh_freeze(ap);
2531                 ata_port_info(ap, "%s: done\n", __func__);
2532                 return 1;       /* handled */
2533         }
2534         ata_port_info(ap, "%s: waiting\n", __func__);
2535         return 1;       /* handled */
2536 }
2537
2538 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
2539 {
2540         /*
2541          * Possible future enhancement:
2542          *
2543          * FBS+non-NCQ operation is not yet implemented.
2544          * See related notes in mv_edma_cfg().
2545          *
2546          * Device error during FBS+non-NCQ operation:
2547          *
2548          * We need to snapshot the shadow registers for each failed command.
2549          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2550          */
2551         return 0;       /* not handled */
2552 }
2553
2554 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2555 {
2556         struct mv_port_priv *pp = ap->private_data;
2557
2558         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2559                 return 0;       /* EDMA was not active: not handled */
2560         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2561                 return 0;       /* FBS was not active: not handled */
2562
2563         if (!(edma_err_cause & EDMA_ERR_DEV))
2564                 return 0;       /* non DEV error: not handled */
2565         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2566         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2567                 return 0;       /* other problems: not handled */
2568
2569         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2570                 /*
2571                  * EDMA should NOT have self-disabled for this case.
2572                  * If it did, then something is wrong elsewhere,
2573                  * and we cannot handle it here.
2574                  */
2575                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2576                         ata_port_warn(ap, "%s: err_cause=0x%x pp_flags=0x%x\n",
2577                                       __func__, edma_err_cause, pp->pp_flags);
2578                         return 0; /* not handled */
2579                 }
2580                 return mv_handle_fbs_ncq_dev_err(ap);
2581         } else {
2582                 /*
2583                  * EDMA should have self-disabled for this case.
2584                  * If it did not, then something is wrong elsewhere,
2585                  * and we cannot handle it here.
2586                  */
2587                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2588                         ata_port_warn(ap, "%s: err_cause=0x%x pp_flags=0x%x\n",
2589                                       __func__, edma_err_cause, pp->pp_flags);
2590                         return 0; /* not handled */
2591                 }
2592                 return mv_handle_fbs_non_ncq_dev_err(ap);
2593         }
2594         return 0;       /* not handled */
2595 }
2596
2597 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2598 {
2599         struct ata_eh_info *ehi = &ap->link.eh_info;
2600         char *when = "idle";
2601
2602         ata_ehi_clear_desc(ehi);
2603         if (edma_was_enabled) {
2604                 when = "EDMA enabled";
2605         } else {
2606                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2607                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2608                         when = "polling";
2609         }
2610         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2611         ehi->err_mask |= AC_ERR_OTHER;
2612         ehi->action   |= ATA_EH_RESET;
2613         ata_port_freeze(ap);
2614 }
2615
2616 /**
2617  *      mv_err_intr - Handle error interrupts on the port
2618  *      @ap: ATA channel to manipulate
2619  *
2620  *      Most cases require a full reset of the chip's state machine,
2621  *      which also performs a COMRESET.
2622  *      Also, if the port disabled DMA, update our cached copy to match.
2623  *
2624  *      LOCKING:
2625  *      Inherited from caller.
2626  */
2627 static void mv_err_intr(struct ata_port *ap)
2628 {
2629         void __iomem *port_mmio = mv_ap_base(ap);
2630         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2631         u32 fis_cause = 0;
2632         struct mv_port_priv *pp = ap->private_data;
2633         struct mv_host_priv *hpriv = ap->host->private_data;
2634         unsigned int action = 0, err_mask = 0;
2635         struct ata_eh_info *ehi = &ap->link.eh_info;
2636         struct ata_queued_cmd *qc;
2637         int abort = 0;
2638
2639         /*
2640          * Read and clear the SError and err_cause bits.
2641          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2642          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2643          */
2644         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2645         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2646
2647         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2648         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2649                 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2650                 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2651         }
2652         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2653
2654         if (edma_err_cause & EDMA_ERR_DEV) {
2655                 /*
2656                  * Device errors during FIS-based switching operation
2657                  * require special handling.
2658                  */
2659                 if (mv_handle_dev_err(ap, edma_err_cause))
2660                         return;
2661         }
2662
2663         qc = mv_get_active_qc(ap);
2664         ata_ehi_clear_desc(ehi);
2665         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2666                           edma_err_cause, pp->pp_flags);
2667
2668         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2669                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2670                 if (fis_cause & FIS_IRQ_CAUSE_AN) {
2671                         u32 ec = edma_err_cause &
2672                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2673                         sata_async_notification(ap);
2674                         if (!ec)
2675                                 return; /* Just an AN; no need for the nukes */
2676                         ata_ehi_push_desc(ehi, "SDB notify");
2677                 }
2678         }
2679         /*
2680          * All generations share these EDMA error cause bits:
2681          */
2682         if (edma_err_cause & EDMA_ERR_DEV) {
2683                 err_mask |= AC_ERR_DEV;
2684                 action |= ATA_EH_RESET;
2685                 ata_ehi_push_desc(ehi, "dev error");
2686         }
2687         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2688                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2689                         EDMA_ERR_INTRL_PAR)) {
2690                 err_mask |= AC_ERR_ATA_BUS;
2691                 action |= ATA_EH_RESET;
2692                 ata_ehi_push_desc(ehi, "parity error");
2693         }
2694         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2695                 ata_ehi_hotplugged(ehi);
2696                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2697                         "dev disconnect" : "dev connect");
2698                 action |= ATA_EH_RESET;
2699         }
2700
2701         /*
2702          * Gen-I has a different SELF_DIS bit,
2703          * different FREEZE bits, and no SERR bit:
2704          */
2705         if (IS_GEN_I(hpriv)) {
2706                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2707                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2708                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2709                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2710                 }
2711         } else {
2712                 eh_freeze_mask = EDMA_EH_FREEZE;
2713                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2714                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2715                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2716                 }
2717                 if (edma_err_cause & EDMA_ERR_SERR) {
2718                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2719                         err_mask |= AC_ERR_ATA_BUS;
2720                         action |= ATA_EH_RESET;
2721                 }
2722         }
2723
2724         if (!err_mask) {
2725                 err_mask = AC_ERR_OTHER;
2726                 action |= ATA_EH_RESET;
2727         }
2728
2729         ehi->serror |= serr;
2730         ehi->action |= action;
2731
2732         if (qc)
2733                 qc->err_mask |= err_mask;
2734         else
2735                 ehi->err_mask |= err_mask;
2736
2737         if (err_mask == AC_ERR_DEV) {
2738                 /*
2739                  * Cannot do ata_port_freeze() here,
2740                  * because it would kill PIO access,
2741                  * which is needed for further diagnosis.
2742                  */
2743                 mv_eh_freeze(ap);
2744                 abort = 1;
2745         } else if (edma_err_cause & eh_freeze_mask) {
2746                 /*
2747                  * Note to self: ata_port_freeze() calls ata_port_abort()
2748                  */
2749                 ata_port_freeze(ap);
2750         } else {
2751                 abort = 1;
2752         }
2753
2754         if (abort) {
2755                 if (qc)
2756                         ata_link_abort(qc->dev->link);
2757                 else
2758                         ata_port_abort(ap);
2759         }
2760 }
2761
2762 static bool mv_process_crpb_response(struct ata_port *ap,
2763                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2764 {
2765         u8 ata_status;
2766         u16 edma_status = le16_to_cpu(response->flags);
2767
2768         /*
2769          * edma_status from a response queue entry:
2770          *   LSB is from EDMA_ERR_IRQ_CAUSE (non-NCQ only).
2771          *   MSB is saved ATA status from command completion.
2772          */
2773         if (!ncq_enabled) {
2774                 u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2775                 if (err_cause) {
2776                         /*
2777                          * Error will be seen/handled by
2778                          * mv_err_intr().  So do nothing at all here.
2779                          */
2780                         return false;
2781                 }
2782         }
2783         ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2784         if (!ac_err_mask(ata_status))
2785                 return true;
2786         /* else: leave it for mv_err_intr() */
2787         return false;
2788 }
2789
2790 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2791 {
2792         void __iomem *port_mmio = mv_ap_base(ap);
2793         struct mv_host_priv *hpriv = ap->host->private_data;
2794         u32 in_index;
2795         bool work_done = false;
2796         u32 done_mask = 0;
2797         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2798
2799         /* Get the hardware queue position index */
2800         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2801                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2802
2803         /* Process new responses from since the last time we looked */
2804         while (in_index != pp->resp_idx) {
2805                 unsigned int tag;
2806                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2807
2808                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2809
2810                 if (IS_GEN_I(hpriv)) {
2811                         /* 50xx: no NCQ, only one command active at a time */
2812                         tag = ap->link.active_tag;
2813                 } else {
2814                         /* Gen II/IIE: get command tag from CRPB entry */
2815                         tag = le16_to_cpu(response->id) & 0x1f;
2816                 }
2817                 if (mv_process_crpb_response(ap, response, tag, ncq_enabled))
2818                         done_mask |= 1 << tag;
2819                 work_done = true;
2820         }
2821
2822         if (work_done) {
2823                 ata_qc_complete_multiple(ap, ap->qc_active ^ done_mask);
2824
2825                 /* Update the software queue position index in hardware */
2826                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2827                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2828                          port_mmio + EDMA_RSP_Q_OUT_PTR);
2829         }
2830 }
2831
2832 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2833 {
2834         struct mv_port_priv *pp;
2835         int edma_was_enabled;
2836
2837         /*
2838          * Grab a snapshot of the EDMA_EN flag setting,
2839          * so that we have a consistent view for this port,
2840          * even if something we call of our routines changes it.
2841          */
2842         pp = ap->private_data;
2843         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2844         /*
2845          * Process completed CRPB response(s) before other events.
2846          */
2847         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2848                 mv_process_crpb_entries(ap, pp);
2849                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2850                         mv_handle_fbs_ncq_dev_err(ap);
2851         }
2852         /*
2853          * Handle chip-reported errors, or continue on to handle PIO.
2854          */
2855         if (unlikely(port_cause & ERR_IRQ)) {
2856                 mv_err_intr(ap);
2857         } else if (!edma_was_enabled) {
2858                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2859                 if (qc)
2860                         ata_bmdma_port_intr(ap, qc);
2861                 else
2862                         mv_unexpected_intr(ap, edma_was_enabled);
2863         }
2864 }
2865
2866 /**
2867  *      mv_host_intr - Handle all interrupts on the given host controller
2868  *      @host: host specific structure
2869  *      @main_irq_cause: Main interrupt cause register for the chip.
2870  *
2871  *      LOCKING:
2872  *      Inherited from caller.
2873  */
2874 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2875 {
2876         struct mv_host_priv *hpriv = host->private_data;
2877         void __iomem *mmio = hpriv->base, *hc_mmio;
2878         unsigned int handled = 0, port;
2879
2880         /* If asserted, clear the "all ports" IRQ coalescing bit */
2881         if (main_irq_cause & ALL_PORTS_COAL_DONE)
2882                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
2883
2884         for (port = 0; port < hpriv->n_ports; port++) {
2885                 struct ata_port *ap = host->ports[port];
2886                 unsigned int p, shift, hardport, port_cause;
2887
2888                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2889                 /*
2890                  * Each hc within the host has its own hc_irq_cause register,
2891                  * where the interrupting ports bits get ack'd.
2892                  */
2893                 if (hardport == 0) {    /* first port on this hc ? */
2894                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2895                         u32 port_mask, ack_irqs;
2896                         /*
2897                          * Skip this entire hc if nothing pending for any ports
2898                          */
2899                         if (!hc_cause) {
2900                                 port += MV_PORTS_PER_HC - 1;
2901                                 continue;
2902                         }
2903                         /*
2904                          * We don't need/want to read the hc_irq_cause register,
2905                          * because doing so hurts performance, and
2906                          * main_irq_cause already gives us everything we need.
2907                          *
2908                          * But we do have to *write* to the hc_irq_cause to ack
2909                          * the ports that we are handling this time through.
2910                          *
2911                          * This requires that we create a bitmap for those
2912                          * ports which interrupted us, and use that bitmap
2913                          * to ack (only) those ports via hc_irq_cause.
2914                          */
2915                         ack_irqs = 0;
2916                         if (hc_cause & PORTS_0_3_COAL_DONE)
2917                                 ack_irqs = HC_COAL_IRQ;
2918                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2919                                 if ((port + p) >= hpriv->n_ports)
2920                                         break;
2921                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2922                                 if (hc_cause & port_mask)
2923                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2924                         }
2925                         hc_mmio = mv_hc_base_from_port(mmio, port);
2926                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE);
2927                         handled = 1;
2928                 }
2929                 /*
2930                  * Handle interrupts signalled for this port:
2931                  */
2932                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2933                 if (port_cause)
2934                         mv_port_intr(ap, port_cause);
2935         }
2936         return handled;
2937 }
2938
2939 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2940 {
2941         struct mv_host_priv *hpriv = host->private_data;
2942         struct ata_port *ap;
2943         struct ata_queued_cmd *qc;
2944         struct ata_eh_info *ehi;
2945         unsigned int i, err_mask, printed = 0;
2946         u32 err_cause;
2947
2948         err_cause = readl(mmio + hpriv->irq_cause_offset);
2949
2950         dev_err(host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n", err_cause);
2951
2952         DPRINTK("All regs @ PCI error\n");
2953         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2954
2955         writelfl(0, mmio + hpriv->irq_cause_offset);
2956
2957         for (i = 0; i < host->n_ports; i++) {
2958                 ap = host->ports[i];
2959                 if (!ata_link_offline(&ap->link)) {
2960                         ehi = &ap->link.eh_info;
2961                         ata_ehi_clear_desc(ehi);
2962                         if (!printed++)
2963                                 ata_ehi_push_desc(ehi,
2964                                         "PCI err cause 0x%08x", err_cause);
2965                         err_mask = AC_ERR_HOST_BUS;
2966                         ehi->action = ATA_EH_RESET;
2967                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2968                         if (qc)
2969                                 qc->err_mask |= err_mask;
2970                         else
2971                                 ehi->err_mask |= err_mask;
2972
2973                         ata_port_freeze(ap);
2974                 }
2975         }
2976         return 1;       /* handled */
2977 }
2978
2979 /**
2980  *      mv_interrupt - Main interrupt event handler
2981  *      @irq: unused
2982  *      @dev_instance: private data; in this case the host structure
2983  *
2984  *      Read the read only register to determine if any host
2985  *      controllers have pending interrupts.  If so, call lower level
2986  *      routine to handle.  Also check for PCI errors which are only
2987  *      reported here.
2988  *
2989  *      LOCKING:
2990  *      This routine holds the host lock while processing pending
2991  *      interrupts.
2992  */
2993 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2994 {
2995         struct ata_host *host = dev_instance;
2996         struct mv_host_priv *hpriv = host->private_data;
2997         unsigned int handled = 0;
2998         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2999         u32 main_irq_cause, pending_irqs;
3000
3001         spin_lock(&host->lock);
3002
3003         /* for MSI:  block new interrupts while in here */
3004         if (using_msi)
3005                 mv_write_main_irq_mask(0, hpriv);
3006
3007         main_irq_cause = readl(hpriv->main_irq_cause_addr);
3008         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
3009         /*
3010          * Deal with cases where we either have nothing pending, or have read
3011          * a bogus register value which can indicate HW removal or PCI fault.
3012          */
3013         if (pending_irqs && main_irq_cause != 0xffffffffU) {
3014                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
3015                         handled = mv_pci_error(host, hpriv->base);
3016                 else
3017                         handled = mv_host_intr(host, pending_irqs);
3018         }
3019
3020         /* for MSI: unmask; interrupt cause bits will retrigger now */
3021         if (using_msi)
3022                 mv_write_main_irq_mask(hpriv->main_irq_mask, hpriv);
3023
3024         spin_unlock(&host->lock);
3025
3026         return IRQ_RETVAL(handled);
3027 }
3028
3029 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
3030 {
3031         unsigned int ofs;
3032
3033         switch (sc_reg_in) {
3034         case SCR_STATUS:
3035         case SCR_ERROR:
3036         case SCR_CONTROL:
3037                 ofs = sc_reg_in * sizeof(u32);
3038                 break;
3039         default:
3040                 ofs = 0xffffffffU;
3041                 break;
3042         }
3043         return ofs;
3044 }
3045
3046 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
3047 {
3048         struct mv_host_priv *hpriv = link->ap->host->private_data;
3049         void __iomem *mmio = hpriv->base;
3050         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3051         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3052
3053         if (ofs != 0xffffffffU) {
3054                 *val = readl(addr + ofs);
3055                 return 0;
3056         } else
3057                 return -EINVAL;
3058 }
3059
3060 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
3061 {
3062         struct mv_host_priv *hpriv = link->ap->host->private_data;
3063         void __iomem *mmio = hpriv->base;
3064         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3065         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3066
3067         if (ofs != 0xffffffffU) {
3068                 writelfl(val, addr + ofs);
3069                 return 0;
3070         } else
3071                 return -EINVAL;
3072 }
3073
3074 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
3075 {
3076         struct pci_dev *pdev = to_pci_dev(host->dev);
3077         int early_5080;
3078
3079         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
3080
3081         if (!early_5080) {
3082                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3083                 tmp |= (1 << 0);
3084                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3085         }
3086
3087         mv_reset_pci_bus(host, mmio);
3088 }
3089
3090 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3091 {
3092         writel(0x0fcfffff, mmio + FLASH_CTL);
3093 }
3094
3095 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
3096                            void __iomem *mmio)
3097 {
3098         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
3099         u32 tmp;
3100
3101         tmp = readl(phy_mmio + MV5_PHY_MODE);
3102
3103         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
3104         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
3105 }
3106
3107 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3108 {
3109         u32 tmp;
3110
3111         writel(0, mmio + GPIO_PORT_CTL);
3112
3113         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
3114
3115         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3116         tmp |= ~(1 << 0);
3117         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3118 }
3119
3120 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3121                            unsigned int port)
3122 {
3123         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
3124         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
3125         u32 tmp;
3126         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
3127
3128         if (fix_apm_sq) {
3129                 tmp = readl(phy_mmio + MV5_LTMODE);
3130                 tmp |= (1 << 19);
3131                 writel(tmp, phy_mmio + MV5_LTMODE);
3132
3133                 tmp = readl(phy_mmio + MV5_PHY_CTL);
3134                 tmp &= ~0x3;
3135                 tmp |= 0x1;
3136                 writel(tmp, phy_mmio + MV5_PHY_CTL);
3137         }
3138
3139         tmp = readl(phy_mmio + MV5_PHY_MODE);
3140         tmp &= ~mask;
3141         tmp |= hpriv->signal[port].pre;
3142         tmp |= hpriv->signal[port].amps;
3143         writel(tmp, phy_mmio + MV5_PHY_MODE);
3144 }
3145
3146
3147 #undef ZERO
3148 #define ZERO(reg) writel(0, port_mmio + (reg))
3149 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
3150                              unsigned int port)
3151 {
3152         void __iomem *port_mmio = mv_port_base(mmio, port);
3153
3154         mv_reset_channel(hpriv, mmio, port);
3155
3156         ZERO(0x028);    /* command */
3157         writel(0x11f, port_mmio + EDMA_CFG);
3158         ZERO(0x004);    /* timer */
3159         ZERO(0x008);    /* irq err cause */
3160         ZERO(0x00c);    /* irq err mask */
3161         ZERO(0x010);    /* rq bah */
3162         ZERO(0x014);    /* rq inp */
3163         ZERO(0x018);    /* rq outp */
3164         ZERO(0x01c);    /* respq bah */
3165         ZERO(0x024);    /* respq outp */
3166         ZERO(0x020);    /* respq inp */
3167         ZERO(0x02c);    /* test control */
3168         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3169 }
3170 #undef ZERO
3171
3172 #define ZERO(reg) writel(0, hc_mmio + (reg))
3173 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3174                         unsigned int hc)
3175 {
3176         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3177         u32 tmp;
3178
3179         ZERO(0x00c);
3180         ZERO(0x010);
3181         ZERO(0x014);
3182         ZERO(0x018);
3183
3184         tmp = readl(hc_mmio + 0x20);
3185         tmp &= 0x1c1c1c1c;
3186         tmp |= 0x03030303;
3187         writel(tmp, hc_mmio + 0x20);
3188 }
3189 #undef ZERO
3190
3191 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3192                         unsigned int n_hc)
3193 {
3194         unsigned int hc, port;
3195
3196         for (hc = 0; hc < n_hc; hc++) {
3197                 for (port = 0; port < MV_PORTS_PER_HC; port++)
3198                         mv5_reset_hc_port(hpriv, mmio,
3199                                           (hc * MV_PORTS_PER_HC) + port);
3200
3201                 mv5_reset_one_hc(hpriv, mmio, hc);
3202         }
3203
3204         return 0;
3205 }
3206
3207 #undef ZERO
3208 #define ZERO(reg) writel(0, mmio + (reg))
3209 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
3210 {
3211         struct mv_host_priv *hpriv = host->private_data;
3212         u32 tmp;
3213
3214         tmp = readl(mmio + MV_PCI_MODE);
3215         tmp &= 0xff00ffff;
3216         writel(tmp, mmio + MV_PCI_MODE);
3217
3218         ZERO(MV_PCI_DISC_TIMER);
3219         ZERO(MV_PCI_MSI_TRIGGER);
3220         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
3221         ZERO(MV_PCI_SERR_MASK);
3222         ZERO(hpriv->irq_cause_offset);
3223         ZERO(hpriv->irq_mask_offset);
3224         ZERO(MV_PCI_ERR_LOW_ADDRESS);
3225         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
3226         ZERO(MV_PCI_ERR_ATTRIBUTE);
3227         ZERO(MV_PCI_ERR_COMMAND);
3228 }
3229 #undef ZERO
3230
3231 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3232 {
3233         u32 tmp;
3234
3235         mv5_reset_flash(hpriv, mmio);
3236
3237         tmp = readl(mmio + GPIO_PORT_CTL);
3238         tmp &= 0x3;
3239         tmp |= (1 << 5) | (1 << 6);
3240         writel(tmp, mmio + GPIO_PORT_CTL);
3241 }
3242
3243 /**
3244  *      mv6_reset_hc - Perform the 6xxx global soft reset
3245  *      @mmio: base address of the HBA
3246  *
3247  *      This routine only applies to 6xxx parts.
3248  *
3249  *      LOCKING:
3250  *      Inherited from caller.
3251  */
3252 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3253                         unsigned int n_hc)
3254 {
3255         void __iomem *reg = mmio + PCI_MAIN_CMD_STS;
3256         int i, rc = 0;
3257         u32 t;
3258
3259         /* Following procedure defined in PCI "main command and status
3260          * register" table.
3261          */
3262         t = readl(reg);
3263         writel(t | STOP_PCI_MASTER, reg);
3264
3265         for (i = 0; i < 1000; i++) {
3266                 udelay(1);
3267                 t = readl(reg);
3268                 if (PCI_MASTER_EMPTY & t)
3269                         break;
3270         }
3271         if (!(PCI_MASTER_EMPTY & t)) {
3272                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
3273                 rc = 1;
3274                 goto done;
3275         }
3276
3277         /* set reset */
3278         i = 5;
3279         do {
3280                 writel(t | GLOB_SFT_RST, reg);
3281                 t = readl(reg);
3282                 udelay(1);
3283         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
3284
3285         if (!(GLOB_SFT_RST & t)) {
3286                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
3287                 rc = 1;
3288                 goto done;
3289         }
3290
3291         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
3292         i = 5;
3293         do {
3294                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
3295                 t = readl(reg);
3296                 udelay(1);
3297         } while ((GLOB_SFT_RST & t) && (i-- > 0));
3298
3299         if (GLOB_SFT_RST & t) {
3300                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
3301                 rc = 1;
3302         }
3303 done:
3304         return rc;
3305 }
3306
3307 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
3308                            void __iomem *mmio)
3309 {
3310         void __iomem *port_mmio;
3311         u32 tmp;
3312
3313         tmp = readl(mmio + RESET_CFG);
3314         if ((tmp & (1 << 0)) == 0) {
3315                 hpriv->signal[idx].amps = 0x7 << 8;
3316                 hpriv->signal[idx].pre = 0x1 << 5;
3317                 return;
3318         }
3319
3320         port_mmio = mv_port_base(mmio, idx);
3321         tmp = readl(port_mmio + PHY_MODE2);
3322
3323         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3324         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3325 }
3326
3327 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3328 {
3329         writel(0x00000060, mmio + GPIO_PORT_CTL);
3330 }
3331
3332 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3333                            unsigned int port)
3334 {
3335         void __iomem *port_mmio = mv_port_base(mmio, port);
3336
3337         u32 hp_flags = hpriv->hp_flags;
3338         int fix_phy_mode2 =
3339                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3340         int fix_phy_mode4 =
3341                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3342         u32 m2, m3;
3343
3344         if (fix_phy_mode2) {
3345                 m2 = readl(port_mmio + PHY_MODE2);
3346                 m2 &= ~(1 << 16);
3347                 m2 |= (1 << 31);
3348                 writel(m2, port_mmio + PHY_MODE2);
3349
3350                 udelay(200);
3351
3352                 m2 = readl(port_mmio + PHY_MODE2);
3353                 m2 &= ~((1 << 16) | (1 << 31));
3354                 writel(m2, port_mmio + PHY_MODE2);
3355
3356                 udelay(200);
3357         }
3358
3359         /*
3360          * Gen-II/IIe PHY_MODE3 errata RM#2:
3361          * Achieves better receiver noise performance than the h/w default:
3362          */
3363         m3 = readl(port_mmio + PHY_MODE3);
3364         m3 = (m3 & 0x1f) | (0x5555601 << 5);
3365
3366         /* Guideline 88F5182 (GL# SATA-S11) */
3367         if (IS_SOC(hpriv))
3368                 m3 &= ~0x1c;
3369
3370         if (fix_phy_mode4) {
3371                 u32 m4 = readl(port_mmio + PHY_MODE4);
3372                 /*
3373                  * Enforce reserved-bit restrictions on GenIIe devices only.
3374                  * For earlier chipsets, force only the internal config field
3375                  *  (workaround for errata FEr SATA#10 part 1).
3376                  */
3377                 if (IS_GEN_IIE(hpriv))
3378                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
3379                 else
3380                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
3381                 writel(m4, port_mmio + PHY_MODE4);
3382         }
3383         /*
3384          * Workaround for 60x1-B2 errata SATA#13:
3385          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
3386          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
3387          * Or ensure we use writelfl() when writing PHY_MODE4.
3388          */
3389         writel(m3, port_mmio + PHY_MODE3);
3390
3391         /* Revert values of pre-emphasis and signal amps to the saved ones */
3392         m2 = readl(port_mmio + PHY_MODE2);
3393
3394         m2 &= ~MV_M2_PREAMP_MASK;
3395         m2 |= hpriv->signal[port].amps;
3396         m2 |= hpriv->signal[port].pre;
3397         m2 &= ~(1 << 16);
3398
3399         /* according to mvSata 3.6.1, some IIE values are fixed */
3400         if (IS_GEN_IIE(hpriv)) {
3401                 m2 &= ~0xC30FF01F;
3402                 m2 |= 0x0000900F;
3403         }
3404
3405         writel(m2, port_mmio + PHY_MODE2);
3406 }
3407
3408 /* TODO: use the generic LED interface to configure the SATA Presence */
3409 /* & Acitivy LEDs on the board */
3410 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
3411                                       void __iomem *mmio)
3412 {
3413         return;
3414 }
3415
3416 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
3417                            void __iomem *mmio)
3418 {
3419         void __iomem *port_mmio;
3420         u32 tmp;
3421
3422         port_mmio = mv_port_base(mmio, idx);
3423         tmp = readl(port_mmio + PHY_MODE2);
3424
3425         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3426         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3427 }
3428
3429 #undef ZERO
3430 #define ZERO(reg) writel(0, port_mmio + (reg))
3431 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
3432                                         void __iomem *mmio, unsigned int port)
3433 {
3434         void __iomem *port_mmio = mv_port_base(mmio, port);
3435
3436         mv_reset_channel(hpriv, mmio, port);
3437
3438         ZERO(0x028);            /* command */
3439         writel(0x101f, port_mmio + EDMA_CFG);
3440         ZERO(0x004);            /* timer */
3441         ZERO(0x008);            /* irq err cause */
3442         ZERO(0x00c);            /* irq err mask */
3443         ZERO(0x010);            /* rq bah */
3444         ZERO(0x014);            /* rq inp */
3445         ZERO(0x018);            /* rq outp */
3446         ZERO(0x01c);            /* respq bah */
3447         ZERO(0x024);            /* respq outp */
3448         ZERO(0x020);            /* respq inp */
3449         ZERO(0x02c);            /* test control */
3450         writel(0x800, port_mmio + EDMA_IORDY_TMOUT);
3451 }
3452
3453 #undef ZERO
3454
3455 #define ZERO(reg) writel(0, hc_mmio + (reg))
3456 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
3457                                        void __iomem *mmio)
3458 {
3459         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
3460
3461         ZERO(0x00c);
3462         ZERO(0x010);
3463         ZERO(0x014);
3464
3465 }
3466
3467 #undef ZERO
3468
3469 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
3470                                   void __iomem *mmio, unsigned int n_hc)
3471 {
3472         unsigned int port;
3473
3474         for (port = 0; port < hpriv->n_ports; port++)
3475                 mv_soc_reset_hc_port(hpriv, mmio, port);
3476
3477         mv_soc_reset_one_hc(hpriv, mmio);
3478
3479         return 0;
3480 }
3481
3482 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
3483                                       void __iomem *mmio)
3484 {
3485         return;
3486 }
3487
3488 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
3489 {
3490         return;
3491 }
3492
3493 static void mv_soc_65n_phy_errata(struct mv_host_priv *hpriv,
3494                                   void __iomem *mmio, unsigned int port)
3495 {
3496         void __iomem *port_mmio = mv_port_base(mmio, port);
3497         u32     reg;
3498
3499         reg = readl(port_mmio + PHY_MODE3);
3500         reg &= ~(0x3 << 27);    /* SELMUPF (bits 28:27) to 1 */
3501         reg |= (0x1 << 27);
3502         reg &= ~(0x3 << 29);    /* SELMUPI (bits 30:29) to 1 */
3503         reg |= (0x1 << 29);
3504         writel(reg, port_mmio + PHY_MODE3);
3505
3506         reg = readl(port_mmio + PHY_MODE4);
3507         reg &= ~0x1;    /* SATU_OD8 (bit 0) to 0, reserved bit 16 must be set */
3508         reg |= (0x1 << 16);
3509         writel(reg, port_mmio + PHY_MODE4);
3510
3511         reg = readl(port_mmio + PHY_MODE9_GEN2);
3512         reg &= ~0xf;    /* TXAMP[3:0] (bits 3:0) to 8 */
3513         reg |= 0x8;
3514         reg &= ~(0x1 << 14);    /* TXAMP[4] (bit 14) to 0 */
3515         writel(reg, port_mmio + PHY_MODE9_GEN2);
3516
3517         reg = readl(port_mmio + PHY_MODE9_GEN1);
3518         reg &= ~0xf;    /* TXAMP[3:0] (bits 3:0) to 8 */
3519         reg |= 0x8;
3520         reg &= ~(0x1 << 14);    /* TXAMP[4] (bit 14) to 0 */
3521         writel(reg, port_mmio + PHY_MODE9_GEN1);
3522 }
3523
3524 /**
3525  *      soc_is_65 - check if the soc is 65 nano device
3526  *
3527  *      Detect the type of the SoC, this is done by reading the PHYCFG_OFS
3528  *      register, this register should contain non-zero value and it exists only
3529  *      in the 65 nano devices, when reading it from older devices we get 0.
3530  */
3531 static bool soc_is_65n(struct mv_host_priv *hpriv)
3532 {
3533         void __iomem *port0_mmio = mv_port_base(hpriv->base, 0);
3534
3535         if (readl(port0_mmio + PHYCFG_OFS))
3536                 return true;
3537         return false;
3538 }
3539
3540 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3541 {
3542         u32 ifcfg = readl(port_mmio + SATA_IFCFG);
3543
3544         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
3545         if (want_gen2i)
3546                 ifcfg |= (1 << 7);              /* enable gen2i speed */
3547         writelfl(ifcfg, port_mmio + SATA_IFCFG);
3548 }
3549
3550 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
3551                              unsigned int port_no)
3552 {
3553         void __iomem *port_mmio = mv_port_base(mmio, port_no);
3554
3555         /*
3556          * The datasheet warns against setting EDMA_RESET when EDMA is active
3557          * (but doesn't say what the problem might be).  So we first try
3558          * to disable the EDMA engine before doing the EDMA_RESET operation.
3559          */
3560         mv_stop_edma_engine(port_mmio);
3561         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3562
3563         if (!IS_GEN_I(hpriv)) {
3564                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
3565                 mv_setup_ifcfg(port_mmio, 1);
3566         }
3567         /*
3568          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
3569          * link, and physical layers.  It resets all SATA interface registers
3570          * (except for SATA_IFCFG), and issues a COMRESET to the dev.
3571          */
3572         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3573         udelay(25);     /* allow reset propagation */
3574         writelfl(0, port_mmio + EDMA_CMD);
3575
3576         hpriv->ops->phy_errata(hpriv, mmio, port_no);
3577
3578         if (IS_GEN_I(hpriv))
3579                 mdelay(1);
3580 }
3581
3582 static void mv_pmp_select(struct ata_port *ap, int pmp)
3583 {
3584         if (sata_pmp_supported(ap)) {
3585                 void __iomem *port_mmio = mv_ap_base(ap);
3586                 u32 reg = readl(port_mmio + SATA_IFCTL);
3587                 int old = reg & 0xf;
3588
3589                 if (old != pmp) {
3590                         reg = (reg & ~0xf) | pmp;
3591                         writelfl(reg, port_mmio + SATA_IFCTL);
3592                 }
3593         }
3594 }
3595
3596 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
3597                                 unsigned long deadline)
3598 {
3599         mv_pmp_select(link->ap, sata_srst_pmp(link));
3600         return sata_std_hardreset(link, class, deadline);
3601 }
3602
3603 static int mv_softreset(struct ata_link *link, unsigned int *class,
3604                                 unsigned long deadline)
3605 {
3606         mv_pmp_select(link->ap, sata_srst_pmp(link));
3607         return ata_sff_softreset(link, class, deadline);
3608 }
3609
3610 static int mv_hardreset(struct ata_link *link, unsigned int *class,
3611                         unsigned long deadline)
3612 {
3613         struct ata_port *ap = link->ap;
3614         struct mv_host_priv *hpriv = ap->host->private_data;
3615         struct mv_port_priv *pp = ap->private_data;
3616         void __iomem *mmio = hpriv->base;
3617         int rc, attempts = 0, extra = 0;
3618         u32 sstatus;
3619         bool online;
3620
3621         mv_reset_channel(hpriv, mmio, ap->port_no);
3622         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
3623         pp->pp_flags &=
3624           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
3625
3626         /* Workaround for errata FEr SATA#10 (part 2) */
3627         do {
3628                 const unsigned long *timing =
3629                                 sata_ehc_deb_timing(&link->eh_context);
3630
3631                 rc = sata_link_hardreset(link, timing, deadline + extra,
3632                                          &online, NULL);
3633                 rc = online ? -EAGAIN : rc;
3634                 if (rc)
3635                         return rc;
3636                 sata_scr_read(link, SCR_STATUS, &sstatus);
3637                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
3638                         /* Force 1.5gb/s link speed and try again */
3639                         mv_setup_ifcfg(mv_ap_base(ap), 0);
3640                         if (time_after(jiffies + HZ, deadline))
3641                                 extra = HZ; /* only extend it once, max */
3642                 }
3643         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3644         mv_save_cached_regs(ap);
3645         mv_edma_cfg(ap, 0, 0);
3646
3647         return rc;
3648 }
3649
3650 static void mv_eh_freeze(struct ata_port *ap)
3651 {
3652         mv_stop_edma(ap);
3653         mv_enable_port_irqs(ap, 0);
3654 }
3655
3656 static void mv_eh_thaw(struct ata_port *ap)
3657 {
3658         struct mv_host_priv *hpriv = ap->host->private_data;
3659         unsigned int port = ap->port_no;
3660         unsigned int hardport = mv_hardport_from_port(port);
3661         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3662         void __iomem *port_mmio = mv_ap_base(ap);
3663         u32 hc_irq_cause;
3664
3665         /* clear EDMA errors on this port */
3666         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3667
3668         /* clear pending irq events */
3669         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3670         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
3671
3672         mv_enable_port_irqs(ap, ERR_IRQ);
3673 }
3674
3675 /**
3676  *      mv_port_init - Perform some early initialization on a single port.
3677  *      @port: libata data structure storing shadow register addresses
3678  *      @port_mmio: base address of the port
3679  *
3680  *      Initialize shadow register mmio addresses, clear outstanding
3681  *      interrupts on the port, and unmask interrupts for the future
3682  *      start of the port.
3683  *
3684  *      LOCKING:
3685  *      Inherited from caller.
3686  */
3687 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3688 {
3689         void __iomem *serr, *shd_base = port_mmio + SHD_BLK;
3690
3691         /* PIO related setup
3692          */
3693         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3694         port->error_addr =
3695                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3696         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3697         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3698         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3699         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3700         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3701         port->status_addr =
3702                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3703         /* special case: control/altstatus doesn't have ATA_REG_ address */
3704         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST;
3705
3706         /* Clear any currently outstanding port interrupt conditions */
3707         serr = port_mmio + mv_scr_offset(SCR_ERROR);
3708         writelfl(readl(serr), serr);
3709         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3710
3711         /* unmask all non-transient EDMA error interrupts */
3712         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK);
3713
3714         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3715                 readl(port_mmio + EDMA_CFG),
3716                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE),
3717                 readl(port_mmio + EDMA_ERR_IRQ_MASK));
3718 }
3719
3720 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3721 {
3722         struct mv_host_priv *hpriv = host->private_data;
3723         void __iomem *mmio = hpriv->base;
3724         u32 reg;
3725
3726         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3727                 return 0;       /* not PCI-X capable */
3728         reg = readl(mmio + MV_PCI_MODE);
3729         if ((reg & MV_PCI_MODE_MASK) == 0)
3730                 return 0;       /* conventional PCI mode */
3731         return 1;       /* chip is in PCI-X mode */
3732 }
3733
3734 static int mv_pci_cut_through_okay(struct ata_host *host)
3735 {
3736         struct mv_host_priv *hpriv = host->private_data;
3737         void __iomem *mmio = hpriv->base;
3738         u32 reg;
3739
3740         if (!mv_in_pcix_mode(host)) {
3741                 reg = readl(mmio + MV_PCI_COMMAND);
3742                 if (reg & MV_PCI_COMMAND_MRDTRIG)
3743                         return 0; /* not okay */
3744         }
3745         return 1; /* okay */
3746 }
3747
3748 static void mv_60x1b2_errata_pci7(struct ata_host *host)
3749 {
3750         struct mv_host_priv *hpriv = host->private_data;
3751         void __iomem *mmio = hpriv->base;
3752
3753         /* workaround for 60x1-B2 errata PCI#7 */
3754         if (mv_in_pcix_mode(host)) {
3755                 u32 reg = readl(mmio + MV_PCI_COMMAND);
3756                 writelfl(reg & ~MV_PCI_COMMAND_MWRCOM, mmio + MV_PCI_COMMAND);
3757         }
3758 }
3759
3760 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3761 {
3762         struct pci_dev *pdev = to_pci_dev(host->dev);
3763         struct mv_host_priv *hpriv = host->private_data;
3764         u32 hp_flags = hpriv->hp_flags;
3765
3766         switch (board_idx) {
3767         case chip_5080:
3768                 hpriv->ops = &mv5xxx_ops;
3769                 hp_flags |= MV_HP_GEN_I;
3770
3771                 switch (pdev->revision) {
3772                 case 0x1:
3773                         hp_flags |= MV_HP_ERRATA_50XXB0;
3774                         break;
3775                 case 0x3:
3776                         hp_flags |= MV_HP_ERRATA_50XXB2;
3777                         break;
3778                 default:
3779                         dev_warn(&pdev->dev,
3780                                  "Applying 50XXB2 workarounds to unknown rev\n");
3781                         hp_flags |= MV_HP_ERRATA_50XXB2;
3782                         break;
3783                 }
3784                 break;
3785
3786         case chip_504x:
3787         case chip_508x:
3788                 hpriv->ops = &mv5xxx_ops;
3789                 hp_flags |= MV_HP_GEN_I;
3790
3791                 switch (pdev->revision) {
3792                 case 0x0:
3793                         hp_flags |= MV_HP_ERRATA_50XXB0;
3794                         break;
3795                 case 0x3:
3796                         hp_flags |= MV_HP_ERRATA_50XXB2;
3797                         break;
3798                 default:
3799                         dev_warn(&pdev->dev,
3800                                  "Applying B2 workarounds to unknown rev\n");
3801                         hp_flags |= MV_HP_ERRATA_50XXB2;
3802                         break;
3803                 }
3804                 break;
3805
3806         case chip_604x:
3807         case chip_608x:
3808                 hpriv->ops = &mv6xxx_ops;
3809                 hp_flags |= MV_HP_GEN_II;
3810
3811                 switch (pdev->revision) {
3812                 case 0x7:
3813                         mv_60x1b2_errata_pci7(host);
3814                         hp_flags |= MV_HP_ERRATA_60X1B2;
3815                         break;
3816                 case 0x9:
3817                         hp_flags |= MV_HP_ERRATA_60X1C0;
3818                         break;
3819                 default:
3820                         dev_warn(&pdev->dev,
3821                                  "Applying B2 workarounds to unknown rev\n");
3822                         hp_flags |= MV_HP_ERRATA_60X1B2;
3823                         break;
3824                 }
3825                 break;
3826
3827         case chip_7042:
3828                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3829                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3830                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3831                 {
3832                         /*
3833                          * Highpoint RocketRAID PCIe 23xx series cards:
3834                          *
3835                          * Unconfigured drives are treated as "Legacy"
3836                          * by the BIOS, and it overwrites sector 8 with
3837                          * a "Lgcy" metadata block prior to Linux boot.
3838                          *
3839                          * Configured drives (RAID or JBOD) leave sector 8
3840                          * alone, but instead overwrite a high numbered
3841                          * sector for the RAID metadata.  This sector can
3842                          * be determined exactly, by truncating the physical
3843                          * drive capacity to a nice even GB value.
3844                          *
3845                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3846                          *
3847                          * Warn the user, lest they think we're just buggy.
3848                          */
3849                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3850                                 " BIOS CORRUPTS DATA on all attached drives,"
3851                                 " regardless of if/how they are configured."
3852                                 " BEWARE!\n");
3853                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3854                                 " use sectors 8-9 on \"Legacy\" drives,"
3855                                 " and avoid the final two gigabytes on"
3856                                 " all RocketRAID BIOS initialized drives.\n");
3857                 }
3858                 /* drop through */
3859         case chip_6042:
3860                 hpriv->ops = &mv6xxx_ops;
3861                 hp_flags |= MV_HP_GEN_IIE;
3862                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3863                         hp_flags |= MV_HP_CUT_THROUGH;
3864
3865                 switch (pdev->revision) {
3866                 case 0x2: /* Rev.B0: the first/only public release */
3867                         hp_flags |= MV_HP_ERRATA_60X1C0;
3868                         break;
3869                 default:
3870                         dev_warn(&pdev->dev,
3871                                  "Applying 60X1C0 workarounds to unknown rev\n");
3872                         hp_flags |= MV_HP_ERRATA_60X1C0;
3873                         break;
3874                 }
3875                 break;
3876         case chip_soc:
3877                 if (soc_is_65n(hpriv))
3878                         hpriv->ops = &mv_soc_65n_ops;
3879                 else
3880                         hpriv->ops = &mv_soc_ops;
3881                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3882                         MV_HP_ERRATA_60X1C0;
3883                 break;
3884
3885         default:
3886                 dev_err(host->dev, "BUG: invalid board index %u\n", board_idx);
3887                 return 1;
3888         }
3889
3890         hpriv->hp_flags = hp_flags;
3891         if (hp_flags & MV_HP_PCIE) {
3892                 hpriv->irq_cause_offset = PCIE_IRQ_CAUSE;
3893                 hpriv->irq_mask_offset  = PCIE_IRQ_MASK;
3894                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3895         } else {
3896                 hpriv->irq_cause_offset = PCI_IRQ_CAUSE;
3897                 hpriv->irq_mask_offset  = PCI_IRQ_MASK;
3898                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3899         }
3900
3901         return 0;
3902 }
3903
3904 /**
3905  *      mv_init_host - Perform some early initialization of the host.
3906  *      @host: ATA host to initialize
3907  *
3908  *      If possible, do an early global reset of the host.  Then do
3909  *      our port init and clear/unmask all/relevant host interrupts.
3910  *
3911  *      LOCKING:
3912  *      Inherited from caller.
3913  */
3914 static int mv_init_host(struct ata_host *host)
3915 {
3916         int rc = 0, n_hc, port, hc;
3917         struct mv_host_priv *hpriv = host->private_data;
3918         void __iomem *mmio = hpriv->base;
3919
3920         rc = mv_chip_id(host, hpriv->board_idx);
3921         if (rc)
3922                 goto done;
3923
3924         if (IS_SOC(hpriv)) {
3925                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE;
3926                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK;
3927         } else {
3928                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE;
3929                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK;
3930         }
3931
3932         /* initialize shadow irq mask with register's value */
3933         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3934
3935         /* global interrupt mask: 0 == mask everything */
3936         mv_set_main_irq_mask(host, ~0, 0);
3937
3938         n_hc = mv_get_hc_count(host->ports[0]->flags);
3939
3940         for (port = 0; port < host->n_ports; port++)
3941                 if (hpriv->ops->read_preamp)
3942                         hpriv->ops->read_preamp(hpriv, port, mmio);
3943
3944         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3945         if (rc)
3946                 goto done;
3947
3948         hpriv->ops->reset_flash(hpriv, mmio);
3949         hpriv->ops->reset_bus(host, mmio);
3950         hpriv->ops->enable_leds(hpriv, mmio);
3951
3952         for (port = 0; port < host->n_ports; port++) {
3953                 struct ata_port *ap = host->ports[port];
3954                 void __iomem *port_mmio = mv_port_base(mmio, port);
3955
3956                 mv_port_init(&ap->ioaddr, port_mmio);
3957         }
3958
3959         for (hc = 0; hc < n_hc; hc++) {
3960                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3961
3962                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3963                         "(before clear)=0x%08x\n", hc,
3964                         readl(hc_mmio + HC_CFG),
3965                         readl(hc_mmio + HC_IRQ_CAUSE));
3966
3967                 /* Clear any currently outstanding hc interrupt conditions */
3968                 writelfl(0, hc_mmio + HC_IRQ_CAUSE);
3969         }
3970
3971         if (!IS_SOC(hpriv)) {
3972                 /* Clear any currently outstanding host interrupt conditions */
3973                 writelfl(0, mmio + hpriv->irq_cause_offset);
3974
3975                 /* and unmask interrupt generation for host regs */
3976                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_offset);
3977         }
3978
3979         /*
3980          * enable only global host interrupts for now.
3981          * The per-port interrupts get done later as ports are set up.
3982          */
3983         mv_set_main_irq_mask(host, 0, PCI_ERR);
3984         mv_set_irq_coalescing(host, irq_coalescing_io_count,
3985                                     irq_coalescing_usecs);
3986 done:
3987         return rc;
3988 }
3989
3990 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3991 {
3992         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3993                                                              MV_CRQB_Q_SZ, 0);
3994         if (!hpriv->crqb_pool)
3995                 return -ENOMEM;
3996
3997         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3998                                                              MV_CRPB_Q_SZ, 0);
3999         if (!hpriv->crpb_pool)
4000                 return -ENOMEM;
4001
4002         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
4003                                                              MV_SG_TBL_SZ, 0);
4004         if (!hpriv->sg_tbl_pool)
4005                 return -ENOMEM;
4006
4007         return 0;
4008 }
4009
4010 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
4011                                  const struct mbus_dram_target_info *dram)
4012 {
4013         int i;
4014
4015         for (i = 0; i < 4; i++) {
4016                 writel(0, hpriv->base + WINDOW_CTRL(i));
4017                 writel(0, hpriv->base + WINDOW_BASE(i));
4018         }
4019
4020         for (i = 0; i < dram->num_cs; i++) {
4021                 const struct mbus_dram_window *cs = dram->cs + i;
4022
4023                 writel(((cs->size - 1) & 0xffff0000) |
4024                         (cs->mbus_attr << 8) |
4025                         (dram->mbus_dram_target_id << 4) | 1,
4026                         hpriv->base + WINDOW_CTRL(i));
4027                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
4028         }
4029 }
4030
4031 /**
4032  *      mv_platform_probe - handle a positive probe of an soc Marvell
4033  *      host
4034  *      @pdev: platform device found
4035  *
4036  *      LOCKING:
4037  *      Inherited from caller.
4038  */
4039 static int mv_platform_probe(struct platform_device *pdev)
4040 {
4041         const struct mv_sata_platform_data *mv_platform_data;
4042         const struct mbus_dram_target_info *dram;
4043         const struct ata_port_info *ppi[] =
4044             { &mv_port_info[chip_soc], NULL };
4045         struct ata_host *host;
4046         struct mv_host_priv *hpriv;
4047         struct resource *res;
4048         int n_ports = 0, irq = 0;
4049         int rc;
4050 #if defined(CONFIG_HAVE_CLK)
4051         int port;
4052 #endif
4053
4054         ata_print_version_once(&pdev->dev, DRV_VERSION);
4055
4056         /*
4057          * Simple resource validation ..
4058          */
4059         if (unlikely(pdev->num_resources != 2)) {
4060                 dev_err(&pdev->dev, "invalid number of resources\n");
4061                 return -EINVAL;
4062         }
4063
4064         /*
4065          * Get the register base first
4066          */
4067         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
4068         if (res == NULL)
4069                 return -EINVAL;
4070
4071         /* allocate host */
4072         if (pdev->dev.of_node) {
4073                 of_property_read_u32(pdev->dev.of_node, "nr-ports", &n_ports);
4074                 irq = irq_of_parse_and_map(pdev->dev.of_node, 0);
4075         } else {
4076                 mv_platform_data = pdev->dev.platform_data;
4077                 n_ports = mv_platform_data->n_ports;
4078                 irq = platform_get_irq(pdev, 0);
4079         }
4080
4081         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4082         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4083
4084         if (!host || !hpriv)
4085                 return -ENOMEM;
4086 #if defined(CONFIG_HAVE_CLK)
4087         hpriv->port_clks = devm_kzalloc(&pdev->dev,
4088                                         sizeof(struct clk *) * n_ports,
4089                                         GFP_KERNEL);
4090         if (!hpriv->port_clks)
4091                 return -ENOMEM;
4092 #endif
4093         host->private_data = hpriv;
4094         hpriv->n_ports = n_ports;
4095         hpriv->board_idx = chip_soc;
4096
4097         host->iomap = NULL;
4098         hpriv->base = devm_ioremap(&pdev->dev, res->start,
4099                                    resource_size(res));
4100         hpriv->base -= SATAHC0_REG_BASE;
4101
4102 #if defined(CONFIG_HAVE_CLK)
4103         hpriv->clk = clk_get(&pdev->dev, NULL);
4104         if (IS_ERR(hpriv->clk))
4105                 dev_notice(&pdev->dev, "cannot get optional clkdev\n");
4106         else
4107                 clk_prepare_enable(hpriv->clk);
4108
4109         for (port = 0; port < n_ports; port++) {
4110                 char port_number[16];
4111                 sprintf(port_number, "%d", port);
4112                 hpriv->port_clks[port] = clk_get(&pdev->dev, port_number);
4113                 if (!IS_ERR(hpriv->port_clks[port]))
4114                         clk_prepare_enable(hpriv->port_clks[port]);
4115         }
4116 #endif
4117
4118         /*
4119          * (Re-)program MBUS remapping windows if we are asked to.
4120          */
4121         dram = mv_mbus_dram_info();
4122         if (dram)
4123                 mv_conf_mbus_windows(hpriv, dram);
4124
4125         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4126         if (rc)
4127                 goto err;
4128
4129         /*
4130          * To allow disk hotplug on Armada 370/XP SoCs, the PHY speed must be
4131          * updated in the LP_PHY_CTL register.
4132          */
4133         if (pdev->dev.of_node &&
4134                 of_device_is_compatible(pdev->dev.of_node,
4135                                         "marvell,armada-370-sata"))
4136                 hpriv->hp_flags |= MV_HP_FIX_LP_PHY_CTL;
4137
4138         /* initialize adapter */
4139         rc = mv_init_host(host);
4140         if (rc)
4141                 goto err;
4142
4143         dev_info(&pdev->dev, "slots %u ports %d\n",
4144                  (unsigned)MV_MAX_Q_DEPTH, host->n_ports);
4145
4146         rc = ata_host_activate(host, irq, mv_interrupt, IRQF_SHARED, &mv6_sht);
4147         if (!rc)
4148                 return 0;
4149
4150 err:
4151 #if defined(CONFIG_HAVE_CLK)
4152         if (!IS_ERR(hpriv->clk)) {
4153                 clk_disable_unprepare(hpriv->clk);
4154                 clk_put(hpriv->clk);
4155         }
4156         for (port = 0; port < n_ports; port++) {
4157                 if (!IS_ERR(hpriv->port_clks[port])) {
4158                         clk_disable_unprepare(hpriv->port_clks[port]);
4159                         clk_put(hpriv->port_clks[port]);
4160                 }
4161         }
4162 #endif
4163
4164         return rc;
4165 }
4166
4167 /*
4168  *
4169  *      mv_platform_remove    -       unplug a platform interface
4170  *      @pdev: platform device
4171  *
4172  *      A platform bus SATA device has been unplugged. Perform the needed
4173  *      cleanup. Also called on module unload for any active devices.
4174  */
4175 static int mv_platform_remove(struct platform_device *pdev)
4176 {
4177         struct ata_host *host = platform_get_drvdata(pdev);
4178 #if defined(CONFIG_HAVE_CLK)
4179         struct mv_host_priv *hpriv = host->private_data;
4180         int port;
4181 #endif
4182         ata_host_detach(host);
4183
4184 #if defined(CONFIG_HAVE_CLK)
4185         if (!IS_ERR(hpriv->clk)) {
4186                 clk_disable_unprepare(hpriv->clk);
4187                 clk_put(hpriv->clk);
4188         }
4189         for (port = 0; port < host->n_ports; port++) {
4190                 if (!IS_ERR(hpriv->port_clks[port])) {
4191                         clk_disable_unprepare(hpriv->port_clks[port]);
4192                         clk_put(hpriv->port_clks[port]);
4193                 }
4194         }
4195 #endif
4196         return 0;
4197 }
4198
4199 #ifdef CONFIG_PM
4200 static int mv_platform_suspend(struct platform_device *pdev, pm_message_t state)
4201 {
4202         struct ata_host *host = platform_get_drvdata(pdev);
4203         if (host)
4204                 return ata_host_suspend(host, state);
4205         else
4206                 return 0;
4207 }
4208
4209 static int mv_platform_resume(struct platform_device *pdev)
4210 {
4211         struct ata_host *host = platform_get_drvdata(pdev);
4212         const struct mbus_dram_target_info *dram;
4213         int ret;
4214
4215         if (host) {
4216                 struct mv_host_priv *hpriv = host->private_data;
4217
4218                 /*
4219                  * (Re-)program MBUS remapping windows if we are asked to.
4220                  */
4221                 dram = mv_mbus_dram_info();
4222                 if (dram)
4223                         mv_conf_mbus_windows(hpriv, dram);
4224
4225                 /* initialize adapter */
4226                 ret = mv_init_host(host);
4227                 if (ret) {
4228                         printk(KERN_ERR DRV_NAME ": Error during HW init\n");
4229                         return ret;
4230                 }
4231                 ata_host_resume(host);
4232         }
4233
4234         return 0;
4235 }
4236 #else
4237 #define mv_platform_suspend NULL
4238 #define mv_platform_resume NULL
4239 #endif
4240
4241 #ifdef CONFIG_OF
4242 static struct of_device_id mv_sata_dt_ids[] = {
4243         { .compatible = "marvell,armada-370-sata", },
4244         { .compatible = "marvell,orion-sata", },
4245         {},
4246 };
4247 MODULE_DEVICE_TABLE(of, mv_sata_dt_ids);
4248 #endif
4249
4250 static struct platform_driver mv_platform_driver = {
4251         .probe          = mv_platform_probe,
4252         .remove         = mv_platform_remove,
4253         .suspend        = mv_platform_suspend,
4254         .resume         = mv_platform_resume,
4255         .driver         = {
4256                 .name = DRV_NAME,
4257                 .owner = THIS_MODULE,
4258                 .of_match_table = of_match_ptr(mv_sata_dt_ids),
4259         },
4260 };
4261
4262
4263 #ifdef CONFIG_PCI
4264 static int mv_pci_init_one(struct pci_dev *pdev,
4265                            const struct pci_device_id *ent);
4266 #ifdef CONFIG_PM
4267 static int mv_pci_device_resume(struct pci_dev *pdev);
4268 #endif
4269
4270
4271 static struct pci_driver mv_pci_driver = {
4272         .name                   = DRV_NAME,
4273         .id_table               = mv_pci_tbl,
4274         .probe                  = mv_pci_init_one,
4275         .remove                 = ata_pci_remove_one,
4276 #ifdef CONFIG_PM
4277         .suspend                = ata_pci_device_suspend,
4278         .resume                 = mv_pci_device_resume,
4279 #endif
4280
4281 };
4282
4283 /* move to PCI layer or libata core? */
4284 static int pci_go_64(struct pci_dev *pdev)
4285 {
4286         int rc;
4287
4288         if (!pci_set_dma_mask(pdev, DMA_BIT_MASK(64))) {
4289                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4290                 if (rc) {
4291                         rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
4292                         if (rc) {
4293                                 dev_err(&pdev->dev,
4294                                         "64-bit DMA enable failed\n");
4295                                 return rc;
4296                         }
4297                 }
4298         } else {
4299                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4300                 if (rc) {
4301                         dev_err(&pdev->dev, "32-bit DMA enable failed\n");
4302                         return rc;
4303                 }
4304                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
4305                 if (rc) {
4306                         dev_err(&pdev->dev,
4307                                 "32-bit consistent DMA enable failed\n");
4308                         return rc;
4309                 }
4310         }
4311
4312         return rc;
4313 }
4314
4315 /**
4316  *      mv_print_info - Dump key info to kernel log for perusal.
4317  *      @host: ATA host to print info about
4318  *
4319  *      FIXME: complete this.
4320  *
4321  *      LOCKING:
4322  *      Inherited from caller.
4323  */
4324 static void mv_print_info(struct ata_host *host)
4325 {
4326         struct pci_dev *pdev = to_pci_dev(host->dev);
4327         struct mv_host_priv *hpriv = host->private_data;
4328         u8 scc;
4329         const char *scc_s, *gen;
4330
4331         /* Use this to determine the HW stepping of the chip so we know
4332          * what errata to workaround
4333          */
4334         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
4335         if (scc == 0)
4336                 scc_s = "SCSI";
4337         else if (scc == 0x01)
4338                 scc_s = "RAID";
4339         else
4340                 scc_s = "?";
4341
4342         if (IS_GEN_I(hpriv))
4343                 gen = "I";
4344         else if (IS_GEN_II(hpriv))
4345                 gen = "II";
4346         else if (IS_GEN_IIE(hpriv))
4347                 gen = "IIE";
4348         else
4349                 gen = "?";
4350
4351         dev_info(&pdev->dev, "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
4352                  gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
4353                  scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
4354 }
4355
4356 /**
4357  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
4358  *      @pdev: PCI device found
4359  *      @ent: PCI device ID entry for the matched host
4360  *
4361  *      LOCKING:
4362  *      Inherited from caller.
4363  */
4364 static int mv_pci_init_one(struct pci_dev *pdev,
4365                            const struct pci_device_id *ent)
4366 {
4367         unsigned int board_idx = (unsigned int)ent->driver_data;
4368         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
4369         struct ata_host *host;
4370         struct mv_host_priv *hpriv;
4371         int n_ports, port, rc;
4372
4373         ata_print_version_once(&pdev->dev, DRV_VERSION);
4374
4375         /* allocate host */
4376         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
4377
4378         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4379         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4380         if (!host || !hpriv)
4381                 return -ENOMEM;
4382         host->private_data = hpriv;
4383         hpriv->n_ports = n_ports;
4384         hpriv->board_idx = board_idx;
4385
4386         /* acquire resources */
4387         rc = pcim_enable_device(pdev);
4388         if (rc)
4389                 return rc;
4390
4391         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
4392         if (rc == -EBUSY)
4393                 pcim_pin_device(pdev);
4394         if (rc)
4395                 return rc;
4396         host->iomap = pcim_iomap_table(pdev);
4397         hpriv->base = host->iomap[MV_PRIMARY_BAR];
4398
4399         rc = pci_go_64(pdev);
4400         if (rc)
4401                 return rc;
4402
4403         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4404         if (rc)
4405                 return rc;
4406
4407         for (port = 0; port < host->n_ports; port++) {
4408                 struct ata_port *ap = host->ports[port];
4409                 void __iomem *port_mmio = mv_port_base(hpriv->base, port);
4410                 unsigned int offset = port_mmio - hpriv->base;
4411
4412                 ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
4413                 ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
4414         }
4415
4416         /* initialize adapter */
4417         rc = mv_init_host(host);
4418         if (rc)
4419                 return rc;
4420
4421         /* Enable message-switched interrupts, if requested */
4422         if (msi && pci_enable_msi(pdev) == 0)
4423                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
4424
4425         mv_dump_pci_cfg(pdev, 0x68);
4426         mv_print_info(host);
4427
4428         pci_set_master(pdev);
4429         pci_try_set_mwi(pdev);
4430         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
4431                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
4432 }
4433
4434 #ifdef CONFIG_PM
4435 static int mv_pci_device_resume(struct pci_dev *pdev)
4436 {
4437         struct ata_host *host = pci_get_drvdata(pdev);
4438         int rc;
4439
4440         rc = ata_pci_device_do_resume(pdev);
4441         if (rc)
4442                 return rc;
4443
4444         /* initialize adapter */
4445         rc = mv_init_host(host);
4446         if (rc)
4447                 return rc;
4448
4449         ata_host_resume(host);
4450
4451         return 0;
4452 }
4453 #endif
4454 #endif
4455
4456 static int mv_platform_probe(struct platform_device *pdev);
4457 static int mv_platform_remove(struct platform_device *pdev);
4458
4459 static int __init mv_init(void)
4460 {
4461         int rc = -ENODEV;
4462 #ifdef CONFIG_PCI
4463         rc = pci_register_driver(&mv_pci_driver);
4464         if (rc < 0)
4465                 return rc;
4466 #endif
4467         rc = platform_driver_register(&mv_platform_driver);
4468
4469 #ifdef CONFIG_PCI
4470         if (rc < 0)
4471                 pci_unregister_driver(&mv_pci_driver);
4472 #endif
4473         return rc;
4474 }
4475
4476 static void __exit mv_exit(void)
4477 {
4478 #ifdef CONFIG_PCI
4479         pci_unregister_driver(&mv_pci_driver);
4480 #endif
4481         platform_driver_unregister(&mv_platform_driver);
4482 }
4483
4484 MODULE_AUTHOR("Brett Russ");
4485 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
4486 MODULE_LICENSE("GPL");
4487 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
4488 MODULE_VERSION(DRV_VERSION);
4489 MODULE_ALIAS("platform:" DRV_NAME);
4490
4491 module_init(mv_init);
4492 module_exit(mv_exit);