arch/arm/mach-omap2/omap-smp.c

   1 /*
   2  * OMAP4 SMP source file. It contains platform specific fucntions
   3  * needed for the linux smp kernel.
   4  *
   5  * Copyright (C) 2009 Texas Instruments, Inc.
   6  *
   7  * Author:
   8  *      Santosh Shilimkar <santosh.shilimkar@ti.com>
   9  *
  10  * Platform file needed for the OMAP4 SMP. This file is based on arm
  11  * realview smp platform.
  12  * * Copyright (c) 2002 ARM Limited.
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License version 2 as
  16  * published by the Free Software Foundation.
  17  */
  18 #include <linux/init.h>
  19 #include <linux/device.h>
  20 #include <linux/smp.h>
  21 #include <linux/io.h>
  22 #include <linux/irqchip/arm-gic.h>
  23
  24 #include <asm/cacheflush.h>
  25 #include <asm/smp_scu.h>
  26
  27 #include "omap-secure.h"
  28 #include "omap-wakeupgen.h"
  29 #include <asm/cputype.h>
  30
  31 #include "soc.h"
  32 #include "iomap.h"
  33 #include "common.h"
  34 #include "clockdomain.h"
  35 #include "pm.h"
  36
  37 #define CPU_MASK                0xff0ffff0
  38 #define CPU_CORTEX_A9           0x410FC090
  39 #define CPU_CORTEX_A15          0x410FC0F0
  40
  41 #define OMAP5_CORE_COUNT        0x2
  42
  43 u16 pm44xx_errata;
  44
  45 /* SCU base address */
  46 static void __iomem *scu_base;
  47
  48 static DEFINE_SPINLOCK(boot_lock);
  49
  50 void __iomem *omap4_get_scu_base(void)
  51 {
  52         return scu_base;
  53 }
  54
  55 static void __cpuinit omap4_secondary_init(unsigned int cpu)
  56 {
  57         /*
  58          * Configure ACTRL and enable NS SMP bit access on CPU1 on HS device.
  59          * OMAP44XX EMU/HS devices - CPU0 SMP bit access is enabled in PPA
  60          * init and for CPU1, a secure PPA API provided. CPU0 must be ON
  61          * while executing NS_SMP API on CPU1 and PPA version must be 1.4.0+.
  62          * OMAP443X GP devices- SMP bit isn't accessible.
  63          * OMAP446X GP devices - SMP bit access is enabled on both CPUs.
  64          */
  65         if (cpu_is_omap443x() && (omap_type() != OMAP2_DEVICE_TYPE_GP))
  66                 omap_secure_dispatcher(OMAP4_PPA_CPU_ACTRL_SMP_INDEX,
  67                                                         4, 0, 0, 0, 0, 0);
  68
  69         /*
  70          * Synchronise with the boot thread.
  71          */
  72         spin_lock(&boot_lock);
  73         spin_unlock(&boot_lock);
  74 }
  75
  76 static int __cpuinit omap4_boot_secondary(unsigned int cpu, struct task_struct *idle)
  77 {
  78         static struct clockdomain *cpu1_clkdm;
  79         static bool booted;
  80         void __iomem *base = omap_get_wakeupgen_base();
  81
  82         /*
  83          * Set synchronisation state between this boot processor
  84          * and the secondary one
  85          */
  86         spin_lock(&boot_lock);
  87
  88         /*
  89          * Update the AuxCoreBoot0 with boot state for secondary core.
  90          * omap_secondary_startup() routine will hold the secondary core till
  91          * the AuxCoreBoot1 register is updated with cpu state
  92          * A barrier is added to ensure that write buffer is drained
  93          */
  94         if (omap_secure_apis_support())
  95                 omap_modify_auxcoreboot0(0x200, 0xfffffdff);
  96         else
  97                 __raw_writel(0x20, base + OMAP_AUX_CORE_BOOT_0);
  98
  99         flush_cache_all();
 100         smp_wmb();
 101
 102         if (!cpu1_clkdm)
 103                 cpu1_clkdm = clkdm_lookup("mpu1_clkdm");
 104
 105         /*
 106          * The SGI(Software Generated Interrupts) are not wakeup capable
 107          * from low power states. This is known limitation on OMAP4 and
 108          * needs to be worked around by using software forced clockdomain
 109          * wake-up. To wakeup CPU1, CPU0 forces the CPU1 clockdomain to
 110          * software force wakeup. The clockdomain is then put back to
 111          * hardware supervised mode.
 112          * More details can be found in OMAP4430 TRM - Version J
 113          * Section :
 114          *      4.3.4.2 Power States of CPU0 and CPU1
 115          */
 116         if (booted) {
 117                 /*
 118                  * GIC distributor control register has changed between
 119                  * CortexA9 r1pX and r2pX. The Control Register secure
 120                  * banked version is now composed of 2 bits:
 121                  * bit 0 == Secure Enable
 122                  * bit 1 == Non-Secure Enable
 123                  * The Non-Secure banked register has not changed
 124                  * Because the ROM Code is based on the r1pX GIC, the CPU1
 125                  * GIC restoration will cause a problem to CPU0 Non-Secure SW.
 126                  * The workaround must be:
 127                  * 1) Before doing the CPU1 wakeup, CPU0 must disable
 128                  * the GIC distributor
 129                  * 2) CPU1 must re-enable the GIC distributor on
 130                  * it's wakeup path.
 131                  */
 132                 if (IS_PM44XX_ERRATUM(PM_OMAP4_ROM_SMP_BOOT_ERRATUM_GICD)) {
 133                         local_irq_disable();
 134                         gic_dist_disable();
 135                 }
 136
 137                 clkdm_wakeup(cpu1_clkdm);
 138                 clkdm_allow_idle(cpu1_clkdm);
 139
 140                 if (IS_PM44XX_ERRATUM(PM_OMAP4_ROM_SMP_BOOT_ERRATUM_GICD)) {
 141                         while (gic_dist_disabled()) {
 142                                 udelay(1);
 143                                 cpu_relax();
 144                         }
 145                         gic_timer_retrigger();
 146                         local_irq_enable();
 147                 }
 148         } else {
 149                 dsb_sev();
 150                 booted = true;
 151         }
 152
 153         arch_send_wakeup_ipi_mask(cpumask_of(cpu));
 154
 155         /*
 156          * Now the secondary core is starting up let it run its
 157          * calibrations, then wait for it to finish
 158          */
 159         spin_unlock(&boot_lock);
 160
 161         return 0;
 162 }
 163
 164 static void __init wakeup_secondary(void)
 165 {
 166         void *startup_addr = omap_secondary_startup;
 167         void __iomem *base = omap_get_wakeupgen_base();
 168
 169         if (cpu_is_omap446x()) {
 170                 startup_addr = omap_secondary_startup_4460;
 171                 pm44xx_errata |= PM_OMAP4_ROM_SMP_BOOT_ERRATUM_GICD;
 172         }
 173
 174         /*
 175          * Write the address of secondary startup routine into the
 176          * AuxCoreBoot1 where ROM code will jump and start executing
 177          * on secondary core once out of WFE
 178          * A barrier is added to ensure that write buffer is drained
 179          */
 180         if (omap_secure_apis_support())
 181                 omap_auxcoreboot_addr(virt_to_phys(startup_addr));
 182         else
 183                 __raw_writel(virt_to_phys(omap5_secondary_startup),
 184                                                 base + OMAP_AUX_CORE_BOOT_1);
 185
 186         smp_wmb();
 187
 188         /*
 189          * Send a 'sev' to wake the secondary core from WFE.
 190          * Drain the outstanding writes to memory
 191          */
 192         dsb_sev();
 193         mb();
 194 }
 195
 196 /*
 197  * Initialise the CPU possible map early - this describes the CPUs
 198  * which may be present or become present in the system.
 199  */
 200 static void __init omap4_smp_init_cpus(void)
 201 {
 202         unsigned int i = 0, ncores = 1, cpu_id;
 203
 204         /* Use ARM cpuid check here, as SoC detection will not work so early */
 205         cpu_id = read_cpuid(CPUID_ID) & CPU_MASK;
 206         if (cpu_id == CPU_CORTEX_A9) {
 207                 /*
 208                  * Currently we can't call ioremap here because
 209                  * SoC detection won't work until after init_early.
 210                  */
 211                 scu_base =  OMAP2_L4_IO_ADDRESS(scu_a9_get_base());
 212                 BUG_ON(!scu_base);
 213                 ncores = scu_get_core_count(scu_base);
 214         } else if (cpu_id == CPU_CORTEX_A15) {
 215                 ncores = OMAP5_CORE_COUNT;
 216         }
 217
 218         /* sanity check */
 219         if (ncores > nr_cpu_ids) {
 220                 pr_warn("SMP: %u cores greater than maximum (%u), clipping\n",
 221                         ncores, nr_cpu_ids);
 222                 ncores = nr_cpu_ids;
 223         }
 224
 225         for (i = 0; i < ncores; i++)
 226                 set_cpu_possible(i, true);
 227 }
 228
 229 static void __init omap4_smp_prepare_cpus(unsigned int max_cpus)
 230 {
 231
 232         /*
 233          * Initialise the SCU and wake up the secondary core using
 234          * wakeup_secondary().
 235          */
 236         if (scu_base)
 237                 scu_enable(scu_base);
 238         wakeup_secondary();
 239 }
 240
 241 struct smp_operations omap4_smp_ops __initdata = {
 242         .smp_init_cpus          = omap4_smp_init_cpus,
 243         .smp_prepare_cpus       = omap4_smp_prepare_cpus,
 244         .smp_secondary_init     = omap4_secondary_init,
 245         .smp_boot_secondary     = omap4_boot_secondary,
 246 #ifdef CONFIG_HOTPLUG_CPU
 247         .cpu_die                = omap4_cpu_die,
 248 #endif
 249 };