Add support for ARM's Advanced SIMD (NEON) instruction set.

[oota-llvm.git] / test / CodeGen / ARM / vmls.ll

diff --git a/test/CodeGen/ARM/vmls.ll b/test/CodeGen/ARM/vmls.ll
new file mode 100644 (file)
index 0000000..d519b7e
--- /dev/null
+++ b/test/CodeGen/ARM/vmls.ll
@@ -0,0 +1,77 @@
+; RUN: llvm-as < %s | llc -march=arm -mattr=+neon > %t
+; RUN: grep {vmls\\.i8} %t | count 2
+; RUN: grep {vmls\\.i16} %t | count 2
+; RUN: grep {vmls\\.i32} %t | count 2
+; RUN: grep {vmls\\.f32} %t | count 2
+
+define <8 x i8> @vmlsi8(<8 x i8>* %A, <8 x i8>* %B, <8 x i8> * %C) nounwind {
+       %tmp1 = load <8 x i8>* %A
+       %tmp2 = load <8 x i8>* %B
+       %tmp3 = load <8 x i8>* %C
+       %tmp4 = mul <8 x i8> %tmp2, %tmp3
+       %tmp5 = sub <8 x i8> %tmp1, %tmp4
+       ret <8 x i8> %tmp5
+}
+
+define <4 x i16> @vmlsi16(<4 x i16>* %A, <4 x i16>* %B, <4 x i16>* %C) nounwind {
+       %tmp1 = load <4 x i16>* %A
+       %tmp2 = load <4 x i16>* %B
+       %tmp3 = load <4 x i16>* %C
+       %tmp4 = mul <4 x i16> %tmp2, %tmp3
+       %tmp5 = sub <4 x i16> %tmp1, %tmp4
+       ret <4 x i16> %tmp5
+}
+
+define <2 x i32> @vmlsi32(<2 x i32>* %A, <2 x i32>* %B, <2 x i32>* %C) nounwind {
+       %tmp1 = load <2 x i32>* %A
+       %tmp2 = load <2 x i32>* %B
+       %tmp3 = load <2 x i32>* %C
+       %tmp4 = mul <2 x i32> %tmp2, %tmp3
+       %tmp5 = sub <2 x i32> %tmp1, %tmp4
+       ret <2 x i32> %tmp5
+}
+
+define <2 x float> @vmlsf32(<2 x float>* %A, <2 x float>* %B, <2 x float>* %C) nounwind {
+       %tmp1 = load <2 x float>* %A
+       %tmp2 = load <2 x float>* %B
+       %tmp3 = load <2 x float>* %C
+       %tmp4 = mul <2 x float> %tmp2, %tmp3
+       %tmp5 = sub <2 x float> %tmp1, %tmp4
+       ret <2 x float> %tmp5
+}
+
+define <16 x i8> @vmlsQi8(<16 x i8>* %A, <16 x i8>* %B, <16 x i8> * %C) nounwind {
+       %tmp1 = load <16 x i8>* %A
+       %tmp2 = load <16 x i8>* %B
+       %tmp3 = load <16 x i8>* %C
+       %tmp4 = mul <16 x i8> %tmp2, %tmp3
+       %tmp5 = sub <16 x i8> %tmp1, %tmp4
+       ret <16 x i8> %tmp5
+}
+
+define <8 x i16> @vmlsQi16(<8 x i16>* %A, <8 x i16>* %B, <8 x i16>* %C) nounwind {
+       %tmp1 = load <8 x i16>* %A
+       %tmp2 = load <8 x i16>* %B
+       %tmp3 = load <8 x i16>* %C
+       %tmp4 = mul <8 x i16> %tmp2, %tmp3
+       %tmp5 = sub <8 x i16> %tmp1, %tmp4
+       ret <8 x i16> %tmp5
+}
+
+define <4 x i32> @vmlsQi32(<4 x i32>* %A, <4 x i32>* %B, <4 x i32>* %C) nounwind {
+       %tmp1 = load <4 x i32>* %A
+       %tmp2 = load <4 x i32>* %B
+       %tmp3 = load <4 x i32>* %C
+       %tmp4 = mul <4 x i32> %tmp2, %tmp3
+       %tmp5 = sub <4 x i32> %tmp1, %tmp4
+       ret <4 x i32> %tmp5
+}
+
+define <4 x float> @vmlsQf32(<4 x float>* %A, <4 x float>* %B, <4 x float>* %C) nounwind {
+       %tmp1 = load <4 x float>* %A
+       %tmp2 = load <4 x float>* %B
+       %tmp3 = load <4 x float>* %C
+       %tmp4 = mul <4 x float> %tmp2, %tmp3
+       %tmp5 = sub <4 x float> %tmp1, %tmp4
+       ret <4 x float> %tmp5
+}