utils/TableGen/X86RecognizableInstr.cpp

   1 //===- X86RecognizableInstr.cpp - Disassembler instruction spec --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler Emitter.
  11 // It contains the implementation of a single recognizable instruction.
  12 // Documentation for the disassembler emitter in general can be found in
  13 //  X86DisasemblerEmitter.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86DisassemblerShared.h"
  18 #include "X86RecognizableInstr.h"
  19 #include "X86ModRMFilters.h"
  20
  21 #include "llvm/Support/ErrorHandling.h"
  22
  23 #include <string>
  24
  25 using namespace llvm;
  26
  27 #define MRM_MAPPING     \
  28   MAP(C1, 33)           \
  29   MAP(C2, 34)           \
  30   MAP(C3, 35)           \
  31   MAP(C4, 36)           \
  32   MAP(C8, 37)           \
  33   MAP(C9, 38)           \
  34   MAP(E8, 39)           \
  35   MAP(F0, 40)           \
  36   MAP(F8, 41)           \
  37   MAP(F9, 42)           \
  38   MAP(D0, 45)           \
  39   MAP(D1, 46)
  40
  41 // A clone of X86 since we can't depend on something that is generated.
  42 namespace X86Local {
  43   enum {
  44     Pseudo      = 0,
  45     RawFrm      = 1,
  46     AddRegFrm   = 2,
  47     MRMDestReg  = 3,
  48     MRMDestMem  = 4,
  49     MRMSrcReg   = 5,
  50     MRMSrcMem   = 6,
  51     MRM0r = 16, MRM1r = 17, MRM2r = 18, MRM3r = 19,
  52     MRM4r = 20, MRM5r = 21, MRM6r = 22, MRM7r = 23,
  53     MRM0m = 24, MRM1m = 25, MRM2m = 26, MRM3m = 27,
  54     MRM4m = 28, MRM5m = 29, MRM6m = 30, MRM7m = 31,
  55     MRMInitReg  = 32,
  56 #define MAP(from, to) MRM_##from = to,
  57     MRM_MAPPING
  58 #undef MAP
  59     RawFrmImm8  = 43,
  60     RawFrmImm16 = 44,
  61     lastMRM
  62   };
  63
  64   enum {
  65     TB  = 1,
  66     REP = 2,
  67     D8 = 3, D9 = 4, DA = 5, DB = 6,
  68     DC = 7, DD = 8, DE = 9, DF = 10,
  69     XD = 11,  XS = 12,
  70     T8 = 13,  P_TA = 14,
  71     A6 = 15,  A7 = 16, T8XD = 17, T8XS = 18, TAXD = 19
  72   };
  73 }
  74
  75 // If rows are added to the opcode extension tables, then corresponding entries
  76 // must be added here.
  77 //
  78 // If the row corresponds to a single byte (i.e., 8f), then add an entry for
  79 // that byte to ONE_BYTE_EXTENSION_TABLES.
  80 //
  81 // If the row corresponds to two bytes where the first is 0f, add an entry for
  82 // the second byte to TWO_BYTE_EXTENSION_TABLES.
  83 //
  84 // If the row corresponds to some other set of bytes, you will need to modify
  85 // the code in RecognizableInstr::emitDecodePath() as well, and add new prefixes
  86 // to the X86 TD files, except in two cases: if the first two bytes of such a
  87 // new combination are 0f 38 or 0f 3a, you just have to add maps called
  88 // THREE_BYTE_38_EXTENSION_TABLES and THREE_BYTE_3A_EXTENSION_TABLES and add a
  89 // switch(Opcode) just below the case X86Local::T8: or case X86Local::TA: line
  90 // in RecognizableInstr::emitDecodePath().
  91
  92 #define ONE_BYTE_EXTENSION_TABLES \
  93   EXTENSION_TABLE(80)             \
  94   EXTENSION_TABLE(81)             \
  95   EXTENSION_TABLE(82)             \
  96   EXTENSION_TABLE(83)             \
  97   EXTENSION_TABLE(8f)             \
  98   EXTENSION_TABLE(c0)             \
  99   EXTENSION_TABLE(c1)             \
 100   EXTENSION_TABLE(c6)             \
 101   EXTENSION_TABLE(c7)             \
 102   EXTENSION_TABLE(d0)             \
 103   EXTENSION_TABLE(d1)             \
 104   EXTENSION_TABLE(d2)             \
 105   EXTENSION_TABLE(d3)             \
 106   EXTENSION_TABLE(f6)             \
 107   EXTENSION_TABLE(f7)             \
 108   EXTENSION_TABLE(fe)             \
 109   EXTENSION_TABLE(ff)
 110
 111 #define TWO_BYTE_EXTENSION_TABLES \
 112   EXTENSION_TABLE(00)             \
 113   EXTENSION_TABLE(01)             \
 114   EXTENSION_TABLE(18)             \
 115   EXTENSION_TABLE(71)             \
 116   EXTENSION_TABLE(72)             \
 117   EXTENSION_TABLE(73)             \
 118   EXTENSION_TABLE(ae)             \
 119   EXTENSION_TABLE(ba)             \
 120   EXTENSION_TABLE(c7)
 121
 122 #define THREE_BYTE_38_EXTENSION_TABLES \
 123   EXTENSION_TABLE(F3)
 124
 125 using namespace X86Disassembler;
 126
 127 /// needsModRMForDecode - Indicates whether a particular instruction requires a
 128 ///   ModR/M byte for the instruction to be properly decoded.  For example, a
 129 ///   MRMDestReg instruction needs the Mod field in the ModR/M byte to be set to
 130 ///   0b11.
 131 ///
 132 /// @param form - The form of the instruction.
 133 /// @return     - true if the form implies that a ModR/M byte is required, false
 134 ///               otherwise.
 135 static bool needsModRMForDecode(uint8_t form) {
 136   if (form == X86Local::MRMDestReg    ||
 137      form == X86Local::MRMDestMem    ||
 138      form == X86Local::MRMSrcReg     ||
 139      form == X86Local::MRMSrcMem     ||
 140      (form >= X86Local::MRM0r && form <= X86Local::MRM7r) ||
 141      (form >= X86Local::MRM0m && form <= X86Local::MRM7m))
 142     return true;
 143   else
 144     return false;
 145 }
 146
 147 /// isRegFormat - Indicates whether a particular form requires the Mod field of
 148 ///   the ModR/M byte to be 0b11.
 149 ///
 150 /// @param form - The form of the instruction.
 151 /// @return     - true if the form implies that Mod must be 0b11, false
 152 ///               otherwise.
 153 static bool isRegFormat(uint8_t form) {
 154   if (form == X86Local::MRMDestReg ||
 155      form == X86Local::MRMSrcReg  ||
 156      (form >= X86Local::MRM0r && form <= X86Local::MRM7r))
 157     return true;
 158   else
 159     return false;
 160 }
 161
 162 /// byteFromBitsInit - Extracts a value at most 8 bits in width from a BitsInit.
 163 ///   Useful for switch statements and the like.
 164 ///
 165 /// @param init - A reference to the BitsInit to be decoded.
 166 /// @return     - The field, with the first bit in the BitsInit as the lowest
 167 ///               order bit.
 168 static uint8_t byteFromBitsInit(BitsInit &init) {
 169   int width = init.getNumBits();
 170
 171   assert(width <= 8 && "Field is too large for uint8_t!");
 172
 173   int     index;
 174   uint8_t mask = 0x01;
 175
 176   uint8_t ret = 0;
 177
 178   for (index = 0; index < width; index++) {
 179     if (static_cast<BitInit*>(init.getBit(index))->getValue())
 180       ret |= mask;
 181
 182     mask <<= 1;
 183   }
 184
 185   return ret;
 186 }
 187
 188 /// byteFromRec - Extract a value at most 8 bits in with from a Record given the
 189 ///   name of the field.
 190 ///
 191 /// @param rec  - The record from which to extract the value.
 192 /// @param name - The name of the field in the record.
 193 /// @return     - The field, as translated by byteFromBitsInit().
 194 static uint8_t byteFromRec(const Record* rec, const std::string &name) {
 195   BitsInit* bits = rec->getValueAsBitsInit(name);
 196   return byteFromBitsInit(*bits);
 197 }
 198
 199 RecognizableInstr::RecognizableInstr(DisassemblerTables &tables,
 200                                      const CodeGenInstruction &insn,
 201                                      InstrUID uid) {
 202   UID = uid;
 203
 204   Rec = insn.TheDef;
 205   Name = Rec->getName();
 206   Spec = &tables.specForUID(UID);
 207
 208   if (!Rec->isSubClassOf("X86Inst")) {
 209     ShouldBeEmitted = false;
 210     return;
 211   }
 212
 213   Prefix   = byteFromRec(Rec, "Prefix");
 214   Opcode   = byteFromRec(Rec, "Opcode");
 215   Form     = byteFromRec(Rec, "FormBits");
 216   SegOvr   = byteFromRec(Rec, "SegOvrBits");
 217
 218   HasOpSizePrefix  = Rec->getValueAsBit("hasOpSizePrefix");
 219   HasREX_WPrefix   = Rec->getValueAsBit("hasREX_WPrefix");
 220   HasVEXPrefix     = Rec->getValueAsBit("hasVEXPrefix");
 221   HasVEX_4VPrefix  = Rec->getValueAsBit("hasVEX_4VPrefix");
 222   HasVEX_4VOp3Prefix = Rec->getValueAsBit("hasVEX_4VOp3Prefix");
 223   HasVEX_WPrefix   = Rec->getValueAsBit("hasVEX_WPrefix");
 224   HasMemOp4Prefix  = Rec->getValueAsBit("hasMemOp4Prefix");
 225   IgnoresVEX_L     = Rec->getValueAsBit("ignoresVEX_L");
 226   HasLockPrefix    = Rec->getValueAsBit("hasLockPrefix");
 227   IsCodeGenOnly    = Rec->getValueAsBit("isCodeGenOnly");
 228
 229   Name      = Rec->getName();
 230   AsmString = Rec->getValueAsString("AsmString");
 231
 232   Operands = &insn.Operands.OperandList;
 233
 234   IsSSE            = (HasOpSizePrefix && (Name.find("16") == Name.npos)) ||
 235                      (Name.find("CRC32") != Name.npos);
 236   HasFROperands    = hasFROperands();
 237   HasVEX_LPrefix   = has256BitOperands() || Rec->getValueAsBit("hasVEX_L");
 238
 239   // Check for 64-bit inst which does not require REX
 240   Is32Bit = false;
 241   Is64Bit = false;
 242   // FIXME: Is there some better way to check for In64BitMode?
 243   std::vector<Record*> Predicates = Rec->getValueAsListOfDefs("Predicates");
 244   for (unsigned i = 0, e = Predicates.size(); i != e; ++i) {
 245     if (Predicates[i]->getName().find("32Bit") != Name.npos) {
 246       Is32Bit = true;
 247       break;
 248     }
 249     if (Predicates[i]->getName().find("64Bit") != Name.npos) {
 250       Is64Bit = true;
 251       break;
 252     }
 253   }
 254   // FIXME: These instructions aren't marked as 64-bit in any way
 255   Is64Bit |= Rec->getName() == "JMP64pcrel32" ||
 256              Rec->getName() == "MASKMOVDQU64" ||
 257              Rec->getName() == "POPFS64" ||
 258              Rec->getName() == "POPGS64" ||
 259              Rec->getName() == "PUSHFS64" ||
 260              Rec->getName() == "PUSHGS64" ||
 261              Rec->getName() == "REX64_PREFIX" ||
 262              Rec->getName().find("MOV64") != Name.npos ||
 263              Rec->getName().find("PUSH64") != Name.npos ||
 264              Rec->getName().find("POP64") != Name.npos;
 265
 266   ShouldBeEmitted  = true;
 267 }
 268
 269 void RecognizableInstr::processInstr(DisassemblerTables &tables,
 270         const CodeGenInstruction &insn,
 271                                    InstrUID uid)
 272 {
 273   // Ignore "asm parser only" instructions.
 274   if (insn.TheDef->getValueAsBit("isAsmParserOnly"))
 275     return;
 276
 277   RecognizableInstr recogInstr(tables, insn, uid);
 278
 279   recogInstr.emitInstructionSpecifier(tables);
 280
 281   if (recogInstr.shouldBeEmitted())
 282     recogInstr.emitDecodePath(tables);
 283 }
 284
 285 InstructionContext RecognizableInstr::insnContext() const {
 286   InstructionContext insnContext;
 287
 288   if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix|| HasVEXPrefix) {
 289     if (HasVEX_LPrefix && HasVEX_WPrefix) {
 290       if (HasOpSizePrefix)
 291         insnContext = IC_VEX_L_W_OPSIZE;
 292       else
 293         llvm_unreachable("Don't support VEX.L and VEX.W together");
 294     } else if (HasOpSizePrefix && HasVEX_LPrefix)
 295       insnContext = IC_VEX_L_OPSIZE;
 296     else if (HasOpSizePrefix && HasVEX_WPrefix)
 297       insnContext = IC_VEX_W_OPSIZE;
 298     else if (HasOpSizePrefix)
 299       insnContext = IC_VEX_OPSIZE;
 300     else if (HasVEX_LPrefix &&
 301              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 302       insnContext = IC_VEX_L_XS;
 303     else if (HasVEX_LPrefix && (Prefix == X86Local::XD ||
 304                                 Prefix == X86Local::T8XD ||
 305                                 Prefix == X86Local::TAXD))
 306       insnContext = IC_VEX_L_XD;
 307     else if (HasVEX_WPrefix &&
 308              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 309       insnContext = IC_VEX_W_XS;
 310     else if (HasVEX_WPrefix && (Prefix == X86Local::XD ||
 311                                 Prefix == X86Local::T8XD ||
 312                                 Prefix == X86Local::TAXD))
 313       insnContext = IC_VEX_W_XD;
 314     else if (HasVEX_WPrefix)
 315       insnContext = IC_VEX_W;
 316     else if (HasVEX_LPrefix)
 317       insnContext = IC_VEX_L;
 318     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 319              Prefix == X86Local::TAXD)
 320       insnContext = IC_VEX_XD;
 321     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 322       insnContext = IC_VEX_XS;
 323     else
 324       insnContext = IC_VEX;
 325   } else if (Is64Bit || HasREX_WPrefix) {
 326     if (HasREX_WPrefix && HasOpSizePrefix)
 327       insnContext = IC_64BIT_REXW_OPSIZE;
 328     else if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 329                                  Prefix == X86Local::T8XD ||
 330                                  Prefix == X86Local::TAXD))
 331       insnContext = IC_64BIT_XD_OPSIZE;
 332     else if (HasOpSizePrefix &&
 333              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 334       insnContext = IC_64BIT_XS_OPSIZE;
 335     else if (HasOpSizePrefix)
 336       insnContext = IC_64BIT_OPSIZE;
 337     else if (HasREX_WPrefix &&
 338              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 339       insnContext = IC_64BIT_REXW_XS;
 340     else if (HasREX_WPrefix && (Prefix == X86Local::XD ||
 341                                 Prefix == X86Local::T8XD ||
 342                                 Prefix == X86Local::TAXD))
 343       insnContext = IC_64BIT_REXW_XD;
 344     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 345              Prefix == X86Local::TAXD)
 346       insnContext = IC_64BIT_XD;
 347     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 348       insnContext = IC_64BIT_XS;
 349     else if (HasREX_WPrefix)
 350       insnContext = IC_64BIT_REXW;
 351     else
 352       insnContext = IC_64BIT;
 353   } else {
 354     if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 355                             Prefix == X86Local::T8XD ||
 356                             Prefix == X86Local::TAXD))
 357       insnContext = IC_XD_OPSIZE;
 358     else if (HasOpSizePrefix &&
 359              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 360       insnContext = IC_XS_OPSIZE;
 361     else if (HasOpSizePrefix)
 362       insnContext = IC_OPSIZE;
 363     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 364              Prefix == X86Local::TAXD)
 365       insnContext = IC_XD;
 366     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS ||
 367              Prefix == X86Local::REP)
 368       insnContext = IC_XS;
 369     else
 370       insnContext = IC;
 371   }
 372
 373   return insnContext;
 374 }
 375
 376 RecognizableInstr::filter_ret RecognizableInstr::filter() const {
 377   ///////////////////
 378   // FILTER_STRONG
 379   //
 380
 381   // Filter out intrinsics
 382
 383   if (!Rec->isSubClassOf("X86Inst"))
 384     return FILTER_STRONG;
 385
 386   if (Form == X86Local::Pseudo ||
 387       (IsCodeGenOnly && Name.find("_REV") == Name.npos))
 388     return FILTER_STRONG;
 389
 390   if (Form == X86Local::MRMInitReg)
 391     return FILTER_STRONG;
 392
 393
 394   // Filter out artificial instructions
 395
 396   if (Name.find("_Int") != Name.npos       ||
 397       Name.find("Int_") != Name.npos       ||
 398       Name.find("_NOREX") != Name.npos     ||
 399       Name.find("2SDL") != Name.npos       ||
 400       Name == "LOCK_PREFIX")
 401     return FILTER_STRONG;
 402
 403   // Filter out instructions with segment override prefixes.
 404   // They're too messy to handle now and we'll special case them if needed.
 405
 406   if (SegOvr)
 407     return FILTER_STRONG;
 408
 409   // Filter out instructions that can't be printed.
 410
 411   if (AsmString.size() == 0)
 412     return FILTER_STRONG;
 413
 414   // Filter out instructions with subreg operands.
 415
 416   if (AsmString.find("subreg") != AsmString.npos)
 417     return FILTER_STRONG;
 418
 419   /////////////////
 420   // FILTER_WEAK
 421   //
 422
 423
 424   // Filter out instructions with a LOCK prefix;
 425   //   prefer forms that do not have the prefix
 426   if (HasLockPrefix)
 427     return FILTER_WEAK;
 428
 429   // Filter out alternate forms of AVX instructions
 430   if (Name.find("_alt") != Name.npos ||
 431       Name.find("XrYr") != Name.npos ||
 432       (Name.find("r64r") != Name.npos && Name.find("r64r64") == Name.npos) ||
 433       Name.find("_64mr") != Name.npos ||
 434       Name.find("Xrr") != Name.npos ||
 435       Name.find("rr64") != Name.npos)
 436     return FILTER_WEAK;
 437
 438   // Special cases.
 439
 440   if (Name.find("PCMPISTRI") != Name.npos && Name != "PCMPISTRI")
 441     return FILTER_WEAK;
 442   if (Name.find("PCMPESTRI") != Name.npos && Name != "PCMPESTRI")
 443     return FILTER_WEAK;
 444
 445   if (Name.find("MOV") != Name.npos && Name.find("r0") != Name.npos)
 446     return FILTER_WEAK;
 447   if (Name.find("MOVZ") != Name.npos && Name.find("MOVZX") == Name.npos)
 448     return FILTER_WEAK;
 449   if (Name.find("Fs") != Name.npos)
 450     return FILTER_WEAK;
 451   if (Name == "PUSH64i16"         ||
 452       Name == "MOVPQI2QImr"       ||
 453       Name == "VMOVPQI2QImr"      ||
 454       Name == "MMX_MOVD64rrv164"  ||
 455       Name == "MOV64ri64i32"      ||
 456       Name == "VMASKMOVDQU64"     ||
 457       Name == "VEXTRACTPSrr64"    ||
 458       Name == "VMOVQd64rr"        ||
 459       Name == "VMOVQs64rr")
 460     return FILTER_WEAK;
 461
 462   if (HasFROperands && Name.find("MOV") != Name.npos &&
 463      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 464       (Name.find("to") != Name.npos)))
 465     return FILTER_WEAK;
 466
 467   return FILTER_NORMAL;
 468 }
 469
 470 bool RecognizableInstr::hasFROperands() const {
 471   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 472   unsigned numOperands = OperandList.size();
 473
 474   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 475     const std::string &recName = OperandList[operandIndex].Rec->getName();
 476
 477     if (recName.find("FR") != recName.npos)
 478       return true;
 479   }
 480   return false;
 481 }
 482
 483 bool RecognizableInstr::has256BitOperands() const {
 484   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 485   unsigned numOperands = OperandList.size();
 486
 487   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 488     const std::string &recName = OperandList[operandIndex].Rec->getName();
 489
 490     if (!recName.compare("VR256") || !recName.compare("f256mem")) {
 491       return true;
 492     }
 493   }
 494   return false;
 495 }
 496
 497 void RecognizableInstr::handleOperand(
 498   bool optional,
 499   unsigned &operandIndex,
 500   unsigned &physicalOperandIndex,
 501   unsigned &numPhysicalOperands,
 502   unsigned *operandMapping,
 503   OperandEncoding (*encodingFromString)(const std::string&, bool hasOpSizePrefix)) {
 504   if (optional) {
 505     if (physicalOperandIndex >= numPhysicalOperands)
 506       return;
 507   } else {
 508     assert(physicalOperandIndex < numPhysicalOperands);
 509   }
 510
 511   while (operandMapping[operandIndex] != operandIndex) {
 512     Spec->operands[operandIndex].encoding = ENCODING_DUP;
 513     Spec->operands[operandIndex].type =
 514       (OperandType)(TYPE_DUP0 + operandMapping[operandIndex]);
 515     ++operandIndex;
 516   }
 517
 518   const std::string &typeName = (*Operands)[operandIndex].Rec->getName();
 519
 520   Spec->operands[operandIndex].encoding = encodingFromString(typeName,
 521                                                               HasOpSizePrefix);
 522   Spec->operands[operandIndex].type = typeFromString(typeName,
 523                                                      IsSSE,
 524                                                      HasREX_WPrefix,
 525                                                      HasOpSizePrefix);
 526
 527   ++operandIndex;
 528   ++physicalOperandIndex;
 529 }
 530
 531 void RecognizableInstr::emitInstructionSpecifier(DisassemblerTables &tables) {
 532   Spec->name       = Name;
 533
 534   if (!Rec->isSubClassOf("X86Inst"))
 535     return;
 536
 537   switch (filter()) {
 538   case FILTER_WEAK:
 539     Spec->filtered = true;
 540     break;
 541   case FILTER_STRONG:
 542     ShouldBeEmitted = false;
 543     return;
 544   case FILTER_NORMAL:
 545     break;
 546   }
 547
 548   Spec->insnContext = insnContext();
 549
 550   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 551
 552   unsigned operandIndex;
 553   unsigned numOperands = OperandList.size();
 554   unsigned numPhysicalOperands = 0;
 555
 556   // operandMapping maps from operands in OperandList to their originals.
 557   // If operandMapping[i] != i, then the entry is a duplicate.
 558   unsigned operandMapping[X86_MAX_OPERANDS];
 559
 560   bool hasFROperands = false;
 561
 562   assert(numOperands < X86_MAX_OPERANDS && "X86_MAX_OPERANDS is not large enough");
 563
 564   for (operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 565     if (OperandList[operandIndex].Constraints.size()) {
 566       const CGIOperandList::ConstraintInfo &Constraint =
 567         OperandList[operandIndex].Constraints[0];
 568       if (Constraint.isTied()) {
 569         operandMapping[operandIndex] = Constraint.getTiedOperand();
 570       } else {
 571         ++numPhysicalOperands;
 572         operandMapping[operandIndex] = operandIndex;
 573       }
 574     } else {
 575       ++numPhysicalOperands;
 576       operandMapping[operandIndex] = operandIndex;
 577     }
 578
 579     const std::string &recName = OperandList[operandIndex].Rec->getName();
 580
 581     if (recName.find("FR") != recName.npos)
 582       hasFROperands = true;
 583   }
 584
 585   if (hasFROperands && Name.find("MOV") != Name.npos &&
 586      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 587       (Name.find("to") != Name.npos)))
 588     ShouldBeEmitted = false;
 589
 590   if (!ShouldBeEmitted)
 591     return;
 592
 593 #define HANDLE_OPERAND(class)               \
 594   handleOperand(false,                      \
 595                 operandIndex,               \
 596                 physicalOperandIndex,       \
 597                 numPhysicalOperands,        \
 598                 operandMapping,             \
 599                 class##EncodingFromString);
 600
 601 #define HANDLE_OPTIONAL(class)              \
 602   handleOperand(true,                       \
 603                 operandIndex,               \
 604                 physicalOperandIndex,       \
 605                 numPhysicalOperands,        \
 606                 operandMapping,             \
 607                 class##EncodingFromString);
 608
 609   // operandIndex should always be < numOperands
 610   operandIndex = 0;
 611   // physicalOperandIndex should always be < numPhysicalOperands
 612   unsigned physicalOperandIndex = 0;
 613
 614   switch (Form) {
 615   case X86Local::RawFrm:
 616     // Operand 1 (optional) is an address or immediate.
 617     // Operand 2 (optional) is an immediate.
 618     assert(numPhysicalOperands <= 2 &&
 619            "Unexpected number of operands for RawFrm");
 620     HANDLE_OPTIONAL(relocation)
 621     HANDLE_OPTIONAL(immediate)
 622     break;
 623   case X86Local::AddRegFrm:
 624     // Operand 1 is added to the opcode.
 625     // Operand 2 (optional) is an address.
 626     assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 627            "Unexpected number of operands for AddRegFrm");
 628     HANDLE_OPERAND(opcodeModifier)
 629     HANDLE_OPTIONAL(relocation)
 630     break;
 631   case X86Local::MRMDestReg:
 632     // Operand 1 is a register operand in the R/M field.
 633     // Operand 2 is a register operand in the Reg/Opcode field.
 634     // - In AVX, there is a register operand in the VEX.vvvv field here -
 635     // Operand 3 (optional) is an immediate.
 636     if (HasVEX_4VPrefix)
 637       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 638              "Unexpected number of operands for MRMDestRegFrm with VEX_4V");
 639     else
 640       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 641              "Unexpected number of operands for MRMDestRegFrm");
 642
 643     HANDLE_OPERAND(rmRegister)
 644
 645     if (HasVEX_4VPrefix)
 646       // FIXME: In AVX, the register below becomes the one encoded
 647       // in ModRMVEX and the one above the one in the VEX.VVVV field
 648       HANDLE_OPERAND(vvvvRegister)
 649
 650     HANDLE_OPERAND(roRegister)
 651     HANDLE_OPTIONAL(immediate)
 652     break;
 653   case X86Local::MRMDestMem:
 654     // Operand 1 is a memory operand (possibly SIB-extended)
 655     // Operand 2 is a register operand in the Reg/Opcode field.
 656     // - In AVX, there is a register operand in the VEX.vvvv field here -
 657     // Operand 3 (optional) is an immediate.
 658     if (HasVEX_4VPrefix)
 659       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 660              "Unexpected number of operands for MRMDestMemFrm with VEX_4V");
 661     else
 662       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 663              "Unexpected number of operands for MRMDestMemFrm");
 664     HANDLE_OPERAND(memory)
 665
 666     if (HasVEX_4VPrefix)
 667       // FIXME: In AVX, the register below becomes the one encoded
 668       // in ModRMVEX and the one above the one in the VEX.VVVV field
 669       HANDLE_OPERAND(vvvvRegister)
 670
 671     HANDLE_OPERAND(roRegister)
 672     HANDLE_OPTIONAL(immediate)
 673     break;
 674   case X86Local::MRMSrcReg:
 675     // Operand 1 is a register operand in the Reg/Opcode field.
 676     // Operand 2 is a register operand in the R/M field.
 677     // - In AVX, there is a register operand in the VEX.vvvv field here -
 678     // Operand 3 (optional) is an immediate.
 679
 680     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 681       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 682              "Unexpected number of operands for MRMSrcRegFrm with VEX_4V");
 683     else
 684       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 685              "Unexpected number of operands for MRMSrcRegFrm");
 686
 687     HANDLE_OPERAND(roRegister)
 688
 689     if (HasVEX_4VPrefix)
 690       // FIXME: In AVX, the register below becomes the one encoded
 691       // in ModRMVEX and the one above the one in the VEX.VVVV field
 692       HANDLE_OPERAND(vvvvRegister)
 693
 694     if (HasMemOp4Prefix)
 695       HANDLE_OPERAND(immediate)
 696
 697     HANDLE_OPERAND(rmRegister)
 698
 699     if (HasVEX_4VOp3Prefix)
 700       HANDLE_OPERAND(vvvvRegister)
 701
 702     HANDLE_OPTIONAL(immediate)
 703     break;
 704   case X86Local::MRMSrcMem:
 705     // Operand 1 is a register operand in the Reg/Opcode field.
 706     // Operand 2 is a memory operand (possibly SIB-extended)
 707     // - In AVX, there is a register operand in the VEX.vvvv field here -
 708     // Operand 3 (optional) is an immediate.
 709
 710     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 711       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 712              "Unexpected number of operands for MRMSrcMemFrm with VEX_4V");
 713     else
 714       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 715              "Unexpected number of operands for MRMSrcMemFrm");
 716
 717     HANDLE_OPERAND(roRegister)
 718
 719     if (HasVEX_4VPrefix)
 720       // FIXME: In AVX, the register below becomes the one encoded
 721       // in ModRMVEX and the one above the one in the VEX.VVVV field
 722       HANDLE_OPERAND(vvvvRegister)
 723
 724     if (HasMemOp4Prefix)
 725       HANDLE_OPERAND(immediate)
 726
 727     HANDLE_OPERAND(memory)
 728
 729     if (HasVEX_4VOp3Prefix)
 730       HANDLE_OPERAND(vvvvRegister)
 731
 732     HANDLE_OPTIONAL(immediate)
 733     break;
 734   case X86Local::MRM0r:
 735   case X86Local::MRM1r:
 736   case X86Local::MRM2r:
 737   case X86Local::MRM3r:
 738   case X86Local::MRM4r:
 739   case X86Local::MRM5r:
 740   case X86Local::MRM6r:
 741   case X86Local::MRM7r:
 742     // Operand 1 is a register operand in the R/M field.
 743     // Operand 2 (optional) is an immediate or relocation.
 744     if (HasVEX_4VPrefix)
 745       assert(numPhysicalOperands <= 3 &&
 746              "Unexpected number of operands for MRMnRFrm with VEX_4V");
 747     else
 748       assert(numPhysicalOperands <= 2 &&
 749              "Unexpected number of operands for MRMnRFrm");
 750     if (HasVEX_4VPrefix)
 751       HANDLE_OPERAND(vvvvRegister)
 752     HANDLE_OPTIONAL(rmRegister)
 753     HANDLE_OPTIONAL(relocation)
 754     break;
 755   case X86Local::MRM0m:
 756   case X86Local::MRM1m:
 757   case X86Local::MRM2m:
 758   case X86Local::MRM3m:
 759   case X86Local::MRM4m:
 760   case X86Local::MRM5m:
 761   case X86Local::MRM6m:
 762   case X86Local::MRM7m:
 763     // Operand 1 is a memory operand (possibly SIB-extended)
 764     // Operand 2 (optional) is an immediate or relocation.
 765     if (HasVEX_4VPrefix)
 766       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 767              "Unexpected number of operands for MRMnMFrm");
 768     else
 769       assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 770              "Unexpected number of operands for MRMnMFrm");
 771     if (HasVEX_4VPrefix)
 772       HANDLE_OPERAND(vvvvRegister)
 773     HANDLE_OPERAND(memory)
 774     HANDLE_OPTIONAL(relocation)
 775     break;
 776   case X86Local::RawFrmImm8:
 777     // operand 1 is a 16-bit immediate
 778     // operand 2 is an 8-bit immediate
 779     assert(numPhysicalOperands == 2 &&
 780            "Unexpected number of operands for X86Local::RawFrmImm8");
 781     HANDLE_OPERAND(immediate)
 782     HANDLE_OPERAND(immediate)
 783     break;
 784   case X86Local::RawFrmImm16:
 785     // operand 1 is a 16-bit immediate
 786     // operand 2 is a 16-bit immediate
 787     HANDLE_OPERAND(immediate)
 788     HANDLE_OPERAND(immediate)
 789     break;
 790   case X86Local::MRMInitReg:
 791     // Ignored.
 792     break;
 793   }
 794
 795   #undef HANDLE_OPERAND
 796   #undef HANDLE_OPTIONAL
 797 }
 798
 799 void RecognizableInstr::emitDecodePath(DisassemblerTables &tables) const {
 800   // Special cases where the LLVM tables are not complete
 801
 802 #define MAP(from, to)                     \
 803   case X86Local::MRM_##from:              \
 804     filter = new ExactFilter(0x##from);   \
 805     break;
 806
 807   OpcodeType    opcodeType  = (OpcodeType)-1;
 808
 809   ModRMFilter*  filter      = NULL;
 810   uint8_t       opcodeToSet = 0;
 811
 812   switch (Prefix) {
 813   // Extended two-byte opcodes can start with f2 0f, f3 0f, or 0f
 814   case X86Local::XD:
 815   case X86Local::XS:
 816   case X86Local::TB:
 817     opcodeType = TWOBYTE;
 818
 819     switch (Opcode) {
 820     default:
 821       if (needsModRMForDecode(Form))
 822         filter = new ModFilter(isRegFormat(Form));
 823       else
 824         filter = new DumbFilter();
 825       break;
 826 #define EXTENSION_TABLE(n) case 0x##n:
 827     TWO_BYTE_EXTENSION_TABLES
 828 #undef EXTENSION_TABLE
 829       switch (Form) {
 830       default:
 831         llvm_unreachable("Unhandled two-byte extended opcode");
 832       case X86Local::MRM0r:
 833       case X86Local::MRM1r:
 834       case X86Local::MRM2r:
 835       case X86Local::MRM3r:
 836       case X86Local::MRM4r:
 837       case X86Local::MRM5r:
 838       case X86Local::MRM6r:
 839       case X86Local::MRM7r:
 840         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 841         break;
 842       case X86Local::MRM0m:
 843       case X86Local::MRM1m:
 844       case X86Local::MRM2m:
 845       case X86Local::MRM3m:
 846       case X86Local::MRM4m:
 847       case X86Local::MRM5m:
 848       case X86Local::MRM6m:
 849       case X86Local::MRM7m:
 850         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 851         break;
 852       MRM_MAPPING
 853       } // switch (Form)
 854       break;
 855     } // switch (Opcode)
 856     opcodeToSet = Opcode;
 857     break;
 858   case X86Local::T8:
 859   case X86Local::T8XD:
 860   case X86Local::T8XS:
 861     opcodeType = THREEBYTE_38;
 862     switch (Opcode) {
 863     default:
 864       if (needsModRMForDecode(Form))
 865         filter = new ModFilter(isRegFormat(Form));
 866       else
 867         filter = new DumbFilter();
 868       break;
 869 #define EXTENSION_TABLE(n) case 0x##n:
 870     THREE_BYTE_38_EXTENSION_TABLES
 871 #undef EXTENSION_TABLE
 872       switch (Form) {
 873       default:
 874         llvm_unreachable("Unhandled two-byte extended opcode");
 875       case X86Local::MRM0r:
 876       case X86Local::MRM1r:
 877       case X86Local::MRM2r:
 878       case X86Local::MRM3r:
 879       case X86Local::MRM4r:
 880       case X86Local::MRM5r:
 881       case X86Local::MRM6r:
 882       case X86Local::MRM7r:
 883         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 884         break;
 885       case X86Local::MRM0m:
 886       case X86Local::MRM1m:
 887       case X86Local::MRM2m:
 888       case X86Local::MRM3m:
 889       case X86Local::MRM4m:
 890       case X86Local::MRM5m:
 891       case X86Local::MRM6m:
 892       case X86Local::MRM7m:
 893         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 894         break;
 895       MRM_MAPPING
 896       } // switch (Form)
 897       break;
 898     } // switch (Opcode)
 899     opcodeToSet = Opcode;
 900     break;
 901   case X86Local::P_TA:
 902   case X86Local::TAXD:
 903     opcodeType = THREEBYTE_3A;
 904     if (needsModRMForDecode(Form))
 905       filter = new ModFilter(isRegFormat(Form));
 906     else
 907       filter = new DumbFilter();
 908     opcodeToSet = Opcode;
 909     break;
 910   case X86Local::A6:
 911     opcodeType = THREEBYTE_A6;
 912     if (needsModRMForDecode(Form))
 913       filter = new ModFilter(isRegFormat(Form));
 914     else
 915       filter = new DumbFilter();
 916     opcodeToSet = Opcode;
 917     break;
 918   case X86Local::A7:
 919     opcodeType = THREEBYTE_A7;
 920     if (needsModRMForDecode(Form))
 921       filter = new ModFilter(isRegFormat(Form));
 922     else
 923       filter = new DumbFilter();
 924     opcodeToSet = Opcode;
 925     break;
 926   case X86Local::D8:
 927   case X86Local::D9:
 928   case X86Local::DA:
 929   case X86Local::DB:
 930   case X86Local::DC:
 931   case X86Local::DD:
 932   case X86Local::DE:
 933   case X86Local::DF:
 934     assert(Opcode >= 0xc0 && "Unexpected opcode for an escape opcode");
 935     opcodeType = ONEBYTE;
 936     if (Form == X86Local::AddRegFrm) {
 937       Spec->modifierType = MODIFIER_MODRM;
 938       Spec->modifierBase = Opcode;
 939       filter = new AddRegEscapeFilter(Opcode);
 940     } else {
 941       filter = new EscapeFilter(true, Opcode);
 942     }
 943     opcodeToSet = 0xd8 + (Prefix - X86Local::D8);
 944     break;
 945   case X86Local::REP:
 946   default:
 947     opcodeType = ONEBYTE;
 948     switch (Opcode) {
 949 #define EXTENSION_TABLE(n) case 0x##n:
 950     ONE_BYTE_EXTENSION_TABLES
 951 #undef EXTENSION_TABLE
 952       switch (Form) {
 953       default:
 954         llvm_unreachable("Fell through the cracks of a single-byte "
 955                          "extended opcode");
 956       case X86Local::MRM0r:
 957       case X86Local::MRM1r:
 958       case X86Local::MRM2r:
 959       case X86Local::MRM3r:
 960       case X86Local::MRM4r:
 961       case X86Local::MRM5r:
 962       case X86Local::MRM6r:
 963       case X86Local::MRM7r:
 964         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 965         break;
 966       case X86Local::MRM0m:
 967       case X86Local::MRM1m:
 968       case X86Local::MRM2m:
 969       case X86Local::MRM3m:
 970       case X86Local::MRM4m:
 971       case X86Local::MRM5m:
 972       case X86Local::MRM6m:
 973       case X86Local::MRM7m:
 974         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 975         break;
 976       MRM_MAPPING
 977       } // switch (Form)
 978       break;
 979     case 0xd8:
 980     case 0xd9:
 981     case 0xda:
 982     case 0xdb:
 983     case 0xdc:
 984     case 0xdd:
 985     case 0xde:
 986     case 0xdf:
 987       filter = new EscapeFilter(false, Form - X86Local::MRM0m);
 988       break;
 989     default:
 990       if (needsModRMForDecode(Form))
 991         filter = new ModFilter(isRegFormat(Form));
 992       else
 993         filter = new DumbFilter();
 994       break;
 995     } // switch (Opcode)
 996     opcodeToSet = Opcode;
 997   } // switch (Prefix)
 998
 999   assert(opcodeType != (OpcodeType)-1 &&
1000          "Opcode type not set");
1001   assert(filter && "Filter not set");
1002
1003   if (Form == X86Local::AddRegFrm) {
1004     if(Spec->modifierType != MODIFIER_MODRM) {
1005       assert(opcodeToSet < 0xf9 &&
1006              "Not enough room for all ADDREG_FRM operands");
1007
1008       uint8_t currentOpcode;
1009
1010       for (currentOpcode = opcodeToSet;
1011            currentOpcode < opcodeToSet + 8;
1012            ++currentOpcode)
1013         tables.setTableFields(opcodeType,
1014                               insnContext(),
1015                               currentOpcode,
1016                               *filter,
1017                               UID, Is32Bit, IgnoresVEX_L);
1018
1019       Spec->modifierType = MODIFIER_OPCODE;
1020       Spec->modifierBase = opcodeToSet;
1021     } else {
1022       // modifierBase was set where MODIFIER_MODRM was set
1023       tables.setTableFields(opcodeType,
1024                             insnContext(),
1025                             opcodeToSet,
1026                             *filter,
1027                             UID, Is32Bit, IgnoresVEX_L);
1028     }
1029   } else {
1030     tables.setTableFields(opcodeType,
1031                           insnContext(),
1032                           opcodeToSet,
1033                           *filter,
1034                           UID, Is32Bit, IgnoresVEX_L);
1035
1036     Spec->modifierType = MODIFIER_NONE;
1037     Spec->modifierBase = opcodeToSet;
1038   }
1039
1040   delete filter;
1041
1042 #undef MAP
1043 }
1044
1045 #define TYPE(str, type) if (s == str) return type;
1046 OperandType RecognizableInstr::typeFromString(const std::string &s,
1047                                               bool isSSE,
1048                                               bool hasREX_WPrefix,
1049                                               bool hasOpSizePrefix) {
1050   if (isSSE) {
1051     // For SSE instructions, we ignore the OpSize prefix and force operand
1052     // sizes.
1053     TYPE("GR16",              TYPE_R16)
1054     TYPE("GR32",              TYPE_R32)
1055     TYPE("GR64",              TYPE_R64)
1056   }
1057   if(hasREX_WPrefix) {
1058     // For instructions with a REX_W prefix, a declared 32-bit register encoding
1059     // is special.
1060     TYPE("GR32",              TYPE_R32)
1061   }
1062   if(!hasOpSizePrefix) {
1063     // For instructions without an OpSize prefix, a declared 16-bit register or
1064     // immediate encoding is special.
1065     TYPE("GR16",              TYPE_R16)
1066     TYPE("i16imm",            TYPE_IMM16)
1067   }
1068   TYPE("i16mem",              TYPE_Mv)
1069   TYPE("i16imm",              TYPE_IMMv)
1070   TYPE("i16i8imm",            TYPE_IMMv)
1071   TYPE("GR16",                TYPE_Rv)
1072   TYPE("i32mem",              TYPE_Mv)
1073   TYPE("i32imm",              TYPE_IMMv)
1074   TYPE("i32i8imm",            TYPE_IMM32)
1075   TYPE("u32u8imm",            TYPE_IMM32)
1076   TYPE("GR32",                TYPE_Rv)
1077   TYPE("i64mem",              TYPE_Mv)
1078   TYPE("i64i32imm",           TYPE_IMM64)
1079   TYPE("i64i8imm",            TYPE_IMM64)
1080   TYPE("GR64",                TYPE_R64)
1081   TYPE("i8mem",               TYPE_M8)
1082   TYPE("i8imm",               TYPE_IMM8)
1083   TYPE("GR8",                 TYPE_R8)
1084   TYPE("VR128",               TYPE_XMM128)
1085   TYPE("f128mem",             TYPE_M128)
1086   TYPE("f256mem",             TYPE_M256)
1087   TYPE("FR64",                TYPE_XMM64)
1088   TYPE("f64mem",              TYPE_M64FP)
1089   TYPE("sdmem",               TYPE_M64FP)
1090   TYPE("FR32",                TYPE_XMM32)
1091   TYPE("f32mem",              TYPE_M32FP)
1092   TYPE("ssmem",               TYPE_M32FP)
1093   TYPE("RST",                 TYPE_ST)
1094   TYPE("i128mem",             TYPE_M128)
1095   TYPE("i256mem",             TYPE_M256)
1096   TYPE("i64i32imm_pcrel",     TYPE_REL64)
1097   TYPE("i16imm_pcrel",        TYPE_REL16)
1098   TYPE("i32imm_pcrel",        TYPE_REL32)
1099   TYPE("SSECC",               TYPE_IMM3)
1100   TYPE("brtarget",            TYPE_RELv)
1101   TYPE("uncondbrtarget",      TYPE_RELv)
1102   TYPE("brtarget8",           TYPE_REL8)
1103   TYPE("f80mem",              TYPE_M80FP)
1104   TYPE("lea32mem",            TYPE_LEA)
1105   TYPE("lea64_32mem",         TYPE_LEA)
1106   TYPE("lea64mem",            TYPE_LEA)
1107   TYPE("VR64",                TYPE_MM64)
1108   TYPE("i64imm",              TYPE_IMMv)
1109   TYPE("opaque32mem",         TYPE_M1616)
1110   TYPE("opaque48mem",         TYPE_M1632)
1111   TYPE("opaque80mem",         TYPE_M1664)
1112   TYPE("opaque512mem",        TYPE_M512)
1113   TYPE("SEGMENT_REG",         TYPE_SEGMENTREG)
1114   TYPE("DEBUG_REG",           TYPE_DEBUGREG)
1115   TYPE("CONTROL_REG",         TYPE_CONTROLREG)
1116   TYPE("offset8",             TYPE_MOFFS8)
1117   TYPE("offset16",            TYPE_MOFFS16)
1118   TYPE("offset32",            TYPE_MOFFS32)
1119   TYPE("offset64",            TYPE_MOFFS64)
1120   TYPE("VR256",               TYPE_XMM256)
1121   TYPE("GR16_NOAX",           TYPE_Rv)
1122   TYPE("GR32_NOAX",           TYPE_Rv)
1123   TYPE("GR64_NOAX",           TYPE_R64)
1124   errs() << "Unhandled type string " << s << "\n";
1125   llvm_unreachable("Unhandled type string");
1126 }
1127 #undef TYPE
1128
1129 #define ENCODING(str, encoding) if (s == str) return encoding;
1130 OperandEncoding RecognizableInstr::immediateEncodingFromString
1131   (const std::string &s,
1132    bool hasOpSizePrefix) {
1133   if(!hasOpSizePrefix) {
1134     // For instructions without an OpSize prefix, a declared 16-bit register or
1135     // immediate encoding is special.
1136     ENCODING("i16imm",        ENCODING_IW)
1137   }
1138   ENCODING("i32i8imm",        ENCODING_IB)
1139   ENCODING("u32u8imm",        ENCODING_IB)
1140   ENCODING("SSECC",           ENCODING_IB)
1141   ENCODING("i16imm",          ENCODING_Iv)
1142   ENCODING("i16i8imm",        ENCODING_IB)
1143   ENCODING("i32imm",          ENCODING_Iv)
1144   ENCODING("i64i32imm",       ENCODING_ID)
1145   ENCODING("i64i8imm",        ENCODING_IB)
1146   ENCODING("i8imm",           ENCODING_IB)
1147   // This is not a typo.  Instructions like BLENDVPD put
1148   // register IDs in 8-bit immediates nowadays.
1149   ENCODING("VR256",           ENCODING_IB)
1150   ENCODING("VR128",           ENCODING_IB)
1151   errs() << "Unhandled immediate encoding " << s << "\n";
1152   llvm_unreachable("Unhandled immediate encoding");
1153 }
1154
1155 OperandEncoding RecognizableInstr::rmRegisterEncodingFromString
1156   (const std::string &s,
1157    bool hasOpSizePrefix) {
1158   ENCODING("GR16",            ENCODING_RM)
1159   ENCODING("GR32",            ENCODING_RM)
1160   ENCODING("GR64",            ENCODING_RM)
1161   ENCODING("GR8",             ENCODING_RM)
1162   ENCODING("VR128",           ENCODING_RM)
1163   ENCODING("FR64",            ENCODING_RM)
1164   ENCODING("FR32",            ENCODING_RM)
1165   ENCODING("VR64",            ENCODING_RM)
1166   ENCODING("VR256",           ENCODING_RM)
1167   errs() << "Unhandled R/M register encoding " << s << "\n";
1168   llvm_unreachable("Unhandled R/M register encoding");
1169 }
1170
1171 OperandEncoding RecognizableInstr::roRegisterEncodingFromString
1172   (const std::string &s,
1173    bool hasOpSizePrefix) {
1174   ENCODING("GR16",            ENCODING_REG)
1175   ENCODING("GR32",            ENCODING_REG)
1176   ENCODING("GR64",            ENCODING_REG)
1177   ENCODING("GR8",             ENCODING_REG)
1178   ENCODING("VR128",           ENCODING_REG)
1179   ENCODING("FR64",            ENCODING_REG)
1180   ENCODING("FR32",            ENCODING_REG)
1181   ENCODING("VR64",            ENCODING_REG)
1182   ENCODING("SEGMENT_REG",     ENCODING_REG)
1183   ENCODING("DEBUG_REG",       ENCODING_REG)
1184   ENCODING("CONTROL_REG",     ENCODING_REG)
1185   ENCODING("VR256",           ENCODING_REG)
1186   errs() << "Unhandled reg/opcode register encoding " << s << "\n";
1187   llvm_unreachable("Unhandled reg/opcode register encoding");
1188 }
1189
1190 OperandEncoding RecognizableInstr::vvvvRegisterEncodingFromString
1191   (const std::string &s,
1192    bool hasOpSizePrefix) {
1193   ENCODING("GR32",            ENCODING_VVVV)
1194   ENCODING("GR64",            ENCODING_VVVV)
1195   ENCODING("FR32",            ENCODING_VVVV)
1196   ENCODING("FR64",            ENCODING_VVVV)
1197   ENCODING("VR128",           ENCODING_VVVV)
1198   ENCODING("VR256",           ENCODING_VVVV)
1199   errs() << "Unhandled VEX.vvvv register encoding " << s << "\n";
1200   llvm_unreachable("Unhandled VEX.vvvv register encoding");
1201 }
1202
1203 OperandEncoding RecognizableInstr::memoryEncodingFromString
1204   (const std::string &s,
1205    bool hasOpSizePrefix) {
1206   ENCODING("i16mem",          ENCODING_RM)
1207   ENCODING("i32mem",          ENCODING_RM)
1208   ENCODING("i64mem",          ENCODING_RM)
1209   ENCODING("i8mem",           ENCODING_RM)
1210   ENCODING("ssmem",           ENCODING_RM)
1211   ENCODING("sdmem",           ENCODING_RM)
1212   ENCODING("f128mem",         ENCODING_RM)
1213   ENCODING("f256mem",         ENCODING_RM)
1214   ENCODING("f64mem",          ENCODING_RM)
1215   ENCODING("f32mem",          ENCODING_RM)
1216   ENCODING("i128mem",         ENCODING_RM)
1217   ENCODING("i256mem",         ENCODING_RM)
1218   ENCODING("f80mem",          ENCODING_RM)
1219   ENCODING("lea32mem",        ENCODING_RM)
1220   ENCODING("lea64_32mem",     ENCODING_RM)
1221   ENCODING("lea64mem",        ENCODING_RM)
1222   ENCODING("opaque32mem",     ENCODING_RM)
1223   ENCODING("opaque48mem",     ENCODING_RM)
1224   ENCODING("opaque80mem",     ENCODING_RM)
1225   ENCODING("opaque512mem",    ENCODING_RM)
1226   errs() << "Unhandled memory encoding " << s << "\n";
1227   llvm_unreachable("Unhandled memory encoding");
1228 }
1229
1230 OperandEncoding RecognizableInstr::relocationEncodingFromString
1231   (const std::string &s,
1232    bool hasOpSizePrefix) {
1233   if(!hasOpSizePrefix) {
1234     // For instructions without an OpSize prefix, a declared 16-bit register or
1235     // immediate encoding is special.
1236     ENCODING("i16imm",        ENCODING_IW)
1237   }
1238   ENCODING("i16imm",          ENCODING_Iv)
1239   ENCODING("i16i8imm",        ENCODING_IB)
1240   ENCODING("i32imm",          ENCODING_Iv)
1241   ENCODING("i32i8imm",        ENCODING_IB)
1242   ENCODING("i64i32imm",       ENCODING_ID)
1243   ENCODING("i64i8imm",        ENCODING_IB)
1244   ENCODING("i8imm",           ENCODING_IB)
1245   ENCODING("i64i32imm_pcrel", ENCODING_ID)
1246   ENCODING("i16imm_pcrel",    ENCODING_IW)
1247   ENCODING("i32imm_pcrel",    ENCODING_ID)
1248   ENCODING("brtarget",        ENCODING_Iv)
1249   ENCODING("brtarget8",       ENCODING_IB)
1250   ENCODING("i64imm",          ENCODING_IO)
1251   ENCODING("offset8",         ENCODING_Ia)
1252   ENCODING("offset16",        ENCODING_Ia)
1253   ENCODING("offset32",        ENCODING_Ia)
1254   ENCODING("offset64",        ENCODING_Ia)
1255   errs() << "Unhandled relocation encoding " << s << "\n";
1256   llvm_unreachable("Unhandled relocation encoding");
1257 }
1258
1259 OperandEncoding RecognizableInstr::opcodeModifierEncodingFromString
1260   (const std::string &s,
1261    bool hasOpSizePrefix) {
1262   ENCODING("RST",             ENCODING_I)
1263   ENCODING("GR32",            ENCODING_Rv)
1264   ENCODING("GR64",            ENCODING_RO)
1265   ENCODING("GR16",            ENCODING_Rv)
1266   ENCODING("GR8",             ENCODING_RB)
1267   ENCODING("GR16_NOAX",       ENCODING_Rv)
1268   ENCODING("GR32_NOAX",       ENCODING_Rv)
1269   ENCODING("GR64_NOAX",       ENCODING_RO)
1270   errs() << "Unhandled opcode modifier encoding " << s << "\n";
1271   llvm_unreachable("Unhandled opcode modifier encoding");
1272 }
1273 #undef ENCODING