utils/TableGen/X86RecognizableInstr.cpp

   1 //===- X86RecognizableInstr.cpp - Disassembler instruction spec --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler Emitter.
  11 // It contains the implementation of a single recognizable instruction.
  12 // Documentation for the disassembler emitter in general can be found in
  13 //  X86DisasemblerEmitter.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86DisassemblerShared.h"
  18 #include "X86RecognizableInstr.h"
  19 #include "X86ModRMFilters.h"
  20
  21 #include "llvm/Support/ErrorHandling.h"
  22
  23 #include <string>
  24
  25 using namespace llvm;
  26
  27 #define MRM_MAPPING     \
  28   MAP(C1, 33)           \
  29   MAP(C2, 34)           \
  30   MAP(C3, 35)           \
  31   MAP(C4, 36)           \
  32   MAP(C8, 37)           \
  33   MAP(C9, 38)           \
  34   MAP(E8, 39)           \
  35   MAP(F0, 40)           \
  36   MAP(F8, 41)           \
  37   MAP(F9, 42)           \
  38   MAP(D0, 45)           \
  39   MAP(D1, 46)
  40
  41 // A clone of X86 since we can't depend on something that is generated.
  42 namespace X86Local {
  43   enum {
  44     Pseudo      = 0,
  45     RawFrm      = 1,
  46     AddRegFrm   = 2,
  47     MRMDestReg  = 3,
  48     MRMDestMem  = 4,
  49     MRMSrcReg   = 5,
  50     MRMSrcMem   = 6,
  51     MRM0r = 16, MRM1r = 17, MRM2r = 18, MRM3r = 19,
  52     MRM4r = 20, MRM5r = 21, MRM6r = 22, MRM7r = 23,
  53     MRM0m = 24, MRM1m = 25, MRM2m = 26, MRM3m = 27,
  54     MRM4m = 28, MRM5m = 29, MRM6m = 30, MRM7m = 31,
  55     MRMInitReg  = 32,
  56 #define MAP(from, to) MRM_##from = to,
  57     MRM_MAPPING
  58 #undef MAP
  59     RawFrmImm8  = 43,
  60     RawFrmImm16 = 44,
  61     lastMRM
  62   };
  63
  64   enum {
  65     TB  = 1,
  66     REP = 2,
  67     D8 = 3, D9 = 4, DA = 5, DB = 6,
  68     DC = 7, DD = 8, DE = 9, DF = 10,
  69     XD = 11,  XS = 12,
  70     T8 = 13,  P_TA = 14,
  71     A6 = 15,  A7 = 16, TF = 17
  72   };
  73 }
  74
  75 // If rows are added to the opcode extension tables, then corresponding entries
  76 // must be added here.
  77 //
  78 // If the row corresponds to a single byte (i.e., 8f), then add an entry for
  79 // that byte to ONE_BYTE_EXTENSION_TABLES.
  80 //
  81 // If the row corresponds to two bytes where the first is 0f, add an entry for
  82 // the second byte to TWO_BYTE_EXTENSION_TABLES.
  83 //
  84 // If the row corresponds to some other set of bytes, you will need to modify
  85 // the code in RecognizableInstr::emitDecodePath() as well, and add new prefixes
  86 // to the X86 TD files, except in two cases: if the first two bytes of such a
  87 // new combination are 0f 38 or 0f 3a, you just have to add maps called
  88 // THREE_BYTE_38_EXTENSION_TABLES and THREE_BYTE_3A_EXTENSION_TABLES and add a
  89 // switch(Opcode) just below the case X86Local::T8: or case X86Local::TA: line
  90 // in RecognizableInstr::emitDecodePath().
  91
  92 #define ONE_BYTE_EXTENSION_TABLES \
  93   EXTENSION_TABLE(80)             \
  94   EXTENSION_TABLE(81)             \
  95   EXTENSION_TABLE(82)             \
  96   EXTENSION_TABLE(83)             \
  97   EXTENSION_TABLE(8f)             \
  98   EXTENSION_TABLE(c0)             \
  99   EXTENSION_TABLE(c1)             \
 100   EXTENSION_TABLE(c6)             \
 101   EXTENSION_TABLE(c7)             \
 102   EXTENSION_TABLE(d0)             \
 103   EXTENSION_TABLE(d1)             \
 104   EXTENSION_TABLE(d2)             \
 105   EXTENSION_TABLE(d3)             \
 106   EXTENSION_TABLE(f6)             \
 107   EXTENSION_TABLE(f7)             \
 108   EXTENSION_TABLE(fe)             \
 109   EXTENSION_TABLE(ff)
 110
 111 #define TWO_BYTE_EXTENSION_TABLES \
 112   EXTENSION_TABLE(00)             \
 113   EXTENSION_TABLE(01)             \
 114   EXTENSION_TABLE(18)             \
 115   EXTENSION_TABLE(71)             \
 116   EXTENSION_TABLE(72)             \
 117   EXTENSION_TABLE(73)             \
 118   EXTENSION_TABLE(ae)             \
 119   EXTENSION_TABLE(ba)             \
 120   EXTENSION_TABLE(c7)
 121
 122 #define THREE_BYTE_38_EXTENSION_TABLES \
 123   EXTENSION_TABLE(F3)
 124
 125 using namespace X86Disassembler;
 126
 127 /// needsModRMForDecode - Indicates whether a particular instruction requires a
 128 ///   ModR/M byte for the instruction to be properly decoded.  For example, a
 129 ///   MRMDestReg instruction needs the Mod field in the ModR/M byte to be set to
 130 ///   0b11.
 131 ///
 132 /// @param form - The form of the instruction.
 133 /// @return     - true if the form implies that a ModR/M byte is required, false
 134 ///               otherwise.
 135 static bool needsModRMForDecode(uint8_t form) {
 136   if (form == X86Local::MRMDestReg    ||
 137      form == X86Local::MRMDestMem    ||
 138      form == X86Local::MRMSrcReg     ||
 139      form == X86Local::MRMSrcMem     ||
 140      (form >= X86Local::MRM0r && form <= X86Local::MRM7r) ||
 141      (form >= X86Local::MRM0m && form <= X86Local::MRM7m))
 142     return true;
 143   else
 144     return false;
 145 }
 146
 147 /// isRegFormat - Indicates whether a particular form requires the Mod field of
 148 ///   the ModR/M byte to be 0b11.
 149 ///
 150 /// @param form - The form of the instruction.
 151 /// @return     - true if the form implies that Mod must be 0b11, false
 152 ///               otherwise.
 153 static bool isRegFormat(uint8_t form) {
 154   if (form == X86Local::MRMDestReg ||
 155      form == X86Local::MRMSrcReg  ||
 156      (form >= X86Local::MRM0r && form <= X86Local::MRM7r))
 157     return true;
 158   else
 159     return false;
 160 }
 161
 162 /// byteFromBitsInit - Extracts a value at most 8 bits in width from a BitsInit.
 163 ///   Useful for switch statements and the like.
 164 ///
 165 /// @param init - A reference to the BitsInit to be decoded.
 166 /// @return     - The field, with the first bit in the BitsInit as the lowest
 167 ///               order bit.
 168 static uint8_t byteFromBitsInit(BitsInit &init) {
 169   int width = init.getNumBits();
 170
 171   assert(width <= 8 && "Field is too large for uint8_t!");
 172
 173   int     index;
 174   uint8_t mask = 0x01;
 175
 176   uint8_t ret = 0;
 177
 178   for (index = 0; index < width; index++) {
 179     if (static_cast<BitInit*>(init.getBit(index))->getValue())
 180       ret |= mask;
 181
 182     mask <<= 1;
 183   }
 184
 185   return ret;
 186 }
 187
 188 /// byteFromRec - Extract a value at most 8 bits in with from a Record given the
 189 ///   name of the field.
 190 ///
 191 /// @param rec  - The record from which to extract the value.
 192 /// @param name - The name of the field in the record.
 193 /// @return     - The field, as translated by byteFromBitsInit().
 194 static uint8_t byteFromRec(const Record* rec, const std::string &name) {
 195   BitsInit* bits = rec->getValueAsBitsInit(name);
 196   return byteFromBitsInit(*bits);
 197 }
 198
 199 RecognizableInstr::RecognizableInstr(DisassemblerTables &tables,
 200                                      const CodeGenInstruction &insn,
 201                                      InstrUID uid) {
 202   UID = uid;
 203
 204   Rec = insn.TheDef;
 205   Name = Rec->getName();
 206   Spec = &tables.specForUID(UID);
 207
 208   if (!Rec->isSubClassOf("X86Inst")) {
 209     ShouldBeEmitted = false;
 210     return;
 211   }
 212
 213   Prefix   = byteFromRec(Rec, "Prefix");
 214   Opcode   = byteFromRec(Rec, "Opcode");
 215   Form     = byteFromRec(Rec, "FormBits");
 216   SegOvr   = byteFromRec(Rec, "SegOvrBits");
 217
 218   HasOpSizePrefix  = Rec->getValueAsBit("hasOpSizePrefix");
 219   HasREX_WPrefix   = Rec->getValueAsBit("hasREX_WPrefix");
 220   HasVEXPrefix     = Rec->getValueAsBit("hasVEXPrefix");
 221   HasVEX_4VPrefix  = Rec->getValueAsBit("hasVEX_4VPrefix");
 222   HasVEX_4VOp3Prefix = Rec->getValueAsBit("hasVEX_4VOp3Prefix");
 223   HasVEX_WPrefix   = Rec->getValueAsBit("hasVEX_WPrefix");
 224   IgnoresVEX_L     = Rec->getValueAsBit("ignoresVEX_L");
 225   HasLockPrefix    = Rec->getValueAsBit("hasLockPrefix");
 226   IsCodeGenOnly    = Rec->getValueAsBit("isCodeGenOnly");
 227
 228   Name      = Rec->getName();
 229   AsmString = Rec->getValueAsString("AsmString");
 230
 231   Operands = &insn.Operands.OperandList;
 232
 233   IsSSE            = (HasOpSizePrefix && (Name.find("16") == Name.npos)) ||
 234                      (Name.find("CRC32") != Name.npos);
 235   HasFROperands    = hasFROperands();
 236   HasVEX_LPrefix   = has256BitOperands() || Rec->getValueAsBit("hasVEX_L");
 237
 238   // Check for 64-bit inst which does not require REX
 239   Is32Bit = false;
 240   Is64Bit = false;
 241   // FIXME: Is there some better way to check for In64BitMode?
 242   std::vector<Record*> Predicates = Rec->getValueAsListOfDefs("Predicates");
 243   for (unsigned i = 0, e = Predicates.size(); i != e; ++i) {
 244     if (Predicates[i]->getName().find("32Bit") != Name.npos) {
 245       Is32Bit = true;
 246       break;
 247     }
 248     if (Predicates[i]->getName().find("64Bit") != Name.npos) {
 249       Is64Bit = true;
 250       break;
 251     }
 252   }
 253   // FIXME: These instructions aren't marked as 64-bit in any way
 254   Is64Bit |= Rec->getName() == "JMP64pcrel32" ||
 255              Rec->getName() == "MASKMOVDQU64" ||
 256              Rec->getName() == "POPFS64" ||
 257              Rec->getName() == "POPGS64" ||
 258              Rec->getName() == "PUSHFS64" ||
 259              Rec->getName() == "PUSHGS64" ||
 260              Rec->getName() == "REX64_PREFIX" ||
 261              Rec->getName().find("MOV64") != Name.npos ||
 262              Rec->getName().find("PUSH64") != Name.npos ||
 263              Rec->getName().find("POP64") != Name.npos;
 264
 265   ShouldBeEmitted  = true;
 266 }
 267
 268 void RecognizableInstr::processInstr(DisassemblerTables &tables,
 269         const CodeGenInstruction &insn,
 270                                    InstrUID uid)
 271 {
 272   // Ignore "asm parser only" instructions.
 273   if (insn.TheDef->getValueAsBit("isAsmParserOnly"))
 274     return;
 275
 276   RecognizableInstr recogInstr(tables, insn, uid);
 277
 278   recogInstr.emitInstructionSpecifier(tables);
 279
 280   if (recogInstr.shouldBeEmitted())
 281     recogInstr.emitDecodePath(tables);
 282 }
 283
 284 InstructionContext RecognizableInstr::insnContext() const {
 285   InstructionContext insnContext;
 286
 287   if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix|| HasVEXPrefix) {
 288     if (HasVEX_LPrefix && HasVEX_WPrefix)
 289       llvm_unreachable("Don't support VEX.L and VEX.W together");
 290     else if (HasOpSizePrefix && HasVEX_LPrefix)
 291       insnContext = IC_VEX_L_OPSIZE;
 292     else if (HasOpSizePrefix && HasVEX_WPrefix)
 293       insnContext = IC_VEX_W_OPSIZE;
 294     else if (HasOpSizePrefix)
 295       insnContext = IC_VEX_OPSIZE;
 296     else if (HasVEX_LPrefix && Prefix == X86Local::XS)
 297       insnContext = IC_VEX_L_XS;
 298     else if (HasVEX_LPrefix && Prefix == X86Local::XD)
 299       insnContext = IC_VEX_L_XD;
 300     else if (HasVEX_WPrefix && Prefix == X86Local::XS)
 301       insnContext = IC_VEX_W_XS;
 302     else if (HasVEX_WPrefix && Prefix == X86Local::XD)
 303       insnContext = IC_VEX_W_XD;
 304     else if (HasVEX_WPrefix)
 305       insnContext = IC_VEX_W;
 306     else if (HasVEX_LPrefix)
 307       insnContext = IC_VEX_L;
 308     else if (Prefix == X86Local::XD)
 309       insnContext = IC_VEX_XD;
 310     else if (Prefix == X86Local::XS)
 311       insnContext = IC_VEX_XS;
 312     else
 313       insnContext = IC_VEX;
 314   } else if (Is64Bit || HasREX_WPrefix) {
 315     if (HasREX_WPrefix && HasOpSizePrefix)
 316       insnContext = IC_64BIT_REXW_OPSIZE;
 317     else if (HasOpSizePrefix &&
 318              (Prefix == X86Local::XD || Prefix == X86Local::TF))
 319       insnContext = IC_64BIT_XD_OPSIZE;
 320     else if (HasOpSizePrefix && Prefix == X86Local::XS)
 321       insnContext = IC_64BIT_XS_OPSIZE;
 322     else if (HasOpSizePrefix)
 323       insnContext = IC_64BIT_OPSIZE;
 324     else if (HasREX_WPrefix && Prefix == X86Local::XS)
 325       insnContext = IC_64BIT_REXW_XS;
 326     else if (HasREX_WPrefix &&
 327              (Prefix == X86Local::XD || Prefix == X86Local::TF))
 328       insnContext = IC_64BIT_REXW_XD;
 329     else if (Prefix == X86Local::XD || Prefix == X86Local::TF)
 330       insnContext = IC_64BIT_XD;
 331     else if (Prefix == X86Local::XS)
 332       insnContext = IC_64BIT_XS;
 333     else if (HasREX_WPrefix)
 334       insnContext = IC_64BIT_REXW;
 335     else
 336       insnContext = IC_64BIT;
 337   } else {
 338     if (HasOpSizePrefix &&
 339         (Prefix == X86Local::XD || Prefix == X86Local::TF))
 340       insnContext = IC_XD_OPSIZE;
 341     else if (HasOpSizePrefix && Prefix == X86Local::XS)
 342       insnContext = IC_XS_OPSIZE;
 343     else if (HasOpSizePrefix)
 344       insnContext = IC_OPSIZE;
 345     else if (Prefix == X86Local::XD || Prefix == X86Local::TF)
 346       insnContext = IC_XD;
 347     else if (Prefix == X86Local::XS || Prefix == X86Local::REP)
 348       insnContext = IC_XS;
 349     else
 350       insnContext = IC;
 351   }
 352
 353   return insnContext;
 354 }
 355
 356 RecognizableInstr::filter_ret RecognizableInstr::filter() const {
 357   ///////////////////
 358   // FILTER_STRONG
 359   //
 360
 361   // Filter out intrinsics
 362
 363   if (!Rec->isSubClassOf("X86Inst"))
 364     return FILTER_STRONG;
 365
 366   if (Form == X86Local::Pseudo ||
 367       (IsCodeGenOnly && Name.find("_REV") == Name.npos))
 368     return FILTER_STRONG;
 369
 370   if (Form == X86Local::MRMInitReg)
 371     return FILTER_STRONG;
 372
 373
 374   // Filter out artificial instructions
 375
 376   if (Name.find("TAILJMP") != Name.npos    ||
 377       Name.find("_Int") != Name.npos       ||
 378       Name.find("_int") != Name.npos       ||
 379       Name.find("Int_") != Name.npos       ||
 380       Name.find("_NOREX") != Name.npos     ||
 381       Name.find("_TC") != Name.npos        ||
 382       Name.find("EH_RETURN") != Name.npos  ||
 383       Name.find("V_SET") != Name.npos      ||
 384       Name.find("LOCK_") != Name.npos      ||
 385       Name.find("WIN") != Name.npos        ||
 386       Name.find("_AVX") != Name.npos       ||
 387       Name.find("2SDL") != Name.npos)
 388     return FILTER_STRONG;
 389
 390   // Filter out instructions with segment override prefixes.
 391   // They're too messy to handle now and we'll special case them if needed.
 392
 393   if (SegOvr)
 394     return FILTER_STRONG;
 395
 396   // Filter out instructions that can't be printed.
 397
 398   if (AsmString.size() == 0)
 399     return FILTER_STRONG;
 400
 401   // Filter out instructions with subreg operands.
 402
 403   if (AsmString.find("subreg") != AsmString.npos)
 404     return FILTER_STRONG;
 405
 406   /////////////////
 407   // FILTER_WEAK
 408   //
 409
 410
 411   // Filter out instructions with a LOCK prefix;
 412   //   prefer forms that do not have the prefix
 413   if (HasLockPrefix)
 414     return FILTER_WEAK;
 415
 416   // Filter out alternate forms of AVX instructions
 417   if (Name.find("_alt") != Name.npos ||
 418       Name.find("XrYr") != Name.npos ||
 419       (Name.find("r64r") != Name.npos && Name.find("r64r64") == Name.npos) ||
 420       Name.find("_64mr") != Name.npos ||
 421       Name.find("Xrr") != Name.npos ||
 422       Name.find("rr64") != Name.npos)
 423     return FILTER_WEAK;
 424
 425   if (Name == "VMASKMOVDQU64"  ||
 426       Name == "VEXTRACTPSrr64" ||
 427       Name == "VMOVQd64rr"     ||
 428       Name == "VMOVQs64rr")
 429     return FILTER_WEAK;
 430
 431   // Special cases.
 432
 433   if (Name.find("PCMPISTRI") != Name.npos && Name != "PCMPISTRI")
 434     return FILTER_WEAK;
 435   if (Name.find("PCMPESTRI") != Name.npos && Name != "PCMPESTRI")
 436     return FILTER_WEAK;
 437
 438   if (Name.find("MOV") != Name.npos && Name.find("r0") != Name.npos)
 439     return FILTER_WEAK;
 440   if (Name.find("MOVZ") != Name.npos && Name.find("MOVZX") == Name.npos)
 441     return FILTER_WEAK;
 442   if (Name.find("Fs") != Name.npos)
 443     return FILTER_WEAK;
 444   if (Name == "MOVLPDrr"          ||
 445       Name == "MOVLPSrr"          ||
 446       Name == "PUSHFQ"            ||
 447       Name == "BSF16rr"           ||
 448       Name == "BSF16rm"           ||
 449       Name == "BSR16rr"           ||
 450       Name == "BSR16rm"           ||
 451       Name == "MOVSX16rm8"        ||
 452       Name == "MOVSX16rr8"        ||
 453       Name == "MOVZX16rm8"        ||
 454       Name == "MOVZX16rr8"        ||
 455       Name == "PUSH32i16"         ||
 456       Name == "PUSH64i16"         ||
 457       Name == "MOVPQI2QImr"       ||
 458       Name == "VMOVPQI2QImr"      ||
 459       Name == "MOVSDmr"           ||
 460       Name == "MOVSDrm"           ||
 461       Name == "MOVSSmr"           ||
 462       Name == "MOVSSrm"           ||
 463       Name == "MMX_MOVD64rrv164"  ||
 464       Name == "CRC32m16"          ||
 465       Name == "MOV64ri64i32"      ||
 466       Name == "CRC32r16")
 467     return FILTER_WEAK;
 468
 469   if (HasFROperands && Name.find("MOV") != Name.npos &&
 470      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 471       (Name.find("to") != Name.npos)))
 472     return FILTER_WEAK;
 473
 474   return FILTER_NORMAL;
 475 }
 476
 477 bool RecognizableInstr::hasFROperands() const {
 478   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 479   unsigned numOperands = OperandList.size();
 480
 481   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 482     const std::string &recName = OperandList[operandIndex].Rec->getName();
 483
 484     if (recName.find("FR") != recName.npos)
 485       return true;
 486   }
 487   return false;
 488 }
 489
 490 bool RecognizableInstr::has256BitOperands() const {
 491   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 492   unsigned numOperands = OperandList.size();
 493
 494   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 495     const std::string &recName = OperandList[operandIndex].Rec->getName();
 496
 497     if (!recName.compare("VR256") || !recName.compare("f256mem")) {
 498       return true;
 499     }
 500   }
 501   return false;
 502 }
 503
 504 void RecognizableInstr::handleOperand(
 505   bool optional,
 506   unsigned &operandIndex,
 507   unsigned &physicalOperandIndex,
 508   unsigned &numPhysicalOperands,
 509   unsigned *operandMapping,
 510   OperandEncoding (*encodingFromString)(const std::string&, bool hasOpSizePrefix)) {
 511   if (optional) {
 512     if (physicalOperandIndex >= numPhysicalOperands)
 513       return;
 514   } else {
 515     assert(physicalOperandIndex < numPhysicalOperands);
 516   }
 517
 518   while (operandMapping[operandIndex] != operandIndex) {
 519     Spec->operands[operandIndex].encoding = ENCODING_DUP;
 520     Spec->operands[operandIndex].type =
 521       (OperandType)(TYPE_DUP0 + operandMapping[operandIndex]);
 522     ++operandIndex;
 523   }
 524
 525   const std::string &typeName = (*Operands)[operandIndex].Rec->getName();
 526
 527   Spec->operands[operandIndex].encoding = encodingFromString(typeName,
 528                                                               HasOpSizePrefix);
 529   Spec->operands[operandIndex].type = typeFromString(typeName,
 530                                                      IsSSE,
 531                                                      HasREX_WPrefix,
 532                                                      HasOpSizePrefix);
 533
 534   ++operandIndex;
 535   ++physicalOperandIndex;
 536 }
 537
 538 void RecognizableInstr::emitInstructionSpecifier(DisassemblerTables &tables) {
 539   Spec->name       = Name;
 540
 541   if (!Rec->isSubClassOf("X86Inst"))
 542     return;
 543
 544   switch (filter()) {
 545   case FILTER_WEAK:
 546     Spec->filtered = true;
 547     break;
 548   case FILTER_STRONG:
 549     ShouldBeEmitted = false;
 550     return;
 551   case FILTER_NORMAL:
 552     break;
 553   }
 554
 555   Spec->insnContext = insnContext();
 556
 557   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 558
 559   unsigned operandIndex;
 560   unsigned numOperands = OperandList.size();
 561   unsigned numPhysicalOperands = 0;
 562
 563   // operandMapping maps from operands in OperandList to their originals.
 564   // If operandMapping[i] != i, then the entry is a duplicate.
 565   unsigned operandMapping[X86_MAX_OPERANDS];
 566
 567   bool hasFROperands = false;
 568
 569   assert(numOperands < X86_MAX_OPERANDS && "X86_MAX_OPERANDS is not large enough");
 570
 571   for (operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 572     if (OperandList[operandIndex].Constraints.size()) {
 573       const CGIOperandList::ConstraintInfo &Constraint =
 574         OperandList[operandIndex].Constraints[0];
 575       if (Constraint.isTied()) {
 576         operandMapping[operandIndex] = Constraint.getTiedOperand();
 577       } else {
 578         ++numPhysicalOperands;
 579         operandMapping[operandIndex] = operandIndex;
 580       }
 581     } else {
 582       ++numPhysicalOperands;
 583       operandMapping[operandIndex] = operandIndex;
 584     }
 585
 586     const std::string &recName = OperandList[operandIndex].Rec->getName();
 587
 588     if (recName.find("FR") != recName.npos)
 589       hasFROperands = true;
 590   }
 591
 592   if (hasFROperands && Name.find("MOV") != Name.npos &&
 593      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 594       (Name.find("to") != Name.npos)))
 595     ShouldBeEmitted = false;
 596
 597   if (!ShouldBeEmitted)
 598     return;
 599
 600 #define HANDLE_OPERAND(class)               \
 601   handleOperand(false,                      \
 602                 operandIndex,               \
 603                 physicalOperandIndex,       \
 604                 numPhysicalOperands,        \
 605                 operandMapping,             \
 606                 class##EncodingFromString);
 607
 608 #define HANDLE_OPTIONAL(class)              \
 609   handleOperand(true,                       \
 610                 operandIndex,               \
 611                 physicalOperandIndex,       \
 612                 numPhysicalOperands,        \
 613                 operandMapping,             \
 614                 class##EncodingFromString);
 615
 616   // operandIndex should always be < numOperands
 617   operandIndex = 0;
 618   // physicalOperandIndex should always be < numPhysicalOperands
 619   unsigned physicalOperandIndex = 0;
 620
 621   switch (Form) {
 622   case X86Local::RawFrm:
 623     // Operand 1 (optional) is an address or immediate.
 624     // Operand 2 (optional) is an immediate.
 625     assert(numPhysicalOperands <= 2 &&
 626            "Unexpected number of operands for RawFrm");
 627     HANDLE_OPTIONAL(relocation)
 628     HANDLE_OPTIONAL(immediate)
 629     break;
 630   case X86Local::AddRegFrm:
 631     // Operand 1 is added to the opcode.
 632     // Operand 2 (optional) is an address.
 633     assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 634            "Unexpected number of operands for AddRegFrm");
 635     HANDLE_OPERAND(opcodeModifier)
 636     HANDLE_OPTIONAL(relocation)
 637     break;
 638   case X86Local::MRMDestReg:
 639     // Operand 1 is a register operand in the R/M field.
 640     // Operand 2 is a register operand in the Reg/Opcode field.
 641     // - In AVX, there is a register operand in the VEX.vvvv field here -
 642     // Operand 3 (optional) is an immediate.
 643     if (HasVEX_4VPrefix)
 644       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 645              "Unexpected number of operands for MRMDestRegFrm with VEX_4V");
 646     else
 647       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 648              "Unexpected number of operands for MRMDestRegFrm");
 649
 650     HANDLE_OPERAND(rmRegister)
 651
 652     if (HasVEX_4VPrefix)
 653       // FIXME: In AVX, the register below becomes the one encoded
 654       // in ModRMVEX and the one above the one in the VEX.VVVV field
 655       HANDLE_OPERAND(vvvvRegister)
 656
 657     HANDLE_OPERAND(roRegister)
 658     HANDLE_OPTIONAL(immediate)
 659     break;
 660   case X86Local::MRMDestMem:
 661     // Operand 1 is a memory operand (possibly SIB-extended)
 662     // Operand 2 is a register operand in the Reg/Opcode field.
 663     // - In AVX, there is a register operand in the VEX.vvvv field here -
 664     // Operand 3 (optional) is an immediate.
 665     if (HasVEX_4VPrefix)
 666       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 667              "Unexpected number of operands for MRMDestMemFrm with VEX_4V");
 668     else
 669       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 670              "Unexpected number of operands for MRMDestMemFrm");
 671     HANDLE_OPERAND(memory)
 672
 673     if (HasVEX_4VPrefix)
 674       // FIXME: In AVX, the register below becomes the one encoded
 675       // in ModRMVEX and the one above the one in the VEX.VVVV field
 676       HANDLE_OPERAND(vvvvRegister)
 677
 678     HANDLE_OPERAND(roRegister)
 679     HANDLE_OPTIONAL(immediate)
 680     break;
 681   case X86Local::MRMSrcReg:
 682     // Operand 1 is a register operand in the Reg/Opcode field.
 683     // Operand 2 is a register operand in the R/M field.
 684     // - In AVX, there is a register operand in the VEX.vvvv field here -
 685     // Operand 3 (optional) is an immediate.
 686
 687     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 688       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 689              "Unexpected number of operands for MRMSrcRegFrm with VEX_4V");
 690     else
 691       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 692              "Unexpected number of operands for MRMSrcRegFrm");
 693
 694     HANDLE_OPERAND(roRegister)
 695
 696     if (HasVEX_4VPrefix)
 697       // FIXME: In AVX, the register below becomes the one encoded
 698       // in ModRMVEX and the one above the one in the VEX.VVVV field
 699       HANDLE_OPERAND(vvvvRegister)
 700
 701     HANDLE_OPERAND(rmRegister)
 702
 703     if (HasVEX_4VOp3Prefix)
 704       HANDLE_OPERAND(vvvvRegister)
 705
 706     HANDLE_OPTIONAL(immediate)
 707     break;
 708   case X86Local::MRMSrcMem:
 709     // Operand 1 is a register operand in the Reg/Opcode field.
 710     // Operand 2 is a memory operand (possibly SIB-extended)
 711     // - In AVX, there is a register operand in the VEX.vvvv field here -
 712     // Operand 3 (optional) is an immediate.
 713
 714     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 715       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 716              "Unexpected number of operands for MRMSrcMemFrm with VEX_4V");
 717     else
 718       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 719              "Unexpected number of operands for MRMSrcMemFrm");
 720
 721     HANDLE_OPERAND(roRegister)
 722
 723     if (HasVEX_4VPrefix)
 724       // FIXME: In AVX, the register below becomes the one encoded
 725       // in ModRMVEX and the one above the one in the VEX.VVVV field
 726       HANDLE_OPERAND(vvvvRegister)
 727
 728     HANDLE_OPERAND(memory)
 729
 730     if (HasVEX_4VOp3Prefix)
 731       HANDLE_OPERAND(vvvvRegister)
 732
 733     HANDLE_OPTIONAL(immediate)
 734     break;
 735   case X86Local::MRM0r:
 736   case X86Local::MRM1r:
 737   case X86Local::MRM2r:
 738   case X86Local::MRM3r:
 739   case X86Local::MRM4r:
 740   case X86Local::MRM5r:
 741   case X86Local::MRM6r:
 742   case X86Local::MRM7r:
 743     // Operand 1 is a register operand in the R/M field.
 744     // Operand 2 (optional) is an immediate or relocation.
 745     if (HasVEX_4VPrefix)
 746       assert(numPhysicalOperands <= 3 &&
 747              "Unexpected number of operands for MRMnRFrm with VEX_4V");
 748     else
 749       assert(numPhysicalOperands <= 2 &&
 750              "Unexpected number of operands for MRMnRFrm");
 751     if (HasVEX_4VPrefix)
 752       HANDLE_OPERAND(vvvvRegister)
 753     HANDLE_OPTIONAL(rmRegister)
 754     HANDLE_OPTIONAL(relocation)
 755     break;
 756   case X86Local::MRM0m:
 757   case X86Local::MRM1m:
 758   case X86Local::MRM2m:
 759   case X86Local::MRM3m:
 760   case X86Local::MRM4m:
 761   case X86Local::MRM5m:
 762   case X86Local::MRM6m:
 763   case X86Local::MRM7m:
 764     // Operand 1 is a memory operand (possibly SIB-extended)
 765     // Operand 2 (optional) is an immediate or relocation.
 766     if (HasVEX_4VPrefix)
 767       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 768              "Unexpected number of operands for MRMnMFrm");
 769     else
 770       assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 771              "Unexpected number of operands for MRMnMFrm");
 772     if (HasVEX_4VPrefix)
 773       HANDLE_OPERAND(vvvvRegister)
 774     HANDLE_OPERAND(memory)
 775     HANDLE_OPTIONAL(relocation)
 776     break;
 777   case X86Local::RawFrmImm8:
 778     // operand 1 is a 16-bit immediate
 779     // operand 2 is an 8-bit immediate
 780     assert(numPhysicalOperands == 2 &&
 781            "Unexpected number of operands for X86Local::RawFrmImm8");
 782     HANDLE_OPERAND(immediate)
 783     HANDLE_OPERAND(immediate)
 784     break;
 785   case X86Local::RawFrmImm16:
 786     // operand 1 is a 16-bit immediate
 787     // operand 2 is a 16-bit immediate
 788     HANDLE_OPERAND(immediate)
 789     HANDLE_OPERAND(immediate)
 790     break;
 791   case X86Local::MRMInitReg:
 792     // Ignored.
 793     break;
 794   }
 795
 796   #undef HANDLE_OPERAND
 797   #undef HANDLE_OPTIONAL
 798 }
 799
 800 void RecognizableInstr::emitDecodePath(DisassemblerTables &tables) const {
 801   // Special cases where the LLVM tables are not complete
 802
 803 #define MAP(from, to)                     \
 804   case X86Local::MRM_##from:              \
 805     filter = new ExactFilter(0x##from);   \
 806     break;
 807
 808   OpcodeType    opcodeType  = (OpcodeType)-1;
 809
 810   ModRMFilter*  filter      = NULL;
 811   uint8_t       opcodeToSet = 0;
 812
 813   switch (Prefix) {
 814   // Extended two-byte opcodes can start with f2 0f, f3 0f, or 0f
 815   case X86Local::XD:
 816   case X86Local::XS:
 817   case X86Local::TB:
 818     opcodeType = TWOBYTE;
 819
 820     switch (Opcode) {
 821     default:
 822       if (needsModRMForDecode(Form))
 823         filter = new ModFilter(isRegFormat(Form));
 824       else
 825         filter = new DumbFilter();
 826       break;
 827 #define EXTENSION_TABLE(n) case 0x##n:
 828     TWO_BYTE_EXTENSION_TABLES
 829 #undef EXTENSION_TABLE
 830       switch (Form) {
 831       default:
 832         llvm_unreachable("Unhandled two-byte extended opcode");
 833       case X86Local::MRM0r:
 834       case X86Local::MRM1r:
 835       case X86Local::MRM2r:
 836       case X86Local::MRM3r:
 837       case X86Local::MRM4r:
 838       case X86Local::MRM5r:
 839       case X86Local::MRM6r:
 840       case X86Local::MRM7r:
 841         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 842         break;
 843       case X86Local::MRM0m:
 844       case X86Local::MRM1m:
 845       case X86Local::MRM2m:
 846       case X86Local::MRM3m:
 847       case X86Local::MRM4m:
 848       case X86Local::MRM5m:
 849       case X86Local::MRM6m:
 850       case X86Local::MRM7m:
 851         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 852         break;
 853       MRM_MAPPING
 854       } // switch (Form)
 855       break;
 856     } // switch (Opcode)
 857     opcodeToSet = Opcode;
 858     break;
 859   case X86Local::T8:
 860   case X86Local::TF:
 861     opcodeType = THREEBYTE_38;
 862     switch (Opcode) {
 863     default:
 864       if (needsModRMForDecode(Form))
 865         filter = new ModFilter(isRegFormat(Form));
 866       else
 867         filter = new DumbFilter();
 868       break;
 869 #define EXTENSION_TABLE(n) case 0x##n:
 870     THREE_BYTE_38_EXTENSION_TABLES
 871 #undef EXTENSION_TABLE
 872       switch (Form) {
 873       default:
 874         llvm_unreachable("Unhandled two-byte extended opcode");
 875       case X86Local::MRM0r:
 876       case X86Local::MRM1r:
 877       case X86Local::MRM2r:
 878       case X86Local::MRM3r:
 879       case X86Local::MRM4r:
 880       case X86Local::MRM5r:
 881       case X86Local::MRM6r:
 882       case X86Local::MRM7r:
 883         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 884         break;
 885       case X86Local::MRM0m:
 886       case X86Local::MRM1m:
 887       case X86Local::MRM2m:
 888       case X86Local::MRM3m:
 889       case X86Local::MRM4m:
 890       case X86Local::MRM5m:
 891       case X86Local::MRM6m:
 892       case X86Local::MRM7m:
 893         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 894         break;
 895       MRM_MAPPING
 896       } // switch (Form)
 897       break;
 898     } // switch (Opcode)
 899     opcodeToSet = Opcode;
 900     break;
 901   case X86Local::P_TA:
 902     opcodeType = THREEBYTE_3A;
 903     if (needsModRMForDecode(Form))
 904       filter = new ModFilter(isRegFormat(Form));
 905     else
 906       filter = new DumbFilter();
 907     opcodeToSet = Opcode;
 908     break;
 909   case X86Local::A6:
 910     opcodeType = THREEBYTE_A6;
 911     if (needsModRMForDecode(Form))
 912       filter = new ModFilter(isRegFormat(Form));
 913     else
 914       filter = new DumbFilter();
 915     opcodeToSet = Opcode;
 916     break;
 917   case X86Local::A7:
 918     opcodeType = THREEBYTE_A7;
 919     if (needsModRMForDecode(Form))
 920       filter = new ModFilter(isRegFormat(Form));
 921     else
 922       filter = new DumbFilter();
 923     opcodeToSet = Opcode;
 924     break;
 925   case X86Local::D8:
 926   case X86Local::D9:
 927   case X86Local::DA:
 928   case X86Local::DB:
 929   case X86Local::DC:
 930   case X86Local::DD:
 931   case X86Local::DE:
 932   case X86Local::DF:
 933     assert(Opcode >= 0xc0 && "Unexpected opcode for an escape opcode");
 934     opcodeType = ONEBYTE;
 935     if (Form == X86Local::AddRegFrm) {
 936       Spec->modifierType = MODIFIER_MODRM;
 937       Spec->modifierBase = Opcode;
 938       filter = new AddRegEscapeFilter(Opcode);
 939     } else {
 940       filter = new EscapeFilter(true, Opcode);
 941     }
 942     opcodeToSet = 0xd8 + (Prefix - X86Local::D8);
 943     break;
 944   case X86Local::REP:
 945   default:
 946     opcodeType = ONEBYTE;
 947     switch (Opcode) {
 948 #define EXTENSION_TABLE(n) case 0x##n:
 949     ONE_BYTE_EXTENSION_TABLES
 950 #undef EXTENSION_TABLE
 951       switch (Form) {
 952       default:
 953         llvm_unreachable("Fell through the cracks of a single-byte "
 954                          "extended opcode");
 955       case X86Local::MRM0r:
 956       case X86Local::MRM1r:
 957       case X86Local::MRM2r:
 958       case X86Local::MRM3r:
 959       case X86Local::MRM4r:
 960       case X86Local::MRM5r:
 961       case X86Local::MRM6r:
 962       case X86Local::MRM7r:
 963         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 964         break;
 965       case X86Local::MRM0m:
 966       case X86Local::MRM1m:
 967       case X86Local::MRM2m:
 968       case X86Local::MRM3m:
 969       case X86Local::MRM4m:
 970       case X86Local::MRM5m:
 971       case X86Local::MRM6m:
 972       case X86Local::MRM7m:
 973         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 974         break;
 975       MRM_MAPPING
 976       } // switch (Form)
 977       break;
 978     case 0xd8:
 979     case 0xd9:
 980     case 0xda:
 981     case 0xdb:
 982     case 0xdc:
 983     case 0xdd:
 984     case 0xde:
 985     case 0xdf:
 986       filter = new EscapeFilter(false, Form - X86Local::MRM0m);
 987       break;
 988     default:
 989       if (needsModRMForDecode(Form))
 990         filter = new ModFilter(isRegFormat(Form));
 991       else
 992         filter = new DumbFilter();
 993       break;
 994     } // switch (Opcode)
 995     opcodeToSet = Opcode;
 996   } // switch (Prefix)
 997
 998   assert(opcodeType != (OpcodeType)-1 &&
 999          "Opcode type not set");
1000   assert(filter && "Filter not set");
1001
1002   if (Form == X86Local::AddRegFrm) {
1003     if(Spec->modifierType != MODIFIER_MODRM) {
1004       assert(opcodeToSet < 0xf9 &&
1005              "Not enough room for all ADDREG_FRM operands");
1006
1007       uint8_t currentOpcode;
1008
1009       for (currentOpcode = opcodeToSet;
1010            currentOpcode < opcodeToSet + 8;
1011            ++currentOpcode)
1012         tables.setTableFields(opcodeType,
1013                               insnContext(),
1014                               currentOpcode,
1015                               *filter,
1016                               UID, Is32Bit, IgnoresVEX_L);
1017
1018       Spec->modifierType = MODIFIER_OPCODE;
1019       Spec->modifierBase = opcodeToSet;
1020     } else {
1021       // modifierBase was set where MODIFIER_MODRM was set
1022       tables.setTableFields(opcodeType,
1023                             insnContext(),
1024                             opcodeToSet,
1025                             *filter,
1026                             UID, Is32Bit, IgnoresVEX_L);
1027     }
1028   } else {
1029     tables.setTableFields(opcodeType,
1030                           insnContext(),
1031                           opcodeToSet,
1032                           *filter,
1033                           UID, Is32Bit, IgnoresVEX_L);
1034
1035     Spec->modifierType = MODIFIER_NONE;
1036     Spec->modifierBase = opcodeToSet;
1037   }
1038
1039   delete filter;
1040
1041 #undef MAP
1042 }
1043
1044 #define TYPE(str, type) if (s == str) return type;
1045 OperandType RecognizableInstr::typeFromString(const std::string &s,
1046                                               bool isSSE,
1047                                               bool hasREX_WPrefix,
1048                                               bool hasOpSizePrefix) {
1049   if (isSSE) {
1050     // For SSE instructions, we ignore the OpSize prefix and force operand
1051     // sizes.
1052     TYPE("GR16",              TYPE_R16)
1053     TYPE("GR32",              TYPE_R32)
1054     TYPE("GR64",              TYPE_R64)
1055   }
1056   if(hasREX_WPrefix) {
1057     // For instructions with a REX_W prefix, a declared 32-bit register encoding
1058     // is special.
1059     TYPE("GR32",              TYPE_R32)
1060   }
1061   if(!hasOpSizePrefix) {
1062     // For instructions without an OpSize prefix, a declared 16-bit register or
1063     // immediate encoding is special.
1064     TYPE("GR16",              TYPE_R16)
1065     TYPE("i16imm",            TYPE_IMM16)
1066   }
1067   TYPE("i16mem",              TYPE_Mv)
1068   TYPE("i16imm",              TYPE_IMMv)
1069   TYPE("i16i8imm",            TYPE_IMMv)
1070   TYPE("GR16",                TYPE_Rv)
1071   TYPE("i32mem",              TYPE_Mv)
1072   TYPE("i32imm",              TYPE_IMMv)
1073   TYPE("i32i8imm",            TYPE_IMM32)
1074   TYPE("u32u8imm",            TYPE_IMM32)
1075   TYPE("GR32",                TYPE_Rv)
1076   TYPE("i64mem",              TYPE_Mv)
1077   TYPE("i64i32imm",           TYPE_IMM64)
1078   TYPE("i64i8imm",            TYPE_IMM64)
1079   TYPE("GR64",                TYPE_R64)
1080   TYPE("i8mem",               TYPE_M8)
1081   TYPE("i8imm",               TYPE_IMM8)
1082   TYPE("GR8",                 TYPE_R8)
1083   TYPE("VR128",               TYPE_XMM128)
1084   TYPE("f128mem",             TYPE_M128)
1085   TYPE("f256mem",             TYPE_M256)
1086   TYPE("FR64",                TYPE_XMM64)
1087   TYPE("f64mem",              TYPE_M64FP)
1088   TYPE("sdmem",               TYPE_M64FP)
1089   TYPE("FR32",                TYPE_XMM32)
1090   TYPE("f32mem",              TYPE_M32FP)
1091   TYPE("ssmem",               TYPE_M32FP)
1092   TYPE("RST",                 TYPE_ST)
1093   TYPE("i128mem",             TYPE_M128)
1094   TYPE("i256mem",             TYPE_M256)
1095   TYPE("i64i32imm_pcrel",     TYPE_REL64)
1096   TYPE("i16imm_pcrel",        TYPE_REL16)
1097   TYPE("i32imm_pcrel",        TYPE_REL32)
1098   TYPE("SSECC",               TYPE_IMM3)
1099   TYPE("brtarget",            TYPE_RELv)
1100   TYPE("uncondbrtarget",      TYPE_RELv)
1101   TYPE("brtarget8",           TYPE_REL8)
1102   TYPE("f80mem",              TYPE_M80FP)
1103   TYPE("lea32mem",            TYPE_LEA)
1104   TYPE("lea64_32mem",         TYPE_LEA)
1105   TYPE("lea64mem",            TYPE_LEA)
1106   TYPE("VR64",                TYPE_MM64)
1107   TYPE("i64imm",              TYPE_IMMv)
1108   TYPE("opaque32mem",         TYPE_M1616)
1109   TYPE("opaque48mem",         TYPE_M1632)
1110   TYPE("opaque80mem",         TYPE_M1664)
1111   TYPE("opaque512mem",        TYPE_M512)
1112   TYPE("SEGMENT_REG",         TYPE_SEGMENTREG)
1113   TYPE("DEBUG_REG",           TYPE_DEBUGREG)
1114   TYPE("CONTROL_REG",         TYPE_CONTROLREG)
1115   TYPE("offset8",             TYPE_MOFFS8)
1116   TYPE("offset16",            TYPE_MOFFS16)
1117   TYPE("offset32",            TYPE_MOFFS32)
1118   TYPE("offset64",            TYPE_MOFFS64)
1119   TYPE("VR256",               TYPE_XMM256)
1120   TYPE("GR16_NOAX",           TYPE_Rv)
1121   TYPE("GR32_NOAX",           TYPE_Rv)
1122   TYPE("GR64_NOAX",           TYPE_R64)
1123   errs() << "Unhandled type string " << s << "\n";
1124   llvm_unreachable("Unhandled type string");
1125 }
1126 #undef TYPE
1127
1128 #define ENCODING(str, encoding) if (s == str) return encoding;
1129 OperandEncoding RecognizableInstr::immediateEncodingFromString
1130   (const std::string &s,
1131    bool hasOpSizePrefix) {
1132   if(!hasOpSizePrefix) {
1133     // For instructions without an OpSize prefix, a declared 16-bit register or
1134     // immediate encoding is special.
1135     ENCODING("i16imm",        ENCODING_IW)
1136   }
1137   ENCODING("i32i8imm",        ENCODING_IB)
1138   ENCODING("u32u8imm",        ENCODING_IB)
1139   ENCODING("SSECC",           ENCODING_IB)
1140   ENCODING("i16imm",          ENCODING_Iv)
1141   ENCODING("i16i8imm",        ENCODING_IB)
1142   ENCODING("i32imm",          ENCODING_Iv)
1143   ENCODING("i64i32imm",       ENCODING_ID)
1144   ENCODING("i64i8imm",        ENCODING_IB)
1145   ENCODING("i8imm",           ENCODING_IB)
1146   // This is not a typo.  Instructions like BLENDVPD put
1147   // register IDs in 8-bit immediates nowadays.
1148   ENCODING("VR256",           ENCODING_IB)
1149   ENCODING("VR128",           ENCODING_IB)
1150   errs() << "Unhandled immediate encoding " << s << "\n";
1151   llvm_unreachable("Unhandled immediate encoding");
1152 }
1153
1154 OperandEncoding RecognizableInstr::rmRegisterEncodingFromString
1155   (const std::string &s,
1156    bool hasOpSizePrefix) {
1157   ENCODING("GR16",            ENCODING_RM)
1158   ENCODING("GR32",            ENCODING_RM)
1159   ENCODING("GR64",            ENCODING_RM)
1160   ENCODING("GR8",             ENCODING_RM)
1161   ENCODING("VR128",           ENCODING_RM)
1162   ENCODING("FR64",            ENCODING_RM)
1163   ENCODING("FR32",            ENCODING_RM)
1164   ENCODING("VR64",            ENCODING_RM)
1165   ENCODING("VR256",           ENCODING_RM)
1166   errs() << "Unhandled R/M register encoding " << s << "\n";
1167   llvm_unreachable("Unhandled R/M register encoding");
1168 }
1169
1170 OperandEncoding RecognizableInstr::roRegisterEncodingFromString
1171   (const std::string &s,
1172    bool hasOpSizePrefix) {
1173   ENCODING("GR16",            ENCODING_REG)
1174   ENCODING("GR32",            ENCODING_REG)
1175   ENCODING("GR64",            ENCODING_REG)
1176   ENCODING("GR8",             ENCODING_REG)
1177   ENCODING("VR128",           ENCODING_REG)
1178   ENCODING("FR64",            ENCODING_REG)
1179   ENCODING("FR32",            ENCODING_REG)
1180   ENCODING("VR64",            ENCODING_REG)
1181   ENCODING("SEGMENT_REG",     ENCODING_REG)
1182   ENCODING("DEBUG_REG",       ENCODING_REG)
1183   ENCODING("CONTROL_REG",     ENCODING_REG)
1184   ENCODING("VR256",           ENCODING_REG)
1185   errs() << "Unhandled reg/opcode register encoding " << s << "\n";
1186   llvm_unreachable("Unhandled reg/opcode register encoding");
1187 }
1188
1189 OperandEncoding RecognizableInstr::vvvvRegisterEncodingFromString
1190   (const std::string &s,
1191    bool hasOpSizePrefix) {
1192   ENCODING("GR32",            ENCODING_VVVV)
1193   ENCODING("GR64",            ENCODING_VVVV)
1194   ENCODING("FR32",            ENCODING_VVVV)
1195   ENCODING("FR64",            ENCODING_VVVV)
1196   ENCODING("VR128",           ENCODING_VVVV)
1197   ENCODING("VR256",           ENCODING_VVVV)
1198   errs() << "Unhandled VEX.vvvv register encoding " << s << "\n";
1199   llvm_unreachable("Unhandled VEX.vvvv register encoding");
1200 }
1201
1202 OperandEncoding RecognizableInstr::memoryEncodingFromString
1203   (const std::string &s,
1204    bool hasOpSizePrefix) {
1205   ENCODING("i16mem",          ENCODING_RM)
1206   ENCODING("i32mem",          ENCODING_RM)
1207   ENCODING("i64mem",          ENCODING_RM)
1208   ENCODING("i8mem",           ENCODING_RM)
1209   ENCODING("ssmem",           ENCODING_RM)
1210   ENCODING("sdmem",           ENCODING_RM)
1211   ENCODING("f128mem",         ENCODING_RM)
1212   ENCODING("f256mem",         ENCODING_RM)
1213   ENCODING("f64mem",          ENCODING_RM)
1214   ENCODING("f32mem",          ENCODING_RM)
1215   ENCODING("i128mem",         ENCODING_RM)
1216   ENCODING("i256mem",         ENCODING_RM)
1217   ENCODING("f80mem",          ENCODING_RM)
1218   ENCODING("lea32mem",        ENCODING_RM)
1219   ENCODING("lea64_32mem",     ENCODING_RM)
1220   ENCODING("lea64mem",        ENCODING_RM)
1221   ENCODING("opaque32mem",     ENCODING_RM)
1222   ENCODING("opaque48mem",     ENCODING_RM)
1223   ENCODING("opaque80mem",     ENCODING_RM)
1224   ENCODING("opaque512mem",    ENCODING_RM)
1225   errs() << "Unhandled memory encoding " << s << "\n";
1226   llvm_unreachable("Unhandled memory encoding");
1227 }
1228
1229 OperandEncoding RecognizableInstr::relocationEncodingFromString
1230   (const std::string &s,
1231    bool hasOpSizePrefix) {
1232   if(!hasOpSizePrefix) {
1233     // For instructions without an OpSize prefix, a declared 16-bit register or
1234     // immediate encoding is special.
1235     ENCODING("i16imm",        ENCODING_IW)
1236   }
1237   ENCODING("i16imm",          ENCODING_Iv)
1238   ENCODING("i16i8imm",        ENCODING_IB)
1239   ENCODING("i32imm",          ENCODING_Iv)
1240   ENCODING("i32i8imm",        ENCODING_IB)
1241   ENCODING("i64i32imm",       ENCODING_ID)
1242   ENCODING("i64i8imm",        ENCODING_IB)
1243   ENCODING("i8imm",           ENCODING_IB)
1244   ENCODING("i64i32imm_pcrel", ENCODING_ID)
1245   ENCODING("i16imm_pcrel",    ENCODING_IW)
1246   ENCODING("i32imm_pcrel",    ENCODING_ID)
1247   ENCODING("brtarget",        ENCODING_Iv)
1248   ENCODING("brtarget8",       ENCODING_IB)
1249   ENCODING("i64imm",          ENCODING_IO)
1250   ENCODING("offset8",         ENCODING_Ia)
1251   ENCODING("offset16",        ENCODING_Ia)
1252   ENCODING("offset32",        ENCODING_Ia)
1253   ENCODING("offset64",        ENCODING_Ia)
1254   errs() << "Unhandled relocation encoding " << s << "\n";
1255   llvm_unreachable("Unhandled relocation encoding");
1256 }
1257
1258 OperandEncoding RecognizableInstr::opcodeModifierEncodingFromString
1259   (const std::string &s,
1260    bool hasOpSizePrefix) {
1261   ENCODING("RST",             ENCODING_I)
1262   ENCODING("GR32",            ENCODING_Rv)
1263   ENCODING("GR64",            ENCODING_RO)
1264   ENCODING("GR16",            ENCODING_Rv)
1265   ENCODING("GR8",             ENCODING_RB)
1266   ENCODING("GR16_NOAX",       ENCODING_Rv)
1267   ENCODING("GR32_NOAX",       ENCODING_Rv)
1268   ENCODING("GR64_NOAX",       ENCODING_RO)
1269   errs() << "Unhandled opcode modifier encoding " << s << "\n";
1270   llvm_unreachable("Unhandled opcode modifier encoding");
1271 }
1272 #undef ENCODING