utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "CodeGenRegisters.h"
  17 #include "CodeGenTarget.h"
  18 #include "SequenceToOffsetTable.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/Twine.h"
  23 #include "llvm/Support/Format.h"
  24 #include "llvm/TableGen/Error.h"
  25 #include "llvm/TableGen/Record.h"
  26 #include "llvm/TableGen/TableGenBackend.h"
  27 #include <algorithm>
  28 #include <set>
  29 #include <vector>
  30 using namespace llvm;
  31
  32 namespace {
  33 class RegisterInfoEmitter {
  34   RecordKeeper &Records;
  35 public:
  36   RegisterInfoEmitter(RecordKeeper &R) : Records(R) {}
  37
  38   // runEnums - Print out enum values for all of the registers.
  39   void runEnums(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  40
  41   // runMCDesc - Print out MC register descriptions.
  42   void runMCDesc(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  43
  44   // runTargetHeader - Emit a header fragment for the register info emitter.
  45   void runTargetHeader(raw_ostream &o, CodeGenTarget &Target,
  46                        CodeGenRegBank &Bank);
  47
  48   // runTargetDesc - Output the target register and register file descriptions.
  49   void runTargetDesc(raw_ostream &o, CodeGenTarget &Target,
  50                      CodeGenRegBank &Bank);
  51
  52   // run - Output the register file description.
  53   void run(raw_ostream &o);
  54
  55 private:
  56   void EmitRegMapping(raw_ostream &o,
  57                       const std::vector<CodeGenRegister*> &Regs, bool isCtor);
  58   void EmitRegMappingTables(raw_ostream &o,
  59                             const std::vector<CodeGenRegister*> &Regs,
  60                             bool isCtor);
  61   void EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
  62                            const std::string &ClassName);
  63   void emitComposeSubRegIndices(raw_ostream &OS, CodeGenRegBank &RegBank,
  64                                 const std::string &ClassName);
  65 };
  66 } // End anonymous namespace
  67
  68 // runEnums - Print out enum values for all of the registers.
  69 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  70                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  71   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  72
  73   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  74   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  75
  76   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  77
  78   emitSourceFileHeader("Target Register Enum Values", OS);
  79
  80   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  81   OS << "#undef GET_REGINFO_ENUM\n";
  82
  83   OS << "namespace llvm {\n\n";
  84
  85   OS << "class MCRegisterClass;\n"
  86      << "extern const MCRegisterClass " << Namespace
  87      << "MCRegisterClasses[];\n\n";
  88
  89   if (!Namespace.empty())
  90     OS << "namespace " << Namespace << " {\n";
  91   OS << "enum {\n  NoRegister,\n";
  92
  93   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  94     OS << "  " << Registers[i]->getName() << " = " <<
  95       Registers[i]->EnumValue << ",\n";
  96   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  97          "Register enum value mismatch!");
  98   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  99   OS << "};\n";
 100   if (!Namespace.empty())
 101     OS << "}\n";
 102
 103   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
 104   if (!RegisterClasses.empty()) {
 105
 106     // RegisterClass enums are stored as uint16_t in the tables.
 107     assert(RegisterClasses.size() <= 0xffff &&
 108            "Too many register classes to fit in tables");
 109
 110     OS << "\n// Register classes\n";
 111     if (!Namespace.empty())
 112       OS << "namespace " << Namespace << " {\n";
 113     OS << "enum {\n";
 114     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 115       if (i) OS << ",\n";
 116       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
 117       OS << " = " << i;
 118     }
 119     OS << "\n  };\n";
 120     if (!Namespace.empty())
 121       OS << "}\n";
 122   }
 123
 124   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
 125   // If the only definition is the default NoRegAltName, we don't need to
 126   // emit anything.
 127   if (RegAltNameIndices.size() > 1) {
 128     OS << "\n// Register alternate name indices\n";
 129     if (!Namespace.empty())
 130       OS << "namespace " << Namespace << " {\n";
 131     OS << "enum {\n";
 132     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
 133       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
 134     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
 135     OS << "};\n";
 136     if (!Namespace.empty())
 137       OS << "}\n";
 138   }
 139
 140   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 141   if (!SubRegIndices.empty()) {
 142     OS << "\n// Subregister indices\n";
 143     std::string Namespace =
 144       SubRegIndices[0]->getNamespace();
 145     if (!Namespace.empty())
 146       OS << "namespace " << Namespace << " {\n";
 147     OS << "enum {\n  NoSubRegister,\n";
 148     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 149       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 150     OS << "  NUM_TARGET_SUBREGS\n};\n";
 151     if (!Namespace.empty())
 152       OS << "}\n";
 153   }
 154
 155   OS << "} // End llvm namespace \n";
 156   OS << "#endif // GET_REGINFO_ENUM\n\n";
 157 }
 158
 159 void RegisterInfoEmitter::
 160 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 161                     const std::string &ClassName) {
 162   unsigned NumRCs = RegBank.getRegClasses().size();
 163   unsigned NumSets = RegBank.getNumRegPressureSets();
 164
 165   OS << "/// Get the weight in units of pressure for this register class.\n"
 166      << "const RegClassWeight &" << ClassName << "::\n"
 167      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 168      << "  static const RegClassWeight RCWeightTable[] = {\n";
 169   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 170     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 171     const CodeGenRegister::Set &Regs = RC.getMembers();
 172     if (Regs.empty())
 173       OS << "    {0, 0";
 174     else {
 175       std::vector<unsigned> RegUnits;
 176       RC.buildRegUnitSet(RegUnits);
 177       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 178          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 179     }
 180     OS << "},  \t// " << RC.getName() << "\n";
 181   }
 182   OS << "    {0, 0} };\n"
 183      << "  return RCWeightTable[RC->getID()];\n"
 184      << "}\n\n";
 185
 186   // Reasonable targets (not ARMv7) have unit weight for all units, so don't
 187   // bother generating a table.
 188   bool RegUnitsHaveUnitWeight = true;
 189   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 190        UnitIdx < UnitEnd; ++UnitIdx) {
 191     if (RegBank.getRegUnit(UnitIdx).Weight > 1)
 192       RegUnitsHaveUnitWeight = false;
 193   }
 194   OS << "/// Get the weight in units of pressure for this register unit.\n"
 195      << "unsigned " << ClassName << "::\n"
 196      << "getRegUnitWeight(unsigned RegUnit) const {\n"
 197      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 198      << " && \"invalid register unit\");\n";
 199   if (!RegUnitsHaveUnitWeight) {
 200     OS << "  static const uint8_t RUWeightTable[] = {\n    ";
 201     for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 202          UnitIdx < UnitEnd; ++UnitIdx) {
 203       const RegUnit &RU = RegBank.getRegUnit(UnitIdx);
 204       assert(RU.Weight < 256 && "RegUnit too heavy");
 205       OS << RU.Weight << ", ";
 206     }
 207     OS << "0 };\n"
 208        << "  return RUWeightTable[RegUnit];\n";
 209   }
 210   else {
 211     OS << "  // All register units have unit weight.\n"
 212        << "  return 1;\n";
 213   }
 214   OS << "}\n\n";
 215
 216   OS << "\n"
 217      << "// Get the number of dimensions of register pressure.\n"
 218      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 219      << "  return " << NumSets << ";\n}\n\n";
 220
 221   OS << "// Get the name of this register unit pressure set.\n"
 222      << "const char *" << ClassName << "::\n"
 223      << "getRegPressureSetName(unsigned Idx) const {\n"
 224      << "  static const char *PressureNameTable[] = {\n";
 225   for (unsigned i = 0; i < NumSets; ++i ) {
 226     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 227   }
 228   OS << "    0 };\n"
 229      << "  return PressureNameTable[Idx];\n"
 230      << "}\n\n";
 231
 232   OS << "// Get the register unit pressure limit for this dimension.\n"
 233      << "// This limit must be adjusted dynamically for reserved registers.\n"
 234      << "unsigned " << ClassName << "::\n"
 235      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 236      << "  static const unsigned PressureLimitTable[] = {\n";
 237   for (unsigned i = 0; i < NumSets; ++i ) {
 238     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 239     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 240        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 241   }
 242   OS << "    0 };\n"
 243      << "  return PressureLimitTable[Idx];\n"
 244      << "}\n\n";
 245
 246   // This table may be larger than NumRCs if some register units needed a list
 247   // of unit sets that did not correspond to a register class.
 248   unsigned NumRCUnitSets = RegBank.getNumRegClassPressureSetLists();
 249   OS << "/// Table of pressure sets per register class or unit.\n"
 250      << "static const int RCSetsTable[] = {\n    ";
 251   std::vector<unsigned> RCSetStarts(NumRCUnitSets);
 252   for (unsigned i = 0, StartIdx = 0, e = NumRCUnitSets; i != e; ++i) {
 253     RCSetStarts[i] = StartIdx;
 254     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 255     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 256            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 257       OS << *PSetI << ",  ";
 258       ++StartIdx;
 259     }
 260     OS << "-1,  \t// #" << RCSetStarts[i] << " ";
 261     if (i < NumRCs)
 262       OS << RegBank.getRegClasses()[i]->getName();
 263     else {
 264       OS << "inferred";
 265       for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 266              PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 267         OS << "~" << RegBank.getRegPressureSet(*PSetI).Name;
 268       }
 269     }
 270     OS << "\n    ";
 271     ++StartIdx;
 272   }
 273   OS << "-1 };\n\n";
 274
 275   OS << "/// Get the dimensions of register pressure impacted by this "
 276      << "register class.\n"
 277      << "/// Returns a -1 terminated array of pressure set IDs\n"
 278      << "const int* " << ClassName << "::\n"
 279      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n";
 280   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 281   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 282     OS << RCSetStarts[i] << ",";
 283   }
 284   OS << "0 };\n"
 285      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 286      << "  return &RCSetsTable[SetListStart];\n"
 287      << "}\n\n";
 288
 289   OS << "/// Get the dimensions of register pressure impacted by this "
 290      << "register unit.\n"
 291      << "/// Returns a -1 terminated array of pressure set IDs\n"
 292      << "const int* " << ClassName << "::\n"
 293      << "getRegUnitPressureSets(unsigned RegUnit) const {\n"
 294      << "  assert(RegUnit < " << RegBank.getNumNativeRegUnits()
 295      << " && \"invalid register unit\");\n";
 296   OS << "  static const unsigned RUSetStartTable[] = {\n    ";
 297   for (unsigned UnitIdx = 0, UnitEnd = RegBank.getNumNativeRegUnits();
 298        UnitIdx < UnitEnd; ++UnitIdx) {
 299     OS << RCSetStarts[RegBank.getRegUnit(UnitIdx).RegClassUnitSetsIdx] << ",";
 300   }
 301   OS << "0 };\n"
 302      << "  unsigned SetListStart = RUSetStartTable[RegUnit];\n"
 303      << "  return &RCSetsTable[SetListStart];\n"
 304      << "}\n\n";
 305 }
 306
 307 void
 308 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 309                                        const std::vector<CodeGenRegister*> &Regs,
 310                                           bool isCtor) {
 311   // Collect all information about dwarf register numbers
 312   typedef std::map<Record*, std::vector<int64_t>, LessRecordRegister> DwarfRegNumsMapTy;
 313   DwarfRegNumsMapTy DwarfRegNums;
 314
 315   // First, just pull all provided information to the map
 316   unsigned maxLength = 0;
 317   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 318     Record *Reg = Regs[i]->TheDef;
 319     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 320     maxLength = std::max((size_t)maxLength, RegNums.size());
 321     if (DwarfRegNums.count(Reg))
 322       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 323                    getQualifiedName(Reg) + "specified multiple times");
 324     DwarfRegNums[Reg] = RegNums;
 325   }
 326
 327   if (!maxLength)
 328     return;
 329
 330   // Now we know maximal length of number list. Append -1's, where needed
 331   for (DwarfRegNumsMapTy::iterator
 332        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 333     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 334       I->second.push_back(-1);
 335
 336   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 337
 338   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 339
 340   // Emit reverse information about the dwarf register numbers.
 341   for (unsigned j = 0; j < 2; ++j) {
 342     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 343       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 344       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 345       OS << i << "Dwarf2L[]";
 346
 347       if (!isCtor) {
 348         OS << " = {\n";
 349
 350         // Store the mapping sorted by the LLVM reg num so lookup can be done
 351         // with a binary search.
 352         std::map<uint64_t, Record*> Dwarf2LMap;
 353         for (DwarfRegNumsMapTy::iterator
 354                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 355           int DwarfRegNo = I->second[i];
 356           if (DwarfRegNo < 0)
 357             continue;
 358           Dwarf2LMap[DwarfRegNo] = I->first;
 359         }
 360
 361         for (std::map<uint64_t, Record*>::iterator
 362                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 363           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 364              << " },\n";
 365
 366         OS << "};\n";
 367       } else {
 368         OS << ";\n";
 369       }
 370
 371       // We have to store the size in a const global, it's used in multiple
 372       // places.
 373       OS << "extern const unsigned " << Namespace
 374          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 375       if (!isCtor)
 376         OS << " = sizeof(" << Namespace
 377            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 378            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 379       else
 380         OS << ";\n\n";
 381     }
 382   }
 383
 384   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 385     Record *Reg = Regs[i]->TheDef;
 386     const RecordVal *V = Reg->getValue("DwarfAlias");
 387     if (!V || !V->getValue())
 388       continue;
 389
 390     DefInit *DI = cast<DefInit>(V->getValue());
 391     Record *Alias = DI->getDef();
 392     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 393   }
 394
 395   // Emit information about the dwarf register numbers.
 396   for (unsigned j = 0; j < 2; ++j) {
 397     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 398       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 399       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 400       OS << i << "L2Dwarf[]";
 401       if (!isCtor) {
 402         OS << " = {\n";
 403         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 404         // with a binary search.
 405         for (DwarfRegNumsMapTy::iterator
 406                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 407           int RegNo = I->second[i];
 408           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 409             continue;
 410
 411           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 412              << "U },\n";
 413         }
 414         OS << "};\n";
 415       } else {
 416         OS << ";\n";
 417       }
 418
 419       // We have to store the size in a const global, it's used in multiple
 420       // places.
 421       OS << "extern const unsigned " << Namespace
 422          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 423       if (!isCtor)
 424         OS << " = sizeof(" << Namespace
 425            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 426            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 427       else
 428         OS << ";\n\n";
 429     }
 430   }
 431 }
 432
 433 void
 434 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 435                                     const std::vector<CodeGenRegister*> &Regs,
 436                                     bool isCtor) {
 437   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 438   // to the MCRegisterInfo object.
 439   unsigned maxLength = 0;
 440   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 441     Record *Reg = Regs[i]->TheDef;
 442     maxLength = std::max((size_t)maxLength,
 443                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 444   }
 445
 446   if (!maxLength)
 447     return;
 448
 449   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 450
 451   // Emit reverse information about the dwarf register numbers.
 452   for (unsigned j = 0; j < 2; ++j) {
 453     OS << "  switch (";
 454     if (j == 0)
 455       OS << "DwarfFlavour";
 456     else
 457       OS << "EHFlavour";
 458     OS << ") {\n"
 459      << "  default:\n"
 460      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 461
 462     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 463       OS << "  case " << i << ":\n";
 464       OS << "    ";
 465       if (!isCtor)
 466         OS << "RI->";
 467       std::string Tmp;
 468       raw_string_ostream(Tmp) << Namespace
 469                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 470                               << "Dwarf2L";
 471       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 472       if (j == 0)
 473           OS << "false";
 474         else
 475           OS << "true";
 476       OS << ");\n";
 477       OS << "    break;\n";
 478     }
 479     OS << "  }\n";
 480   }
 481
 482   // Emit information about the dwarf register numbers.
 483   for (unsigned j = 0; j < 2; ++j) {
 484     OS << "  switch (";
 485     if (j == 0)
 486       OS << "DwarfFlavour";
 487     else
 488       OS << "EHFlavour";
 489     OS << ") {\n"
 490        << "  default:\n"
 491        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 492
 493     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 494       OS << "  case " << i << ":\n";
 495       OS << "    ";
 496       if (!isCtor)
 497         OS << "RI->";
 498       std::string Tmp;
 499       raw_string_ostream(Tmp) << Namespace
 500                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 501                               << "L2Dwarf";
 502       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 503       if (j == 0)
 504           OS << "false";
 505         else
 506           OS << "true";
 507       OS << ");\n";
 508       OS << "    break;\n";
 509     }
 510     OS << "  }\n";
 511   }
 512 }
 513
 514 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 515 // Width is the number of bits per hex number.
 516 static void printBitVectorAsHex(raw_ostream &OS,
 517                                 const BitVector &Bits,
 518                                 unsigned Width) {
 519   assert(Width <= 32 && "Width too large");
 520   unsigned Digits = (Width + 3) / 4;
 521   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 522     unsigned Value = 0;
 523     for (unsigned j = 0; j != Width && i + j != e; ++j)
 524       Value |= Bits.test(i + j) << j;
 525     OS << format("0x%0*x, ", Digits, Value);
 526   }
 527 }
 528
 529 // Helper to emit a set of bits into a constant byte array.
 530 class BitVectorEmitter {
 531   BitVector Values;
 532 public:
 533   void add(unsigned v) {
 534     if (v >= Values.size())
 535       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 536     Values[v] = true;
 537   }
 538
 539   void print(raw_ostream &OS) {
 540     printBitVectorAsHex(OS, Values, 8);
 541   }
 542 };
 543
 544 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 545   OS << getEnumName(VT);
 546 }
 547
 548 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 549   OS << Idx->EnumValue;
 550 }
 551
 552 // Differentially encoded register and regunit lists allow for better
 553 // compression on regular register banks. The sequence is computed from the
 554 // differential list as:
 555 //
 556 //   out[0] = InitVal;
 557 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 558 //
 559 // The initial value depends on the specific list. The list is terminated by a
 560 // 0 differential which means we can't encode repeated elements.
 561
 562 typedef SmallVector<uint16_t, 4> DiffVec;
 563
 564 // Differentially encode a sequence of numbers into V. The starting value and
 565 // terminating 0 are not added to V, so it will have the same size as List.
 566 static
 567 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, ArrayRef<unsigned> List) {
 568   assert(V.empty() && "Clear DiffVec before diffEncode.");
 569   uint16_t Val = uint16_t(InitVal);
 570   for (unsigned i = 0; i != List.size(); ++i) {
 571     uint16_t Cur = List[i];
 572     V.push_back(Cur - Val);
 573     Val = Cur;
 574   }
 575   return V;
 576 }
 577
 578 template<typename Iter>
 579 static
 580 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, Iter Begin, Iter End) {
 581   assert(V.empty() && "Clear DiffVec before diffEncode.");
 582   uint16_t Val = uint16_t(InitVal);
 583   for (Iter I = Begin; I != End; ++I) {
 584     uint16_t Cur = (*I)->EnumValue;
 585     V.push_back(Cur - Val);
 586     Val = Cur;
 587   }
 588   return V;
 589 }
 590
 591 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 592   OS << Val;
 593 }
 594
 595 // Try to combine Idx's compose map into Vec if it is compatible.
 596 // Return false if it's not possible.
 597 static bool combine(const CodeGenSubRegIndex *Idx,
 598                     SmallVectorImpl<CodeGenSubRegIndex*> &Vec) {
 599   const CodeGenSubRegIndex::CompMap &Map = Idx->getComposites();
 600   for (CodeGenSubRegIndex::CompMap::const_iterator
 601        I = Map.begin(), E = Map.end(); I != E; ++I) {
 602     CodeGenSubRegIndex *&Entry = Vec[I->first->EnumValue - 1];
 603     if (Entry && Entry != I->second)
 604       return false;
 605   }
 606
 607   // All entries are compatible. Make it so.
 608   for (CodeGenSubRegIndex::CompMap::const_iterator
 609        I = Map.begin(), E = Map.end(); I != E; ++I)
 610     Vec[I->first->EnumValue - 1] = I->second;
 611   return true;
 612 }
 613
 614 static const char *getMinimalTypeForRange(uint64_t Range) {
 615   assert(Range < 0xFFFFFFFFULL && "Enum too large");
 616   if (Range > 0xFFFF)
 617     return "uint32_t";
 618   if (Range > 0xFF)
 619     return "uint16_t";
 620   return "uint8_t";
 621 }
 622
 623 void
 624 RegisterInfoEmitter::emitComposeSubRegIndices(raw_ostream &OS,
 625                                               CodeGenRegBank &RegBank,
 626                                               const std::string &ClName) {
 627   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 628   OS << "unsigned " << ClName
 629      << "::composeSubRegIndicesImpl(unsigned IdxA, unsigned IdxB) const {\n";
 630
 631   // Many sub-register indexes are composition-compatible, meaning that
 632   //
 633   //   compose(IdxA, IdxB) == compose(IdxA', IdxB)
 634   //
 635   // for many IdxA, IdxA' pairs. Not all sub-register indexes can be composed.
 636   // The illegal entries can be use as wildcards to compress the table further.
 637
 638   // Map each Sub-register index to a compatible table row.
 639   SmallVector<unsigned, 4> RowMap;
 640   SmallVector<SmallVector<CodeGenSubRegIndex*, 4>, 4> Rows;
 641
 642   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 643     unsigned Found = ~0u;
 644     for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 645       if (combine(SubRegIndices[i], Rows[r])) {
 646         Found = r;
 647         break;
 648       }
 649     }
 650     if (Found == ~0u) {
 651       Found = Rows.size();
 652       Rows.resize(Found + 1);
 653       Rows.back().resize(SubRegIndices.size());
 654       combine(SubRegIndices[i], Rows.back());
 655     }
 656     RowMap.push_back(Found);
 657   }
 658
 659   // Output the row map if there is multiple rows.
 660   if (Rows.size() > 1) {
 661     OS << "  static const " << getMinimalTypeForRange(Rows.size())
 662        << " RowMap[" << SubRegIndices.size() << "] = {\n    ";
 663     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 664       OS << RowMap[i] << ", ";
 665     OS << "\n  };\n";
 666   }
 667
 668   // Output the rows.
 669   OS << "  static const " << getMinimalTypeForRange(SubRegIndices.size()+1)
 670      << " Rows[" << Rows.size() << "][" << SubRegIndices.size() << "] = {\n";
 671   for (unsigned r = 0, re = Rows.size(); r != re; ++r) {
 672     OS << "    { ";
 673     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 674       if (Rows[r][i])
 675         OS << Rows[r][i]->EnumValue << ", ";
 676       else
 677         OS << "0, ";
 678     OS << "},\n";
 679   }
 680   OS << "  };\n\n";
 681
 682   OS << "  --IdxA; assert(IdxA < " << SubRegIndices.size() << ");\n"
 683      << "  --IdxB; assert(IdxB < " << SubRegIndices.size() << ");\n";
 684   if (Rows.size() > 1)
 685     OS << "  return Rows[RowMap[IdxA]][IdxB];\n";
 686   else
 687     OS << "  return Rows[0][IdxB];\n";
 688   OS << "}\n\n";
 689 }
 690
 691 //
 692 // runMCDesc - Print out MC register descriptions.
 693 //
 694 void
 695 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 696                                CodeGenRegBank &RegBank) {
 697   emitSourceFileHeader("MC Register Information", OS);
 698
 699   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 700   OS << "#undef GET_REGINFO_MC_DESC\n";
 701
 702   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 703
 704   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 705   // The lists of sub-registers and super-registers go in the same array.  That
 706   // allows us to share suffixes.
 707   typedef std::vector<const CodeGenRegister*> RegVec;
 708
 709   // Differentially encoded lists.
 710   SequenceToOffsetTable<DiffVec> DiffSeqs;
 711   SmallVector<DiffVec, 4> SubRegLists(Regs.size());
 712   SmallVector<DiffVec, 4> SuperRegLists(Regs.size());
 713   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 714   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 715
 716   // Keep track of sub-register names as well. These are not differentially
 717   // encoded.
 718   typedef SmallVector<const CodeGenSubRegIndex*, 4> SubRegIdxVec;
 719   SequenceToOffsetTable<SubRegIdxVec> SubRegIdxSeqs;
 720   SmallVector<SubRegIdxVec, 4> SubRegIdxLists(Regs.size());
 721
 722   SequenceToOffsetTable<std::string> RegStrings;
 723
 724   // Precompute register lists for the SequenceToOffsetTable.
 725   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 726     const CodeGenRegister *Reg = Regs[i];
 727
 728     RegStrings.add(Reg->getName());
 729
 730     // Compute the ordered sub-register list.
 731     SetVector<const CodeGenRegister*> SR;
 732     Reg->addSubRegsPreOrder(SR, RegBank);
 733     diffEncode(SubRegLists[i], Reg->EnumValue, SR.begin(), SR.end());
 734     DiffSeqs.add(SubRegLists[i]);
 735
 736     // Compute the corresponding sub-register indexes.
 737     SubRegIdxVec &SRIs = SubRegIdxLists[i];
 738     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 739       SRIs.push_back(Reg->getSubRegIndex(SR[j]));
 740     SubRegIdxSeqs.add(SRIs);
 741
 742     // Super-registers are already computed.
 743     const RegVec &SuperRegList = Reg->getSuperRegs();
 744     diffEncode(SuperRegLists[i], Reg->EnumValue,
 745                SuperRegList.begin(), SuperRegList.end());
 746     DiffSeqs.add(SuperRegLists[i]);
 747
 748     // Differentially encode the register unit list, seeded by register number.
 749     // First compute a scale factor that allows more diff-lists to be reused:
 750     //
 751     //   D0 -> (S0, S1)
 752     //   D1 -> (S2, S3)
 753     //
 754     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 755     // value for the differential decoder is the register number multiplied by
 756     // the scale.
 757     //
 758     // Check the neighboring registers for arithmetic progressions.
 759     unsigned ScaleA = ~0u, ScaleB = ~0u;
 760     ArrayRef<unsigned> RUs = Reg->getNativeRegUnits();
 761     if (i > 0 && Regs[i-1]->getNativeRegUnits().size() == RUs.size())
 762       ScaleB = RUs.front() - Regs[i-1]->getNativeRegUnits().front();
 763     if (i+1 != Regs.size() &&
 764         Regs[i+1]->getNativeRegUnits().size() == RUs.size())
 765       ScaleA = Regs[i+1]->getNativeRegUnits().front() - RUs.front();
 766     unsigned Scale = std::min(ScaleB, ScaleA);
 767     // Default the scale to 0 if it can't be encoded in 4 bits.
 768     if (Scale >= 16)
 769       Scale = 0;
 770     RegUnitInitScale[i] = Scale;
 771     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg->EnumValue, RUs));
 772   }
 773
 774   // Compute the final layout of the sequence table.
 775   DiffSeqs.layout();
 776   SubRegIdxSeqs.layout();
 777
 778   OS << "namespace llvm {\n\n";
 779
 780   const std::string &TargetName = Target.getName();
 781
 782   // Emit the shared table of differential lists.
 783   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[] = {\n";
 784   DiffSeqs.emit(OS, printDiff16);
 785   OS << "};\n\n";
 786
 787   // Emit the table of sub-register indexes.
 788   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[] = {\n";
 789   SubRegIdxSeqs.emit(OS, printSubRegIndex);
 790   OS << "};\n\n";
 791
 792   // Emit the table of sub-register index sizes.
 793   OS << "extern const MCRegisterInfo::SubRegCoveredBits "
 794      << TargetName << "SubRegIdxRanges[] = {\n";
 795   OS << "  { " << (uint16_t)-1 << ", " << (uint16_t)-1 << " },\n";
 796   for (ArrayRef<CodeGenSubRegIndex*>::const_iterator
 797          SRI = SubRegIndices.begin(), SRE = SubRegIndices.end();
 798          SRI != SRE; ++SRI) {
 799     OS << "  { " << (*SRI)->Offset << ", "
 800                  << (*SRI)->Size
 801        << " },\t// " << (*SRI)->getName() << "\n";
 802   }
 803   OS << "};\n\n";
 804
 805   // Emit the string table.
 806   RegStrings.layout();
 807   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 808   RegStrings.emit(OS, printChar);
 809   OS << "};\n\n";
 810
 811   OS << "extern const MCRegisterDesc " << TargetName
 812      << "RegDesc[] = { // Descriptors\n";
 813   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0 },\n";
 814
 815   // Emit the register descriptors now.
 816   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 817     const CodeGenRegister *Reg = Regs[i];
 818     OS << "  { " << RegStrings.get(Reg->getName()) << ", "
 819        << DiffSeqs.get(SubRegLists[i]) << ", "
 820        << DiffSeqs.get(SuperRegLists[i]) << ", "
 821        << SubRegIdxSeqs.get(SubRegIdxLists[i]) << ", "
 822        << (DiffSeqs.get(RegUnitLists[i])*16 + RegUnitInitScale[i]) << " },\n";
 823   }
 824   OS << "};\n\n";      // End of register descriptors...
 825
 826   // Emit the table of register unit roots. Each regunit has one or two root
 827   // registers.
 828   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2] = {\n";
 829   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
 830     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
 831     assert(!Roots.empty() && "All regunits must have a root register.");
 832     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
 833     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
 834     for (unsigned r = 1; r != Roots.size(); ++r)
 835       OS << ", " << getQualifiedName(Roots[r]->TheDef);
 836     OS << " },\n";
 837   }
 838   OS << "};\n\n";
 839
 840   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 841
 842   // Loop over all of the register classes... emitting each one.
 843   OS << "namespace {     // Register classes...\n";
 844
 845   // Emit the register enum value arrays for each RegisterClass
 846   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 847     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 848     ArrayRef<Record*> Order = RC.getOrder();
 849
 850     // Give the register class a legal C name if it's anonymous.
 851     std::string Name = RC.getName();
 852
 853     // Emit the register list now.
 854     OS << "  // " << Name << " Register Class...\n"
 855        << "  const uint16_t " << Name
 856        << "[] = {\n    ";
 857     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 858       Record *Reg = Order[i];
 859       OS << getQualifiedName(Reg) << ", ";
 860     }
 861     OS << "\n  };\n\n";
 862
 863     OS << "  // " << Name << " Bit set.\n"
 864        << "  const uint8_t " << Name
 865        << "Bits[] = {\n    ";
 866     BitVectorEmitter BVE;
 867     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 868       Record *Reg = Order[i];
 869       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 870     }
 871     BVE.print(OS);
 872     OS << "\n  };\n\n";
 873
 874   }
 875   OS << "}\n\n";
 876
 877   OS << "extern const MCRegisterClass " << TargetName
 878      << "MCRegisterClasses[] = {\n";
 879
 880   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 881     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 882
 883     // Asserts to make sure values will fit in table assuming types from
 884     // MCRegisterInfo.h
 885     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 886     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 887     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 888
 889     OS << "  { " << '\"' << RC.getName() << "\", "
 890        << RC.getName() << ", " << RC.getName() << "Bits, "
 891        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 892        << RC.getQualifiedName() + "RegClassID" << ", "
 893        << RC.SpillSize/8 << ", "
 894        << RC.SpillAlignment/8 << ", "
 895        << RC.CopyCost << ", "
 896        << RC.Allocatable << " },\n";
 897   }
 898
 899   OS << "};\n\n";
 900
 901   EmitRegMappingTables(OS, Regs, false);
 902
 903   // Emit Reg encoding table
 904   OS << "extern const uint16_t " << TargetName;
 905   OS << "RegEncodingTable[] = {\n";
 906   // Add entry for NoRegister
 907   OS << "  0,\n";
 908   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 909     Record *Reg = Regs[i]->TheDef;
 910     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 911     uint64_t Value = 0;
 912     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 913       if (BitInit *B = dyn_cast<BitInit>(BI->getBit(b)))
 914       Value |= (uint64_t)B->getValue() << b;
 915     }
 916     OS << "  " << Value << ",\n";
 917   }
 918   OS << "};\n";       // End of HW encoding table
 919
 920   // MCRegisterInfo initialization routine.
 921   OS << "static inline void Init" << TargetName
 922      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 923      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {\n"
 924      << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 925      << Regs.size()+1 << ", RA, PC, " << TargetName << "MCRegisterClasses, "
 926      << RegisterClasses.size() << ", "
 927      << TargetName << "RegUnitRoots, "
 928      << RegBank.getNumNativeRegUnits() << ", "
 929      << TargetName << "RegDiffLists, "
 930      << TargetName << "RegStrings, "
 931      << TargetName << "SubRegIdxLists, "
 932      << (SubRegIndices.size() + 1) << ",\n"
 933      << TargetName << "SubRegIdxRanges, "
 934      << "  " << TargetName << "RegEncodingTable);\n\n";
 935
 936   EmitRegMapping(OS, Regs, false);
 937
 938   OS << "}\n\n";
 939
 940   OS << "} // End llvm namespace \n";
 941   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 942 }
 943
 944 void
 945 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 946                                      CodeGenRegBank &RegBank) {
 947   emitSourceFileHeader("Register Information Header Fragment", OS);
 948
 949   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 950   OS << "#undef GET_REGINFO_HEADER\n";
 951
 952   const std::string &TargetName = Target.getName();
 953   std::string ClassName = TargetName + "GenRegisterInfo";
 954
 955   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 956
 957   OS << "namespace llvm {\n\n";
 958
 959   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 960      << "  explicit " << ClassName
 961      << "(unsigned RA, unsigned D = 0, unsigned E = 0, unsigned PC = 0);\n"
 962      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 963      << "     { return false; }\n";
 964   if (!RegBank.getSubRegIndices().empty()) {
 965     OS << "  virtual unsigned composeSubRegIndicesImpl"
 966        << "(unsigned, unsigned) const;\n"
 967       << "  virtual const TargetRegisterClass *"
 968       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 969   }
 970   OS << "  virtual const RegClassWeight &getRegClassWeight("
 971      << "const TargetRegisterClass *RC) const;\n"
 972      << "  virtual unsigned getRegUnitWeight(unsigned RegUnit) const;\n"
 973      << "  virtual unsigned getNumRegPressureSets() const;\n"
 974      << "  virtual const char *getRegPressureSetName(unsigned Idx) const;\n"
 975      << "  virtual unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 976      << "  virtual const int *getRegClassPressureSets("
 977      << "const TargetRegisterClass *RC) const;\n"
 978      << "  virtual const int *getRegUnitPressureSets(unsigned RegUnit) const;\n"
 979      << "};\n\n";
 980
 981   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 982
 983   if (!RegisterClasses.empty()) {
 984     OS << "namespace " << RegisterClasses[0]->Namespace
 985        << " { // Register classes\n";
 986
 987     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 988       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 989       const std::string &Name = RC.getName();
 990
 991       // Output the extern for the instance.
 992       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 993     }
 994     OS << "} // end of namespace " << TargetName << "\n\n";
 995   }
 996   OS << "} // End llvm namespace \n";
 997   OS << "#endif // GET_REGINFO_HEADER\n\n";
 998 }
 999
1000 //
1001 // runTargetDesc - Output the target register and register file descriptions.
1002 //
1003 void
1004 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
1005                                    CodeGenRegBank &RegBank){
1006   emitSourceFileHeader("Target Register and Register Classes Information", OS);
1007
1008   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
1009   OS << "#undef GET_REGINFO_TARGET_DESC\n";
1010
1011   OS << "namespace llvm {\n\n";
1012
1013   // Get access to MCRegisterClass data.
1014   OS << "extern const MCRegisterClass " << Target.getName()
1015      << "MCRegisterClasses[];\n";
1016
1017   // Start out by emitting each of the register classes.
1018   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
1019   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
1020
1021   // Collect all registers belonging to any allocatable class.
1022   std::set<Record*> AllocatableRegs;
1023
1024   // Collect allocatable registers.
1025   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1026     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1027     ArrayRef<Record*> Order = RC.getOrder();
1028
1029     if (RC.Allocatable)
1030       AllocatableRegs.insert(Order.begin(), Order.end());
1031   }
1032
1033   // Build a shared array of value types.
1034   SequenceToOffsetTable<SmallVector<MVT::SimpleValueType, 4> > VTSeqs;
1035   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
1036     VTSeqs.add(RegisterClasses[rc]->VTs);
1037   VTSeqs.layout();
1038   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
1039   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
1040   OS << "};\n";
1041
1042   // Emit SubRegIndex names, skipping 0.
1043   OS << "\nstatic const char *const SubRegIndexNameTable[] = { \"";
1044   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1045     OS << SubRegIndices[i]->getName();
1046     if (i + 1 != e)
1047       OS << "\", \"";
1048   }
1049   OS << "\" };\n\n";
1050
1051   // Emit SubRegIndex lane masks, including 0.
1052   OS << "\nstatic const unsigned SubRegIndexLaneMaskTable[] = {\n  ~0u,\n";
1053   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1054     OS << format("  0x%08x, // ", SubRegIndices[i]->LaneMask)
1055        << SubRegIndices[i]->getName() << '\n';
1056   }
1057   OS << " };\n\n";
1058
1059   OS << "\n";
1060
1061   // Now that all of the structs have been emitted, emit the instances.
1062   if (!RegisterClasses.empty()) {
1063     OS << "\nstatic const TargetRegisterClass *const "
1064        << "NullRegClasses[] = { NULL };\n\n";
1065
1066     // Emit register class bit mask tables. The first bit mask emitted for a
1067     // register class, RC, is the set of sub-classes, including RC itself.
1068     //
1069     // If RC has super-registers, also create a list of subreg indices and bit
1070     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
1071     // SuperRC, that satisfies:
1072     //
1073     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
1074     //
1075     // The 0-terminated list of subreg indices starts at:
1076     //
1077     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
1078     //
1079     // The corresponding bitmasks follow the sub-class mask in memory. Each
1080     // mask has RCMaskWords uint32_t entries.
1081     //
1082     // Every bit mask present in the list has at least one bit set.
1083
1084     // Compress the sub-reg index lists.
1085     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
1086     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
1087     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
1088     BitVector MaskBV(RegisterClasses.size());
1089
1090     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1091       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1092       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
1093       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
1094
1095       // Emit super-reg class masks for any relevant SubRegIndices that can
1096       // project into RC.
1097       IdxList &SRIList = SuperRegIdxLists[rc];
1098       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1099         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1100         MaskBV.reset();
1101         RC.getSuperRegClasses(Idx, MaskBV);
1102         if (MaskBV.none())
1103           continue;
1104         SRIList.push_back(Idx);
1105         OS << "\n  ";
1106         printBitVectorAsHex(OS, MaskBV, 32);
1107         OS << "// " << Idx->getName();
1108       }
1109       SuperRegIdxSeqs.add(SRIList);
1110       OS << "\n};\n\n";
1111     }
1112
1113     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
1114     SuperRegIdxSeqs.layout();
1115     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
1116     OS << "};\n\n";
1117
1118     // Emit NULL terminated super-class lists.
1119     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
1120       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
1121       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
1122
1123       // Skip classes without supers.  We can reuse NullRegClasses.
1124       if (Supers.empty())
1125         continue;
1126
1127       OS << "static const TargetRegisterClass *const "
1128          << RC.getName() << "Superclasses[] = {\n";
1129       for (unsigned i = 0; i != Supers.size(); ++i)
1130         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
1131       OS << "  NULL\n};\n\n";
1132     }
1133
1134     // Emit methods.
1135     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1136       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1137       if (!RC.AltOrderSelect.empty()) {
1138         OS << "\nstatic inline unsigned " << RC.getName()
1139            << "AltOrderSelect(const MachineFunction &MF) {"
1140            << RC.AltOrderSelect << "}\n\n"
1141            << "static ArrayRef<MCPhysReg> " << RC.getName()
1142            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
1143         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
1144           ArrayRef<Record*> Elems = RC.getOrder(oi);
1145           if (!Elems.empty()) {
1146             OS << "  static const MCPhysReg AltOrder" << oi << "[] = {";
1147             for (unsigned elem = 0; elem != Elems.size(); ++elem)
1148               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
1149             OS << " };\n";
1150           }
1151         }
1152         OS << "  const MCRegisterClass &MCR = " << Target.getName()
1153            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
1154            << "  const ArrayRef<MCPhysReg> Order[] = {\n"
1155            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
1156         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
1157           if (RC.getOrder(oi).empty())
1158             OS << "),\n    ArrayRef<MCPhysReg>(";
1159           else
1160             OS << "),\n    makeArrayRef(AltOrder" << oi;
1161         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
1162            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
1163            << ");\n  return Order[Select];\n}\n";
1164         }
1165     }
1166
1167     // Now emit the actual value-initialized register class instances.
1168     OS << "namespace " << RegisterClasses[0]->Namespace
1169        << " {   // Register class instances\n";
1170
1171     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1172       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1173       OS << "  extern const TargetRegisterClass "
1174          << RegisterClasses[i]->getName() << "RegClass = {\n    "
1175          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
1176          << "RegClassID],\n    "
1177          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
1178          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1179          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
1180       if (RC.getSuperClasses().empty())
1181         OS << "NullRegClasses,\n    ";
1182       else
1183         OS << RC.getName() << "Superclasses,\n    ";
1184       if (RC.AltOrderSelect.empty())
1185         OS << "0\n";
1186       else
1187         OS << RC.getName() << "GetRawAllocationOrder\n";
1188       OS << "  };\n\n";
1189     }
1190
1191     OS << "}\n";
1192   }
1193
1194   OS << "\nnamespace {\n";
1195   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1196   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
1197     OS << "    &" << RegisterClasses[i]->getQualifiedName()
1198        << "RegClass,\n";
1199   OS << "  };\n";
1200   OS << "}\n";       // End of anonymous namespace...
1201
1202   // Emit extra information about registers.
1203   const std::string &TargetName = Target.getName();
1204   OS << "\nstatic const TargetRegisterInfoDesc "
1205      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1206   OS << "  { 0, 0 },\n";
1207
1208   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
1209   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1210     const CodeGenRegister &Reg = *Regs[i];
1211     OS << "  { ";
1212     OS << Reg.CostPerUse << ", "
1213        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
1214   }
1215   OS << "};\n";      // End of register descriptors...
1216
1217
1218   std::string ClassName = Target.getName() + "GenRegisterInfo";
1219
1220   if (!SubRegIndices.empty())
1221     emitComposeSubRegIndices(OS, RegBank, ClassName);
1222
1223   // Emit getSubClassWithSubReg.
1224   if (!SubRegIndices.empty()) {
1225     OS << "const TargetRegisterClass *" << ClassName
1226        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1227        << " const {\n";
1228     // Use the smallest type that can hold a regclass ID with room for a
1229     // sentinel.
1230     if (RegisterClasses.size() < UINT8_MAX)
1231       OS << "  static const uint8_t Table[";
1232     else if (RegisterClasses.size() < UINT16_MAX)
1233       OS << "  static const uint16_t Table[";
1234     else
1235       PrintFatalError("Too many register classes.");
1236     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
1237     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1238       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1239       OS << "    {\t// " << RC.getName() << "\n";
1240       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1241         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1242         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1243           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1244              << " -> " << SRC->getName() << "\n";
1245         else
1246           OS << "      0,\t// " << Idx->getName() << "\n";
1247       }
1248       OS << "    },\n";
1249     }
1250     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1251        << "  if (!Idx) return RC;\n  --Idx;\n"
1252        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1253        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1254        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1255   }
1256
1257   EmitRegUnitPressure(OS, RegBank, ClassName);
1258
1259   // Emit the constructor of the class...
1260   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1261   OS << "extern const MCPhysReg " << TargetName << "RegDiffLists[];\n";
1262   OS << "extern const char " << TargetName << "RegStrings[];\n";
1263   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2];\n";
1264   OS << "extern const uint16_t " << TargetName << "SubRegIdxLists[];\n";
1265   OS << "extern const MCRegisterInfo::SubRegCoveredBits "
1266      << TargetName << "SubRegIdxRanges[];\n";
1267   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1268
1269   EmitRegMappingTables(OS, Regs, true);
1270
1271   OS << ClassName << "::\n" << ClassName
1272      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour, unsigned PC)\n"
1273      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1274      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1275      << "             SubRegIndexNameTable, SubRegIndexLaneMaskTable, 0x";
1276   OS.write_hex(RegBank.CoveringLanes);
1277   OS << ") {\n"
1278      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1279      << Regs.size()+1 << ", RA, PC,\n                     " << TargetName
1280      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1281      << "                     " << TargetName << "RegUnitRoots,\n"
1282      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1283      << "                     " << TargetName << "RegDiffLists,\n"
1284      << "                     " << TargetName << "RegStrings,\n"
1285      << "                     " << TargetName << "SubRegIdxLists,\n"
1286      << "                     " << SubRegIndices.size() + 1 << ",\n"
1287      << "                     " << TargetName << "SubRegIdxRanges,\n"
1288      << "                     " << TargetName << "RegEncodingTable);\n\n";
1289
1290   EmitRegMapping(OS, Regs, true);
1291
1292   OS << "}\n\n";
1293
1294
1295   // Emit CalleeSavedRegs information.
1296   std::vector<Record*> CSRSets =
1297     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1298   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1299     Record *CSRSet = CSRSets[i];
1300     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1301     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1302
1303     // Emit the *_SaveList list of callee-saved registers.
1304     OS << "static const MCPhysReg " << CSRSet->getName()
1305        << "_SaveList[] = { ";
1306     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1307       OS << getQualifiedName((*Regs)[r]) << ", ";
1308     OS << "0 };\n";
1309
1310     // Emit the *_RegMask bit mask of call-preserved registers.
1311     OS << "static const uint32_t " << CSRSet->getName()
1312        << "_RegMask[] = { ";
1313     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1314     OS << "};\n";
1315   }
1316   OS << "\n\n";
1317
1318   OS << "} // End llvm namespace \n";
1319   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1320 }
1321
1322 void RegisterInfoEmitter::run(raw_ostream &OS) {
1323   CodeGenTarget Target(Records);
1324   CodeGenRegBank &RegBank = Target.getRegBank();
1325   RegBank.computeDerivedInfo();
1326
1327   runEnums(OS, Target, RegBank);
1328   runMCDesc(OS, Target, RegBank);
1329   runTargetHeader(OS, Target, RegBank);
1330   runTargetDesc(OS, Target, RegBank);
1331 }
1332
1333 namespace llvm {
1334
1335 void EmitRegisterInfo(RecordKeeper &RK, raw_ostream &OS) {
1336   RegisterInfoEmitter(RK).run(OS);
1337 }
1338
1339 } // End llvm namespace