utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void
  31 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  32                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  33   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  34
  35   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  36   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  37
  38   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  39
  40   EmitSourceFileHeader("Target Register Enum Values", OS);
  41
  42   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  43   OS << "#undef GET_REGINFO_ENUM\n";
  44
  45   OS << "namespace llvm {\n\n";
  46
  47   OS << "class MCRegisterClass;\n"
  48      << "extern const MCRegisterClass " << Namespace
  49      << "MCRegisterClasses[];\n\n";
  50
  51   if (!Namespace.empty())
  52     OS << "namespace " << Namespace << " {\n";
  53   OS << "enum {\n  NoRegister,\n";
  54
  55   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  56     OS << "  " << Registers[i]->getName() << " = " <<
  57       Registers[i]->EnumValue << ",\n";
  58   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  59          "Register enum value mismatch!");
  60   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  61   OS << "};\n";
  62   if (!Namespace.empty())
  63     OS << "}\n";
  64
  65   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  66   if (!RegisterClasses.empty()) {
  67
  68     // RegisterClass enums are stored as uint16_t in the tables.
  69     assert(RegisterClasses.size() <= 0xffff &&
  70            "Too many register classes to fit in tables");
  71
  72     OS << "\n// Register classes\n";
  73     if (!Namespace.empty())
  74       OS << "namespace " << Namespace << " {\n";
  75     OS << "enum {\n";
  76     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  77       if (i) OS << ",\n";
  78       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  79       OS << " = " << i;
  80     }
  81     OS << "\n  };\n";
  82     if (!Namespace.empty())
  83       OS << "}\n";
  84   }
  85
  86   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  87   // If the only definition is the default NoRegAltName, we don't need to
  88   // emit anything.
  89   if (RegAltNameIndices.size() > 1) {
  90     OS << "\n// Register alternate name indices\n";
  91     if (!Namespace.empty())
  92       OS << "namespace " << Namespace << " {\n";
  93     OS << "enum {\n";
  94     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  95       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  96     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  97     OS << "};\n";
  98     if (!Namespace.empty())
  99       OS << "}\n";
 100   }
 101
 102   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 103   if (!SubRegIndices.empty()) {
 104     OS << "\n// Subregister indices\n";
 105     std::string Namespace =
 106       SubRegIndices[0]->getNamespace();
 107     if (!Namespace.empty())
 108       OS << "namespace " << Namespace << " {\n";
 109     OS << "enum {\n  NoSubRegister,\n";
 110     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 111       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 112     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 113     if (!Namespace.empty())
 114       OS << "}\n";
 115   }
 116
 117   OS << "} // End llvm namespace \n";
 118   OS << "#endif // GET_REGINFO_ENUM\n\n";
 119 }
 120
 121 void
 122 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 123                                     const std::vector<CodeGenRegister*> &Regs,
 124                                     bool isCtor) {
 125
 126   // Collect all information about dwarf register numbers
 127   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 128   DwarfRegNumsMapTy DwarfRegNums;
 129
 130   // First, just pull all provided information to the map
 131   unsigned maxLength = 0;
 132   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 133     Record *Reg = Regs[i]->TheDef;
 134     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 135     maxLength = std::max((size_t)maxLength, RegNums.size());
 136     if (DwarfRegNums.count(Reg))
 137       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 138              << "specified multiple times\n";
 139     DwarfRegNums[Reg] = RegNums;
 140   }
 141
 142   if (!maxLength)
 143     return;
 144
 145   // Now we know maximal length of number list. Append -1's, where needed
 146   for (DwarfRegNumsMapTy::iterator
 147        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 148     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 149       I->second.push_back(-1);
 150
 151   // Emit reverse information about the dwarf register numbers.
 152   for (unsigned j = 0; j < 2; ++j) {
 153     OS << "  switch (";
 154     if (j == 0)
 155       OS << "DwarfFlavour";
 156     else
 157       OS << "EHFlavour";
 158     OS << ") {\n"
 159      << "  default:\n"
 160      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 161
 162     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 163       OS << "  case " << i << ":\n";
 164       for (DwarfRegNumsMapTy::iterator
 165              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 166         int DwarfRegNo = I->second[i];
 167         if (DwarfRegNo < 0)
 168           continue;
 169         OS << "    ";
 170         if (!isCtor)
 171           OS << "RI->";
 172         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 173            << getQualifiedName(I->first) << ", ";
 174         if (j == 0)
 175           OS << "false";
 176         else
 177           OS << "true";
 178         OS << " );\n";
 179       }
 180       OS << "    break;\n";
 181     }
 182     OS << "  }\n";
 183   }
 184
 185   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 186     Record *Reg = Regs[i]->TheDef;
 187     const RecordVal *V = Reg->getValue("DwarfAlias");
 188     if (!V || !V->getValue())
 189       continue;
 190
 191     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 192     Record *Alias = DI->getDef();
 193     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 194   }
 195
 196   // Emit information about the dwarf register numbers.
 197   for (unsigned j = 0; j < 2; ++j) {
 198     OS << "  switch (";
 199     if (j == 0)
 200       OS << "DwarfFlavour";
 201     else
 202       OS << "EHFlavour";
 203     OS << ") {\n"
 204        << "  default:\n"
 205        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 206
 207     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 208       OS << "  case " << i << ":\n";
 209       // Sort by name to get a stable order.
 210       for (DwarfRegNumsMapTy::iterator
 211              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 212         int RegNo = I->second[i];
 213         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 214           continue;
 215
 216         OS << "    ";
 217         if (!isCtor)
 218           OS << "RI->";
 219         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 220            <<  RegNo << ", ";
 221         if (j == 0)
 222           OS << "false";
 223         else
 224           OS << "true";
 225         OS << " );\n";
 226       }
 227       OS << "    break;\n";
 228     }
 229     OS << "  }\n";
 230   }
 231 }
 232
 233 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 234 // Width is the number of bits per hex number.
 235 static void printBitVectorAsHex(raw_ostream &OS,
 236                                 const BitVector &Bits,
 237                                 unsigned Width) {
 238   assert(Width <= 32 && "Width too large");
 239   unsigned Digits = (Width + 3) / 4;
 240   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 241     unsigned Value = 0;
 242     for (unsigned j = 0; j != Width && i + j != e; ++j)
 243       Value |= Bits.test(i + j) << j;
 244     OS << format("0x%0*x, ", Digits, Value);
 245   }
 246 }
 247
 248 // Helper to emit a set of bits into a constant byte array.
 249 class BitVectorEmitter {
 250   BitVector Values;
 251 public:
 252   void add(unsigned v) {
 253     if (v >= Values.size())
 254       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 255     Values[v] = true;
 256   }
 257
 258   void print(raw_ostream &OS) {
 259     printBitVectorAsHex(OS, Values, 8);
 260   }
 261 };
 262
 263 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 264   OS << getQualifiedName(Reg->TheDef);
 265 }
 266
 267 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 268   OS << getEnumName(VT);
 269 }
 270
 271 //
 272 // runMCDesc - Print out MC register descriptions.
 273 //
 274 void
 275 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 276                                CodeGenRegBank &RegBank) {
 277   EmitSourceFileHeader("MC Register Information", OS);
 278
 279   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 280   OS << "#undef GET_REGINFO_MC_DESC\n";
 281
 282   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 283   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 284   RegBank.computeOverlaps(Overlaps);
 285
 286   // The lists of sub-registers, super-registers, and overlaps all go in the
 287   // same array. That allows us to share suffixes.
 288   typedef std::vector<const CodeGenRegister*> RegVec;
 289   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 290   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 291   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 292
 293   // Precompute register lists for the SequenceToOffsetTable.
 294   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 295     const CodeGenRegister *Reg = Regs[i];
 296
 297     // Compute the ordered sub-register list.
 298     SetVector<const CodeGenRegister*> SR;
 299     Reg->addSubRegsPreOrder(SR, RegBank);
 300     RegVec &SubRegList = SubRegLists[i];
 301     SubRegList.assign(SR.begin(), SR.end());
 302     RegSeqs.add(SubRegList);
 303
 304     // Super-registers are already computed.
 305     const RegVec &SuperRegList = Reg->getSuperRegs();
 306     RegSeqs.add(SuperRegList);
 307
 308     // The list of overlaps doesn't need to have any particular order, except
 309     // Reg itself must be the first element. Pick an ordering that has one of
 310     // the other lists as a suffix.
 311     RegVec &OverlapList = OverlapLists[i];
 312     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 313                            SubRegList : SuperRegList;
 314     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 315
 316     // First element is Reg itself.
 317     OverlapList.push_back(Reg);
 318     Omit.insert(Reg);
 319
 320     // Any elements not in Suffix.
 321     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 322     std::set_difference(OSet.begin(), OSet.end(),
 323                         Omit.begin(), Omit.end(),
 324                         std::back_inserter(OverlapList),
 325                         CodeGenRegister::Less());
 326
 327     // Finally, Suffix itself.
 328     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 329     RegSeqs.add(OverlapList);
 330   }
 331
 332   // Compute the final layout of the sequence table.
 333   RegSeqs.layout();
 334
 335   OS << "namespace llvm {\n\n";
 336
 337   const std::string &TargetName = Target.getName();
 338
 339   // Emit the shared table of register lists.
 340   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 341   RegSeqs.emit(OS, printRegister);
 342   OS << "};\n\n";
 343
 344   OS << "extern const MCRegisterDesc " << TargetName
 345      << "RegDesc[] = { // Descriptors\n";
 346   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 347
 348   // Emit the register descriptors now.
 349   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 350     const CodeGenRegister *Reg = Regs[i];
 351     OS << "  { \"" << Reg->getName() << "\", "
 352        << RegSeqs.get(OverlapLists[i]) << ", "
 353        << RegSeqs.get(SubRegLists[i]) << ", "
 354        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 355   }
 356   OS << "};\n\n";      // End of register descriptors...
 357
 358   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 359
 360   // Loop over all of the register classes... emitting each one.
 361   OS << "namespace {     // Register classes...\n";
 362
 363   // Emit the register enum value arrays for each RegisterClass
 364   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 365     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 366     ArrayRef<Record*> Order = RC.getOrder();
 367
 368     // Give the register class a legal C name if it's anonymous.
 369     std::string Name = RC.getName();
 370
 371     // Emit the register list now.
 372     OS << "  // " << Name << " Register Class...\n"
 373        << "  const uint16_t " << Name
 374        << "[] = {\n    ";
 375     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 376       Record *Reg = Order[i];
 377       OS << getQualifiedName(Reg) << ", ";
 378     }
 379     OS << "\n  };\n\n";
 380
 381     OS << "  // " << Name << " Bit set.\n"
 382        << "  const uint8_t " << Name
 383        << "Bits[] = {\n    ";
 384     BitVectorEmitter BVE;
 385     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 386       Record *Reg = Order[i];
 387       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 388     }
 389     BVE.print(OS);
 390     OS << "\n  };\n\n";
 391
 392   }
 393   OS << "}\n\n";
 394
 395   OS << "extern const MCRegisterClass " << TargetName
 396      << "MCRegisterClasses[] = {\n";
 397
 398   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 399     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 400
 401     // Asserts to make sure values will fit in table assuming types from
 402     // MCRegisterInfo.h
 403     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 404     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 405     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 406
 407     OS << "  { " << '\"' << RC.getName() << "\", "
 408        << RC.getName() << ", " << RC.getName() << "Bits, "
 409        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 410        << RC.getQualifiedName() + "RegClassID" << ", "
 411        << RC.SpillSize/8 << ", "
 412        << RC.SpillAlignment/8 << ", "
 413        << RC.CopyCost << ", "
 414        << RC.Allocatable << " },\n";
 415   }
 416
 417   OS << "};\n\n";
 418
 419   // Emit the data table for getSubReg().
 420   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 421   if (SubRegIndices.size()) {
 422     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 423        << SubRegIndices.size() << "] = {\n";
 424     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 425       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 426       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 427       if (SRM.empty()) {
 428         OS << "  {0},\n";
 429         continue;
 430       }
 431       OS << "  {";
 432       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 433         // FIXME: We really should keep this to 80 columns...
 434         CodeGenRegister::SubRegMap::const_iterator SubReg =
 435           SRM.find(SubRegIndices[j]);
 436         if (SubReg != SRM.end())
 437           OS << getQualifiedName(SubReg->second->TheDef);
 438         else
 439           OS << "0";
 440         if (j != je - 1)
 441           OS << ", ";
 442       }
 443       OS << "}" << (i != e ? "," : "") << "\n";
 444     }
 445     OS << "};\n\n";
 446     OS << "const uint16_t *get" << TargetName
 447        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 448        << "SubRegTable;\n}\n\n";
 449   }
 450
 451   // MCRegisterInfo initialization routine.
 452   OS << "static inline void Init" << TargetName
 453      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 454      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 455   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 456      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 457      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 458   if (SubRegIndices.size() != 0)
 459     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 460        << SubRegIndices.size() << ");\n\n";
 461   else
 462     OS << "NULL, 0);\n\n";
 463
 464   EmitRegMapping(OS, Regs, false);
 465
 466   OS << "}\n\n";
 467
 468   OS << "} // End llvm namespace \n";
 469   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 470 }
 471
 472 void
 473 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 474                                      CodeGenRegBank &RegBank) {
 475   EmitSourceFileHeader("Register Information Header Fragment", OS);
 476
 477   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 478   OS << "#undef GET_REGINFO_HEADER\n";
 479
 480   const std::string &TargetName = Target.getName();
 481   std::string ClassName = TargetName + "GenRegisterInfo";
 482
 483   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 484   OS << "#include <string>\n\n";
 485
 486   OS << "namespace llvm {\n\n";
 487
 488   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 489      << "  explicit " << ClassName
 490      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 491      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 492      << "     { return false; }\n"
 493      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 494      << "  const TargetRegisterClass *"
 495         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 496      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 497         "const TargetRegisterClass*, const TargetRegisterClass*, "
 498         "unsigned) const;\n"
 499      << "};\n\n";
 500
 501   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 502
 503   if (!RegisterClasses.empty()) {
 504     OS << "namespace " << RegisterClasses[0]->Namespace
 505        << " { // Register classes\n";
 506
 507     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 508       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 509       const std::string &Name = RC.getName();
 510
 511       // Output the extern for the instance.
 512       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 513       // Output the extern for the pointer to the instance (should remove).
 514       OS << "  static const TargetRegisterClass * const " << Name
 515          << "RegisterClass = &" << Name << "RegClass;\n";
 516     }
 517     OS << "} // end of namespace " << TargetName << "\n\n";
 518   }
 519   OS << "} // End llvm namespace \n";
 520   OS << "#endif // GET_REGINFO_HEADER\n\n";
 521 }
 522
 523 //
 524 // runTargetDesc - Output the target register and register file descriptions.
 525 //
 526 void
 527 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 528                                    CodeGenRegBank &RegBank){
 529   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 530
 531   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 532   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 533
 534   OS << "namespace llvm {\n\n";
 535
 536   // Get access to MCRegisterClass data.
 537   OS << "extern const MCRegisterClass " << Target.getName()
 538      << "MCRegisterClasses[];\n";
 539
 540   // Start out by emitting each of the register classes.
 541   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 542
 543   // Collect all registers belonging to any allocatable class.
 544   std::set<Record*> AllocatableRegs;
 545
 546   // Collect allocatable registers.
 547   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 548     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 549     ArrayRef<Record*> Order = RC.getOrder();
 550
 551     if (RC.Allocatable)
 552       AllocatableRegs.insert(Order.begin(), Order.end());
 553   }
 554
 555   // Build a shared array of value types.
 556   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 557   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 558     VTSeqs.add(RegisterClasses[rc]->VTs);
 559   VTSeqs.layout();
 560   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 561   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 562   OS << "};\n";
 563
 564   // Now that all of the structs have been emitted, emit the instances.
 565   if (!RegisterClasses.empty()) {
 566     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 567
 568     OS << "\nstatic const TargetRegisterClass *const "
 569        << "NullRegClasses[] = { NULL };\n\n";
 570
 571     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 572
 573     if (NumSubRegIndices) {
 574       // Compute the super-register classes for each RegisterClass
 575       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 576         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 577         for (DenseMap<Record*,Record*>::const_iterator
 578              i = RC.SubRegClasses.begin(),
 579              e = RC.SubRegClasses.end(); i != e; ++i) {
 580           // Find the register class number of i->second for SuperRegClassMap.
 581           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 582           assert(RC2 && "Invalid register class in SubRegClasses");
 583           SuperRegClassMap[RC2->EnumValue].insert(rc);
 584         }
 585       }
 586
 587       // Emit the super-register classes for each RegisterClass
 588       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 589         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 590
 591         // Give the register class a legal C name if it's anonymous.
 592         std::string Name = RC.getName();
 593
 594         OS << "// " << Name
 595            << " Super-register Classes...\n"
 596            << "static const TargetRegisterClass *const "
 597            << Name << "SuperRegClasses[] = {\n  ";
 598
 599         bool Empty = true;
 600         std::map<unsigned, std::set<unsigned> >::iterator I =
 601           SuperRegClassMap.find(rc);
 602         if (I != SuperRegClassMap.end()) {
 603           for (std::set<unsigned>::iterator II = I->second.begin(),
 604                  EE = I->second.end(); II != EE; ++II) {
 605             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 606             if (!Empty)
 607               OS << ", ";
 608             OS << "&" << RC2.getQualifiedName() << "RegClass";
 609             Empty = false;
 610           }
 611         }
 612
 613         OS << (!Empty ? ", " : "") << "NULL";
 614         OS << "\n};\n\n";
 615       }
 616     }
 617
 618     // Emit the sub-classes array for each RegisterClass
 619     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 620       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 621
 622       // Give the register class a legal C name if it's anonymous.
 623       std::string Name = RC.getName();
 624
 625       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 626       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 627       OS << "\n};\n\n";
 628     }
 629
 630     // Emit NULL terminated super-class lists.
 631     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 632       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 633       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 634
 635       // Skip classes without supers.  We can reuse NullRegClasses.
 636       if (Supers.empty())
 637         continue;
 638
 639       OS << "static const TargetRegisterClass *const "
 640          << RC.getName() << "Superclasses[] = {\n";
 641       for (unsigned i = 0; i != Supers.size(); ++i)
 642         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 643       OS << "  NULL\n};\n\n";
 644     }
 645
 646     // Emit methods.
 647     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 648       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 649       if (!RC.AltOrderSelect.empty()) {
 650         OS << "\nstatic inline unsigned " << RC.getName()
 651            << "AltOrderSelect(const MachineFunction &MF) {"
 652            << RC.AltOrderSelect << "}\n\n"
 653            << "static ArrayRef<uint16_t> " << RC.getName()
 654            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 655         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 656           ArrayRef<Record*> Elems = RC.getOrder(oi);
 657           if (!Elems.empty()) {
 658             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 659             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 660               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 661             OS << " };\n";
 662           }
 663         }
 664         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 665            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 666            << "  const ArrayRef<uint16_t> Order[] = {\n"
 667            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 668         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 669           if (RC.getOrder(oi).empty())
 670             OS << "),\n    ArrayRef<uint16_t>(";
 671           else
 672             OS << "),\n    makeArrayRef(AltOrder" << oi;
 673         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 674            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 675            << ");\n  return Order[Select];\n}\n";
 676         }
 677     }
 678
 679     // Now emit the actual value-initialized register class instances.
 680     OS << "namespace " << RegisterClasses[0]->Namespace
 681        << " {   // Register class instances\n";
 682
 683     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 684       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 685       OS << "  extern const TargetRegisterClass "
 686          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 687          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 688          << "RegClassID],\n    "
 689          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 690          << RC.getName() << "SubclassMask,\n    ";
 691       if (RC.getSuperClasses().empty())
 692         OS << "NullRegClasses,\n    ";
 693       else
 694         OS << RC.getName() << "Superclasses,\n    ";
 695       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 696          << "RegClasses,\n    ";
 697       if (RC.AltOrderSelect.empty())
 698         OS << "0\n";
 699       else
 700         OS << RC.getName() << "GetRawAllocationOrder\n";
 701       OS << "  };\n\n";
 702     }
 703
 704     OS << "}\n";
 705   }
 706
 707   OS << "\nnamespace {\n";
 708   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 709   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 710     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 711        << "RegClass,\n";
 712   OS << "  };\n";
 713   OS << "}\n";       // End of anonymous namespace...
 714
 715   // Emit extra information about registers.
 716   const std::string &TargetName = Target.getName();
 717   OS << "\n  static const TargetRegisterInfoDesc "
 718      << TargetName << "RegInfoDesc[] = "
 719      << "{ // Extra Descriptors\n";
 720   OS << "    { 0, 0 },\n";
 721
 722   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 723   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 724     const CodeGenRegister &Reg = *Regs[i];
 725     OS << "    { ";
 726     OS << Reg.CostPerUse << ", "
 727        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 728   }
 729   OS << "  };\n";      // End of register descriptors...
 730
 731
 732   // Calculate the mapping of subregister+index pairs to physical registers.
 733   // This will also create further anonymous indices.
 734   unsigned NamedIndices = RegBank.getNumNamedIndices();
 735
 736   // Emit SubRegIndex names, skipping 0
 737   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 738   OS << "\n  static const char *const " << TargetName
 739      << "SubRegIndexTable[] = { \"";
 740   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 741     OS << SubRegIndices[i]->getName();
 742     if (i+1 != e)
 743       OS << "\", \"";
 744   }
 745   OS << "\" };\n\n";
 746
 747   // Emit names of the anonymous subreg indices.
 748   if (SubRegIndices.size() > NamedIndices) {
 749     OS << "  enum {";
 750     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 751       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 752       if (i+1 != e)
 753         OS << ',';
 754     }
 755     OS << "\n  };\n\n";
 756   }
 757   OS << "\n";
 758
 759   std::string ClassName = Target.getName() + "GenRegisterInfo";
 760
 761   // Emit composeSubRegIndices
 762   OS << "unsigned " << ClassName
 763      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 764      << "  switch (IdxA) {\n"
 765      << "  default:\n    return IdxB;\n";
 766   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 767     bool Open = false;
 768     for (unsigned j = 0; j != e; ++j) {
 769       if (CodeGenSubRegIndex *Comp =
 770             SubRegIndices[i]->compose(SubRegIndices[j])) {
 771         if (!Open) {
 772           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 773              << ": switch(IdxB) {\n    default: return IdxB;\n";
 774           Open = true;
 775         }
 776         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 777            << ": return " << Comp->getQualifiedName() << ";\n";
 778       }
 779     }
 780     if (Open)
 781       OS << "    }\n";
 782   }
 783   OS << "  }\n}\n\n";
 784
 785   // Emit getSubClassWithSubReg.
 786   OS << "const TargetRegisterClass *" << ClassName
 787      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 788         " const {\n";
 789   if (SubRegIndices.empty()) {
 790     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 791        << "  return RC;\n";
 792   } else {
 793     // Use the smallest type that can hold a regclass ID with room for a
 794     // sentinel.
 795     if (RegisterClasses.size() < UINT8_MAX)
 796       OS << "  static const uint8_t Table[";
 797     else if (RegisterClasses.size() < UINT16_MAX)
 798       OS << "  static const uint16_t Table[";
 799     else
 800       throw "Too many register classes.";
 801     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 802     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 803       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 804       OS << "    {\t// " << RC.getName() << "\n";
 805       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 806         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 807         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 808           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 809              << " -> " << SRC->getName() << "\n";
 810         else
 811           OS << "      0,\t// " << Idx->getName() << "\n";
 812       }
 813       OS << "    },\n";
 814     }
 815     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 816        << "  if (!Idx) return RC;\n  --Idx;\n"
 817        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 818        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 819        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 820   }
 821   OS << "}\n\n";
 822
 823   // Emit getMatchingSuperRegClass.
 824   OS << "const TargetRegisterClass *" << ClassName
 825      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 826         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 827   if (SubRegIndices.empty()) {
 828     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 829   } else {
 830     // We need to find the largest sub-class of A such that every register has
 831     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 832     // super-register classes that map into B. Then compute the largest common
 833     // sub-class with A by taking advantage of the register class ordering,
 834     // like getCommonSubClass().
 835
 836     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 837     // the number of 32-bit words required to represent all register classes.
 838     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 839     BitVector BV(RegisterClasses.size());
 840
 841     OS << "  static const uint32_t Table[" << RegisterClasses.size()
 842        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 843     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 844       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 845       OS << "    {\t// " << RC.getName() << "\n";
 846       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 847         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 848         BV.reset();
 849         RC.getSuperRegClasses(Idx, BV);
 850         OS << "      { ";
 851         printBitVectorAsHex(OS, BV, 32);
 852         OS << "},\t// " << Idx->getName() << '\n';
 853       }
 854       OS << "    },\n";
 855     }
 856     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 857        << "  --Idx;\n"
 858        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 859        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
 860        << "  const uint32_t *SC = A->getSubClassMask();\n"
 861        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 862        << "    if (unsigned Common = TV[i] & SC[i])\n"
 863        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 864        << "  return 0;\n";
 865   }
 866   OS << "}\n\n";
 867
 868   // Emit the constructor of the class...
 869   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 870   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
 871   if (SubRegIndices.size() != 0)
 872     OS << "extern const uint16_t *get" << TargetName
 873        << "SubRegTable();\n";
 874
 875   OS << ClassName << "::\n" << ClassName
 876      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 877      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 878      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 879      << "             " << TargetName << "SubRegIndexTable) {\n"
 880      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 881      << Regs.size()+1 << ", RA,\n                     " << TargetName
 882      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
 883      << "                     " << TargetName << "RegLists,\n"
 884      << "                     ";
 885   if (SubRegIndices.size() != 0)
 886     OS << "get" << TargetName << "SubRegTable(), "
 887        << SubRegIndices.size() << ");\n\n";
 888   else
 889     OS << "NULL, 0);\n\n";
 890
 891   EmitRegMapping(OS, Regs, true);
 892
 893   OS << "}\n\n";
 894
 895
 896   // Emit CalleeSavedRegs information.
 897   std::vector<Record*> CSRSets =
 898     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 899   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 900     Record *CSRSet = CSRSets[i];
 901     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 902     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 903
 904     // Emit the *_SaveList list of callee-saved registers.
 905     OS << "static const uint16_t " << CSRSet->getName()
 906        << "_SaveList[] = { ";
 907     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 908       OS << getQualifiedName((*Regs)[r]) << ", ";
 909     OS << "0 };\n";
 910
 911     // Emit the *_RegMask bit mask of call-preserved registers.
 912     OS << "static const uint32_t " << CSRSet->getName()
 913        << "_RegMask[] = { ";
 914     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 915     OS << "};\n";
 916   }
 917   OS << "\n\n";
 918
 919   OS << "} // End llvm namespace \n";
 920   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 921 }
 922
 923 void RegisterInfoEmitter::run(raw_ostream &OS) {
 924   CodeGenTarget Target(Records);
 925   CodeGenRegBank &RegBank = Target.getRegBank();
 926   RegBank.computeDerivedInfo();
 927
 928   runEnums(OS, Target, RegBank);
 929   runMCDesc(OS, Target, RegBank);
 930   runTargetHeader(OS, Target, RegBank);
 931   runTargetDesc(OS, Target, RegBank);
 932 }