utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "Record.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/Support/Format.h"
  23 #include <algorithm>
  24 #include <set>
  25 using namespace llvm;
  26
  27 // runEnums - Print out enum values for all of the registers.
  28 void
  29 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  30                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  31   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  32
  33   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  34
  35   EmitSourceFileHeader("Target Register Enum Values", OS);
  36
  37   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  38   OS << "#undef GET_REGINFO_ENUM\n";
  39
  40   OS << "namespace llvm {\n\n";
  41
  42   if (!Namespace.empty())
  43     OS << "namespace " << Namespace << " {\n";
  44   OS << "enum {\n  NoRegister,\n";
  45
  46   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  47     OS << "  " << Registers[i]->getName() << " = " <<
  48       Registers[i]->EnumValue << ",\n";
  49   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  50          "Register enum value mismatch!");
  51   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  52   OS << "};\n";
  53   if (!Namespace.empty())
  54     OS << "}\n";
  55
  56   const std::vector<Record*> &SubRegIndices = Bank.getSubRegIndices();
  57   if (!SubRegIndices.empty()) {
  58     OS << "\n// Subregister indices\n";
  59     Namespace = SubRegIndices[0]->getValueAsString("Namespace");
  60     if (!Namespace.empty())
  61       OS << "namespace " << Namespace << " {\n";
  62     OS << "enum {\n  NoSubRegister,\n";
  63     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
  64       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
  65     OS << "  NUM_TARGET_NAMED_SUBREGS = " << SubRegIndices.size()+1 << "\n";
  66     OS << "};\n";
  67     if (!Namespace.empty())
  68       OS << "}\n";
  69   }
  70
  71   const std::vector<CodeGenRegisterClass> &RegisterClasses =
  72     Target.getRegisterClasses();
  73
  74   if (!RegisterClasses.empty()) {
  75     OS << "\n// Register classes\n";
  76     OS << "namespace " << RegisterClasses[0].Namespace << " {\n";
  77     OS << "enum {\n";
  78     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  79       if (i) OS << ",\n";
  80       OS << "  " << RegisterClasses[i].getName() << "RegClassID";
  81       OS << " = " << i;
  82     }
  83     OS << "\n  };\n";
  84     OS << "}\n";
  85   }
  86
  87   OS << "} // End llvm namespace \n";
  88   OS << "#endif // GET_REGINFO_ENUM\n\n";
  89 }
  90
  91 void RegisterInfoEmitter::runHeader(raw_ostream &OS, CodeGenTarget &Target) {
  92   EmitSourceFileHeader("Register Information Header Fragment", OS);
  93
  94   OS << "\n#ifdef GET_REGINFO_HEADER\n";
  95   OS << "#undef GET_REGINFO_HEADER\n";
  96
  97   const std::string &TargetName = Target.getName();
  98   std::string ClassName = TargetName + "GenRegisterInfo";
  99
 100   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 101   OS << "#include <string>\n\n";
 102
 103   OS << "namespace llvm {\n\n";
 104
 105   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 106      << "  explicit " << ClassName
 107      << "(const MCRegisterDesc *D, const TargetRegisterInfoDesc *ID, "
 108      << "int CallFrameSetupOpcode = -1, int CallFrameDestroyOpcode = -1);\n"
 109      << "  virtual int getDwarfRegNumFull(unsigned RegNum, "
 110      << "unsigned Flavour) const;\n"
 111      << "  virtual int getLLVMRegNumFull(unsigned DwarfRegNum, "
 112      << "unsigned Flavour) const;\n"
 113      << "  virtual int getDwarfRegNum(unsigned RegNum, bool isEH) const = 0;\n"
 114      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 115      << "     { return false; }\n"
 116      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 117      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 118      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 119      << "};\n\n";
 120
 121   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 122     Target.getRegisterClasses();
 123
 124   if (!RegisterClasses.empty()) {
 125     OS << "namespace " << RegisterClasses[0].Namespace
 126        << " { // Register classes\n";
 127
 128     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 129       const CodeGenRegisterClass &RC = RegisterClasses[i];
 130       const std::string &Name = RC.getName();
 131
 132       // Output the register class definition.
 133       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 134          << "    " << Name << "Class();\n";
 135       if (!RC.AltOrderSelect.empty())
 136         OS << "    ArrayRef<unsigned> "
 137               "getRawAllocationOrder(const MachineFunction&) const;\n";
 138       OS << "  };\n";
 139
 140       // Output the extern for the instance.
 141       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 142       // Output the extern for the pointer to the instance (should remove).
 143       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 144          << Name << "RegClass;\n";
 145     }
 146     OS << "} // end of namespace " << TargetName << "\n\n";
 147   }
 148   OS << "} // End llvm namespace \n";
 149   OS << "#endif // GET_REGINFO_HEADER\n\n";
 150 }
 151
 152 //
 153 // runMCDesc - Print out MC register descriptions.
 154 //
 155 void
 156 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 157                                CodeGenRegBank &RegBank) {
 158   EmitSourceFileHeader("MC Register Information", OS);
 159
 160   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 161   OS << "#undef GET_REGINFO_MC_DESC\n";
 162
 163   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 164   RegBank.computeOverlaps(Overlaps);
 165
 166   OS << "namespace llvm {\n\n";
 167
 168   const std::string &TargetName = Target.getName();
 169   std::string ClassName = TargetName + "GenMCRegisterInfo";
 170   OS << "struct " << ClassName << " : public MCRegisterInfo {\n"
 171      << "  explicit " << ClassName << "(const MCRegisterDesc *D);\n";
 172   OS << "};\n";
 173
 174   OS << "\nnamespace {\n";
 175
 176   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 177
 178   // Emit an overlap list for all registers.
 179   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 180     const CodeGenRegister *Reg = Regs[i];
 181     const CodeGenRegister::Set &O = Overlaps[Reg];
 182     // Move Reg to the front so TRI::getAliasSet can share the list.
 183     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 184        << getQualifiedName(Reg->TheDef) << ", ";
 185     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 186          I != E; ++I)
 187       if (*I != Reg)
 188         OS << getQualifiedName((*I)->TheDef) << ", ";
 189     OS << "0 };\n";
 190   }
 191
 192   // Emit the empty sub-registers list
 193   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 194   // Loop over all of the registers which have sub-registers, emitting the
 195   // sub-registers list to memory.
 196   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 197     const CodeGenRegister &Reg = *Regs[i];
 198     if (Reg.getSubRegs().empty())
 199      continue;
 200     // getSubRegs() orders by SubRegIndex. We want a topological order.
 201     SetVector<CodeGenRegister*> SR;
 202     Reg.addSubRegsPreOrder(SR);
 203     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 204     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 205       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 206     OS << "0 };\n";
 207   }
 208
 209   // Emit the empty super-registers list
 210   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 211   // Loop over all of the registers which have super-registers, emitting the
 212   // super-registers list to memory.
 213   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 214     const CodeGenRegister &Reg = *Regs[i];
 215     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 216     if (SR.empty())
 217       continue;
 218     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 219     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 220       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 221     OS << "0 };\n";
 222   }
 223
 224   OS << "\n  const MCRegisterDesc " << TargetName
 225      << "RegDesc[] = { // Descriptors\n";
 226   OS << "    { \"NOREG\",\t0,\t0,\t0 },\n";
 227
 228   // Now that register alias and sub-registers sets have been emitted, emit the
 229   // register descriptors now.
 230   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 231     const CodeGenRegister &Reg = *Regs[i];
 232     OS << "    { \"";
 233     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 234     if (!Reg.getSubRegs().empty())
 235       OS << Reg.getName() << "_SubRegsSet,\t";
 236     else
 237       OS << "Empty_SubRegsSet,\t";
 238     if (!Reg.getSuperRegs().empty())
 239       OS << Reg.getName() << "_SuperRegsSet";
 240     else
 241       OS << "Empty_SuperRegsSet";
 242     OS << " },\n";
 243   }
 244   OS << "  };\n";      // End of register descriptors...
 245
 246   OS << "}\n\n";       // End of anonymous namespace...
 247
 248   // MCRegisterInfo initialization routine.
 249   OS << "static inline void Init" << TargetName
 250      << "MCRegisterInfo(MCRegisterInfo *RI) {\n";
 251   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 252      << Regs.size()+1 << ");\n}\n\n";
 253
 254   OS << "} // End llvm namespace \n";
 255   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 256 }
 257
 258 //
 259 // runTargetDesc - Output the target register and register file descriptions.
 260 //
 261 void
 262 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 263                                    CodeGenRegBank &RegBank){
 264   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 265
 266   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 267   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 268
 269   OS << "namespace llvm {\n\n";
 270
 271   // Start out by emitting each of the register classes.
 272   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 273     Target.getRegisterClasses();
 274
 275   // Collect all registers belonging to any allocatable class.
 276   std::set<Record*> AllocatableRegs;
 277
 278   // Loop over all of the register classes... emitting each one.
 279   OS << "namespace {     // Register classes...\n";
 280
 281   // Emit the register enum value arrays for each RegisterClass
 282   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 283     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 284     ArrayRef<Record*> Order = RC.getOrder();
 285
 286     // Collect allocatable registers.
 287     if (RC.Allocatable)
 288       AllocatableRegs.insert(Order.begin(), Order.end());
 289
 290     // Give the register class a legal C name if it's anonymous.
 291     std::string Name = RC.getName();
 292
 293     // Emit the register list now.
 294     OS << "  // " << Name << " Register Class...\n"
 295        << "  static const unsigned " << Name
 296        << "[] = {\n    ";
 297     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 298       Record *Reg = Order[i];
 299       OS << getQualifiedName(Reg) << ", ";
 300     }
 301     OS << "\n  };\n\n";
 302   }
 303
 304   // Emit the ValueType arrays for each RegisterClass
 305   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 306     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 307
 308     // Give the register class a legal C name if it's anonymous.
 309     std::string Name = RC.getName() + "VTs";
 310
 311     // Emit the register list now.
 312     OS << "  // " << Name
 313        << " Register Class Value Types...\n"
 314        << "  static const EVT " << Name
 315        << "[] = {\n    ";
 316     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 317       OS << getEnumName(RC.VTs[i]) << ", ";
 318     OS << "MVT::Other\n  };\n\n";
 319   }
 320   OS << "}  // end anonymous namespace\n\n";
 321
 322   // Now that all of the structs have been emitted, emit the instances.
 323   if (!RegisterClasses.empty()) {
 324     OS << "namespace " << RegisterClasses[0].Namespace
 325        << " {   // Register class instances\n";
 326     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 327       OS << "  " << RegisterClasses[i].getName()  << "Class\t"
 328          << RegisterClasses[i].getName() << "RegClass;\n";
 329
 330     std::map<unsigned, std::set<unsigned> > SuperClassMap;
 331     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 332     OS << "\n";
 333
 334     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 335
 336     if (NumSubRegIndices) {
 337       // Emit the sub-register classes for each RegisterClass
 338       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 339         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 340         std::vector<Record*> SRC(NumSubRegIndices);
 341         for (DenseMap<Record*,Record*>::const_iterator
 342              i = RC.SubRegClasses.begin(),
 343              e = RC.SubRegClasses.end(); i != e; ++i) {
 344           // Build SRC array.
 345           unsigned idx = RegBank.getSubRegIndexNo(i->first);
 346           SRC.at(idx-1) = i->second;
 347
 348           // Find the register class number of i->second for SuperRegClassMap.
 349           for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 350             const CodeGenRegisterClass &RC2 =  RegisterClasses[rc2];
 351             if (RC2.TheDef == i->second) {
 352               SuperRegClassMap[rc2].insert(rc);
 353               break;
 354             }
 355           }
 356         }
 357
 358         // Give the register class a legal C name if it's anonymous.
 359         std::string Name = RC.TheDef->getName();
 360
 361         OS << "  // " << Name
 362            << " Sub-register Classes...\n"
 363            << "  static const TargetRegisterClass* const "
 364            << Name << "SubRegClasses[] = {\n    ";
 365
 366         for (unsigned idx = 0; idx != NumSubRegIndices; ++idx) {
 367           if (idx)
 368             OS << ", ";
 369           if (SRC[idx])
 370             OS << "&" << getQualifiedName(SRC[idx]) << "RegClass";
 371           else
 372             OS << "0";
 373         }
 374         OS << "\n  };\n\n";
 375       }
 376
 377       // Emit the super-register classes for each RegisterClass
 378       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 379         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 380
 381         // Give the register class a legal C name if it's anonymous.
 382         std::string Name = RC.TheDef->getName();
 383
 384         OS << "  // " << Name
 385            << " Super-register Classes...\n"
 386            << "  static const TargetRegisterClass* const "
 387            << Name << "SuperRegClasses[] = {\n    ";
 388
 389         bool Empty = true;
 390         std::map<unsigned, std::set<unsigned> >::iterator I =
 391           SuperRegClassMap.find(rc);
 392         if (I != SuperRegClassMap.end()) {
 393           for (std::set<unsigned>::iterator II = I->second.begin(),
 394                  EE = I->second.end(); II != EE; ++II) {
 395             const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 396             if (!Empty)
 397               OS << ", ";
 398             OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 399             Empty = false;
 400           }
 401         }
 402
 403         OS << (!Empty ? ", " : "") << "NULL";
 404         OS << "\n  };\n\n";
 405       }
 406     } else {
 407       // No subregindices in this target
 408       OS << "  static const TargetRegisterClass* const "
 409          << "NullRegClasses[] = { NULL };\n\n";
 410     }
 411
 412     // Emit the sub-classes array for each RegisterClass
 413     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 414       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 415
 416       // Give the register class a legal C name if it's anonymous.
 417       std::string Name = RC.TheDef->getName();
 418
 419       OS << "  // " << Name
 420          << " Register Class sub-classes...\n"
 421          << "  static const TargetRegisterClass* const "
 422          << Name << "Subclasses[] = {\n    ";
 423
 424       bool Empty = true;
 425       for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 426         const CodeGenRegisterClass &RC2 = RegisterClasses[rc2];
 427
 428         // Sub-classes are used to determine if a virtual register can be used
 429         // as an instruction operand, or if it must be copied first.
 430         if (rc == rc2 || !RC.hasSubClass(&RC2)) continue;
 431
 432         if (!Empty) OS << ", ";
 433         OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 434         Empty = false;
 435
 436         std::map<unsigned, std::set<unsigned> >::iterator SCMI =
 437           SuperClassMap.find(rc2);
 438         if (SCMI == SuperClassMap.end()) {
 439           SuperClassMap.insert(std::make_pair(rc2, std::set<unsigned>()));
 440           SCMI = SuperClassMap.find(rc2);
 441         }
 442         SCMI->second.insert(rc);
 443       }
 444
 445       OS << (!Empty ? ", " : "") << "NULL";
 446       OS << "\n  };\n\n";
 447     }
 448
 449     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 450       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 451
 452       // Give the register class a legal C name if it's anonymous.
 453       std::string Name = RC.TheDef->getName();
 454
 455       OS << "  // " << Name
 456          << " Register Class super-classes...\n"
 457          << "  static const TargetRegisterClass* const "
 458          << Name << "Superclasses[] = {\n    ";
 459
 460       bool Empty = true;
 461       std::map<unsigned, std::set<unsigned> >::iterator I =
 462         SuperClassMap.find(rc);
 463       if (I != SuperClassMap.end()) {
 464         for (std::set<unsigned>::iterator II = I->second.begin(),
 465                EE = I->second.end(); II != EE; ++II) {
 466           const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 467           if (!Empty) OS << ", ";
 468           OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 469           Empty = false;
 470         }
 471       }
 472
 473       OS << (!Empty ? ", " : "") << "NULL";
 474       OS << "\n  };\n\n";
 475     }
 476
 477     // Emit methods.
 478     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 479       const CodeGenRegisterClass &RC = RegisterClasses[i];
 480       OS << RC.getName() << "Class::" << RC.getName()
 481          << "Class()  : TargetRegisterClass("
 482          << RC.getName() + "RegClassID" << ", "
 483          << '\"' << RC.getName() << "\", "
 484          << RC.getName() + "VTs" << ", "
 485          << RC.getName() + "Subclasses" << ", "
 486          << RC.getName() + "Superclasses" << ", "
 487          << (NumSubRegIndices ? RC.getName() + "Sub" : std::string("Null"))
 488          << "RegClasses, "
 489          << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 490          << "RegClasses, "
 491          << RC.SpillSize/8 << ", "
 492          << RC.SpillAlignment/8 << ", "
 493          << RC.CopyCost << ", "
 494          << RC.Allocatable << ", "
 495          << RC.getName() << ", " << RC.getName() << " + "
 496          << RC.getOrder().size()
 497          << ") {}\n";
 498       if (!RC.AltOrderSelect.empty()) {
 499         OS << "\nstatic inline unsigned " << RC.getName()
 500            << "AltOrderSelect(const MachineFunction &MF) {"
 501            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 502            << RC.getName() << "Class::"
 503            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 504         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 505           ArrayRef<Record*> Elems = RC.getOrder(oi);
 506           OS << "  static const unsigned AltOrder" << oi << "[] = {";
 507           for (unsigned elem = 0; elem != Elems.size(); ++elem)
 508             OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 509           OS << " };\n";
 510         }
 511         OS << "  static const ArrayRef<unsigned> Order[] = {\n"
 512            << "    ArrayRef<unsigned>(" << RC.getName();
 513         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 514           OS << "),\n    ArrayRef<unsigned>(AltOrder" << oi;
 515         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 516            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 517            << ");\n  return Order[Select];\n}\n";
 518         }
 519     }
 520
 521     OS << "}\n";
 522   }
 523
 524   OS << "\nnamespace {\n";
 525   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 526   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 527     OS << "    &" << getQualifiedName(RegisterClasses[i].TheDef)
 528        << "RegClass,\n";
 529   OS << "  };\n";
 530
 531   // Emit extra information about registers.
 532   OS << "\n  static const TargetRegisterInfoDesc "
 533      << Target.getName() << "RegInfoDesc[] = "
 534      << "{ // Extra Descriptors\n";
 535   OS << "    { 0, 0 },\n";
 536
 537   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 538   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 539     const CodeGenRegister &Reg = *Regs[i];
 540     OS << "    { ";
 541     OS << Reg.CostPerUse << ", "
 542        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 543   }
 544   OS << "  };\n";      // End of register descriptors...
 545
 546
 547   // Calculate the mapping of subregister+index pairs to physical registers.
 548   // This will also create further anonymous indexes.
 549   unsigned NamedIndices = RegBank.getNumNamedIndices();
 550
 551   // Emit SubRegIndex names, skipping 0
 552   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 553   OS << "\n  const char *const SubRegIndexTable[] = { \"";
 554   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 555     OS << SubRegIndices[i]->getName();
 556     if (i+1 != e)
 557       OS << "\", \"";
 558   }
 559   OS << "\" };\n\n";
 560
 561   // Emit names of the anonymus subreg indexes.
 562   if (SubRegIndices.size() > NamedIndices) {
 563     OS << "  enum {";
 564     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 565       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 566       if (i+1 != e)
 567         OS << ',';
 568     }
 569     OS << "\n  };\n\n";
 570   }
 571   OS << "}\n\n";       // End of anonymous namespace...
 572
 573   std::string ClassName = Target.getName() + "GenRegisterInfo";
 574
 575   // Emit the subregister + index mapping function based on the information
 576   // calculated above.
 577   OS << "unsigned " << ClassName
 578      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 579      << "  switch (RegNo) {\n"
 580      << "  default:\n    return 0;\n";
 581   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 582     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 583     if (SRM.empty())
 584       continue;
 585     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 586     OS << "    switch (Index) {\n";
 587     OS << "    default: return 0;\n";
 588     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 589          ie = SRM.end(); ii != ie; ++ii)
 590       OS << "    case " << getQualifiedName(ii->first)
 591          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 592     OS << "    };\n" << "    break;\n";
 593   }
 594   OS << "  };\n";
 595   OS << "  return 0;\n";
 596   OS << "}\n\n";
 597
 598   OS << "unsigned " << ClassName
 599      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 600      << "  switch (RegNo) {\n"
 601      << "  default:\n    return 0;\n";
 602    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 603      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 604      if (SRM.empty())
 605        continue;
 606     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 607     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 608          ie = SRM.end(); ii != ie; ++ii)
 609       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 610          << ")  return " << getQualifiedName(ii->first) << ";\n";
 611     OS << "    return 0;\n";
 612   }
 613   OS << "  };\n";
 614   OS << "  return 0;\n";
 615   OS << "}\n\n";
 616
 617   // Emit composeSubRegIndices
 618   OS << "unsigned " << ClassName
 619      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 620      << "  switch (IdxA) {\n"
 621      << "  default:\n    return IdxB;\n";
 622   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 623     bool Open = false;
 624     for (unsigned j = 0; j != e; ++j) {
 625       if (Record *Comp = RegBank.getCompositeSubRegIndex(SubRegIndices[i],
 626                                                          SubRegIndices[j])) {
 627         if (!Open) {
 628           OS << "  case " << getQualifiedName(SubRegIndices[i])
 629              << ": switch(IdxB) {\n    default: return IdxB;\n";
 630           Open = true;
 631         }
 632         OS << "    case " << getQualifiedName(SubRegIndices[j])
 633            << ": return " << getQualifiedName(Comp) << ";\n";
 634       }
 635     }
 636     if (Open)
 637       OS << "    }\n";
 638   }
 639   OS << "  }\n}\n\n";
 640
 641   // Emit the constructor of the class...
 642   OS << ClassName << "::" << ClassName
 643      << "(const MCRegisterDesc *D, const TargetRegisterInfoDesc *ID, "
 644      << "int CallFrameSetupOpcode, int CallFrameDestroyOpcode)\n"
 645      << "  : TargetRegisterInfo(ID"
 646      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 647      << "                 SubRegIndexTable,\n"
 648      << "                 CallFrameSetupOpcode, CallFrameDestroyOpcode) {\n"
 649      << "  InitMCRegisterInfo(D, " << Regs.size()+1 << ");\n"
 650      << "}\n\n";
 651
 652   // Collect all information about dwarf register numbers
 653   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 654   DwarfRegNumsMapTy DwarfRegNums;
 655
 656   // First, just pull all provided information to the map
 657   unsigned maxLength = 0;
 658   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 659     Record *Reg = Regs[i]->TheDef;
 660     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 661     maxLength = std::max((size_t)maxLength, RegNums.size());
 662     if (DwarfRegNums.count(Reg))
 663       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 664              << "specified multiple times\n";
 665     DwarfRegNums[Reg] = RegNums;
 666   }
 667
 668   // Now we know maximal length of number list. Append -1's, where needed
 669   for (DwarfRegNumsMapTy::iterator
 670        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 671     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 672       I->second.push_back(-1);
 673
 674   // Emit reverse information about the dwarf register numbers.
 675   OS << "int " << ClassName << "::getLLVMRegNumFull(unsigned DwarfRegNum, "
 676      << "unsigned Flavour) const {\n"
 677      << "  switch (Flavour) {\n"
 678      << "  default:\n"
 679      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 680      << "    return -1;\n";
 681
 682   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 683     OS << "  case " << i << ":\n"
 684        << "    switch (DwarfRegNum) {\n"
 685        << "    default:\n"
 686        << "      assert(0 && \"Invalid DwarfRegNum\");\n"
 687        << "      return -1;\n";
 688
 689     for (DwarfRegNumsMapTy::iterator
 690            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 691       int DwarfRegNo = I->second[i];
 692       if (DwarfRegNo >= 0)
 693         OS << "    case " <<  DwarfRegNo << ":\n"
 694            << "      return " << getQualifiedName(I->first) << ";\n";
 695     }
 696     OS << "    };\n";
 697   }
 698
 699   OS << "  };\n}\n\n";
 700
 701   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 702     Record *Reg = Regs[i]->TheDef;
 703     const RecordVal *V = Reg->getValue("DwarfAlias");
 704     if (!V || !V->getValue())
 705       continue;
 706
 707     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 708     Record *Alias = DI->getDef();
 709     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 710   }
 711
 712   // Emit information about the dwarf register numbers.
 713   OS << "int " << ClassName << "::getDwarfRegNumFull(unsigned RegNum, "
 714      << "unsigned Flavour) const {\n"
 715      << "  switch (Flavour) {\n"
 716      << "  default:\n"
 717      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 718      << "    return -1;\n";
 719
 720   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 721     OS << "  case " << i << ":\n"
 722        << "    switch (RegNum) {\n"
 723        << "    default:\n"
 724        << "      assert(0 && \"Invalid RegNum\");\n"
 725        << "      return -1;\n";
 726
 727     // Sort by name to get a stable order.
 728
 729
 730     for (DwarfRegNumsMapTy::iterator
 731            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 732       int RegNo = I->second[i];
 733       OS << "    case " << getQualifiedName(I->first) << ":\n"
 734          << "      return " << RegNo << ";\n";
 735     }
 736     OS << "    };\n";
 737   }
 738
 739   OS << "  };\n}\n\n";
 740
 741   OS << "} // End llvm namespace \n";
 742   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 743 }
 744
 745 void RegisterInfoEmitter::run(raw_ostream &OS) {
 746   CodeGenTarget Target(Records);
 747   CodeGenRegBank &RegBank = Target.getRegBank();
 748   RegBank.computeDerivedInfo();
 749
 750   runEnums(OS, Target, RegBank);
 751   runHeader(OS, Target);
 752   runMCDesc(OS, Target, RegBank);
 753   runTargetDesc(OS, Target, RegBank);
 754 }