utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "Record.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/Support/Format.h"
  23 #include <algorithm>
  24 #include <set>
  25 using namespace llvm;
  26
  27 // runEnums - Print out enum values for all of the registers.
  28 void RegisterInfoEmitter::runEnums(raw_ostream &OS) {
  29   CodeGenTarget Target(Records);
  30   CodeGenRegBank &Bank = Target.getRegBank();
  31   const std::vector<CodeGenRegister> &Registers = Target.getRegisters();
  32
  33   std::string Namespace = Registers[0].TheDef->getValueAsString("Namespace");
  34
  35   EmitSourceFileHeader("Target Register Enum Values", OS);
  36   OS << "namespace llvm {\n\n";
  37
  38   if (!Namespace.empty())
  39     OS << "namespace " << Namespace << " {\n";
  40   OS << "enum {\n  NoRegister,\n";
  41
  42   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  43     OS << "  " << Registers[i].getName() << " = " <<
  44       Registers[i].EnumValue << ",\n";
  45   assert(Registers.size() == Registers[Registers.size()-1].EnumValue &&
  46          "Register enum value mismatch!");
  47   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  48   OS << "};\n";
  49   if (!Namespace.empty())
  50     OS << "}\n";
  51
  52   const std::vector<Record*> &SubRegIndices = Bank.getSubRegIndices();
  53   if (!SubRegIndices.empty()) {
  54     OS << "\n// Subregister indices\n";
  55     Namespace = SubRegIndices[0]->getValueAsString("Namespace");
  56     if (!Namespace.empty())
  57       OS << "namespace " << Namespace << " {\n";
  58     OS << "enum {\n  NoSubRegister,\n";
  59     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
  60       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
  61     OS << "  NUM_TARGET_NAMED_SUBREGS = " << SubRegIndices.size()+1 << "\n";
  62     OS << "};\n";
  63     if (!Namespace.empty())
  64       OS << "}\n";
  65   }
  66   OS << "} // End llvm namespace \n";
  67 }
  68
  69 void RegisterInfoEmitter::runHeader(raw_ostream &OS) {
  70   EmitSourceFileHeader("Register Information Header Fragment", OS);
  71   CodeGenTarget Target(Records);
  72   const std::string &TargetName = Target.getName();
  73   std::string ClassName = TargetName + "GenRegisterInfo";
  74
  75   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
  76   OS << "#include <string>\n\n";
  77
  78   OS << "namespace llvm {\n\n";
  79
  80   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
  81      << "  explicit " << ClassName
  82      << "(int CallFrameSetupOpcode = -1, int CallFrameDestroyOpcode = -1);\n"
  83      << "  virtual int getDwarfRegNumFull(unsigned RegNum, "
  84      << "unsigned Flavour) const;\n"
  85      << "  virtual int getLLVMRegNumFull(unsigned DwarfRegNum, "
  86      << "unsigned Flavour) const;\n"
  87      << "  virtual int getDwarfRegNum(unsigned RegNum, bool isEH) const = 0;\n"
  88      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
  89      << "     { return false; }\n"
  90      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
  91      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
  92      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
  93      << "};\n\n";
  94
  95   const std::vector<CodeGenRegisterClass> &RegisterClasses =
  96     Target.getRegisterClasses();
  97
  98   if (!RegisterClasses.empty()) {
  99     OS << "namespace " << RegisterClasses[0].Namespace
 100        << " { // Register classes\n";
 101
 102     OS << "  enum {\n";
 103     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 104       if (i) OS << ",\n";
 105       OS << "    " << RegisterClasses[i].getName() << "RegClassID";
 106       OS << " = " << i;
 107     }
 108     OS << "\n  };\n\n";
 109
 110     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 111       const std::string &Name = RegisterClasses[i].getName();
 112
 113       // Output the register class definition.
 114       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 115          << "    " << Name << "Class();\n"
 116          << RegisterClasses[i].MethodProtos << "  };\n";
 117
 118       // Output the extern for the instance.
 119       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 120       // Output the extern for the pointer to the instance (should remove).
 121       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 122          << Name << "RegClass;\n";
 123     }
 124     OS << "} // end of namespace " << TargetName << "\n\n";
 125   }
 126   OS << "} // End llvm namespace \n";
 127 }
 128
 129 typedef std::pair<unsigned, unsigned> UUPair;
 130 typedef std::vector<UUPair> UUVector;
 131
 132 // Generate and print a quadratically probed hash table of unsigned pairs.
 133 // The pair (0,0) is used as a sentinel, so it cannot be a data point.
 134 static void generateHashTable(raw_ostream &OS, const char *Name,
 135                               const UUVector &Data) {
 136   const UUPair Sentinel(0, 0);
 137   unsigned HSize = Data.size();
 138   UUVector HT;
 139
 140   // Grow the hash table until all entries can be found in less than 8 probes.
 141   unsigned MaxProbes;
 142   do {
 143     // Hashtable size must be a power of two.
 144     HSize = NextPowerOf2(HSize);
 145     HT.assign(HSize, Sentinel);
 146
 147     // Insert all entries.
 148     MaxProbes = 0;
 149     for (unsigned i = 0, e = Data.size(); i != e; ++i) {
 150       UUPair D = Data[i];
 151       unsigned Idx = (D.first * 11 + D.second * 97) & (HSize - 1);
 152       unsigned ProbeAmt = 1;
 153       while (HT[Idx] != Sentinel) {
 154         Idx = (Idx + ProbeAmt) & (HSize - 1);
 155         ProbeAmt += 1;
 156       }
 157       HT[Idx] = D;
 158       MaxProbes = std::max(MaxProbes, ProbeAmt);
 159     }
 160     OS << "\n  // Max number of probes: " << MaxProbes;
 161   } while (MaxProbes >= 8);
 162
 163   // Print the hash table.
 164   OS << "\n  // Used entries: " << Data.size()
 165      << "\n  const unsigned " << Name << "Size = " << HSize << ';'
 166      << "\n  const unsigned " << Name << "[] = {\n";
 167
 168   for (unsigned i = 0, e = HSize; i != e; ++i) {
 169     UUPair D = HT[i];
 170     OS << format("    %3u,%3u,", D.first, D.second);
 171     if (i % 8 == 7 && i + 1 != e)
 172       OS << '\n';
 173   }
 174   OS << "\n  };\n";
 175 }
 176
 177 //
 178 // RegisterInfoEmitter::run - Main register file description emitter.
 179 //
 180 void RegisterInfoEmitter::run(raw_ostream &OS) {
 181   CodeGenTarget Target(Records);
 182   CodeGenRegBank &RegBank = Target.getRegBank();
 183   RegBank.computeDerivedInfo();
 184   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 185   RegBank.computeOverlaps(Overlaps);
 186
 187   EmitSourceFileHeader("Register Information Source Fragment", OS);
 188
 189   OS << "namespace llvm {\n\n";
 190
 191   // Start out by emitting each of the register classes.
 192   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 193     Target.getRegisterClasses();
 194
 195   // Collect all registers belonging to any allocatable class.
 196   std::set<Record*> AllocatableRegs;
 197
 198   // Loop over all of the register classes... emitting each one.
 199   OS << "namespace {     // Register classes...\n";
 200
 201   // Emit the register enum value arrays for each RegisterClass
 202   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 203     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 204
 205     // Collect allocatable registers.
 206     if (RC.Allocatable)
 207       AllocatableRegs.insert(RC.Elements.begin(), RC.Elements.end());
 208
 209     // Give the register class a legal C name if it's anonymous.
 210     std::string Name = RC.TheDef->getName();
 211
 212     // Emit the register list now.
 213     OS << "  // " << Name << " Register Class...\n"
 214        << "  static const unsigned " << Name
 215        << "[] = {\n    ";
 216     for (unsigned i = 0, e = RC.Elements.size(); i != e; ++i) {
 217       Record *Reg = RC.Elements[i];
 218       OS << getQualifiedName(Reg) << ", ";
 219     }
 220     OS << "\n  };\n\n";
 221   }
 222
 223   // Emit the ValueType arrays for each RegisterClass
 224   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 225     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 226
 227     // Give the register class a legal C name if it's anonymous.
 228     std::string Name = RC.TheDef->getName() + "VTs";
 229
 230     // Emit the register list now.
 231     OS << "  // " << Name
 232        << " Register Class Value Types...\n"
 233        << "  static const EVT " << Name
 234        << "[] = {\n    ";
 235     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 236       OS << getEnumName(RC.VTs[i]) << ", ";
 237     OS << "MVT::Other\n  };\n\n";
 238   }
 239   OS << "}  // end anonymous namespace\n\n";
 240
 241   // Now that all of the structs have been emitted, emit the instances.
 242   if (!RegisterClasses.empty()) {
 243     OS << "namespace " << RegisterClasses[0].Namespace
 244        << " {   // Register class instances\n";
 245     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 246       OS << "  " << RegisterClasses[i].getName()  << "Class\t"
 247          << RegisterClasses[i].getName() << "RegClass;\n";
 248
 249     std::map<unsigned, std::set<unsigned> > SuperClassMap;
 250     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 251     OS << "\n";
 252
 253     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 254
 255     if (NumSubRegIndices) {
 256       // Emit the sub-register classes for each RegisterClass
 257       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 258         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 259         std::vector<Record*> SRC(NumSubRegIndices);
 260         for (DenseMap<Record*,Record*>::const_iterator
 261              i = RC.SubRegClasses.begin(),
 262              e = RC.SubRegClasses.end(); i != e; ++i) {
 263           // Build SRC array.
 264           unsigned idx = RegBank.getSubRegIndexNo(i->first);
 265           SRC.at(idx-1) = i->second;
 266
 267           // Find the register class number of i->second for SuperRegClassMap.
 268           for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 269             const CodeGenRegisterClass &RC2 =  RegisterClasses[rc2];
 270             if (RC2.TheDef == i->second) {
 271               SuperRegClassMap[rc2].insert(rc);
 272               break;
 273             }
 274           }
 275         }
 276
 277         // Give the register class a legal C name if it's anonymous.
 278         std::string Name = RC.TheDef->getName();
 279
 280         OS << "  // " << Name
 281            << " Sub-register Classes...\n"
 282            << "  static const TargetRegisterClass* const "
 283            << Name << "SubRegClasses[] = {\n    ";
 284
 285         for (unsigned idx = 0; idx != NumSubRegIndices; ++idx) {
 286           if (idx)
 287             OS << ", ";
 288           if (SRC[idx])
 289             OS << "&" << getQualifiedName(SRC[idx]) << "RegClass";
 290           else
 291             OS << "0";
 292         }
 293         OS << "\n  };\n\n";
 294       }
 295
 296       // Emit the super-register classes for each RegisterClass
 297       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 298         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 299
 300         // Give the register class a legal C name if it's anonymous.
 301         std::string Name = RC.TheDef->getName();
 302
 303         OS << "  // " << Name
 304            << " Super-register Classes...\n"
 305            << "  static const TargetRegisterClass* const "
 306            << Name << "SuperRegClasses[] = {\n    ";
 307
 308         bool Empty = true;
 309         std::map<unsigned, std::set<unsigned> >::iterator I =
 310           SuperRegClassMap.find(rc);
 311         if (I != SuperRegClassMap.end()) {
 312           for (std::set<unsigned>::iterator II = I->second.begin(),
 313                  EE = I->second.end(); II != EE; ++II) {
 314             const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 315             if (!Empty)
 316               OS << ", ";
 317             OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 318             Empty = false;
 319           }
 320         }
 321
 322         OS << (!Empty ? ", " : "") << "NULL";
 323         OS << "\n  };\n\n";
 324       }
 325     } else {
 326       // No subregindices in this target
 327       OS << "  static const TargetRegisterClass* const "
 328          << "NullRegClasses[] = { NULL };\n\n";
 329     }
 330
 331     // Emit the sub-classes array for each RegisterClass
 332     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 333       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 334
 335       // Give the register class a legal C name if it's anonymous.
 336       std::string Name = RC.TheDef->getName();
 337
 338       OS << "  // " << Name
 339          << " Register Class sub-classes...\n"
 340          << "  static const TargetRegisterClass* const "
 341          << Name << "Subclasses[] = {\n    ";
 342
 343       bool Empty = true;
 344       for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 345         const CodeGenRegisterClass &RC2 = RegisterClasses[rc2];
 346
 347         // Sub-classes are used to determine if a virtual register can be used
 348         // as an instruction operand, or if it must be copied first.
 349         if (rc == rc2 || !RC.hasSubClass(&RC2)) continue;
 350
 351         if (!Empty) OS << ", ";
 352         OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 353         Empty = false;
 354
 355         std::map<unsigned, std::set<unsigned> >::iterator SCMI =
 356           SuperClassMap.find(rc2);
 357         if (SCMI == SuperClassMap.end()) {
 358           SuperClassMap.insert(std::make_pair(rc2, std::set<unsigned>()));
 359           SCMI = SuperClassMap.find(rc2);
 360         }
 361         SCMI->second.insert(rc);
 362       }
 363
 364       OS << (!Empty ? ", " : "") << "NULL";
 365       OS << "\n  };\n\n";
 366     }
 367
 368     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 369       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 370
 371       // Give the register class a legal C name if it's anonymous.
 372       std::string Name = RC.TheDef->getName();
 373
 374       OS << "  // " << Name
 375          << " Register Class super-classes...\n"
 376          << "  static const TargetRegisterClass* const "
 377          << Name << "Superclasses[] = {\n    ";
 378
 379       bool Empty = true;
 380       std::map<unsigned, std::set<unsigned> >::iterator I =
 381         SuperClassMap.find(rc);
 382       if (I != SuperClassMap.end()) {
 383         for (std::set<unsigned>::iterator II = I->second.begin(),
 384                EE = I->second.end(); II != EE; ++II) {
 385           const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 386           if (!Empty) OS << ", ";
 387           OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 388           Empty = false;
 389         }
 390       }
 391
 392       OS << (!Empty ? ", " : "") << "NULL";
 393       OS << "\n  };\n\n";
 394     }
 395
 396
 397     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 398       const CodeGenRegisterClass &RC = RegisterClasses[i];
 399       OS << RC.MethodBodies << "\n";
 400       OS << RC.getName() << "Class::" << RC.getName()
 401          << "Class()  : TargetRegisterClass("
 402          << RC.getName() + "RegClassID" << ", "
 403          << '\"' << RC.getName() << "\", "
 404          << RC.getName() + "VTs" << ", "
 405          << RC.getName() + "Subclasses" << ", "
 406          << RC.getName() + "Superclasses" << ", "
 407          << (NumSubRegIndices ? RC.getName() + "Sub" : std::string("Null"))
 408          << "RegClasses, "
 409          << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 410          << "RegClasses, "
 411          << RC.SpillSize/8 << ", "
 412          << RC.SpillAlignment/8 << ", "
 413          << RC.CopyCost << ", "
 414          << RC.Allocatable << ", "
 415          << RC.getName() << ", " << RC.getName() << " + " << RC.Elements.size()
 416          << ") {}\n";
 417     }
 418
 419     OS << "}\n";
 420   }
 421
 422   OS << "\nnamespace {\n";
 423   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 424   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 425     OS << "    &" << getQualifiedName(RegisterClasses[i].TheDef)
 426        << "RegClass,\n";
 427   OS << "  };\n";
 428
 429   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 430   DwarfRegNumsMapTy DwarfRegNums;
 431   const std::vector<CodeGenRegister> &Regs = Target.getRegisters();
 432
 433   // Print the SubregHashTable, a simple quadratically probed
 434   // hash table for determining if a register is a subregister
 435   // of another register.
 436   UUVector HTData;
 437   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 438     unsigned RegNo = Regs[i].EnumValue;
 439     const CodeGenRegister::SuperRegList &SR = Regs[i].getSuperRegs();
 440     for (CodeGenRegister::SuperRegList::const_iterator I = SR.begin(),
 441          E = SR.end(); I != E; ++I)
 442       HTData.push_back(UUPair((*I)->EnumValue, RegNo));
 443   }
 444   generateHashTable(OS, "SubregHashTable", HTData);
 445
 446   // Print the AliasHashTable, a simple quadratically probed
 447   // hash table for determining if a register aliases another register.
 448   // Since the overlaps() relation is symmetric, only store a < b pairs.
 449   HTData.clear();
 450   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 451     unsigned RegNo = Regs[i].EnumValue;
 452     const CodeGenRegister::Set &O = Overlaps[&Regs[i]];
 453     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 454          I != E; ++I)
 455       if (RegNo < (*I)->EnumValue)
 456         HTData.push_back(UUPair(RegNo, (*I)->EnumValue));
 457   }
 458   generateHashTable(OS, "AliasesHashTable", HTData);
 459
 460   // Emit an overlap list for all registers.
 461   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 462     const CodeGenRegister *Reg = &Regs[i];
 463     const CodeGenRegister::Set &O = Overlaps[Reg];
 464     // Move Reg to the front so TRI::getAliasSet can share the list.
 465     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 466        << getQualifiedName(Reg->TheDef) << ", ";
 467     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 468          I != E; ++I)
 469       if (*I != Reg)
 470         OS << getQualifiedName((*I)->TheDef) << ", ";
 471     OS << "0 };\n";
 472   }
 473
 474   // Emit the empty sub-registers list
 475   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 476   // Loop over all of the registers which have sub-registers, emitting the
 477   // sub-registers list to memory.
 478   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 479     const CodeGenRegister &Reg = Regs[i];
 480     if (Reg.getSubRegs().empty())
 481      continue;
 482     // getSubRegs() orders by SubRegIndex. We want a topological order.
 483     SetVector<CodeGenRegister*> SR;
 484     Reg.addSubRegsPreOrder(SR);
 485     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 486     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 487       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 488     OS << "0 };\n";
 489   }
 490
 491   // Emit the empty super-registers list
 492   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 493   // Loop over all of the registers which have super-registers, emitting the
 494   // super-registers list to memory.
 495   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 496     const CodeGenRegister &Reg = Regs[i];
 497     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 498     if (SR.empty())
 499       continue;
 500     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 501     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 502       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 503     OS << "0 };\n";
 504   }
 505
 506   OS<<"\n  const TargetRegisterDesc RegisterDescriptors[] = { // Descriptors\n";
 507   OS << "    { \"NOREG\",\t0,\t0,\t0,\t0,\t0 },\n";
 508
 509   // Now that register alias and sub-registers sets have been emitted, emit the
 510   // register descriptors now.
 511   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 512     const CodeGenRegister &Reg = Regs[i];
 513     OS << "    { \"";
 514     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 515     if (!Reg.getSubRegs().empty())
 516       OS << Reg.getName() << "_SubRegsSet,\t";
 517     else
 518       OS << "Empty_SubRegsSet,\t";
 519     if (!Reg.getSuperRegs().empty())
 520       OS << Reg.getName() << "_SuperRegsSet,\t";
 521     else
 522       OS << "Empty_SuperRegsSet,\t";
 523     OS << Reg.CostPerUse << ",\t"
 524        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 525   }
 526   OS << "  };\n";      // End of register descriptors...
 527
 528   // Calculate the mapping of subregister+index pairs to physical registers.
 529   // This will also create further anonymous indexes.
 530   unsigned NamedIndices = RegBank.getNumNamedIndices();
 531
 532   // Emit SubRegIndex names, skipping 0
 533   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 534   OS << "\n  const char *const SubRegIndexTable[] = { \"";
 535   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 536     OS << SubRegIndices[i]->getName();
 537     if (i+1 != e)
 538       OS << "\", \"";
 539   }
 540   OS << "\" };\n\n";
 541
 542   // Emit names of the anonymus subreg indexes.
 543   if (SubRegIndices.size() > NamedIndices) {
 544     OS << "  enum {";
 545     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 546       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 547       if (i+1 != e)
 548         OS << ',';
 549     }
 550     OS << "\n  };\n\n";
 551   }
 552   OS << "}\n\n";       // End of anonymous namespace...
 553
 554   std::string ClassName = Target.getName() + "GenRegisterInfo";
 555
 556   // Emit the subregister + index mapping function based on the information
 557   // calculated above.
 558   OS << "unsigned " << ClassName
 559      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 560      << "  switch (RegNo) {\n"
 561      << "  default:\n    return 0;\n";
 562   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 563     const CodeGenRegister::SubRegMap &SRM = Regs[i].getSubRegs();
 564     if (SRM.empty())
 565       continue;
 566     OS << "  case " << getQualifiedName(Regs[i].TheDef) << ":\n";
 567     OS << "    switch (Index) {\n";
 568     OS << "    default: return 0;\n";
 569     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 570          ie = SRM.end(); ii != ie; ++ii)
 571       OS << "    case " << getQualifiedName(ii->first)
 572          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 573     OS << "    };\n" << "    break;\n";
 574   }
 575   OS << "  };\n";
 576   OS << "  return 0;\n";
 577   OS << "}\n\n";
 578
 579   OS << "unsigned " << ClassName
 580      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 581      << "  switch (RegNo) {\n"
 582      << "  default:\n    return 0;\n";
 583    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 584      const CodeGenRegister::SubRegMap &SRM = Regs[i].getSubRegs();
 585      if (SRM.empty())
 586        continue;
 587     OS << "  case " << getQualifiedName(Regs[i].TheDef) << ":\n";
 588     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 589          ie = SRM.end(); ii != ie; ++ii)
 590       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 591          << ")  return " << getQualifiedName(ii->first) << ";\n";
 592     OS << "    return 0;\n";
 593   }
 594   OS << "  };\n";
 595   OS << "  return 0;\n";
 596   OS << "}\n\n";
 597
 598   // Emit composeSubRegIndices
 599   OS << "unsigned " << ClassName
 600      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 601      << "  switch (IdxA) {\n"
 602      << "  default:\n    return IdxB;\n";
 603   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 604     bool Open = false;
 605     for (unsigned j = 0; j != e; ++j) {
 606       if (Record *Comp = RegBank.getCompositeSubRegIndex(SubRegIndices[i],
 607                                                          SubRegIndices[j])) {
 608         if (!Open) {
 609           OS << "  case " << getQualifiedName(SubRegIndices[i])
 610              << ": switch(IdxB) {\n    default: return IdxB;\n";
 611           Open = true;
 612         }
 613         OS << "    case " << getQualifiedName(SubRegIndices[j])
 614            << ": return " << getQualifiedName(Comp) << ";\n";
 615       }
 616     }
 617     if (Open)
 618       OS << "    }\n";
 619   }
 620   OS << "  }\n}\n\n";
 621
 622   // Emit the constructor of the class...
 623   OS << ClassName << "::" << ClassName
 624      << "(int CallFrameSetupOpcode, int CallFrameDestroyOpcode)\n"
 625      << "  : TargetRegisterInfo(RegisterDescriptors, " << Regs.size()+1
 626      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 627      << "                 SubRegIndexTable,\n"
 628      << "                 CallFrameSetupOpcode, CallFrameDestroyOpcode,\n"
 629      << "                 SubregHashTable, SubregHashTableSize,\n"
 630      << "                 AliasesHashTable, AliasesHashTableSize) {\n"
 631      << "}\n\n";
 632
 633   // Collect all information about dwarf register numbers
 634
 635   // First, just pull all provided information to the map
 636   unsigned maxLength = 0;
 637   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 638     Record *Reg = Regs[i].TheDef;
 639     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 640     maxLength = std::max((size_t)maxLength, RegNums.size());
 641     if (DwarfRegNums.count(Reg))
 642       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 643              << "specified multiple times\n";
 644     DwarfRegNums[Reg] = RegNums;
 645   }
 646
 647   // Now we know maximal length of number list. Append -1's, where needed
 648   for (DwarfRegNumsMapTy::iterator
 649        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 650     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 651       I->second.push_back(-1);
 652
 653   // Emit reverse information about the dwarf register numbers.
 654   OS << "int " << ClassName << "::getLLVMRegNumFull(unsigned DwarfRegNum, "
 655      << "unsigned Flavour) const {\n"
 656      << "  switch (Flavour) {\n"
 657      << "  default:\n"
 658      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 659      << "    return -1;\n";
 660
 661   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 662     OS << "  case " << i << ":\n"
 663        << "    switch (DwarfRegNum) {\n"
 664        << "    default:\n"
 665        << "      assert(0 && \"Invalid DwarfRegNum\");\n"
 666        << "      return -1;\n";
 667
 668     for (DwarfRegNumsMapTy::iterator
 669            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 670       int DwarfRegNo = I->second[i];
 671       if (DwarfRegNo >= 0)
 672         OS << "    case " <<  DwarfRegNo << ":\n"
 673            << "      return " << getQualifiedName(I->first) << ";\n";
 674     }
 675     OS << "    };\n";
 676   }
 677
 678   OS << "  };\n}\n\n";
 679
 680   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 681     Record *Reg = Regs[i].TheDef;
 682     const RecordVal *V = Reg->getValue("DwarfAlias");
 683     if (!V || !V->getValue())
 684       continue;
 685
 686     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 687     Record *Alias = DI->getDef();
 688     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 689   }
 690
 691   // Emit information about the dwarf register numbers.
 692   OS << "int " << ClassName << "::getDwarfRegNumFull(unsigned RegNum, "
 693      << "unsigned Flavour) const {\n"
 694      << "  switch (Flavour) {\n"
 695      << "  default:\n"
 696      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 697      << "    return -1;\n";
 698
 699   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 700     OS << "  case " << i << ":\n"
 701        << "    switch (RegNum) {\n"
 702        << "    default:\n"
 703        << "      assert(0 && \"Invalid RegNum\");\n"
 704        << "      return -1;\n";
 705
 706     // Sort by name to get a stable order.
 707
 708
 709     for (DwarfRegNumsMapTy::iterator
 710            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 711       int RegNo = I->second[i];
 712       OS << "    case " << getQualifiedName(I->first) << ":\n"
 713          << "      return " << RegNo << ";\n";
 714     }
 715     OS << "    };\n";
 716   }
 717
 718   OS << "  };\n}\n\n";
 719
 720   OS << "} // End llvm namespace \n";
 721 }