utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "Record.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/Support/Format.h"
  23 #include <algorithm>
  24 #include <set>
  25 using namespace llvm;
  26
  27 // runEnums - Print out enum values for all of the registers.
  28 void
  29 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  30                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  31   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  32
  33   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  34
  35   EmitSourceFileHeader("Target Register Enum Values", OS);
  36
  37   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  38   OS << "#undef GET_REGINFO_ENUM\n";
  39
  40   OS << "namespace llvm {\n\n";
  41
  42   if (!Namespace.empty())
  43     OS << "namespace " << Namespace << " {\n";
  44   OS << "enum {\n  NoRegister,\n";
  45
  46   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  47     OS << "  " << Registers[i]->getName() << " = " <<
  48       Registers[i]->EnumValue << ",\n";
  49   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  50          "Register enum value mismatch!");
  51   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  52   OS << "};\n";
  53   if (!Namespace.empty())
  54     OS << "}\n";
  55
  56   const std::vector<CodeGenRegisterClass> &RegisterClasses =
  57     Target.getRegisterClasses();
  58   if (!RegisterClasses.empty()) {
  59     OS << "\n// Register classes\n";
  60     if (!Namespace.empty())
  61       OS << "namespace " << Namespace << " {\n";
  62     OS << "enum {\n";
  63     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  64       if (i) OS << ",\n";
  65       OS << "  " << RegisterClasses[i].getName() << "RegClassID";
  66       OS << " = " << i;
  67     }
  68     OS << "\n  };\n";
  69     if (!Namespace.empty())
  70       OS << "}\n";
  71   }
  72
  73   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  74   // If the only definition is the default NoRegAltName, we don't need to
  75   // emit anything.
  76   if (RegAltNameIndices.size() > 1) {
  77     OS << "\n// Register alternate name indices\n";
  78     if (!Namespace.empty())
  79       OS << "namespace " << Namespace << " {\n";
  80     OS << "enum {\n";
  81     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  82       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  83     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  84     OS << "};\n";
  85     if (!Namespace.empty())
  86       OS << "}\n";
  87   }
  88
  89
  90   OS << "} // End llvm namespace \n";
  91   OS << "#endif // GET_REGINFO_ENUM\n\n";
  92 }
  93
  94 void
  95 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
  96                                     const std::vector<CodeGenRegister*> &Regs,
  97                                     bool isCtor) {
  98
  99   // Collect all information about dwarf register numbers
 100   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 101   DwarfRegNumsMapTy DwarfRegNums;
 102
 103   // First, just pull all provided information to the map
 104   unsigned maxLength = 0;
 105   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 106     Record *Reg = Regs[i]->TheDef;
 107     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 108     maxLength = std::max((size_t)maxLength, RegNums.size());
 109     if (DwarfRegNums.count(Reg))
 110       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 111              << "specified multiple times\n";
 112     DwarfRegNums[Reg] = RegNums;
 113   }
 114
 115   if (!maxLength)
 116     return;
 117
 118   // Now we know maximal length of number list. Append -1's, where needed
 119   for (DwarfRegNumsMapTy::iterator
 120        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 121     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 122       I->second.push_back(-1);
 123
 124   // Emit reverse information about the dwarf register numbers.
 125   for (unsigned j = 0; j < 2; ++j) {
 126     OS << "  switch (";
 127     if (j == 0)
 128       OS << "DwarfFlavour";
 129     else
 130       OS << "EHFlavour";
 131     OS << ") {\n"
 132      << "  default:\n"
 133      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 134      << "    break;\n";
 135
 136     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 137       OS << "  case " << i << ":\n";
 138       for (DwarfRegNumsMapTy::iterator
 139              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 140         int DwarfRegNo = I->second[i];
 141         if (DwarfRegNo < 0)
 142           continue;
 143         OS << "    ";
 144         if (!isCtor)
 145           OS << "RI->";
 146         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 147            << getQualifiedName(I->first) << ", ";
 148         if (j == 0)
 149           OS << "false";
 150         else
 151           OS << "true";
 152         OS << " );\n";
 153       }
 154       OS << "    break;\n";
 155     }
 156     OS << "  }\n";
 157   }
 158
 159   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 160     Record *Reg = Regs[i]->TheDef;
 161     const RecordVal *V = Reg->getValue("DwarfAlias");
 162     if (!V || !V->getValue())
 163       continue;
 164
 165     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 166     Record *Alias = DI->getDef();
 167     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 168   }
 169
 170   // Emit information about the dwarf register numbers.
 171   for (unsigned j = 0; j < 2; ++j) {
 172     OS << "  switch (";
 173     if (j == 0)
 174       OS << "DwarfFlavour";
 175     else
 176       OS << "EHFlavour";
 177     OS << ") {\n"
 178        << "  default:\n"
 179        << "    assert(0 && \"Unknown DWARF flavour\");\n"
 180        << "    break;\n";
 181
 182     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 183       OS << "  case " << i << ":\n";
 184       // Sort by name to get a stable order.
 185       for (DwarfRegNumsMapTy::iterator
 186              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 187         int RegNo = I->second[i];
 188         OS << "    ";
 189         if (!isCtor)
 190           OS << "RI->";
 191         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 192            <<  RegNo << ", ";
 193         if (j == 0)
 194           OS << "false";
 195         else
 196           OS << "true";
 197         OS << " );\n";
 198       }
 199       OS << "    break;\n";
 200     }
 201     OS << "  }\n";
 202   }
 203 }
 204
 205 //
 206 // runMCDesc - Print out MC register descriptions.
 207 //
 208 void
 209 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 210                                CodeGenRegBank &RegBank) {
 211   EmitSourceFileHeader("MC Register Information", OS);
 212
 213   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 214   OS << "#undef GET_REGINFO_MC_DESC\n";
 215
 216   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 217   RegBank.computeOverlaps(Overlaps);
 218
 219   OS << "namespace llvm {\n\n";
 220
 221   const std::string &TargetName = Target.getName();
 222   std::string ClassName = TargetName + "GenMCRegisterInfo";
 223   OS << "struct " << ClassName << " : public MCRegisterInfo {\n"
 224      << "  explicit " << ClassName << "(const MCRegisterDesc *D);\n";
 225   OS << "};\n";
 226
 227   OS << "\nnamespace {\n";
 228
 229   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 230
 231   // Emit an overlap list for all registers.
 232   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 233     const CodeGenRegister *Reg = Regs[i];
 234     const CodeGenRegister::Set &O = Overlaps[Reg];
 235     // Move Reg to the front so TRI::getAliasSet can share the list.
 236     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 237        << getQualifiedName(Reg->TheDef) << ", ";
 238     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 239          I != E; ++I)
 240       if (*I != Reg)
 241         OS << getQualifiedName((*I)->TheDef) << ", ";
 242     OS << "0 };\n";
 243   }
 244
 245   // Emit the empty sub-registers list
 246   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 247   // Loop over all of the registers which have sub-registers, emitting the
 248   // sub-registers list to memory.
 249   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 250     const CodeGenRegister &Reg = *Regs[i];
 251     if (Reg.getSubRegs().empty())
 252      continue;
 253     // getSubRegs() orders by SubRegIndex. We want a topological order.
 254     SetVector<CodeGenRegister*> SR;
 255     Reg.addSubRegsPreOrder(SR);
 256     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 257     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 258       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 259     OS << "0 };\n";
 260   }
 261
 262   // Emit the empty super-registers list
 263   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 264   // Loop over all of the registers which have super-registers, emitting the
 265   // super-registers list to memory.
 266   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 267     const CodeGenRegister &Reg = *Regs[i];
 268     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 269     if (SR.empty())
 270       continue;
 271     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 272     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 273       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 274     OS << "0 };\n";
 275   }
 276   OS << "}\n";       // End of anonymous namespace...
 277
 278   OS << "\nMCRegisterDesc " << TargetName
 279      << "RegDesc[] = { // Descriptors\n";
 280   OS << "  { \"NOREG\",\t0,\t0,\t0 },\n";
 281
 282   // Now that register alias and sub-registers sets have been emitted, emit the
 283   // register descriptors now.
 284   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 285     const CodeGenRegister &Reg = *Regs[i];
 286     OS << "  { \"";
 287     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 288     if (!Reg.getSubRegs().empty())
 289       OS << Reg.getName() << "_SubRegsSet,\t";
 290     else
 291       OS << "Empty_SubRegsSet,\t";
 292     if (!Reg.getSuperRegs().empty())
 293       OS << Reg.getName() << "_SuperRegsSet";
 294     else
 295       OS << "Empty_SuperRegsSet";
 296     OS << " },\n";
 297   }
 298   OS << "};\n\n";      // End of register descriptors...
 299
 300   // FIXME: This code is duplicated in the TargetRegisterClass emitter.
 301   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 302     Target.getRegisterClasses();
 303
 304   // Loop over all of the register classes... emitting each one.
 305   OS << "namespace {     // Register classes...\n";
 306
 307   // Emit the register enum value arrays for each RegisterClass
 308   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 309     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 310     ArrayRef<Record*> Order = RC.getOrder();
 311
 312     // Give the register class a legal C name if it's anonymous.
 313     std::string Name = RC.getName();
 314
 315     // Emit the register list now.
 316     OS << "  // " << Name << " Register Class...\n"
 317        << "  static const unsigned " << Name
 318        << "[] = {\n    ";
 319     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 320       Record *Reg = Order[i];
 321       OS << getQualifiedName(Reg) << ", ";
 322     }
 323     OS << "\n  };\n\n";
 324   }
 325   OS << "}\n\n";
 326
 327   OS << "MCRegisterClass " << TargetName << "MCRegisterClasses[] = {\n";
 328
 329   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 330     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 331     OS << "  MCRegisterClass("
 332        << rc << ", "
 333        << '\"' << RC.getName() << "\", "
 334        << RC.SpillSize/8 << ", "
 335        << RC.SpillAlignment/8 << ", "
 336        << RC.CopyCost << ", "
 337        << RC.Allocatable << ", "
 338        << RC.getName() << ", " << RC.getName() << " + "
 339        << RC.getOrder().size()
 340        << "),\n";
 341   }
 342
 343   OS << "};\n\n";
 344
 345   // MCRegisterInfo initialization routine.
 346   OS << "static inline void Init" << TargetName
 347      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 348      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 349   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 350      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 351      << RegisterClasses.size() << ");\n\n";
 352
 353   EmitRegMapping(OS, Regs, false);
 354
 355   OS << "}\n\n";
 356
 357
 358   OS << "} // End llvm namespace \n";
 359   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 360 }
 361
 362 void
 363 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 364                                      CodeGenRegBank &RegBank) {
 365   EmitSourceFileHeader("Register Information Header Fragment", OS);
 366
 367   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 368   OS << "#undef GET_REGINFO_HEADER\n";
 369
 370   const std::string &TargetName = Target.getName();
 371   std::string ClassName = TargetName + "GenRegisterInfo";
 372
 373   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 374   OS << "#include <string>\n\n";
 375
 376   OS << "namespace llvm {\n\n";
 377
 378   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 379      << "  explicit " << ClassName
 380      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 381      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 382      << "     { return false; }\n"
 383      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 384      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 385      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 386      << "};\n\n";
 387
 388   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 389   if (!SubRegIndices.empty()) {
 390     OS << "\n// Subregister indices\n";
 391     std::string Namespace = SubRegIndices[0]->getValueAsString("Namespace");
 392     if (!Namespace.empty())
 393       OS << "namespace " << Namespace << " {\n";
 394     OS << "enum {\n  NoSubRegister,\n";
 395     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 396       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 397     OS << "  NUM_TARGET_NAMED_SUBREGS = " << SubRegIndices.size()+1 << "\n";
 398     OS << "};\n";
 399     if (!Namespace.empty())
 400       OS << "}\n";
 401   }
 402
 403   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 404     Target.getRegisterClasses();
 405
 406   if (!RegisterClasses.empty()) {
 407     OS << "namespace " << RegisterClasses[0].Namespace
 408        << " { // Register classes\n";
 409
 410     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 411       const CodeGenRegisterClass &RC = RegisterClasses[i];
 412       const std::string &Name = RC.getName();
 413
 414       // Output the register class definition.
 415       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 416          << "    " << Name << "Class();\n";
 417       if (!RC.AltOrderSelect.empty())
 418         OS << "    ArrayRef<unsigned> "
 419               "getRawAllocationOrder(const MachineFunction&) const;\n";
 420       OS << "  };\n";
 421
 422       // Output the extern for the instance.
 423       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 424       // Output the extern for the pointer to the instance (should remove).
 425       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 426          << Name << "RegClass;\n";
 427     }
 428     OS << "} // end of namespace " << TargetName << "\n\n";
 429   }
 430   OS << "} // End llvm namespace \n";
 431   OS << "#endif // GET_REGINFO_HEADER\n\n";
 432 }
 433
 434 //
 435 // runTargetDesc - Output the target register and register file descriptions.
 436 //
 437 void
 438 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 439                                    CodeGenRegBank &RegBank){
 440   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 441
 442   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 443   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 444
 445   OS << "namespace llvm {\n\n";
 446
 447   // Start out by emitting each of the register classes.
 448   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 449     Target.getRegisterClasses();
 450
 451   // Collect all registers belonging to any allocatable class.
 452   std::set<Record*> AllocatableRegs;
 453
 454   // Loop over all of the register classes... emitting each one.
 455   OS << "namespace {     // Register classes...\n";
 456
 457   // Emit the register enum value arrays for each RegisterClass
 458   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 459     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 460     ArrayRef<Record*> Order = RC.getOrder();
 461
 462     // Collect allocatable registers.
 463     if (RC.Allocatable)
 464       AllocatableRegs.insert(Order.begin(), Order.end());
 465
 466     // Give the register class a legal C name if it's anonymous.
 467     std::string Name = RC.getName();
 468
 469     // Emit the register list now.
 470     OS << "  // " << Name << " Register Class...\n"
 471        << "  static const unsigned " << Name
 472        << "[] = {\n    ";
 473     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 474       Record *Reg = Order[i];
 475       OS << getQualifiedName(Reg) << ", ";
 476     }
 477     OS << "\n  };\n\n";
 478   }
 479
 480   // Emit the ValueType arrays for each RegisterClass
 481   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 482     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 483
 484     // Give the register class a legal C name if it's anonymous.
 485     std::string Name = RC.getName() + "VTs";
 486
 487     // Emit the register list now.
 488     OS << "  // " << Name
 489        << " Register Class Value Types...\n"
 490        << "  static const EVT " << Name
 491        << "[] = {\n    ";
 492     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 493       OS << getEnumName(RC.VTs[i]) << ", ";
 494     OS << "MVT::Other\n  };\n\n";
 495   }
 496   OS << "}  // end anonymous namespace\n\n";
 497
 498   // Now that all of the structs have been emitted, emit the instances.
 499   if (!RegisterClasses.empty()) {
 500     OS << "namespace " << RegisterClasses[0].Namespace
 501        << " {   // Register class instances\n";
 502     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 503       OS << "  " << RegisterClasses[i].getName()  << "Class\t"
 504          << RegisterClasses[i].getName() << "RegClass;\n";
 505
 506     std::map<unsigned, std::set<unsigned> > SuperClassMap;
 507     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 508     OS << "\n";
 509
 510     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 511
 512     if (NumSubRegIndices) {
 513       // Emit the sub-register classes for each RegisterClass
 514       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 515         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 516         std::vector<Record*> SRC(NumSubRegIndices);
 517         for (DenseMap<Record*,Record*>::const_iterator
 518              i = RC.SubRegClasses.begin(),
 519              e = RC.SubRegClasses.end(); i != e; ++i) {
 520           // Build SRC array.
 521           unsigned idx = RegBank.getSubRegIndexNo(i->first);
 522           SRC.at(idx-1) = i->second;
 523
 524           // Find the register class number of i->second for SuperRegClassMap.
 525           for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 526             const CodeGenRegisterClass &RC2 =  RegisterClasses[rc2];
 527             if (RC2.TheDef == i->second) {
 528               SuperRegClassMap[rc2].insert(rc);
 529               break;
 530             }
 531           }
 532         }
 533
 534         // Give the register class a legal C name if it's anonymous.
 535         std::string Name = RC.TheDef->getName();
 536
 537         OS << "  // " << Name
 538            << " Sub-register Classes...\n"
 539            << "  static const TargetRegisterClass* const "
 540            << Name << "SubRegClasses[] = {\n    ";
 541
 542         for (unsigned idx = 0; idx != NumSubRegIndices; ++idx) {
 543           if (idx)
 544             OS << ", ";
 545           if (SRC[idx])
 546             OS << "&" << getQualifiedName(SRC[idx]) << "RegClass";
 547           else
 548             OS << "0";
 549         }
 550         OS << "\n  };\n\n";
 551       }
 552
 553       // Emit the super-register classes for each RegisterClass
 554       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 555         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 556
 557         // Give the register class a legal C name if it's anonymous.
 558         std::string Name = RC.TheDef->getName();
 559
 560         OS << "  // " << Name
 561            << " Super-register Classes...\n"
 562            << "  static const TargetRegisterClass* const "
 563            << Name << "SuperRegClasses[] = {\n    ";
 564
 565         bool Empty = true;
 566         std::map<unsigned, std::set<unsigned> >::iterator I =
 567           SuperRegClassMap.find(rc);
 568         if (I != SuperRegClassMap.end()) {
 569           for (std::set<unsigned>::iterator II = I->second.begin(),
 570                  EE = I->second.end(); II != EE; ++II) {
 571             const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 572             if (!Empty)
 573               OS << ", ";
 574             OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 575             Empty = false;
 576           }
 577         }
 578
 579         OS << (!Empty ? ", " : "") << "NULL";
 580         OS << "\n  };\n\n";
 581       }
 582     } else {
 583       // No subregindices in this target
 584       OS << "  static const TargetRegisterClass* const "
 585          << "NullRegClasses[] = { NULL };\n\n";
 586     }
 587
 588     // Emit the sub-classes array for each RegisterClass
 589     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 590       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 591
 592       // Give the register class a legal C name if it's anonymous.
 593       std::string Name = RC.TheDef->getName();
 594
 595       OS << "  // " << Name
 596          << " Register Class sub-classes...\n"
 597          << "  static const TargetRegisterClass* const "
 598          << Name << "Subclasses[] = {\n    ";
 599
 600       bool Empty = true;
 601       for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 602         const CodeGenRegisterClass &RC2 = RegisterClasses[rc2];
 603
 604         // Sub-classes are used to determine if a virtual register can be used
 605         // as an instruction operand, or if it must be copied first.
 606         if (rc == rc2 || !RC.hasSubClass(&RC2)) continue;
 607
 608         if (!Empty) OS << ", ";
 609         OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 610         Empty = false;
 611
 612         std::map<unsigned, std::set<unsigned> >::iterator SCMI =
 613           SuperClassMap.find(rc2);
 614         if (SCMI == SuperClassMap.end()) {
 615           SuperClassMap.insert(std::make_pair(rc2, std::set<unsigned>()));
 616           SCMI = SuperClassMap.find(rc2);
 617         }
 618         SCMI->second.insert(rc);
 619       }
 620
 621       OS << (!Empty ? ", " : "") << "NULL";
 622       OS << "\n  };\n\n";
 623     }
 624
 625     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 626       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 627
 628       // Give the register class a legal C name if it's anonymous.
 629       std::string Name = RC.TheDef->getName();
 630
 631       OS << "  // " << Name
 632          << " Register Class super-classes...\n"
 633          << "  static const TargetRegisterClass* const "
 634          << Name << "Superclasses[] = {\n    ";
 635
 636       bool Empty = true;
 637       std::map<unsigned, std::set<unsigned> >::iterator I =
 638         SuperClassMap.find(rc);
 639       if (I != SuperClassMap.end()) {
 640         for (std::set<unsigned>::iterator II = I->second.begin(),
 641                EE = I->second.end(); II != EE; ++II) {
 642           const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 643           if (!Empty) OS << ", ";
 644           OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 645           Empty = false;
 646         }
 647       }
 648
 649       OS << (!Empty ? ", " : "") << "NULL";
 650       OS << "\n  };\n\n";
 651     }
 652
 653     // Emit methods.
 654     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 655       const CodeGenRegisterClass &RC = RegisterClasses[i];
 656       OS << RC.getName() << "Class::" << RC.getName()
 657          << "Class()  : TargetRegisterClass("
 658          << RC.getName() + "RegClassID" << ", "
 659          << '\"' << RC.getName() << "\", "
 660          << RC.getName() + "VTs" << ", "
 661          << RC.getName() + "Subclasses" << ", "
 662          << RC.getName() + "Superclasses" << ", "
 663          << (NumSubRegIndices ? RC.getName() + "Sub" : std::string("Null"))
 664          << "RegClasses, "
 665          << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 666          << "RegClasses, "
 667          << RC.SpillSize/8 << ", "
 668          << RC.SpillAlignment/8 << ", "
 669          << RC.CopyCost << ", "
 670          << RC.Allocatable << ", "
 671          << RC.getName() << ", " << RC.getName() << " + "
 672          << RC.getOrder().size()
 673          << ") {}\n";
 674       if (!RC.AltOrderSelect.empty()) {
 675         OS << "\nstatic inline unsigned " << RC.getName()
 676            << "AltOrderSelect(const MachineFunction &MF) {"
 677            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 678            << RC.getName() << "Class::"
 679            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 680         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 681           ArrayRef<Record*> Elems = RC.getOrder(oi);
 682           OS << "  static const unsigned AltOrder" << oi << "[] = {";
 683           for (unsigned elem = 0; elem != Elems.size(); ++elem)
 684             OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 685           OS << " };\n";
 686         }
 687         OS << "  static const ArrayRef<unsigned> Order[] = {\n"
 688            << "    makeArrayRef(" << RC.getName();
 689         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 690           OS << "),\n    makeArrayRef(AltOrder" << oi;
 691         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 692            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 693            << ");\n  return Order[Select];\n}\n";
 694         }
 695     }
 696
 697     OS << "}\n";
 698   }
 699
 700   OS << "\nnamespace {\n";
 701   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 702   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 703     OS << "    &" << getQualifiedName(RegisterClasses[i].TheDef)
 704        << "RegClass,\n";
 705   OS << "  };\n";
 706   OS << "}\n";       // End of anonymous namespace...
 707
 708   // Emit extra information about registers.
 709   const std::string &TargetName = Target.getName();
 710   OS << "\n  static const TargetRegisterInfoDesc "
 711      << TargetName << "RegInfoDesc[] = "
 712      << "{ // Extra Descriptors\n";
 713   OS << "    { 0, 0 },\n";
 714
 715   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 716   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 717     const CodeGenRegister &Reg = *Regs[i];
 718     OS << "    { ";
 719     OS << Reg.CostPerUse << ", "
 720        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 721   }
 722   OS << "  };\n";      // End of register descriptors...
 723
 724
 725   // Calculate the mapping of subregister+index pairs to physical registers.
 726   // This will also create further anonymous indexes.
 727   unsigned NamedIndices = RegBank.getNumNamedIndices();
 728
 729   // Emit SubRegIndex names, skipping 0
 730   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 731   OS << "\n  static const char *const " << TargetName
 732      << "SubRegIndexTable[] = { \"";
 733   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 734     OS << SubRegIndices[i]->getName();
 735     if (i+1 != e)
 736       OS << "\", \"";
 737   }
 738   OS << "\" };\n\n";
 739
 740   // Emit names of the anonymus subreg indexes.
 741   if (SubRegIndices.size() > NamedIndices) {
 742     OS << "  enum {";
 743     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 744       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 745       if (i+1 != e)
 746         OS << ',';
 747     }
 748     OS << "\n  };\n\n";
 749   }
 750   OS << "\n";
 751
 752   std::string ClassName = Target.getName() + "GenRegisterInfo";
 753
 754   // Emit the subregister + index mapping function based on the information
 755   // calculated above.
 756   OS << "unsigned " << ClassName
 757      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 758      << "  switch (RegNo) {\n"
 759      << "  default:\n    return 0;\n";
 760   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 761     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 762     if (SRM.empty())
 763       continue;
 764     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 765     OS << "    switch (Index) {\n";
 766     OS << "    default: return 0;\n";
 767     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 768          ie = SRM.end(); ii != ie; ++ii)
 769       OS << "    case " << getQualifiedName(ii->first)
 770          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 771     OS << "    };\n" << "    break;\n";
 772   }
 773   OS << "  };\n";
 774   OS << "  return 0;\n";
 775   OS << "}\n\n";
 776
 777   OS << "unsigned " << ClassName
 778      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 779      << "  switch (RegNo) {\n"
 780      << "  default:\n    return 0;\n";
 781    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 782      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 783      if (SRM.empty())
 784        continue;
 785     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 786     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 787          ie = SRM.end(); ii != ie; ++ii)
 788       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 789          << ")  return " << getQualifiedName(ii->first) << ";\n";
 790     OS << "    return 0;\n";
 791   }
 792   OS << "  };\n";
 793   OS << "  return 0;\n";
 794   OS << "}\n\n";
 795
 796   // Emit composeSubRegIndices
 797   OS << "unsigned " << ClassName
 798      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 799      << "  switch (IdxA) {\n"
 800      << "  default:\n    return IdxB;\n";
 801   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 802     bool Open = false;
 803     for (unsigned j = 0; j != e; ++j) {
 804       if (Record *Comp = RegBank.getCompositeSubRegIndex(SubRegIndices[i],
 805                                                          SubRegIndices[j])) {
 806         if (!Open) {
 807           OS << "  case " << getQualifiedName(SubRegIndices[i])
 808              << ": switch(IdxB) {\n    default: return IdxB;\n";
 809           Open = true;
 810         }
 811         OS << "    case " << getQualifiedName(SubRegIndices[j])
 812            << ": return " << getQualifiedName(Comp) << ";\n";
 813       }
 814     }
 815     if (Open)
 816       OS << "    }\n";
 817   }
 818   OS << "  }\n}\n\n";
 819
 820   // Emit the constructor of the class...
 821   OS << "extern MCRegisterDesc " << TargetName << "RegDesc[];\n";
 822   OS << "extern MCRegisterClass " << TargetName << "MCRegisterClasses[];\n";
 823
 824   OS << ClassName << "::" << ClassName
 825      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 826      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 827      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 828      << "                 " << TargetName << "SubRegIndexTable) {\n"
 829      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 830      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 831      << RegisterClasses.size() << ");\n\n";
 832
 833   EmitRegMapping(OS, Regs, true);
 834
 835   OS << "}\n\n";
 836
 837   OS << "} // End llvm namespace \n";
 838   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 839 }
 840
 841 void RegisterInfoEmitter::run(raw_ostream &OS) {
 842   CodeGenTarget Target(Records);
 843   CodeGenRegBank &RegBank = Target.getRegBank();
 844   RegBank.computeDerivedInfo();
 845
 846   runEnums(OS, Target, RegBank);
 847   runMCDesc(OS, Target, RegBank);
 848   runTargetHeader(OS, Target, RegBank);
 849   runTargetDesc(OS, Target, RegBank);
 850 }