utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  35
  36   EmitSourceFileHeader("Target Register Enum Values", OS);
  37
  38   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  39   OS << "#undef GET_REGINFO_ENUM\n";
  40
  41   OS << "namespace llvm {\n\n";
  42
  43   OS << "class MCRegisterClass;\n"
  44      << "extern const MCRegisterClass " << Namespace
  45      << "MCRegisterClasses[];\n\n";
  46
  47   if (!Namespace.empty())
  48     OS << "namespace " << Namespace << " {\n";
  49   OS << "enum {\n  NoRegister,\n";
  50
  51   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  52     OS << "  " << Registers[i]->getName() << " = " <<
  53       Registers[i]->EnumValue << ",\n";
  54   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  55          "Register enum value mismatch!");
  56   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  57   OS << "};\n";
  58   if (!Namespace.empty())
  59     OS << "}\n";
  60
  61   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  62   if (!RegisterClasses.empty()) {
  63     OS << "\n// Register classes\n";
  64     if (!Namespace.empty())
  65       OS << "namespace " << Namespace << " {\n";
  66     OS << "enum {\n";
  67     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  68       if (i) OS << ",\n";
  69       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  70       OS << " = " << i;
  71     }
  72     OS << "\n  };\n";
  73     if (!Namespace.empty())
  74       OS << "}\n";
  75   }
  76
  77   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  78   // If the only definition is the default NoRegAltName, we don't need to
  79   // emit anything.
  80   if (RegAltNameIndices.size() > 1) {
  81     OS << "\n// Register alternate name indices\n";
  82     if (!Namespace.empty())
  83       OS << "namespace " << Namespace << " {\n";
  84     OS << "enum {\n";
  85     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  86       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  87     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  88     OS << "};\n";
  89     if (!Namespace.empty())
  90       OS << "}\n";
  91   }
  92
  93
  94   OS << "} // End llvm namespace \n";
  95   OS << "#endif // GET_REGINFO_ENUM\n\n";
  96 }
  97
  98 void
  99 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 100                                     const std::vector<CodeGenRegister*> &Regs,
 101                                     bool isCtor) {
 102
 103   // Collect all information about dwarf register numbers
 104   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 105   DwarfRegNumsMapTy DwarfRegNums;
 106
 107   // First, just pull all provided information to the map
 108   unsigned maxLength = 0;
 109   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 110     Record *Reg = Regs[i]->TheDef;
 111     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 112     maxLength = std::max((size_t)maxLength, RegNums.size());
 113     if (DwarfRegNums.count(Reg))
 114       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 115              << "specified multiple times\n";
 116     DwarfRegNums[Reg] = RegNums;
 117   }
 118
 119   if (!maxLength)
 120     return;
 121
 122   // Now we know maximal length of number list. Append -1's, where needed
 123   for (DwarfRegNumsMapTy::iterator
 124        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 125     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 126       I->second.push_back(-1);
 127
 128   // Emit reverse information about the dwarf register numbers.
 129   for (unsigned j = 0; j < 2; ++j) {
 130     OS << "  switch (";
 131     if (j == 0)
 132       OS << "DwarfFlavour";
 133     else
 134       OS << "EHFlavour";
 135     OS << ") {\n"
 136      << "  default:\n"
 137      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 138
 139     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 140       OS << "  case " << i << ":\n";
 141       for (DwarfRegNumsMapTy::iterator
 142              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 143         int DwarfRegNo = I->second[i];
 144         if (DwarfRegNo < 0)
 145           continue;
 146         OS << "    ";
 147         if (!isCtor)
 148           OS << "RI->";
 149         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 150            << getQualifiedName(I->first) << ", ";
 151         if (j == 0)
 152           OS << "false";
 153         else
 154           OS << "true";
 155         OS << " );\n";
 156       }
 157       OS << "    break;\n";
 158     }
 159     OS << "  }\n";
 160   }
 161
 162   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 163     Record *Reg = Regs[i]->TheDef;
 164     const RecordVal *V = Reg->getValue("DwarfAlias");
 165     if (!V || !V->getValue())
 166       continue;
 167
 168     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 169     Record *Alias = DI->getDef();
 170     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 171   }
 172
 173   // Emit information about the dwarf register numbers.
 174   for (unsigned j = 0; j < 2; ++j) {
 175     OS << "  switch (";
 176     if (j == 0)
 177       OS << "DwarfFlavour";
 178     else
 179       OS << "EHFlavour";
 180     OS << ") {\n"
 181        << "  default:\n"
 182        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 183
 184     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 185       OS << "  case " << i << ":\n";
 186       // Sort by name to get a stable order.
 187       for (DwarfRegNumsMapTy::iterator
 188              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 189         int RegNo = I->second[i];
 190         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 191           continue;
 192
 193         OS << "    ";
 194         if (!isCtor)
 195           OS << "RI->";
 196         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 197            <<  RegNo << ", ";
 198         if (j == 0)
 199           OS << "false";
 200         else
 201           OS << "true";
 202         OS << " );\n";
 203       }
 204       OS << "    break;\n";
 205     }
 206     OS << "  }\n";
 207   }
 208 }
 209
 210 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 211 // Width is the number of bits per hex number.
 212 static void printBitVectorAsHex(raw_ostream &OS,
 213                                 const BitVector &Bits,
 214                                 unsigned Width) {
 215   assert(Width <= 32 && "Width too large");
 216   unsigned Digits = (Width + 3) / 4;
 217   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 218     unsigned Value = 0;
 219     for (unsigned j = 0; j != Width && i + j != e; ++j)
 220       Value |= Bits.test(i + j) << j;
 221     OS << format("0x%0*x, ", Digits, Value);
 222   }
 223 }
 224
 225 // Helper to emit a set of bits into a constant byte array.
 226 class BitVectorEmitter {
 227   BitVector Values;
 228 public:
 229   void add(unsigned v) {
 230     if (v >= Values.size())
 231       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 232     Values[v] = true;
 233   }
 234
 235   void print(raw_ostream &OS) {
 236     printBitVectorAsHex(OS, Values, 8);
 237   }
 238 };
 239
 240 //
 241 // runMCDesc - Print out MC register descriptions.
 242 //
 243 void
 244 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 245                                CodeGenRegBank &RegBank) {
 246   EmitSourceFileHeader("MC Register Information", OS);
 247
 248   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 249   OS << "#undef GET_REGINFO_MC_DESC\n";
 250
 251   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 252   RegBank.computeOverlaps(Overlaps);
 253
 254   OS << "namespace llvm {\n\n";
 255
 256   const std::string &TargetName = Target.getName();
 257
 258   OS << "\nnamespace {\n";
 259
 260   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 261
 262   // Emit an overlap list for all registers.
 263   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 264     const CodeGenRegister *Reg = Regs[i];
 265     const CodeGenRegister::Set &O = Overlaps[Reg];
 266     // Move Reg to the front so TRI::getAliasSet can share the list.
 267     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 268        << getQualifiedName(Reg->TheDef) << ", ";
 269     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 270          I != E; ++I)
 271       if (*I != Reg)
 272         OS << getQualifiedName((*I)->TheDef) << ", ";
 273     OS << "0 };\n";
 274   }
 275
 276   // Emit the empty sub-registers list
 277   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 278   // Loop over all of the registers which have sub-registers, emitting the
 279   // sub-registers list to memory.
 280   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 281     const CodeGenRegister &Reg = *Regs[i];
 282     if (Reg.getSubRegs().empty())
 283      continue;
 284     // getSubRegs() orders by SubRegIndex. We want a topological order.
 285     SetVector<CodeGenRegister*> SR;
 286     Reg.addSubRegsPreOrder(SR, RegBank);
 287     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 288     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 289       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 290     OS << "0 };\n";
 291   }
 292
 293   // Emit the empty super-registers list
 294   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 295   // Loop over all of the registers which have super-registers, emitting the
 296   // super-registers list to memory.
 297   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 298     const CodeGenRegister &Reg = *Regs[i];
 299     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 300     if (SR.empty())
 301       continue;
 302     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 303     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 304       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 305     OS << "0 };\n";
 306   }
 307   OS << "}\n";       // End of anonymous namespace...
 308
 309   OS << "\nextern const MCRegisterDesc " << TargetName
 310      << "RegDesc[] = { // Descriptors\n";
 311   OS << "  { \"NOREG\",\t0,\t0,\t0 },\n";
 312
 313   // Now that register alias and sub-registers sets have been emitted, emit the
 314   // register descriptors now.
 315   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 316     const CodeGenRegister &Reg = *Regs[i];
 317     OS << "  { \"";
 318     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 319     if (!Reg.getSubRegs().empty())
 320       OS << Reg.getName() << "_SubRegsSet,\t";
 321     else
 322       OS << "Empty_SubRegsSet,\t";
 323     if (!Reg.getSuperRegs().empty())
 324       OS << Reg.getName() << "_SuperRegsSet";
 325     else
 326       OS << "Empty_SuperRegsSet";
 327     OS << " },\n";
 328   }
 329   OS << "};\n\n";      // End of register descriptors...
 330
 331   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 332
 333   // Loop over all of the register classes... emitting each one.
 334   OS << "namespace {     // Register classes...\n";
 335
 336   // Emit the register enum value arrays for each RegisterClass
 337   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 338     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 339     ArrayRef<Record*> Order = RC.getOrder();
 340
 341     // Give the register class a legal C name if it's anonymous.
 342     std::string Name = RC.getName();
 343
 344     // Emit the register list now.
 345     OS << "  // " << Name << " Register Class...\n"
 346        << "  static const unsigned " << Name
 347        << "[] = {\n    ";
 348     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 349       Record *Reg = Order[i];
 350       OS << getQualifiedName(Reg) << ", ";
 351     }
 352     OS << "\n  };\n\n";
 353
 354     OS << "  // " << Name << " Bit set.\n"
 355        << "  static const unsigned char " << Name
 356        << "Bits[] = {\n    ";
 357     BitVectorEmitter BVE;
 358     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 359       Record *Reg = Order[i];
 360       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 361     }
 362     BVE.print(OS);
 363     OS << "\n  };\n\n";
 364
 365   }
 366   OS << "}\n\n";
 367
 368   OS << "extern const MCRegisterClass " << TargetName
 369      << "MCRegisterClasses[] = {\n";
 370
 371   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 372     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 373     OS << "  { " << RC.getQualifiedName() + "RegClassID" << ", "
 374        << '\"' << RC.getName() << "\", "
 375        << RC.SpillSize/8 << ", "
 376        << RC.SpillAlignment/8 << ", "
 377        << RC.CopyCost << ", "
 378        << RC.Allocatable << ", "
 379        << RC.getName() << ", " << RC.getName() << " + "
 380        << RC.getOrder().size() << ", "
 381        << RC.getName() << "Bits, sizeof(" << RC.getName() << "Bits)"
 382        << " },\n";
 383   }
 384
 385   OS << "};\n\n";
 386
 387   // MCRegisterInfo initialization routine.
 388   OS << "static inline void Init" << TargetName
 389      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 390      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 391   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 392      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 393      << RegisterClasses.size() << ");\n\n";
 394
 395   EmitRegMapping(OS, Regs, false);
 396
 397   OS << "}\n\n";
 398
 399
 400   OS << "} // End llvm namespace \n";
 401   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 402 }
 403
 404 void
 405 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 406                                      CodeGenRegBank &RegBank) {
 407   EmitSourceFileHeader("Register Information Header Fragment", OS);
 408
 409   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 410   OS << "#undef GET_REGINFO_HEADER\n";
 411
 412   const std::string &TargetName = Target.getName();
 413   std::string ClassName = TargetName + "GenRegisterInfo";
 414
 415   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 416   OS << "#include <string>\n\n";
 417
 418   OS << "namespace llvm {\n\n";
 419
 420   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 421      << "  explicit " << ClassName
 422      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 423      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 424      << "     { return false; }\n"
 425      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 426      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 427      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 428      << "  const TargetRegisterClass *"
 429         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 430      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 431         "const TargetRegisterClass*, const TargetRegisterClass*, "
 432         "unsigned) const;\n"
 433      << "};\n\n";
 434
 435   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 436   if (!SubRegIndices.empty()) {
 437     OS << "\n// Subregister indices\n";
 438     std::string Namespace =
 439       SubRegIndices[0]->getNamespace();
 440     if (!Namespace.empty())
 441       OS << "namespace " << Namespace << " {\n";
 442     OS << "enum {\n  NoSubRegister,\n";
 443     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 444       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 445     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 446     if (!Namespace.empty())
 447       OS << "}\n";
 448   }
 449
 450   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 451
 452   if (!RegisterClasses.empty()) {
 453     OS << "namespace " << RegisterClasses[0]->Namespace
 454        << " { // Register classes\n";
 455
 456     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 457       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 458       const std::string &Name = RC.getName();
 459
 460       // Output the register class definition.
 461       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 462          << "    " << Name << "Class();\n";
 463       if (!RC.AltOrderSelect.empty())
 464         OS << "    ArrayRef<unsigned> "
 465               "getRawAllocationOrder(const MachineFunction&) const;\n";
 466       OS << "  };\n";
 467
 468       // Output the extern for the instance.
 469       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 470       // Output the extern for the pointer to the instance (should remove).
 471       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 472          << Name << "RegClass;\n";
 473     }
 474     OS << "} // end of namespace " << TargetName << "\n\n";
 475   }
 476   OS << "} // End llvm namespace \n";
 477   OS << "#endif // GET_REGINFO_HEADER\n\n";
 478 }
 479
 480 //
 481 // runTargetDesc - Output the target register and register file descriptions.
 482 //
 483 void
 484 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 485                                    CodeGenRegBank &RegBank){
 486   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 487
 488   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 489   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 490
 491   OS << "namespace llvm {\n\n";
 492
 493   // Get access to MCRegisterClass data.
 494   OS << "extern const MCRegisterClass " << Target.getName()
 495      << "MCRegisterClasses[];\n";
 496
 497   // Start out by emitting each of the register classes.
 498   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 499
 500   // Collect all registers belonging to any allocatable class.
 501   std::set<Record*> AllocatableRegs;
 502
 503   // Collect allocatable registers.
 504   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 505     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 506     ArrayRef<Record*> Order = RC.getOrder();
 507
 508     if (RC.Allocatable)
 509       AllocatableRegs.insert(Order.begin(), Order.end());
 510   }
 511
 512   OS << "namespace {     // Register classes...\n";
 513
 514   // Emit the ValueType arrays for each RegisterClass
 515   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 516     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 517
 518     // Give the register class a legal C name if it's anonymous.
 519     std::string Name = RC.getName() + "VTs";
 520
 521     // Emit the register list now.
 522     OS << "  // " << Name
 523        << " Register Class Value Types...\n"
 524        << "  static const MVT::SimpleValueType " << Name
 525        << "[] = {\n    ";
 526     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 527       OS << getEnumName(RC.VTs[i]) << ", ";
 528     OS << "MVT::Other\n  };\n\n";
 529   }
 530   OS << "}  // end anonymous namespace\n\n";
 531
 532   // Now that all of the structs have been emitted, emit the instances.
 533   if (!RegisterClasses.empty()) {
 534     OS << "namespace " << RegisterClasses[0]->Namespace
 535        << " {   // Register class instances\n";
 536     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 537       OS << "  " << RegisterClasses[i]->getName()  << "Class\t"
 538          << RegisterClasses[i]->getName() << "RegClass;\n";
 539
 540     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 541
 542     OS << "\n  static const TargetRegisterClass* const "
 543       << "NullRegClasses[] = { NULL };\n\n";
 544
 545     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 546
 547     if (NumSubRegIndices) {
 548       // Compute the super-register classes for each RegisterClass
 549       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 550         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 551         for (DenseMap<Record*,Record*>::const_iterator
 552              i = RC.SubRegClasses.begin(),
 553              e = RC.SubRegClasses.end(); i != e; ++i) {
 554           // Find the register class number of i->second for SuperRegClassMap.
 555           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 556           assert(RC2 && "Invalid register class in SubRegClasses");
 557           SuperRegClassMap[RC2->EnumValue].insert(rc);
 558         }
 559       }
 560
 561       // Emit the super-register classes for each RegisterClass
 562       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 563         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 564
 565         // Give the register class a legal C name if it's anonymous.
 566         std::string Name = RC.getName();
 567
 568         OS << "  // " << Name
 569            << " Super-register Classes...\n"
 570            << "  static const TargetRegisterClass* const "
 571            << Name << "SuperRegClasses[] = {\n    ";
 572
 573         bool Empty = true;
 574         std::map<unsigned, std::set<unsigned> >::iterator I =
 575           SuperRegClassMap.find(rc);
 576         if (I != SuperRegClassMap.end()) {
 577           for (std::set<unsigned>::iterator II = I->second.begin(),
 578                  EE = I->second.end(); II != EE; ++II) {
 579             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 580             if (!Empty)
 581               OS << ", ";
 582             OS << "&" << RC2.getQualifiedName() << "RegClass";
 583             Empty = false;
 584           }
 585         }
 586
 587         OS << (!Empty ? ", " : "") << "NULL";
 588         OS << "\n  };\n\n";
 589       }
 590     }
 591
 592     // Emit the sub-classes array for each RegisterClass
 593     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 594       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 595
 596       // Give the register class a legal C name if it's anonymous.
 597       std::string Name = RC.getName();
 598
 599       OS << "  static const unsigned " << Name << "SubclassMask[] = { ";
 600       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 601       OS << "};\n\n";
 602     }
 603
 604     // Emit NULL terminated super-class lists.
 605     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 606       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 607       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 608
 609       // Skip classes without supers.  We can reuse NullRegClasses.
 610       if (Supers.empty())
 611         continue;
 612
 613       OS << "  static const TargetRegisterClass* const "
 614          << RC.getName() << "Superclasses[] = {\n";
 615       for (unsigned i = 0; i != Supers.size(); ++i)
 616         OS << "    &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 617       OS << "    NULL\n  };\n\n";
 618     }
 619
 620     // Emit methods.
 621     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 622       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 623       OS << RC.getName() << "Class::" << RC.getName()
 624          << "Class()  : TargetRegisterClass(&"
 625          << Target.getName() << "MCRegisterClasses["
 626          << RC.getName() + "RegClassID" << "], "
 627          << RC.getName() + "VTs" << ", "
 628          << RC.getName() + "SubclassMask" << ", ";
 629       if (RC.getSuperClasses().empty())
 630         OS << "NullRegClasses, ";
 631       else
 632         OS << RC.getName() + "Superclasses, ";
 633       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 634          << "RegClasses"
 635          << ") {}\n";
 636       if (!RC.AltOrderSelect.empty()) {
 637         OS << "\nstatic inline unsigned " << RC.getName()
 638            << "AltOrderSelect(const MachineFunction &MF) {"
 639            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 640            << RC.getName() << "Class::"
 641            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 642         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 643           ArrayRef<Record*> Elems = RC.getOrder(oi);
 644           if (!Elems.empty()) {
 645             OS << "  static const unsigned AltOrder" << oi << "[] = {";
 646             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 647               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 648             OS << " };\n";
 649           }
 650         }
 651         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 652            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 653            << "  static const ArrayRef<unsigned> Order[] = {\n"
 654            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 655         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 656           if (RC.getOrder(oi).empty())
 657             OS << "),\n    ArrayRef<unsigned>(";
 658           else
 659             OS << "),\n    makeArrayRef(AltOrder" << oi;
 660         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 661            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 662            << ");\n  return Order[Select];\n}\n";
 663         }
 664     }
 665
 666     OS << "}\n";
 667   }
 668
 669   OS << "\nnamespace {\n";
 670   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 671   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 672     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 673        << "RegClass,\n";
 674   OS << "  };\n";
 675   OS << "}\n";       // End of anonymous namespace...
 676
 677   // Emit extra information about registers.
 678   const std::string &TargetName = Target.getName();
 679   OS << "\n  static const TargetRegisterInfoDesc "
 680      << TargetName << "RegInfoDesc[] = "
 681      << "{ // Extra Descriptors\n";
 682   OS << "    { 0, 0 },\n";
 683
 684   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 685   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 686     const CodeGenRegister &Reg = *Regs[i];
 687     OS << "    { ";
 688     OS << Reg.CostPerUse << ", "
 689        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 690   }
 691   OS << "  };\n";      // End of register descriptors...
 692
 693
 694   // Calculate the mapping of subregister+index pairs to physical registers.
 695   // This will also create further anonymous indexes.
 696   unsigned NamedIndices = RegBank.getNumNamedIndices();
 697
 698   // Emit SubRegIndex names, skipping 0
 699   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 700   OS << "\n  static const char *const " << TargetName
 701      << "SubRegIndexTable[] = { \"";
 702   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 703     OS << SubRegIndices[i]->getName();
 704     if (i+1 != e)
 705       OS << "\", \"";
 706   }
 707   OS << "\" };\n\n";
 708
 709   // Emit names of the anonymus subreg indexes.
 710   if (SubRegIndices.size() > NamedIndices) {
 711     OS << "  enum {";
 712     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 713       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 714       if (i+1 != e)
 715         OS << ',';
 716     }
 717     OS << "\n  };\n\n";
 718   }
 719   OS << "\n";
 720
 721   std::string ClassName = Target.getName() + "GenRegisterInfo";
 722
 723   // Emit the subregister + index mapping function based on the information
 724   // calculated above.
 725   OS << "unsigned " << ClassName
 726      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 727      << "  switch (RegNo) {\n"
 728      << "  default:\n    return 0;\n";
 729   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 730     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 731     if (SRM.empty())
 732       continue;
 733     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 734     OS << "    switch (Index) {\n";
 735     OS << "    default: return 0;\n";
 736     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 737          ie = SRM.end(); ii != ie; ++ii)
 738       OS << "    case " << ii->first->getQualifiedName()
 739          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 740     OS << "    };\n" << "    break;\n";
 741   }
 742   OS << "  };\n";
 743   OS << "  return 0;\n";
 744   OS << "}\n\n";
 745
 746   OS << "unsigned " << ClassName
 747      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 748      << "  switch (RegNo) {\n"
 749      << "  default:\n    return 0;\n";
 750    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 751      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 752      if (SRM.empty())
 753        continue;
 754     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 755     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 756          ie = SRM.end(); ii != ie; ++ii)
 757       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 758          << ")  return " << ii->first->getQualifiedName() << ";\n";
 759     OS << "    return 0;\n";
 760   }
 761   OS << "  };\n";
 762   OS << "  return 0;\n";
 763   OS << "}\n\n";
 764
 765   // Emit composeSubRegIndices
 766   OS << "unsigned " << ClassName
 767      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 768      << "  switch (IdxA) {\n"
 769      << "  default:\n    return IdxB;\n";
 770   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 771     bool Open = false;
 772     for (unsigned j = 0; j != e; ++j) {
 773       if (CodeGenSubRegIndex *Comp =
 774             SubRegIndices[i]->compose(SubRegIndices[j])) {
 775         if (!Open) {
 776           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 777              << ": switch(IdxB) {\n    default: return IdxB;\n";
 778           Open = true;
 779         }
 780         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 781            << ": return " << Comp->getQualifiedName() << ";\n";
 782       }
 783     }
 784     if (Open)
 785       OS << "    }\n";
 786   }
 787   OS << "  }\n}\n\n";
 788
 789   // Emit getSubClassWithSubReg.
 790   OS << "const TargetRegisterClass *" << ClassName
 791      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 792         " const {\n";
 793   if (SubRegIndices.empty()) {
 794     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 795        << "  return RC;\n";
 796   } else {
 797     // Use the smallest type that can hold a regclass ID with room for a
 798     // sentinel.
 799     if (RegisterClasses.size() < UINT8_MAX)
 800       OS << "  static const uint8_t Table[";
 801     else if (RegisterClasses.size() < UINT16_MAX)
 802       OS << "  static const uint16_t Table[";
 803     else
 804       throw "Too many register classes.";
 805     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 806     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 807       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 808       OS << "    {\t// " << RC.getName() << "\n";
 809       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 810         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 811         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 812           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 813              << " -> " << SRC->getName() << "\n";
 814         else
 815           OS << "      0,\t// " << Idx->getName() << "\n";
 816       }
 817       OS << "    },\n";
 818     }
 819     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 820        << "  if (!Idx) return RC;\n  --Idx;\n"
 821        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 822        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 823        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 824   }
 825   OS << "}\n\n";
 826
 827   // Emit getMatchingSuperRegClass.
 828   OS << "const TargetRegisterClass *" << ClassName
 829      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 830         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 831   if (SubRegIndices.empty()) {
 832     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 833   } else {
 834     // We need to find the largest sub-class of A such that every register has
 835     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 836     // super-register classes that map into B. Then compute the largest common
 837     // sub-class with A by taking advantage of the register class ordering,
 838     // like getCommonSubClass().
 839
 840     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 841     // the number of 32-bit words required to represent all register classes.
 842     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 843     BitVector BV(RegisterClasses.size());
 844
 845     OS << "  static const unsigned Table[" << RegisterClasses.size()
 846        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 847     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 848       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 849       OS << "    {\t// " << RC.getName() << "\n";
 850       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 851         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 852         BV.reset();
 853         RC.getSuperRegClasses(Idx, BV);
 854         OS << "      { ";
 855         printBitVectorAsHex(OS, BV, 32);
 856         OS << "},\t// " << Idx->getName() << '\n';
 857       }
 858       OS << "    },\n";
 859     }
 860     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 861        << "  --Idx;\n"
 862        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 863        << "  const unsigned *TV = Table[B->getID()][Idx];\n"
 864        << "  const unsigned *SC = A->getSubClassMask();\n"
 865        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 866        << "    if (unsigned Common = TV[i] & SC[i])\n"
 867        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 868        << "  return 0;\n";
 869   }
 870   OS << "}\n\n";
 871
 872   // Emit the constructor of the class...
 873   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 874
 875   OS << ClassName << "::" << ClassName
 876      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 877      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 878      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 879      << "                 " << TargetName << "SubRegIndexTable) {\n"
 880      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 881      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 882      << RegisterClasses.size() << ");\n\n";
 883
 884   EmitRegMapping(OS, Regs, true);
 885
 886   OS << "}\n\n";
 887
 888
 889   // Emit CalleeSavedRegs information.
 890   std::vector<Record*> CSRSets =
 891     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 892   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 893     Record *CSRSet = CSRSets[i];
 894     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 895     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 896
 897     // Emit the *_SaveList list of callee-saved registers.
 898     OS << "static const unsigned " << CSRSet->getName()
 899        << "_SaveList[] = { ";
 900     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 901       OS << getQualifiedName((*Regs)[r]) << ", ";
 902     OS << "0 };\n";
 903
 904     // Emit the *_RegMask bit mask of call-preserved registers.
 905     OS << "static const uint32_t " << CSRSet->getName()
 906        << "_RegMask[] = { ";
 907     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 908     OS << "};\n";
 909   }
 910   OS << "\n\n";
 911
 912   OS << "} // End llvm namespace \n";
 913   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 914 }
 915
 916 void RegisterInfoEmitter::run(raw_ostream &OS) {
 917   CodeGenTarget Target(Records);
 918   CodeGenRegBank &RegBank = Target.getRegBank();
 919   RegBank.computeDerivedInfo();
 920
 921   runEnums(OS, Target, RegBank);
 922   runMCDesc(OS, Target, RegBank);
 923   runTargetHeader(OS, Target, RegBank);
 924   runTargetDesc(OS, Target, RegBank);
 925 }