utils/TableGen/CodeGenRegisters.h

   1 //===- CodeGenRegisters.h - Register and RegisterClass Info -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines structures to encapsulate information gleaned from the
  11 // target register and register class definitions.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_UTILS_TABLEGEN_CODEGENREGISTERS_H
  16 #define LLVM_UTILS_TABLEGEN_CODEGENREGISTERS_H
  17
  18 #include "llvm/ADT/ArrayRef.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/ADT/DenseMap.h"
  21 #include "llvm/ADT/SetVector.h"
  22 #include "llvm/ADT/SparseBitVector.h"
  23 #include "llvm/CodeGen/MachineValueType.h"
  24 #include "llvm/Support/ErrorHandling.h"
  25 #include "llvm/TableGen/Record.h"
  26 #include "llvm/TableGen/SetTheory.h"
  27 #include <cstdlib>
  28 #include <list>
  29 #include <map>
  30 #include <set>
  31 #include <string>
  32 #include <vector>
  33 #include <deque>
  34
  35 namespace llvm {
  36   class CodeGenRegBank;
  37
  38   /// Used to encode a step in a register lane mask transformation.
  39   /// Mask the bits specified in Mask, then rotate them Rol bits to the left
  40   /// assuming a wraparound at 32bits.
  41   struct MaskRolPair {
  42     unsigned Mask;
  43     uint8_t RotateLeft;
  44     bool operator==(const MaskRolPair Other) {
  45       return Mask == Other.Mask && RotateLeft == Other.RotateLeft;
  46     }
  47     bool operator!=(const MaskRolPair Other) {
  48       return Mask != Other.Mask || RotateLeft != Other.RotateLeft;
  49     }
  50   };
  51
  52   /// CodeGenSubRegIndex - Represents a sub-register index.
  53   class CodeGenSubRegIndex {
  54     Record *const TheDef;
  55     std::string Name;
  56     std::string Namespace;
  57
  58   public:
  59     uint16_t Size;
  60     uint16_t Offset;
  61     const unsigned EnumValue;
  62     mutable unsigned LaneMask;
  63     mutable SmallVector<MaskRolPair,1> CompositionLaneMaskTransform;
  64
  65     // Are all super-registers containing this SubRegIndex covered by their
  66     // sub-registers?
  67     bool AllSuperRegsCovered;
  68
  69     CodeGenSubRegIndex(Record *R, unsigned Enum);
  70     CodeGenSubRegIndex(StringRef N, StringRef Nspace, unsigned Enum);
  71
  72     const std::string &getName() const { return Name; }
  73     const std::string &getNamespace() const { return Namespace; }
  74     std::string getQualifiedName() const;
  75
  76     // Order CodeGenSubRegIndex pointers by EnumValue.
  77     struct Less {
  78       bool operator()(const CodeGenSubRegIndex *A,
  79                       const CodeGenSubRegIndex *B) const {
  80         assert(A && B);
  81         return A->EnumValue < B->EnumValue;
  82       }
  83     };
  84
  85     // Map of composite subreg indices.
  86     typedef std::map<CodeGenSubRegIndex*, CodeGenSubRegIndex*, Less> CompMap;
  87
  88     // Returns the subreg index that results from composing this with Idx.
  89     // Returns NULL if this and Idx don't compose.
  90     CodeGenSubRegIndex *compose(CodeGenSubRegIndex *Idx) const {
  91       CompMap::const_iterator I = Composed.find(Idx);
  92       return I == Composed.end() ? nullptr : I->second;
  93     }
  94
  95     // Add a composite subreg index: this+A = B.
  96     // Return a conflicting composite, or NULL
  97     CodeGenSubRegIndex *addComposite(CodeGenSubRegIndex *A,
  98                                      CodeGenSubRegIndex *B) {
  99       assert(A && B);
 100       std::pair<CompMap::iterator, bool> Ins =
 101         Composed.insert(std::make_pair(A, B));
 102       // Synthetic subreg indices that aren't contiguous (for instance ARM
 103       // register tuples) don't have a bit range, so it's OK to let
 104       // B->Offset == -1. For the other cases, accumulate the offset and set
 105       // the size here. Only do so if there is no offset yet though.
 106       if ((Offset != (uint16_t)-1 && A->Offset != (uint16_t)-1) &&
 107           (B->Offset == (uint16_t)-1)) {
 108         B->Offset = Offset + A->Offset;
 109         B->Size = A->Size;
 110       }
 111       return (Ins.second || Ins.first->second == B) ? nullptr
 112                                                     : Ins.first->second;
 113     }
 114
 115     // Update the composite maps of components specified in 'ComposedOf'.
 116     void updateComponents(CodeGenRegBank&);
 117
 118     // Return the map of composites.
 119     const CompMap &getComposites() const { return Composed; }
 120
 121     // Compute LaneMask from Composed. Return LaneMask.
 122     unsigned computeLaneMask() const;
 123
 124   private:
 125     CompMap Composed;
 126   };
 127
 128   /// CodeGenRegister - Represents a register definition.
 129   struct CodeGenRegister {
 130     Record *TheDef;
 131     unsigned EnumValue;
 132     unsigned CostPerUse;
 133     bool CoveredBySubRegs;
 134
 135     // Map SubRegIndex -> Register.
 136     typedef std::map<CodeGenSubRegIndex*, CodeGenRegister*,
 137                      CodeGenSubRegIndex::Less> SubRegMap;
 138
 139     CodeGenRegister(Record *R, unsigned Enum);
 140
 141     const std::string &getName() const;
 142
 143     // Extract more information from TheDef. This is used to build an object
 144     // graph after all CodeGenRegister objects have been created.
 145     void buildObjectGraph(CodeGenRegBank&);
 146
 147     // Lazily compute a map of all sub-registers.
 148     // This includes unique entries for all sub-sub-registers.
 149     const SubRegMap &computeSubRegs(CodeGenRegBank&);
 150
 151     // Compute extra sub-registers by combining the existing sub-registers.
 152     void computeSecondarySubRegs(CodeGenRegBank&);
 153
 154     // Add this as a super-register to all sub-registers after the sub-register
 155     // graph has been built.
 156     void computeSuperRegs(CodeGenRegBank&);
 157
 158     const SubRegMap &getSubRegs() const {
 159       assert(SubRegsComplete && "Must precompute sub-registers");
 160       return SubRegs;
 161     }
 162
 163     // Add sub-registers to OSet following a pre-order defined by the .td file.
 164     void addSubRegsPreOrder(SetVector<const CodeGenRegister*> &OSet,
 165                             CodeGenRegBank&) const;
 166
 167     // Return the sub-register index naming Reg as a sub-register of this
 168     // register. Returns NULL if Reg is not a sub-register.
 169     CodeGenSubRegIndex *getSubRegIndex(const CodeGenRegister *Reg) const {
 170       return SubReg2Idx.lookup(Reg);
 171     }
 172
 173     typedef std::vector<const CodeGenRegister*> SuperRegList;
 174
 175     // Get the list of super-registers in topological order, small to large.
 176     // This is valid after computeSubRegs visits all registers during RegBank
 177     // construction.
 178     const SuperRegList &getSuperRegs() const {
 179       assert(SubRegsComplete && "Must precompute sub-registers");
 180       return SuperRegs;
 181     }
 182
 183     // Get the list of ad hoc aliases. The graph is symmetric, so the list
 184     // contains all registers in 'Aliases', and all registers that mention this
 185     // register in 'Aliases'.
 186     ArrayRef<CodeGenRegister*> getExplicitAliases() const {
 187       return ExplicitAliases;
 188     }
 189
 190     // Get the topological signature of this register. This is a small integer
 191     // less than RegBank.getNumTopoSigs(). Registers with the same TopoSig have
 192     // identical sub-register structure. That is, they support the same set of
 193     // sub-register indices mapping to the same kind of sub-registers
 194     // (TopoSig-wise).
 195     unsigned getTopoSig() const {
 196       assert(SuperRegsComplete && "TopoSigs haven't been computed yet.");
 197       return TopoSig;
 198     }
 199
 200     // List of register units in ascending order.
 201     typedef SparseBitVector<> RegUnitList;
 202     typedef SmallVector<unsigned, 16> RegUnitLaneMaskList;
 203
 204     // How many entries in RegUnitList are native?
 205     RegUnitList NativeRegUnits;
 206
 207     // Get the list of register units.
 208     // This is only valid after computeSubRegs() completes.
 209     const RegUnitList &getRegUnits() const { return RegUnits; }
 210
 211     ArrayRef<unsigned> getRegUnitLaneMasks() const {
 212       return makeArrayRef(RegUnitLaneMasks).slice(0, NativeRegUnits.count());
 213     }
 214
 215     // Get the native register units. This is a prefix of getRegUnits().
 216     RegUnitList getNativeRegUnits() const {
 217       return NativeRegUnits;
 218     }
 219
 220     void setRegUnitLaneMasks(const RegUnitLaneMaskList &LaneMasks) {
 221       RegUnitLaneMasks = LaneMasks;
 222     }
 223
 224     // Inherit register units from subregisters.
 225     // Return true if the RegUnits changed.
 226     bool inheritRegUnits(CodeGenRegBank &RegBank);
 227
 228     // Adopt a register unit for pressure tracking.
 229     // A unit is adopted iff its unit number is >= NativeRegUnits.count().
 230     void adoptRegUnit(unsigned RUID) { RegUnits.set(RUID); }
 231
 232     // Get the sum of this register's register unit weights.
 233     unsigned getWeight(const CodeGenRegBank &RegBank) const;
 234
 235     // Order CodeGenRegister pointers by EnumValue.
 236     struct Less {
 237       bool operator()(const CodeGenRegister *A,
 238                       const CodeGenRegister *B) const {
 239         assert(A && B);
 240         return A->EnumValue < B->EnumValue;
 241       }
 242     };
 243
 244     // Canonically ordered set.
 245     typedef std::set<const CodeGenRegister*, Less> Set;
 246
 247   private:
 248     bool SubRegsComplete;
 249     bool SuperRegsComplete;
 250     unsigned TopoSig;
 251
 252     // The sub-registers explicit in the .td file form a tree.
 253     SmallVector<CodeGenSubRegIndex*, 8> ExplicitSubRegIndices;
 254     SmallVector<CodeGenRegister*, 8> ExplicitSubRegs;
 255
 256     // Explicit ad hoc aliases, symmetrized to form an undirected graph.
 257     SmallVector<CodeGenRegister*, 8> ExplicitAliases;
 258
 259     // Super-registers where this is the first explicit sub-register.
 260     SuperRegList LeadingSuperRegs;
 261
 262     SubRegMap SubRegs;
 263     SuperRegList SuperRegs;
 264     DenseMap<const CodeGenRegister*, CodeGenSubRegIndex*> SubReg2Idx;
 265     RegUnitList RegUnits;
 266     RegUnitLaneMaskList RegUnitLaneMasks;
 267   };
 268
 269
 270   class CodeGenRegisterClass {
 271     CodeGenRegister::Set Members;
 272     // Allocation orders. Order[0] always contains all registers in Members.
 273     std::vector<SmallVector<Record*, 16> > Orders;
 274     // Bit mask of sub-classes including this, indexed by their EnumValue.
 275     BitVector SubClasses;
 276     // List of super-classes, topologocally ordered to have the larger classes
 277     // first.  This is the same as sorting by EnumValue.
 278     SmallVector<CodeGenRegisterClass*, 4> SuperClasses;
 279     Record *TheDef;
 280     std::string Name;
 281
 282     // For a synthesized class, inherit missing properties from the nearest
 283     // super-class.
 284     void inheritProperties(CodeGenRegBank&);
 285
 286     // Map SubRegIndex -> sub-class.  This is the largest sub-class where all
 287     // registers have a SubRegIndex sub-register.
 288     DenseMap<const CodeGenSubRegIndex *, CodeGenRegisterClass *>
 289         SubClassWithSubReg;
 290
 291     // Map SubRegIndex -> set of super-reg classes.  This is all register
 292     // classes SuperRC such that:
 293     //
 294     //   R:SubRegIndex in this RC for all R in SuperRC.
 295     //
 296     DenseMap<const CodeGenSubRegIndex *, SmallPtrSet<CodeGenRegisterClass *, 8>>
 297         SuperRegClasses;
 298
 299     // Bit vector of TopoSigs for the registers in this class. This will be
 300     // very sparse on regular architectures.
 301     BitVector TopoSigs;
 302
 303   public:
 304     unsigned EnumValue;
 305     std::string Namespace;
 306     SmallVector<MVT::SimpleValueType, 4> VTs;
 307     unsigned SpillSize;
 308     unsigned SpillAlignment;
 309     int CopyCost;
 310     bool Allocatable;
 311     std::string AltOrderSelect;
 312     /// Contains the combination of the lane masks of all subregisters.
 313     unsigned LaneMask;
 314
 315     // Return the Record that defined this class, or NULL if the class was
 316     // created by TableGen.
 317     Record *getDef() const { return TheDef; }
 318
 319     const std::string &getName() const { return Name; }
 320     std::string getQualifiedName() const;
 321     ArrayRef<MVT::SimpleValueType> getValueTypes() const {return VTs;}
 322     unsigned getNumValueTypes() const { return VTs.size(); }
 323
 324     MVT::SimpleValueType getValueTypeNum(unsigned VTNum) const {
 325       if (VTNum < VTs.size())
 326         return VTs[VTNum];
 327       llvm_unreachable("VTNum greater than number of ValueTypes in RegClass!");
 328     }
 329
 330     // Return true if this this class contains the register.
 331     bool contains(const CodeGenRegister*) const;
 332
 333     // Returns true if RC is a subclass.
 334     // RC is a sub-class of this class if it is a valid replacement for any
 335     // instruction operand where a register of this classis required. It must
 336     // satisfy these conditions:
 337     //
 338     // 1. All RC registers are also in this.
 339     // 2. The RC spill size must not be smaller than our spill size.
 340     // 3. RC spill alignment must be compatible with ours.
 341     //
 342     bool hasSubClass(const CodeGenRegisterClass *RC) const {
 343       return SubClasses.test(RC->EnumValue);
 344     }
 345
 346     // getSubClassWithSubReg - Returns the largest sub-class where all
 347     // registers have a SubIdx sub-register.
 348     CodeGenRegisterClass *
 349     getSubClassWithSubReg(const CodeGenSubRegIndex *SubIdx) const {
 350       return SubClassWithSubReg.lookup(SubIdx);
 351     }
 352
 353     void setSubClassWithSubReg(const CodeGenSubRegIndex *SubIdx,
 354                                CodeGenRegisterClass *SubRC) {
 355       SubClassWithSubReg[SubIdx] = SubRC;
 356     }
 357
 358     // getSuperRegClasses - Returns a bit vector of all register classes
 359     // containing only SubIdx super-registers of this class.
 360     void getSuperRegClasses(const CodeGenSubRegIndex *SubIdx,
 361                             BitVector &Out) const;
 362
 363     // addSuperRegClass - Add a class containing only SudIdx super-registers.
 364     void addSuperRegClass(CodeGenSubRegIndex *SubIdx,
 365                           CodeGenRegisterClass *SuperRC) {
 366       SuperRegClasses[SubIdx].insert(SuperRC);
 367     }
 368
 369     // getSubClasses - Returns a constant BitVector of subclasses indexed by
 370     // EnumValue.
 371     // The SubClasses vector includes an entry for this class.
 372     const BitVector &getSubClasses() const { return SubClasses; }
 373
 374     // getSuperClasses - Returns a list of super classes ordered by EnumValue.
 375     // The array does not include an entry for this class.
 376     ArrayRef<CodeGenRegisterClass*> getSuperClasses() const {
 377       return SuperClasses;
 378     }
 379
 380     // Returns an ordered list of class members.
 381     // The order of registers is the same as in the .td file.
 382     // No = 0 is the default allocation order, No = 1 is the first alternative.
 383     ArrayRef<Record*> getOrder(unsigned No = 0) const {
 384         return Orders[No];
 385     }
 386
 387     // Return the total number of allocation orders available.
 388     unsigned getNumOrders() const { return Orders.size(); }
 389
 390     // Get the set of registers.  This set contains the same registers as
 391     // getOrder(0).
 392     const CodeGenRegister::Set &getMembers() const { return Members; }
 393
 394     // Get a bit vector of TopoSigs present in this register class.
 395     const BitVector &getTopoSigs() const { return TopoSigs; }
 396
 397     // Populate a unique sorted list of units from a register set.
 398     void buildRegUnitSet(std::vector<unsigned> &RegUnits) const;
 399
 400     CodeGenRegisterClass(CodeGenRegBank&, Record *R);
 401
 402     // A key representing the parts of a register class used for forming
 403     // sub-classes.  Note the ordering provided by this key is not the same as
 404     // the topological order used for the EnumValues.
 405     struct Key {
 406       const CodeGenRegister::Set *Members;
 407       unsigned SpillSize;
 408       unsigned SpillAlignment;
 409
 410       Key(const CodeGenRegister::Set *M, unsigned S = 0, unsigned A = 0)
 411         : Members(M), SpillSize(S), SpillAlignment(A) {}
 412
 413       Key(const CodeGenRegisterClass &RC)
 414         : Members(&RC.getMembers()),
 415           SpillSize(RC.SpillSize),
 416           SpillAlignment(RC.SpillAlignment) {}
 417
 418       // Lexicographical order of (Members, SpillSize, SpillAlignment).
 419       bool operator<(const Key&) const;
 420     };
 421
 422     // Create a non-user defined register class.
 423     CodeGenRegisterClass(CodeGenRegBank&, StringRef Name, Key Props);
 424
 425     // Called by CodeGenRegBank::CodeGenRegBank().
 426     static void computeSubClasses(CodeGenRegBank&);
 427   };
 428
 429   // Register units are used to model interference and register pressure.
 430   // Every register is assigned one or more register units such that two
 431   // registers overlap if and only if they have a register unit in common.
 432   //
 433   // Normally, one register unit is created per leaf register. Non-leaf
 434   // registers inherit the units of their sub-registers.
 435   struct RegUnit {
 436     // Weight assigned to this RegUnit for estimating register pressure.
 437     // This is useful when equalizing weights in register classes with mixed
 438     // register topologies.
 439     unsigned Weight;
 440
 441     // Each native RegUnit corresponds to one or two root registers. The full
 442     // set of registers containing this unit can be computed as the union of
 443     // these two registers and their super-registers.
 444     const CodeGenRegister *Roots[2];
 445
 446     // Index into RegClassUnitSets where we can find the list of UnitSets that
 447     // contain this unit.
 448     unsigned RegClassUnitSetsIdx;
 449
 450     RegUnit() : Weight(0), RegClassUnitSetsIdx(0) {
 451       Roots[0] = Roots[1] = nullptr;
 452     }
 453
 454     ArrayRef<const CodeGenRegister*> getRoots() const {
 455       assert(!(Roots[1] && !Roots[0]) && "Invalid roots array");
 456       return makeArrayRef(Roots, !!Roots[0] + !!Roots[1]);
 457     }
 458   };
 459
 460   // Each RegUnitSet is a sorted vector with a name.
 461   struct RegUnitSet {
 462     typedef std::vector<unsigned>::const_iterator iterator;
 463
 464     std::string Name;
 465     std::vector<unsigned> Units;
 466     unsigned Weight; // Cache the sum of all unit weights.
 467     unsigned Order;  // Cache the sort key.
 468
 469     RegUnitSet() : Weight(0), Order(0) {}
 470   };
 471
 472   // Base vector for identifying TopoSigs. The contents uniquely identify a
 473   // TopoSig, only computeSuperRegs needs to know how.
 474   typedef SmallVector<unsigned, 16> TopoSigId;
 475
 476   // CodeGenRegBank - Represent a target's registers and the relations between
 477   // them.
 478   class CodeGenRegBank {
 479     SetTheory Sets;
 480
 481     std::deque<CodeGenSubRegIndex> SubRegIndices;
 482     DenseMap<Record*, CodeGenSubRegIndex*> Def2SubRegIdx;
 483
 484     CodeGenSubRegIndex *createSubRegIndex(StringRef Name, StringRef NameSpace);
 485
 486     typedef std::map<SmallVector<CodeGenSubRegIndex*, 8>,
 487                      CodeGenSubRegIndex*> ConcatIdxMap;
 488     ConcatIdxMap ConcatIdx;
 489
 490     // Registers.
 491     std::deque<CodeGenRegister> Registers;
 492     StringMap<CodeGenRegister*> RegistersByName;
 493     DenseMap<Record*, CodeGenRegister*> Def2Reg;
 494     unsigned NumNativeRegUnits;
 495
 496     std::map<TopoSigId, unsigned> TopoSigs;
 497
 498     // Includes native (0..NumNativeRegUnits-1) and adopted register units.
 499     SmallVector<RegUnit, 8> RegUnits;
 500
 501     // Register classes.
 502     std::list<CodeGenRegisterClass> RegClasses;
 503     DenseMap<Record*, CodeGenRegisterClass*> Def2RC;
 504     typedef std::map<CodeGenRegisterClass::Key, CodeGenRegisterClass*> RCKeyMap;
 505     RCKeyMap Key2RC;
 506
 507     // Remember each unique set of register units. Initially, this contains a
 508     // unique set for each register class. Simliar sets are coalesced with
 509     // pruneUnitSets and new supersets are inferred during computeRegUnitSets.
 510     std::vector<RegUnitSet> RegUnitSets;
 511
 512     // Map RegisterClass index to the index of the RegUnitSet that contains the
 513     // class's units and any inferred RegUnit supersets.
 514     //
 515     // NOTE: This could grow beyond the number of register classes when we map
 516     // register units to lists of unit sets. If the list of unit sets does not
 517     // already exist for a register class, we create a new entry in this vector.
 518     std::vector<std::vector<unsigned> > RegClassUnitSets;
 519
 520     // Give each register unit set an order based on sorting criteria.
 521     std::vector<unsigned> RegUnitSetOrder;
 522
 523     // Add RC to *2RC maps.
 524     void addToMaps(CodeGenRegisterClass*);
 525
 526     // Create a synthetic sub-class if it is missing.
 527     CodeGenRegisterClass *getOrCreateSubClass(const CodeGenRegisterClass *RC,
 528                                               const CodeGenRegister::Set *Membs,
 529                                               StringRef Name);
 530
 531     // Infer missing register classes.
 532     void computeInferredRegisterClasses();
 533     void inferCommonSubClass(CodeGenRegisterClass *RC);
 534     void inferSubClassWithSubReg(CodeGenRegisterClass *RC);
 535     void inferMatchingSuperRegClass(CodeGenRegisterClass *RC) {
 536       inferMatchingSuperRegClass(RC, RegClasses.begin());
 537     }
 538
 539     void inferMatchingSuperRegClass(
 540         CodeGenRegisterClass *RC,
 541         std::list<CodeGenRegisterClass>::iterator FirstSubRegRC);
 542
 543     // Iteratively prune unit sets.
 544     void pruneUnitSets();
 545
 546     // Compute a weight for each register unit created during getSubRegs.
 547     void computeRegUnitWeights();
 548
 549     // Create a RegUnitSet for each RegClass and infer superclasses.
 550     void computeRegUnitSets();
 551
 552     // Populate the Composite map from sub-register relationships.
 553     void computeComposites();
 554
 555     // Compute a lane mask for each sub-register index.
 556     void computeSubRegLaneMasks();
 557
 558     /// Computes a lane mask for each register unit enumerated by a physical
 559     /// register.
 560     void computeRegUnitLaneMasks();
 561
 562   public:
 563     CodeGenRegBank(RecordKeeper&);
 564
 565     SetTheory &getSets() { return Sets; }
 566
 567     // Sub-register indices. The first NumNamedIndices are defined by the user
 568     // in the .td files. The rest are synthesized such that all sub-registers
 569     // have a unique name.
 570     const std::deque<CodeGenSubRegIndex> &getSubRegIndices() const {
 571       return SubRegIndices;
 572     }
 573
 574     // Find a SubRegIndex form its Record def.
 575     CodeGenSubRegIndex *getSubRegIdx(Record*);
 576
 577     // Find or create a sub-register index representing the A+B composition.
 578     CodeGenSubRegIndex *getCompositeSubRegIndex(CodeGenSubRegIndex *A,
 579                                                 CodeGenSubRegIndex *B);
 580
 581     // Find or create a sub-register index representing the concatenation of
 582     // non-overlapping sibling indices.
 583     CodeGenSubRegIndex *
 584       getConcatSubRegIndex(const SmallVector<CodeGenSubRegIndex *, 8>&);
 585
 586     void
 587     addConcatSubRegIndex(const SmallVector<CodeGenSubRegIndex *, 8> &Parts,
 588                          CodeGenSubRegIndex *Idx) {
 589       ConcatIdx.insert(std::make_pair(Parts, Idx));
 590     }
 591
 592     const std::deque<CodeGenRegister> &getRegisters() { return Registers; }
 593     const StringMap<CodeGenRegister*> &getRegistersByName() {
 594       return RegistersByName;
 595     }
 596
 597     // Find a register from its Record def.
 598     CodeGenRegister *getReg(Record*);
 599
 600     // Get a Register's index into the Registers array.
 601     unsigned getRegIndex(const CodeGenRegister *Reg) const {
 602       return Reg->EnumValue - 1;
 603     }
 604
 605     // Return the number of allocated TopoSigs. The first TopoSig representing
 606     // leaf registers is allocated number 0.
 607     unsigned getNumTopoSigs() const {
 608       return TopoSigs.size();
 609     }
 610
 611     // Find or create a TopoSig for the given TopoSigId.
 612     // This function is only for use by CodeGenRegister::computeSuperRegs().
 613     // Others should simply use Reg->getTopoSig().
 614     unsigned getTopoSig(const TopoSigId &Id) {
 615       return TopoSigs.insert(std::make_pair(Id, TopoSigs.size())).first->second;
 616     }
 617
 618     // Create a native register unit that is associated with one or two root
 619     // registers.
 620     unsigned newRegUnit(CodeGenRegister *R0, CodeGenRegister *R1 = nullptr) {
 621       RegUnits.resize(RegUnits.size() + 1);
 622       RegUnits.back().Roots[0] = R0;
 623       RegUnits.back().Roots[1] = R1;
 624       return RegUnits.size() - 1;
 625     }
 626
 627     // Create a new non-native register unit that can be adopted by a register
 628     // to increase its pressure. Note that NumNativeRegUnits is not increased.
 629     unsigned newRegUnit(unsigned Weight) {
 630       RegUnits.resize(RegUnits.size() + 1);
 631       RegUnits.back().Weight = Weight;
 632       return RegUnits.size() - 1;
 633     }
 634
 635     // Native units are the singular unit of a leaf register. Register aliasing
 636     // is completely characterized by native units. Adopted units exist to give
 637     // register additional weight but don't affect aliasing.
 638     bool isNativeUnit(unsigned RUID) {
 639       return RUID < NumNativeRegUnits;
 640     }
 641
 642     unsigned getNumNativeRegUnits() const {
 643       return NumNativeRegUnits;
 644     }
 645
 646     RegUnit &getRegUnit(unsigned RUID) { return RegUnits[RUID]; }
 647     const RegUnit &getRegUnit(unsigned RUID) const { return RegUnits[RUID]; }
 648
 649     std::list<CodeGenRegisterClass> &getRegClasses() { return RegClasses; }
 650
 651     const std::list<CodeGenRegisterClass> &getRegClasses() const {
 652       return RegClasses;
 653     }
 654
 655     // Find a register class from its def.
 656     CodeGenRegisterClass *getRegClass(Record*);
 657
 658     /// getRegisterClassForRegister - Find the register class that contains the
 659     /// specified physical register.  If the register is not in a register
 660     /// class, return null. If the register is in multiple classes, and the
 661     /// classes have a superset-subset relationship and the same set of types,
 662     /// return the superclass.  Otherwise return null.
 663     const CodeGenRegisterClass* getRegClassForRegister(Record *R);
 664
 665     // Get the sum of unit weights.
 666     unsigned getRegUnitSetWeight(const std::vector<unsigned> &Units) const {
 667       unsigned Weight = 0;
 668       for (std::vector<unsigned>::const_iterator
 669              I = Units.begin(), E = Units.end(); I != E; ++I)
 670         Weight += getRegUnit(*I).Weight;
 671       return Weight;
 672     }
 673
 674     unsigned getRegSetIDAt(unsigned Order) const {
 675       return RegUnitSetOrder[Order];
 676     }
 677     const RegUnitSet &getRegSetAt(unsigned Order) const {
 678       return RegUnitSets[RegUnitSetOrder[Order]];
 679     }
 680
 681     // Increase a RegUnitWeight.
 682     void increaseRegUnitWeight(unsigned RUID, unsigned Inc) {
 683       getRegUnit(RUID).Weight += Inc;
 684     }
 685
 686     // Get the number of register pressure dimensions.
 687     unsigned getNumRegPressureSets() const { return RegUnitSets.size(); }
 688
 689     // Get a set of register unit IDs for a given dimension of pressure.
 690     const RegUnitSet &getRegPressureSet(unsigned Idx) const {
 691       return RegUnitSets[Idx];
 692     }
 693
 694     // The number of pressure set lists may be larget than the number of
 695     // register classes if some register units appeared in a list of sets that
 696     // did not correspond to an existing register class.
 697     unsigned getNumRegClassPressureSetLists() const {
 698       return RegClassUnitSets.size();
 699     }
 700
 701     // Get a list of pressure set IDs for a register class. Liveness of a
 702     // register in this class impacts each pressure set in this list by the
 703     // weight of the register. An exact solution requires all registers in a
 704     // class to have the same class, but it is not strictly guaranteed.
 705     ArrayRef<unsigned> getRCPressureSetIDs(unsigned RCIdx) const {
 706       return RegClassUnitSets[RCIdx];
 707     }
 708
 709     // Computed derived records such as missing sub-register indices.
 710     void computeDerivedInfo();
 711
 712     // Compute the set of registers completely covered by the registers in Regs.
 713     // The returned BitVector will have a bit set for each register in Regs,
 714     // all sub-registers, and all super-registers that are covered by the
 715     // registers in Regs.
 716     //
 717     // This is used to compute the mask of call-preserved registers from a list
 718     // of callee-saves.
 719     BitVector computeCoveredRegisters(ArrayRef<Record*> Regs);
 720
 721     // Bit mask of lanes that cover their registers. A sub-register index whose
 722     // LaneMask is contained in CoveringLanes will be completely covered by
 723     // another sub-register with the same or larger lane mask.
 724     unsigned CoveringLanes;
 725   };
 726 }
 727
 728 #endif