test/MC/Disassembler/ARM/invalid-SRS-arm.txt

   1 # Opcode=0 Name=PHI Format=(42)
   2 #  31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10  9  8  7  6  5  4  3  2  1  0
   3 # -------------------------------------------------------------------------------------------------
   4 # | 1: 1: 1: 1| 1: 0: 0: 0| 1: 1: 0: 0| 0: 1: 0: 1| 0: 0: 0: 1| 1: 1: 0: 0| 1: 0: 0: 0| 0: 0: 1: 1|
   5 # -------------------------------------------------------------------------------------------------
   6 # Unknown format
   7 #
   8 # B6.1.10 SRS
   9 # Inst{19-8} = 0xd05
  10 # Inst{7-5} = 0b000
  11 # RUN: echo "0x83 0x1c 0xc5 0xf8" | llvm-mc -triple=armv7 -disassemble 2>&1 | FileCheck %s
  12
  13 # RUN: echo "0x00 0x00 0x20 0xf8" | llvm-mc -triple=armv7 -disassemble 2>&1 | FileCheck %s
  14 # RUN: echo "0xff 0xff 0xaf 0xf8" | llvm-mc -triple=armv7 -disassemble 2>&1 | FileCheck %s
  15 # RUN: echo "0x13 0x00 0xa0 0xf8" | llvm-mc -triple=armv7 -disassemble 2>&1 | FileCheck %s
  16
  17 # CHECK: invalid instruction encoding