test/CodeGen/X86/avx2-logic.ll

   1 ; RUN: llc < %s -mtriple=x86_64-apple-darwin -mcpu=core-avx2 -mattr=+avx2 | FileCheck %s
   2
   3 ; CHECK: vpandn
   4 ; CHECK: vpandn  %ymm
   5 ; CHECK: ret
   6 define <4 x i64> @vpandn(<4 x i64> %a, <4 x i64> %b) nounwind uwtable readnone ssp {
   7 entry:
   8   ; Force the execution domain with an add.
   9   %a2 = add <4 x i64> %a, <i64 1, i64 1, i64 1, i64 1>
  10   %y = xor <4 x i64> %a2, <i64 -1, i64 -1, i64 -1, i64 -1>
  11   %x = and <4 x i64> %a, %y
  12   ret <4 x i64> %x
  13 }
  14
  15 ; CHECK: vpand
  16 ; CHECK: vpand %ymm
  17 ; CHECK: ret
  18 define <4 x i64> @vpand(<4 x i64> %a, <4 x i64> %b) nounwind uwtable readnone ssp {
  19 entry:
  20   ; Force the execution domain with an add.
  21   %a2 = add <4 x i64> %a, <i64 1, i64 1, i64 1, i64 1>
  22   %x = and <4 x i64> %a2, %b
  23   ret <4 x i64> %x
  24 }
  25
  26 ; CHECK: vpor
  27 ; CHECK: vpor %ymm
  28 ; CHECK: ret
  29 define <4 x i64> @vpor(<4 x i64> %a, <4 x i64> %b) nounwind uwtable readnone ssp {
  30 entry:
  31   ; Force the execution domain with an add.
  32   %a2 = add <4 x i64> %a, <i64 1, i64 1, i64 1, i64 1>
  33   %x = or <4 x i64> %a2, %b
  34   ret <4 x i64> %x
  35 }
  36
  37 ; CHECK: vpxor
  38 ; CHECK: vpxor %ymm
  39 ; CHECK: ret
  40 define <4 x i64> @vpxor(<4 x i64> %a, <4 x i64> %b) nounwind uwtable readnone ssp {
  41 entry:
  42   ; Force the execution domain with an add.
  43   %a2 = add <4 x i64> %a, <i64 1, i64 1, i64 1, i64 1>
  44   %x = xor <4 x i64> %a2, %b
  45   ret <4 x i64> %x
  46 }
  47
  48 ; CHECK: vpblendvb
  49 ; CHECK: vpblendvb %ymm
  50 ; CHECK: ret
  51 define <32 x i8> @vpblendvb(<32 x i8> %x, <32 x i8> %y) {
  52   %min_is_x = icmp ult <32 x i8> %x, %y
  53   %min = select <32 x i1> %min_is_x, <32 x i8> %x, <32 x i8> %y
  54   ret <32 x i8> %min
  55 }
  56
  57
  58 ; CHECK: variable_shl0
  59 ; CHECK: psllvd
  60 ; CHECK: ret
  61 define <4 x i32> @variable_shl0(<4 x i32> %x, <4 x i32> %y) {
  62   %k = shl <4 x i32> %x, %y
  63   ret <4 x i32> %k
  64 }
  65 ; CHECK: variable_shl1
  66 ; CHECK: psllvd
  67 ; CHECK: ret
  68 define <8 x i32> @variable_shl1(<8 x i32> %x, <8 x i32> %y) {
  69   %k = shl <8 x i32> %x, %y
  70   ret <8 x i32> %k
  71 }
  72 ; CHECK: variable_shl2
  73 ; CHECK: psllvq
  74 ; CHECK: ret
  75 define <2 x i64> @variable_shl2(<2 x i64> %x, <2 x i64> %y) {
  76   %k = shl <2 x i64> %x, %y
  77   ret <2 x i64> %k
  78 }
  79 ; CHECK: variable_shl3
  80 ; CHECK: psllvq
  81 ; CHECK: ret
  82 define <4 x i64> @variable_shl3(<4 x i64> %x, <4 x i64> %y) {
  83   %k = shl <4 x i64> %x, %y
  84   ret <4 x i64> %k
  85 }
  86 ; CHECK: variable_srl0
  87 ; CHECK: psrlvd
  88 ; CHECK: ret
  89 define <4 x i32> @variable_srl0(<4 x i32> %x, <4 x i32> %y) {
  90   %k = lshr <4 x i32> %x, %y
  91   ret <4 x i32> %k
  92 }
  93 ; CHECK: variable_srl1
  94 ; CHECK: psrlvd
  95 ; CHECK: ret
  96 define <8 x i32> @variable_srl1(<8 x i32> %x, <8 x i32> %y) {
  97   %k = lshr <8 x i32> %x, %y
  98   ret <8 x i32> %k
  99 }
 100 ; CHECK: variable_srl2
 101 ; CHECK: psrlvq
 102 ; CHECK: ret
 103 define <2 x i64> @variable_srl2(<2 x i64> %x, <2 x i64> %y) {
 104   %k = lshr <2 x i64> %x, %y
 105   ret <2 x i64> %k
 106 }
 107 ; CHECK: variable_srl3
 108 ; CHECK: psrlvq
 109 ; CHECK: ret
 110 define <4 x i64> @variable_srl3(<4 x i64> %x, <4 x i64> %y) {
 111   %k = lshr <4 x i64> %x, %y
 112   ret <4 x i64> %k
 113 }
 114
 115 ; CHECK: variable_sra0
 116 ; CHECK: psravd
 117 ; CHECK: ret
 118 define <4 x i32> @variable_sra0(<4 x i32> %x, <4 x i32> %y) {
 119   %k = ashr <4 x i32> %x, %y
 120   ret <4 x i32> %k
 121 }
 122 ; CHECK: variable_sra1
 123 ; CHECK: psravd
 124 ; CHECK: ret
 125 define <8 x i32> @variable_sra1(<8 x i32> %x, <8 x i32> %y) {
 126   %k = ashr <8 x i32> %x, %y
 127   ret <8 x i32> %k
 128 }