test/CodeGen/Mips/msa/vecs10.ll

   1 ; Test the MSA intrinsics that are encoded with the VECS10 instruction format.
   2
   3 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   4
   5 @llvm_mips_bnz_v_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   6
   7 define i32 @llvm_mips_bnz_v_test() nounwind {
   8 entry:
   9   %0 = load <16 x i8>* @llvm_mips_bnz_v_ARG1
  10   %1 = tail call i32 @llvm.mips.bnz.v(<16 x i8> %0)
  11   %2 = icmp eq i32 %1, 0
  12   br i1 %2, label %true, label %false
  13 true:
  14   ret i32 2
  15 false:
  16   ret i32 3
  17 }
  18
  19 declare i32 @llvm.mips.bnz.v(<16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_bnz_v_test:
  22 ; CHECK-DAG: ld.b [[R0:\$w[0-9]+]]
  23 ; CHECK-DAG: bnz.v [[R0]]
  24 ; CHECK: .size llvm_mips_bnz_v_test
  25
  26 @llvm_mips_bz_v_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  27
  28 define i32 @llvm_mips_bz_v_test() nounwind {
  29 entry:
  30   %0 = load <16 x i8>* @llvm_mips_bz_v_ARG1
  31   %1 = tail call i32 @llvm.mips.bz.v(<16 x i8> %0)
  32   %2 = icmp eq i32 %1, 0
  33   br i1 %2, label %true, label %false
  34 true:
  35   ret i32 2
  36 false:
  37   ret i32 3
  38 }
  39
  40 declare i32 @llvm.mips.bz.v(<16 x i8>) nounwind
  41
  42 ; CHECK: llvm_mips_bz_v_test:
  43 ; CHECK-DAG: ld.b [[R0:\$w[0-9]+]]
  44 ; CHECK-DAG: bz.v [[R0]]
  45 ; CHECK: .size llvm_mips_bz_v_test
  46 ;