test/CodeGen/Mips/msa/i5_ld_st.ll

   1 ; Test the MSA intrinsics that are encoded with the I5 instruction format and
   2 ; are loads or stores.
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_ld_b_ARG = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_ld_b_RES = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   8
   9 define void @llvm_mips_ld_b_test() nounwind {
  10 entry:
  11   %0 = bitcast <16 x i8>* @llvm_mips_ld_b_ARG to i8*
  12   %1 = tail call <16 x i8> @llvm.mips.ld.b(i8* %0, i32 16)
  13   store <16 x i8> %1, <16 x i8>* @llvm_mips_ld_b_RES
  14   ret void
  15 }
  16
  17 declare <16 x i8> @llvm.mips.ld.b(i8*, i32) nounwind
  18
  19 ; CHECK: llvm_mips_ld_b_test:
  20 ; CHECK: ld.b [[R1:\$w[0-9]+]], 16(
  21 ; CHECK: st.b
  22 ; CHECK: .size llvm_mips_ld_b_test
  23 ;
  24 @llvm_mips_ld_h_ARG = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  25 @llvm_mips_ld_h_RES = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  26
  27 define void @llvm_mips_ld_h_test() nounwind {
  28 entry:
  29   %0 = bitcast <8 x i16>* @llvm_mips_ld_h_ARG to i8*
  30   %1 = tail call <8 x i16> @llvm.mips.ld.h(i8* %0, i32 16)
  31   store <8 x i16> %1, <8 x i16>* @llvm_mips_ld_h_RES
  32   ret void
  33 }
  34
  35 declare <8 x i16> @llvm.mips.ld.h(i8*, i32) nounwind
  36
  37 ; CHECK: llvm_mips_ld_h_test:
  38 ; CHECK: ld.h [[R1:\$w[0-9]+]], 16(
  39 ; CHECK: st.h
  40 ; CHECK: .size llvm_mips_ld_h_test
  41 ;
  42 @llvm_mips_ld_w_ARG = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  43 @llvm_mips_ld_w_RES = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  44
  45 define void @llvm_mips_ld_w_test() nounwind {
  46 entry:
  47   %0 = bitcast <4 x i32>* @llvm_mips_ld_w_ARG to i8*
  48   %1 = tail call <4 x i32> @llvm.mips.ld.w(i8* %0, i32 16)
  49   store <4 x i32> %1, <4 x i32>* @llvm_mips_ld_w_RES
  50   ret void
  51 }
  52
  53 declare <4 x i32> @llvm.mips.ld.w(i8*, i32) nounwind
  54
  55 ; CHECK: llvm_mips_ld_w_test:
  56 ; CHECK: ld.w [[R1:\$w[0-9]+]], 16(
  57 ; CHECK: st.w
  58 ; CHECK: .size llvm_mips_ld_w_test
  59 ;
  60 @llvm_mips_ld_d_ARG = global <2 x i64> <i64 0, i64 1>, align 16
  61 @llvm_mips_ld_d_RES = global <2 x i64> <i64 0, i64 0>, align 16
  62
  63 define void @llvm_mips_ld_d_test() nounwind {
  64 entry:
  65   %0 = bitcast <2 x i64>* @llvm_mips_ld_d_ARG to i8*
  66   %1 = tail call <2 x i64> @llvm.mips.ld.d(i8* %0, i32 16)
  67   store <2 x i64> %1, <2 x i64>* @llvm_mips_ld_d_RES
  68   ret void
  69 }
  70
  71 declare <2 x i64> @llvm.mips.ld.d(i8*, i32) nounwind
  72
  73 ; CHECK: llvm_mips_ld_d_test:
  74 ; CHECK: ld.d [[R1:\$w[0-9]+]], 16(
  75 ; CHECK: st.d
  76 ; CHECK: .size llvm_mips_ld_d_test
  77 ;
  78 @llvm_mips_st_b_ARG = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  79 @llvm_mips_st_b_RES = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  80
  81 define void @llvm_mips_st_b_test() nounwind {
  82 entry:
  83   %0 = load <16 x i8>* @llvm_mips_st_b_ARG
  84   %1 = bitcast <16 x i8>* @llvm_mips_st_b_RES to i8*
  85   tail call void @llvm.mips.st.b(<16 x i8> %0, i8* %1, i32 16)
  86   ret void
  87 }
  88
  89 declare void @llvm.mips.st.b(<16 x i8>, i8*, i32) nounwind
  90
  91 ; CHECK: llvm_mips_st_b_test:
  92 ; CHECK: ld.b
  93 ; CHECK: st.b [[R1:\$w[0-9]+]], 16(
  94 ; CHECK: .size llvm_mips_st_b_test
  95 ;
  96 @llvm_mips_st_h_ARG = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  97 @llvm_mips_st_h_RES = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  98
  99 define void @llvm_mips_st_h_test() nounwind {
 100 entry:
 101   %0 = load <8 x i16>* @llvm_mips_st_h_ARG
 102   %1 = bitcast <8 x i16>* @llvm_mips_st_h_RES to i8*
 103   tail call void @llvm.mips.st.h(<8 x i16> %0, i8* %1, i32 16)
 104   ret void
 105 }
 106
 107 declare void @llvm.mips.st.h(<8 x i16>, i8*, i32) nounwind
 108
 109 ; CHECK: llvm_mips_st_h_test:
 110 ; CHECK: ld.h
 111 ; CHECK: st.h [[R1:\$w[0-9]+]], 16(
 112 ; CHECK: .size llvm_mips_st_h_test
 113 ;
 114 @llvm_mips_st_w_ARG = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 115 @llvm_mips_st_w_RES = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 116
 117 define void @llvm_mips_st_w_test() nounwind {
 118 entry:
 119   %0 = load <4 x i32>* @llvm_mips_st_w_ARG
 120   %1 = bitcast <4 x i32>* @llvm_mips_st_w_RES to i8*
 121   tail call void @llvm.mips.st.w(<4 x i32> %0, i8* %1, i32 16)
 122   ret void
 123 }
 124
 125 declare void @llvm.mips.st.w(<4 x i32>, i8*, i32) nounwind
 126
 127 ; CHECK: llvm_mips_st_w_test:
 128 ; CHECK: ld.w
 129 ; CHECK: st.w [[R1:\$w[0-9]+]], 16(
 130 ; CHECK: .size llvm_mips_st_w_test
 131 ;
 132 @llvm_mips_st_d_ARG = global <2 x i64> <i64 0, i64 1>, align 16
 133 @llvm_mips_st_d_RES = global <2 x i64> <i64 0, i64 0>, align 16
 134
 135 define void @llvm_mips_st_d_test() nounwind {
 136 entry:
 137   %0 = load <2 x i64>* @llvm_mips_st_d_ARG
 138   %1 = bitcast <2 x i64>* @llvm_mips_st_d_RES to i8*
 139   tail call void @llvm.mips.st.d(<2 x i64> %0, i8* %1, i32 16)
 140   ret void
 141 }
 142
 143 declare void @llvm.mips.st.d(<2 x i64>, i8*, i32) nounwind
 144
 145 ; CHECK: llvm_mips_st_d_test:
 146 ; CHECK: ld.d
 147 ; CHECK: st.d [[R1:\$w[0-9]+]], 16(
 148 ; CHECK: .size llvm_mips_st_d_test
 149 ;