test/CodeGen/Mips/msa/elm_copy.ll

   1 ; Test the MSA intrinsics that are encoded with the ELM instruction format and
   2 ; are element extraction operations.
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5 ; RUN: llc -march=mipsel -mattr=+msa,+fp64 < %s | FileCheck %s
   6
   7 @llvm_mips_copy_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   8 @llvm_mips_copy_s_b_RES  = global i32 0, align 16
   9
  10 define void @llvm_mips_copy_s_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_copy_s_b_ARG1
  13   %1 = tail call i32 @llvm.mips.copy.s.b(<16 x i8> %0, i32 1)
  14   store i32 %1, i32* @llvm_mips_copy_s_b_RES
  15   ret void
  16 }
  17
  18 declare i32 @llvm.mips.copy.s.b(<16 x i8>, i32) nounwind
  19
  20 ; CHECK: llvm_mips_copy_s_b_test:
  21 ; CHECK: ld.b
  22 ; CHECK: copy_s.b
  23 ; CHECK: sw
  24 ; CHECK: .size llvm_mips_copy_s_b_test
  25 ;
  26 @llvm_mips_copy_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  27 @llvm_mips_copy_s_h_RES  = global i32 0, align 16
  28
  29 define void @llvm_mips_copy_s_h_test() nounwind {
  30 entry:
  31   %0 = load <8 x i16>* @llvm_mips_copy_s_h_ARG1
  32   %1 = tail call i32 @llvm.mips.copy.s.h(<8 x i16> %0, i32 1)
  33   store i32 %1, i32* @llvm_mips_copy_s_h_RES
  34   ret void
  35 }
  36
  37 declare i32 @llvm.mips.copy.s.h(<8 x i16>, i32) nounwind
  38
  39 ; CHECK: llvm_mips_copy_s_h_test:
  40 ; CHECK: ld.h
  41 ; CHECK: copy_s.h
  42 ; CHECK: sw
  43 ; CHECK: .size llvm_mips_copy_s_h_test
  44 ;
  45 @llvm_mips_copy_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  46 @llvm_mips_copy_s_w_RES  = global i32 0, align 16
  47
  48 define void @llvm_mips_copy_s_w_test() nounwind {
  49 entry:
  50   %0 = load <4 x i32>* @llvm_mips_copy_s_w_ARG1
  51   %1 = tail call i32 @llvm.mips.copy.s.w(<4 x i32> %0, i32 1)
  52   store i32 %1, i32* @llvm_mips_copy_s_w_RES
  53   ret void
  54 }
  55
  56 declare i32 @llvm.mips.copy.s.w(<4 x i32>, i32) nounwind
  57
  58 ; CHECK: llvm_mips_copy_s_w_test:
  59 ; CHECK: ld.w
  60 ; CHECK: copy_s.w
  61 ; CHECK: sw
  62 ; CHECK: .size llvm_mips_copy_s_w_test
  63 ;
  64 @llvm_mips_copy_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  65 @llvm_mips_copy_s_d_RES  = global i64 0, align 16
  66
  67 define void @llvm_mips_copy_s_d_test() nounwind {
  68 entry:
  69   %0 = load <2 x i64>* @llvm_mips_copy_s_d_ARG1
  70   %1 = tail call i64 @llvm.mips.copy.s.d(<2 x i64> %0, i32 1)
  71   store i64 %1, i64* @llvm_mips_copy_s_d_RES
  72   ret void
  73 }
  74
  75 declare i64 @llvm.mips.copy.s.d(<2 x i64>, i32) nounwind
  76
  77 ; CHECK: llvm_mips_copy_s_d_test:
  78 ; CHECK: ld.w
  79 ; CHECK: copy_s.w
  80 ; CHECK: copy_s.w
  81 ; CHECK: sw
  82 ; CHECK: sw
  83 ; CHECK: .size llvm_mips_copy_s_d_test
  84 ;
  85 @llvm_mips_copy_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  86 @llvm_mips_copy_u_b_RES  = global i32 0, align 16
  87
  88 define void @llvm_mips_copy_u_b_test() nounwind {
  89 entry:
  90   %0 = load <16 x i8>* @llvm_mips_copy_u_b_ARG1
  91   %1 = tail call i32 @llvm.mips.copy.u.b(<16 x i8> %0, i32 1)
  92   store i32 %1, i32* @llvm_mips_copy_u_b_RES
  93   ret void
  94 }
  95
  96 declare i32 @llvm.mips.copy.u.b(<16 x i8>, i32) nounwind
  97
  98 ; CHECK: llvm_mips_copy_u_b_test:
  99 ; CHECK: ld.b
 100 ; CHECK: copy_u.b
 101 ; CHECK: sw
 102 ; CHECK: .size llvm_mips_copy_u_b_test
 103 ;
 104 @llvm_mips_copy_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 105 @llvm_mips_copy_u_h_RES  = global i32 0, align 16
 106
 107 define void @llvm_mips_copy_u_h_test() nounwind {
 108 entry:
 109   %0 = load <8 x i16>* @llvm_mips_copy_u_h_ARG1
 110   %1 = tail call i32 @llvm.mips.copy.u.h(<8 x i16> %0, i32 1)
 111   store i32 %1, i32* @llvm_mips_copy_u_h_RES
 112   ret void
 113 }
 114
 115 declare i32 @llvm.mips.copy.u.h(<8 x i16>, i32) nounwind
 116
 117 ; CHECK: llvm_mips_copy_u_h_test:
 118 ; CHECK: ld.h
 119 ; CHECK: copy_u.h
 120 ; CHECK: sw
 121 ; CHECK: .size llvm_mips_copy_u_h_test
 122 ;
 123 @llvm_mips_copy_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 124 @llvm_mips_copy_u_w_RES  = global i32 0, align 16
 125
 126 define void @llvm_mips_copy_u_w_test() nounwind {
 127 entry:
 128   %0 = load <4 x i32>* @llvm_mips_copy_u_w_ARG1
 129   %1 = tail call i32 @llvm.mips.copy.u.w(<4 x i32> %0, i32 1)
 130   store i32 %1, i32* @llvm_mips_copy_u_w_RES
 131   ret void
 132 }
 133
 134 declare i32 @llvm.mips.copy.u.w(<4 x i32>, i32) nounwind
 135
 136 ; CHECK: llvm_mips_copy_u_w_test:
 137 ; CHECK: ld.w
 138 ; CHECK: copy_u.w
 139 ; CHECK: sw
 140 ; CHECK: .size llvm_mips_copy_u_w_test
 141 ;
 142 @llvm_mips_copy_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 143 @llvm_mips_copy_u_d_RES  = global i64 0, align 16
 144
 145 define void @llvm_mips_copy_u_d_test() nounwind {
 146 entry:
 147   %0 = load <2 x i64>* @llvm_mips_copy_u_d_ARG1
 148   %1 = tail call i64 @llvm.mips.copy.u.d(<2 x i64> %0, i32 1)
 149   store i64 %1, i64* @llvm_mips_copy_u_d_RES
 150   ret void
 151 }
 152
 153 declare i64 @llvm.mips.copy.u.d(<2 x i64>, i32) nounwind
 154
 155 ; CHECK: llvm_mips_copy_u_d_test:
 156 ; CHECK: ld.w
 157 ; CHECK: copy_s.w
 158 ; CHECK: copy_s.w
 159 ; CHECK: sw
 160 ; CHECK: sw
 161 ; CHECK: .size llvm_mips_copy_u_d_test
 162 ;