test/CodeGen/Mips/msa/3r-d.ll

   1 ; Test the MSA intrinsics that are encoded with the 3R instruction format.
   2 ; There are lots of these so this covers those beginning with 'd'
   3
   4 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   5
   6 @llvm_mips_div_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_div_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
   8 @llvm_mips_div_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   9
  10 define void @llvm_mips_div_s_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_div_s_b_ARG1
  13   %1 = load <16 x i8>* @llvm_mips_div_s_b_ARG2
  14   %2 = tail call <16 x i8> @llvm.mips.div.s.b(<16 x i8> %0, <16 x i8> %1)
  15   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_s_b_RES
  16   ret void
  17 }
  18
  19 declare <16 x i8> @llvm.mips.div.s.b(<16 x i8>, <16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_div_s_b_test:
  22 ; CHECK: ld.b
  23 ; CHECK: ld.b
  24 ; CHECK: div_s.b
  25 ; CHECK: st.b
  26 ; CHECK: .size llvm_mips_div_s_b_test
  27 ;
  28 @llvm_mips_div_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  29 @llvm_mips_div_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
  30 @llvm_mips_div_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  31
  32 define void @llvm_mips_div_s_h_test() nounwind {
  33 entry:
  34   %0 = load <8 x i16>* @llvm_mips_div_s_h_ARG1
  35   %1 = load <8 x i16>* @llvm_mips_div_s_h_ARG2
  36   %2 = tail call <8 x i16> @llvm.mips.div.s.h(<8 x i16> %0, <8 x i16> %1)
  37   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_s_h_RES
  38   ret void
  39 }
  40
  41 declare <8 x i16> @llvm.mips.div.s.h(<8 x i16>, <8 x i16>) nounwind
  42
  43 ; CHECK: llvm_mips_div_s_h_test:
  44 ; CHECK: ld.h
  45 ; CHECK: ld.h
  46 ; CHECK: div_s.h
  47 ; CHECK: st.h
  48 ; CHECK: .size llvm_mips_div_s_h_test
  49 ;
  50 @llvm_mips_div_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  51 @llvm_mips_div_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
  52 @llvm_mips_div_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_div_s_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x i32>* @llvm_mips_div_s_w_ARG1
  57   %1 = load <4 x i32>* @llvm_mips_div_s_w_ARG2
  58   %2 = tail call <4 x i32> @llvm.mips.div.s.w(<4 x i32> %0, <4 x i32> %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_s_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.div.s.w(<4 x i32>, <4 x i32>) nounwind
  64
  65 ; CHECK: llvm_mips_div_s_w_test:
  66 ; CHECK: ld.w
  67 ; CHECK: ld.w
  68 ; CHECK: div_s.w
  69 ; CHECK: st.w
  70 ; CHECK: .size llvm_mips_div_s_w_test
  71 ;
  72 @llvm_mips_div_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  73 @llvm_mips_div_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
  74 @llvm_mips_div_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_div_s_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x i64>* @llvm_mips_div_s_d_ARG1
  79   %1 = load <2 x i64>* @llvm_mips_div_s_d_ARG2
  80   %2 = tail call <2 x i64> @llvm.mips.div.s.d(<2 x i64> %0, <2 x i64> %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_s_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.div.s.d(<2 x i64>, <2 x i64>) nounwind
  86
  87 ; CHECK: llvm_mips_div_s_d_test:
  88 ; CHECK: ld.d
  89 ; CHECK: ld.d
  90 ; CHECK: div_s.d
  91 ; CHECK: st.d
  92 ; CHECK: .size llvm_mips_div_s_d_test
  93 ;
  94
  95 define void @div_s_b_test() nounwind {
  96 entry:
  97   %0 = load <16 x i8>* @llvm_mips_div_s_b_ARG1
  98   %1 = load <16 x i8>* @llvm_mips_div_s_b_ARG2
  99   %2 = sdiv <16 x i8> %0, %1
 100   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_s_b_RES
 101   ret void
 102 }
 103
 104 ; CHECK: div_s_b_test:
 105 ; CHECK: ld.b
 106 ; CHECK: ld.b
 107 ; CHECK: div_s.b
 108 ; CHECK: st.b
 109 ; CHECK: .size div_s_b_test
 110
 111 define void @div_s_h_test() nounwind {
 112 entry:
 113   %0 = load <8 x i16>* @llvm_mips_div_s_h_ARG1
 114   %1 = load <8 x i16>* @llvm_mips_div_s_h_ARG2
 115   %2 = sdiv <8 x i16> %0, %1
 116   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_s_h_RES
 117   ret void
 118 }
 119
 120 ; CHECK: div_s_h_test:
 121 ; CHECK: ld.h
 122 ; CHECK: ld.h
 123 ; CHECK: div_s.h
 124 ; CHECK: st.h
 125 ; CHECK: .size div_s_h_test
 126
 127 define void @div_s_w_test() nounwind {
 128 entry:
 129   %0 = load <4 x i32>* @llvm_mips_div_s_w_ARG1
 130   %1 = load <4 x i32>* @llvm_mips_div_s_w_ARG2
 131   %2 = sdiv <4 x i32> %0, %1
 132   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_s_w_RES
 133   ret void
 134 }
 135
 136 ; CHECK: div_s_w_test:
 137 ; CHECK: ld.w
 138 ; CHECK: ld.w
 139 ; CHECK: div_s.w
 140 ; CHECK: st.w
 141 ; CHECK: .size div_s_w_test
 142
 143 define void @div_s_d_test() nounwind {
 144 entry:
 145   %0 = load <2 x i64>* @llvm_mips_div_s_d_ARG1
 146   %1 = load <2 x i64>* @llvm_mips_div_s_d_ARG2
 147   %2 = sdiv <2 x i64> %0, %1
 148   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_s_d_RES
 149   ret void
 150 }
 151
 152 ; CHECK: div_s_d_test:
 153 ; CHECK: ld.d
 154 ; CHECK: ld.d
 155 ; CHECK: div_s.d
 156 ; CHECK: st.d
 157 ; CHECK: .size div_s_d_test
 158 ;
 159 @llvm_mips_div_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 160 @llvm_mips_div_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 161 @llvm_mips_div_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 162
 163 define void @llvm_mips_div_u_b_test() nounwind {
 164 entry:
 165   %0 = load <16 x i8>* @llvm_mips_div_u_b_ARG1
 166   %1 = load <16 x i8>* @llvm_mips_div_u_b_ARG2
 167   %2 = tail call <16 x i8> @llvm.mips.div.u.b(<16 x i8> %0, <16 x i8> %1)
 168   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_u_b_RES
 169   ret void
 170 }
 171
 172 declare <16 x i8> @llvm.mips.div.u.b(<16 x i8>, <16 x i8>) nounwind
 173
 174 ; CHECK: llvm_mips_div_u_b_test:
 175 ; CHECK: ld.b
 176 ; CHECK: ld.b
 177 ; CHECK: div_u.b
 178 ; CHECK: st.b
 179 ; CHECK: .size llvm_mips_div_u_b_test
 180 ;
 181 @llvm_mips_div_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 182 @llvm_mips_div_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 183 @llvm_mips_div_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 184
 185 define void @llvm_mips_div_u_h_test() nounwind {
 186 entry:
 187   %0 = load <8 x i16>* @llvm_mips_div_u_h_ARG1
 188   %1 = load <8 x i16>* @llvm_mips_div_u_h_ARG2
 189   %2 = tail call <8 x i16> @llvm.mips.div.u.h(<8 x i16> %0, <8 x i16> %1)
 190   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_u_h_RES
 191   ret void
 192 }
 193
 194 declare <8 x i16> @llvm.mips.div.u.h(<8 x i16>, <8 x i16>) nounwind
 195
 196 ; CHECK: llvm_mips_div_u_h_test:
 197 ; CHECK: ld.h
 198 ; CHECK: ld.h
 199 ; CHECK: div_u.h
 200 ; CHECK: st.h
 201 ; CHECK: .size llvm_mips_div_u_h_test
 202 ;
 203 @llvm_mips_div_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 204 @llvm_mips_div_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 205 @llvm_mips_div_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 206
 207 define void @llvm_mips_div_u_w_test() nounwind {
 208 entry:
 209   %0 = load <4 x i32>* @llvm_mips_div_u_w_ARG1
 210   %1 = load <4 x i32>* @llvm_mips_div_u_w_ARG2
 211   %2 = tail call <4 x i32> @llvm.mips.div.u.w(<4 x i32> %0, <4 x i32> %1)
 212   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_u_w_RES
 213   ret void
 214 }
 215
 216 declare <4 x i32> @llvm.mips.div.u.w(<4 x i32>, <4 x i32>) nounwind
 217
 218 ; CHECK: llvm_mips_div_u_w_test:
 219 ; CHECK: ld.w
 220 ; CHECK: ld.w
 221 ; CHECK: div_u.w
 222 ; CHECK: st.w
 223 ; CHECK: .size llvm_mips_div_u_w_test
 224 ;
 225 @llvm_mips_div_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 226 @llvm_mips_div_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 227 @llvm_mips_div_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 228
 229 define void @llvm_mips_div_u_d_test() nounwind {
 230 entry:
 231   %0 = load <2 x i64>* @llvm_mips_div_u_d_ARG1
 232   %1 = load <2 x i64>* @llvm_mips_div_u_d_ARG2
 233   %2 = tail call <2 x i64> @llvm.mips.div.u.d(<2 x i64> %0, <2 x i64> %1)
 234   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_u_d_RES
 235   ret void
 236 }
 237
 238 declare <2 x i64> @llvm.mips.div.u.d(<2 x i64>, <2 x i64>) nounwind
 239
 240 ; CHECK: llvm_mips_div_u_d_test:
 241 ; CHECK: ld.d
 242 ; CHECK: ld.d
 243 ; CHECK: div_u.d
 244 ; CHECK: st.d
 245 ; CHECK: .size llvm_mips_div_u_d_test
 246 ;
 247
 248 define void @div_u_b_test() nounwind {
 249 entry:
 250   %0 = load <16 x i8>* @llvm_mips_div_u_b_ARG1
 251   %1 = load <16 x i8>* @llvm_mips_div_u_b_ARG2
 252   %2 = udiv <16 x i8> %0, %1
 253   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_u_b_RES
 254   ret void
 255 }
 256
 257 ; CHECK: div_u_b_test:
 258 ; CHECK: ld.b
 259 ; CHECK: ld.b
 260 ; CHECK: div_u.b
 261 ; CHECK: st.b
 262 ; CHECK: .size div_u_b_test
 263
 264 define void @div_u_h_test() nounwind {
 265 entry:
 266   %0 = load <8 x i16>* @llvm_mips_div_u_h_ARG1
 267   %1 = load <8 x i16>* @llvm_mips_div_u_h_ARG2
 268   %2 = udiv <8 x i16> %0, %1
 269   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_u_h_RES
 270   ret void
 271 }
 272
 273 ; CHECK: div_u_h_test:
 274 ; CHECK: ld.h
 275 ; CHECK: ld.h
 276 ; CHECK: div_u.h
 277 ; CHECK: st.h
 278 ; CHECK: .size div_u_h_test
 279
 280 define void @div_u_w_test() nounwind {
 281 entry:
 282   %0 = load <4 x i32>* @llvm_mips_div_u_w_ARG1
 283   %1 = load <4 x i32>* @llvm_mips_div_u_w_ARG2
 284   %2 = udiv <4 x i32> %0, %1
 285   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_u_w_RES
 286   ret void
 287 }
 288
 289 ; CHECK: div_u_w_test:
 290 ; CHECK: ld.w
 291 ; CHECK: ld.w
 292 ; CHECK: div_u.w
 293 ; CHECK: st.w
 294 ; CHECK: .size div_u_w_test
 295
 296 define void @div_u_d_test() nounwind {
 297 entry:
 298   %0 = load <2 x i64>* @llvm_mips_div_u_d_ARG1
 299   %1 = load <2 x i64>* @llvm_mips_div_u_d_ARG2
 300   %2 = udiv <2 x i64> %0, %1
 301   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_u_d_RES
 302   ret void
 303 }
 304
 305 ; CHECK: div_u_d_test:
 306 ; CHECK: ld.d
 307 ; CHECK: ld.d
 308 ; CHECK: div_u.d
 309 ; CHECK: st.d
 310 ; CHECK: .size div_u_d_test
 311 ;
 312 @llvm_mips_dotp_s_h_ARG1 = global <16 x i8> <i8  0, i8  1, i8  2, i8  3,
 313                                              i8  4, i8  5, i8  6, i8  7,
 314                                              i8  8, i8  9, i8 10, i8 11,
 315                                              i8 12, i8 13, i8 14, i8 15>,
 316                                             align 16
 317 @llvm_mips_dotp_s_h_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19,
 318                                              i8 20, i8 21, i8 22, i8 23,
 319                                              i8 24, i8 25, i8 26, i8 27,
 320                                              i8 28, i8 29, i8 30, i8 31>,
 321                                             align 16
 322 @llvm_mips_dotp_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0,
 323                                              i16 0, i16 0, i16 0, i16 0>,
 324                                             align 16
 325
 326 define void @llvm_mips_dotp_s_h_test() nounwind {
 327 entry:
 328   %0 = load <16 x i8>* @llvm_mips_dotp_s_h_ARG1
 329   %1 = load <16 x i8>* @llvm_mips_dotp_s_h_ARG2
 330   %2 = tail call <8 x i16> @llvm.mips.dotp.s.h(<16 x i8> %0, <16 x i8> %1)
 331   store <8 x i16> %2, <8 x i16>* @llvm_mips_dotp_s_h_RES
 332   ret void
 333 }
 334
 335 declare <8 x i16> @llvm.mips.dotp.s.h(<16 x i8>, <16 x i8>) nounwind
 336
 337 ; CHECK: llvm_mips_dotp_s_h_test:
 338 ; CHECK: ld.b
 339 ; CHECK: ld.b
 340 ; CHECK: dotp_s.h
 341 ; CHECK: st.h
 342 ; CHECK: .size llvm_mips_dotp_s_h_test
 343 ;
 344 @llvm_mips_dotp_s_w_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3,
 345                                              i16 4, i16 5, i16 6, i16 7>,
 346                                             align 16
 347 @llvm_mips_dotp_s_w_ARG2 = global <8 x i16> <i16  4, i16  5, i16  6, i16  7,
 348                                              i16  8, i16  9, i16 10, i16 11>,
 349                                             align 16
 350 @llvm_mips_dotp_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>,
 351                                             align 16
 352
 353 define void @llvm_mips_dotp_s_w_test() nounwind {
 354 entry:
 355   %0 = load <8 x i16>* @llvm_mips_dotp_s_w_ARG1
 356   %1 = load <8 x i16>* @llvm_mips_dotp_s_w_ARG2
 357   %2 = tail call <4 x i32> @llvm.mips.dotp.s.w(<8 x i16> %0, <8 x i16> %1)
 358   store <4 x i32> %2, <4 x i32>* @llvm_mips_dotp_s_w_RES
 359   ret void
 360 }
 361
 362 declare <4 x i32> @llvm.mips.dotp.s.w(<8 x i16>, <8 x i16>) nounwind
 363
 364 ; CHECK: llvm_mips_dotp_s_w_test:
 365 ; CHECK: ld.h
 366 ; CHECK: ld.h
 367 ; CHECK: dotp_s.w
 368 ; CHECK: st.w
 369 ; CHECK: .size llvm_mips_dotp_s_w_test
 370 ;
 371 @llvm_mips_dotp_s_d_ARG1 = global <4 x i32> <i32 0, i32 1, i32 0, i32 1>,
 372                                             align 16
 373 @llvm_mips_dotp_s_d_ARG2 = global <4 x i32> <i32 2, i32 3, i32 2, i32 3>,
 374                                             align 16
 375 @llvm_mips_dotp_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 376
 377 define void @llvm_mips_dotp_s_d_test() nounwind {
 378 entry:
 379   %0 = load <4 x i32>* @llvm_mips_dotp_s_d_ARG1
 380   %1 = load <4 x i32>* @llvm_mips_dotp_s_d_ARG2
 381   %2 = tail call <2 x i64> @llvm.mips.dotp.s.d(<4 x i32> %0, <4 x i32> %1)
 382   store <2 x i64> %2, <2 x i64>* @llvm_mips_dotp_s_d_RES
 383   ret void
 384 }
 385
 386 declare <2 x i64> @llvm.mips.dotp.s.d(<4 x i32>, <4 x i32>) nounwind
 387
 388 ; CHECK: llvm_mips_dotp_s_d_test:
 389 ; CHECK: ld.w
 390 ; CHECK: ld.w
 391 ; CHECK: dotp_s.d
 392 ; CHECK: st.d
 393 ; CHECK: .size llvm_mips_dotp_s_d_test
 394 ;
 395 @llvm_mips_dotp_u_h_ARG1 = global <16 x i8> <i8  0, i8  1, i8  2, i8  3,
 396                                              i8  4, i8  5, i8  6, i8  7,
 397                                              i8  8, i8  9, i8 10, i8 11,
 398                                              i8 12, i8 13, i8 14, i8 15>,
 399                                             align 16
 400 @llvm_mips_dotp_u_h_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19,
 401                                              i8 20, i8 21, i8 22, i8 23,
 402                                              i8 24, i8 25, i8 26, i8 27,
 403                                              i8 28, i8 29, i8 30, i8 31>,
 404                                             align 16
 405 @llvm_mips_dotp_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0,
 406                                              i16 0, i16 0, i16 0, i16 0>,
 407                                             align 16
 408
 409 define void @llvm_mips_dotp_u_h_test() nounwind {
 410 entry:
 411   %0 = load <16 x i8>* @llvm_mips_dotp_u_h_ARG1
 412   %1 = load <16 x i8>* @llvm_mips_dotp_u_h_ARG2
 413   %2 = tail call <8 x i16> @llvm.mips.dotp.u.h(<16 x i8> %0, <16 x i8> %1)
 414   store <8 x i16> %2, <8 x i16>* @llvm_mips_dotp_u_h_RES
 415   ret void
 416 }
 417
 418 declare <8 x i16> @llvm.mips.dotp.u.h(<16 x i8>, <16 x i8>) nounwind
 419
 420 ; CHECK: llvm_mips_dotp_u_h_test:
 421 ; CHECK: ld.b
 422 ; CHECK: ld.b
 423 ; CHECK: dotp_u.h
 424 ; CHECK: st.h
 425 ; CHECK: .size llvm_mips_dotp_u_h_test
 426 ;
 427 @llvm_mips_dotp_u_w_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3,
 428                                              i16 4, i16 5, i16 6, i16 7>,
 429                                             align 16
 430 @llvm_mips_dotp_u_w_ARG2 = global <8 x i16> <i16  4, i16  5, i16  6, i16  7,
 431                                              i16  8, i16  9, i16 10, i16 11>,
 432                                             align 16
 433 @llvm_mips_dotp_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>,
 434                                             align 16
 435
 436 define void @llvm_mips_dotp_u_w_test() nounwind {
 437 entry:
 438   %0 = load <8 x i16>* @llvm_mips_dotp_u_w_ARG1
 439   %1 = load <8 x i16>* @llvm_mips_dotp_u_w_ARG2
 440   %2 = tail call <4 x i32> @llvm.mips.dotp.u.w(<8 x i16> %0, <8 x i16> %1)
 441   store <4 x i32> %2, <4 x i32>* @llvm_mips_dotp_u_w_RES
 442   ret void
 443 }
 444
 445 declare <4 x i32> @llvm.mips.dotp.u.w(<8 x i16>, <8 x i16>) nounwind
 446
 447 ; CHECK: llvm_mips_dotp_u_w_test:
 448 ; CHECK: ld.h
 449 ; CHECK: ld.h
 450 ; CHECK: dotp_u.w
 451 ; CHECK: st.w
 452 ; CHECK: .size llvm_mips_dotp_u_w_test
 453 ;
 454 @llvm_mips_dotp_u_d_ARG1 = global <4 x i32> <i32 0, i32 1, i32 0, i32 1>,
 455                                             align 16
 456 @llvm_mips_dotp_u_d_ARG2 = global <4 x i32> <i32 2, i32 3, i32 2, i32 3>,
 457                                             align 16
 458 @llvm_mips_dotp_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 459
 460 define void @llvm_mips_dotp_u_d_test() nounwind {
 461 entry:
 462   %0 = load <4 x i32>* @llvm_mips_dotp_u_d_ARG1
 463   %1 = load <4 x i32>* @llvm_mips_dotp_u_d_ARG2
 464   %2 = tail call <2 x i64> @llvm.mips.dotp.u.d(<4 x i32> %0, <4 x i32> %1)
 465   store <2 x i64> %2, <2 x i64>* @llvm_mips_dotp_u_d_RES
 466   ret void
 467 }
 468
 469 declare <2 x i64> @llvm.mips.dotp.u.d(<4 x i32>, <4 x i32>) nounwind
 470
 471 ; CHECK: llvm_mips_dotp_u_d_test:
 472 ; CHECK: ld.w
 473 ; CHECK: ld.w
 474 ; CHECK: dotp_u.d
 475 ; CHECK: st.d
 476 ; CHECK: .size llvm_mips_dotp_u_d_test
 477 ;