test/CodeGen/Mips/msa/3r-b.ll

   1 ; Test the MSA intrinsics that are encoded with the 3R instruction format.
   2 ; There are lots of these so this covers those beginning with 'b'
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_bclr_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_bclr_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
   8 @llvm_mips_bclr_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   9
  10 define void @llvm_mips_bclr_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_bclr_b_ARG1
  13   %1 = load <16 x i8>* @llvm_mips_bclr_b_ARG2
  14   %2 = tail call <16 x i8> @llvm.mips.bclr.b(<16 x i8> %0, <16 x i8> %1)
  15   store <16 x i8> %2, <16 x i8>* @llvm_mips_bclr_b_RES
  16   ret void
  17 }
  18
  19 declare <16 x i8> @llvm.mips.bclr.b(<16 x i8>, <16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_bclr_b_test:
  22 ; CHECK: ld.b
  23 ; CHECK: ld.b
  24 ; CHECK: bclr.b
  25 ; CHECK: st.b
  26 ; CHECK: .size llvm_mips_bclr_b_test
  27 ;
  28 @llvm_mips_bclr_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  29 @llvm_mips_bclr_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
  30 @llvm_mips_bclr_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  31
  32 define void @llvm_mips_bclr_h_test() nounwind {
  33 entry:
  34   %0 = load <8 x i16>* @llvm_mips_bclr_h_ARG1
  35   %1 = load <8 x i16>* @llvm_mips_bclr_h_ARG2
  36   %2 = tail call <8 x i16> @llvm.mips.bclr.h(<8 x i16> %0, <8 x i16> %1)
  37   store <8 x i16> %2, <8 x i16>* @llvm_mips_bclr_h_RES
  38   ret void
  39 }
  40
  41 declare <8 x i16> @llvm.mips.bclr.h(<8 x i16>, <8 x i16>) nounwind
  42
  43 ; CHECK: llvm_mips_bclr_h_test:
  44 ; CHECK: ld.h
  45 ; CHECK: ld.h
  46 ; CHECK: bclr.h
  47 ; CHECK: st.h
  48 ; CHECK: .size llvm_mips_bclr_h_test
  49 ;
  50 @llvm_mips_bclr_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  51 @llvm_mips_bclr_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
  52 @llvm_mips_bclr_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_bclr_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x i32>* @llvm_mips_bclr_w_ARG1
  57   %1 = load <4 x i32>* @llvm_mips_bclr_w_ARG2
  58   %2 = tail call <4 x i32> @llvm.mips.bclr.w(<4 x i32> %0, <4 x i32> %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_bclr_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.bclr.w(<4 x i32>, <4 x i32>) nounwind
  64
  65 ; CHECK: llvm_mips_bclr_w_test:
  66 ; CHECK: ld.w
  67 ; CHECK: ld.w
  68 ; CHECK: bclr.w
  69 ; CHECK: st.w
  70 ; CHECK: .size llvm_mips_bclr_w_test
  71 ;
  72 @llvm_mips_bclr_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  73 @llvm_mips_bclr_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
  74 @llvm_mips_bclr_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_bclr_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x i64>* @llvm_mips_bclr_d_ARG1
  79   %1 = load <2 x i64>* @llvm_mips_bclr_d_ARG2
  80   %2 = tail call <2 x i64> @llvm.mips.bclr.d(<2 x i64> %0, <2 x i64> %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_bclr_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.bclr.d(<2 x i64>, <2 x i64>) nounwind
  86
  87 ; CHECK: llvm_mips_bclr_d_test:
  88 ; CHECK: ld.d
  89 ; CHECK: ld.d
  90 ; CHECK: bclr.d
  91 ; CHECK: st.d
  92 ; CHECK: .size llvm_mips_bclr_d_test
  93
  94 @llvm_mips_binsl_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  95 @llvm_mips_binsl_b_ARG2 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  96 @llvm_mips_binsl_b_ARG3 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
  97 @llvm_mips_binsl_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  98
  99 define void @llvm_mips_binsl_b_test() nounwind {
 100 entry:
 101   %0 = load <16 x i8>* @llvm_mips_binsl_b_ARG1
 102   %1 = load <16 x i8>* @llvm_mips_binsl_b_ARG2
 103   %2 = load <16 x i8>* @llvm_mips_binsl_b_ARG3
 104   %3 = tail call <16 x i8> @llvm.mips.binsl.b(<16 x i8> %0, <16 x i8> %1, <16 x i8> %2)
 105   store <16 x i8> %3, <16 x i8>* @llvm_mips_binsl_b_RES
 106   ret void
 107 }
 108
 109 declare <16 x i8> @llvm.mips.binsl.b(<16 x i8>, <16 x i8>, <16 x i8>) nounwind
 110
 111 ; CHECK: llvm_mips_binsl_b_test:
 112 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsl_b_ARG1)(
 113 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsl_b_ARG2)(
 114 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsl_b_ARG3)(
 115 ; CHECK-DAG: ld.b [[R4:\$w[0-9]+]], 0([[R1]])
 116 ; CHECK-DAG: ld.b [[R5:\$w[0-9]+]], 0([[R2]])
 117 ; CHECK-DAG: ld.b [[R6:\$w[0-9]+]], 0([[R3]])
 118 ; CHECK-DAG: binsl.b [[R4]], [[R5]], [[R6]]
 119 ; CHECK-DAG: st.b [[R4]], 0(
 120 ; CHECK: .size llvm_mips_binsl_b_test
 121
 122 @llvm_mips_binsl_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 123 @llvm_mips_binsl_h_ARG2 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 124 @llvm_mips_binsl_h_ARG3 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 125 @llvm_mips_binsl_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 126
 127 define void @llvm_mips_binsl_h_test() nounwind {
 128 entry:
 129   %0 = load <8 x i16>* @llvm_mips_binsl_h_ARG1
 130   %1 = load <8 x i16>* @llvm_mips_binsl_h_ARG2
 131   %2 = load <8 x i16>* @llvm_mips_binsl_h_ARG3
 132   %3 = tail call <8 x i16> @llvm.mips.binsl.h(<8 x i16> %0, <8 x i16> %1, <8 x i16> %2)
 133   store <8 x i16> %3, <8 x i16>* @llvm_mips_binsl_h_RES
 134   ret void
 135 }
 136
 137 declare <8 x i16> @llvm.mips.binsl.h(<8 x i16>, <8 x i16>, <8 x i16>) nounwind
 138
 139 ; CHECK: llvm_mips_binsl_h_test:
 140 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsl_h_ARG1)(
 141 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsl_h_ARG2)(
 142 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsl_h_ARG3)(
 143 ; CHECK-DAG: ld.h [[R4:\$w[0-9]+]], 0([[R1]])
 144 ; CHECK-DAG: ld.h [[R5:\$w[0-9]+]], 0([[R2]])
 145 ; CHECK-DAG: ld.h [[R6:\$w[0-9]+]], 0([[R3]])
 146 ; CHECK-DAG: binsl.h [[R4]], [[R5]], [[R6]]
 147 ; CHECK-DAG: st.h [[R4]], 0(
 148 ; CHECK: .size llvm_mips_binsl_h_test
 149
 150 @llvm_mips_binsl_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 151 @llvm_mips_binsl_w_ARG2 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 152 @llvm_mips_binsl_w_ARG3 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 153 @llvm_mips_binsl_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 154
 155 define void @llvm_mips_binsl_w_test() nounwind {
 156 entry:
 157   %0 = load <4 x i32>* @llvm_mips_binsl_w_ARG1
 158   %1 = load <4 x i32>* @llvm_mips_binsl_w_ARG2
 159   %2 = load <4 x i32>* @llvm_mips_binsl_w_ARG3
 160   %3 = tail call <4 x i32> @llvm.mips.binsl.w(<4 x i32> %0, <4 x i32> %1, <4 x i32> %2)
 161   store <4 x i32> %3, <4 x i32>* @llvm_mips_binsl_w_RES
 162   ret void
 163 }
 164
 165 declare <4 x i32> @llvm.mips.binsl.w(<4 x i32>, <4 x i32>, <4 x i32>) nounwind
 166
 167 ; CHECK: llvm_mips_binsl_w_test:
 168 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsl_w_ARG1)(
 169 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsl_w_ARG2)(
 170 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsl_w_ARG3)(
 171 ; CHECK-DAG: ld.w [[R4:\$w[0-9]+]], 0([[R1]])
 172 ; CHECK-DAG: ld.w [[R5:\$w[0-9]+]], 0([[R2]])
 173 ; CHECK-DAG: ld.w [[R6:\$w[0-9]+]], 0([[R3]])
 174 ; CHECK-DAG: binsl.w [[R4]], [[R5]], [[R6]]
 175 ; CHECK-DAG: st.w [[R4]], 0(
 176 ; CHECK: .size llvm_mips_binsl_w_test
 177
 178 @llvm_mips_binsl_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 179 @llvm_mips_binsl_d_ARG2 = global <2 x i64> <i64 0, i64 1>, align 16
 180 @llvm_mips_binsl_d_ARG3 = global <2 x i64> <i64 2, i64 3>, align 16
 181 @llvm_mips_binsl_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 182
 183 define void @llvm_mips_binsl_d_test() nounwind {
 184 entry:
 185   %0 = load <2 x i64>* @llvm_mips_binsl_d_ARG1
 186   %1 = load <2 x i64>* @llvm_mips_binsl_d_ARG2
 187   %2 = load <2 x i64>* @llvm_mips_binsl_d_ARG3
 188   %3 = tail call <2 x i64> @llvm.mips.binsl.d(<2 x i64> %0, <2 x i64> %1, <2 x i64> %2)
 189   store <2 x i64> %3, <2 x i64>* @llvm_mips_binsl_d_RES
 190   ret void
 191 }
 192
 193 declare <2 x i64> @llvm.mips.binsl.d(<2 x i64>, <2 x i64>, <2 x i64>) nounwind
 194
 195 ; CHECK: llvm_mips_binsl_d_test:
 196 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsl_d_ARG1)(
 197 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsl_d_ARG2)(
 198 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsl_d_ARG3)(
 199 ; CHECK-DAG: ld.d [[R4:\$w[0-9]+]], 0([[R1]])
 200 ; CHECK-DAG: ld.d [[R5:\$w[0-9]+]], 0([[R2]])
 201 ; CHECK-DAG: ld.d [[R6:\$w[0-9]+]], 0([[R3]])
 202 ; CHECK-DAG: binsl.d [[R4]], [[R5]], [[R6]]
 203 ; CHECK-DAG: st.d [[R4]], 0(
 204 ; CHECK: .size llvm_mips_binsl_d_test
 205
 206 @llvm_mips_binsr_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 207 @llvm_mips_binsr_b_ARG2 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 208 @llvm_mips_binsr_b_ARG3 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 209 @llvm_mips_binsr_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 210
 211 define void @llvm_mips_binsr_b_test() nounwind {
 212 entry:
 213   %0 = load <16 x i8>* @llvm_mips_binsr_b_ARG1
 214   %1 = load <16 x i8>* @llvm_mips_binsr_b_ARG2
 215   %2 = load <16 x i8>* @llvm_mips_binsr_b_ARG3
 216   %3 = tail call <16 x i8> @llvm.mips.binsr.b(<16 x i8> %0, <16 x i8> %1, <16 x i8> %2)
 217   store <16 x i8> %3, <16 x i8>* @llvm_mips_binsr_b_RES
 218   ret void
 219 }
 220
 221 declare <16 x i8> @llvm.mips.binsr.b(<16 x i8>, <16 x i8>, <16 x i8>) nounwind
 222
 223 ; CHECK: llvm_mips_binsr_b_test:
 224 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsr_b_ARG1)(
 225 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsr_b_ARG2)(
 226 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsr_b_ARG3)(
 227 ; CHECK-DAG: ld.b [[R4:\$w[0-9]+]], 0([[R1]])
 228 ; CHECK-DAG: ld.b [[R5:\$w[0-9]+]], 0([[R2]])
 229 ; CHECK-DAG: ld.b [[R6:\$w[0-9]+]], 0([[R3]])
 230 ; CHECK-DAG: binsr.b [[R4]], [[R5]], [[R6]]
 231 ; CHECK-DAG: st.b [[R4]], 0(
 232 ; CHECK: .size llvm_mips_binsr_b_test
 233
 234 @llvm_mips_binsr_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 235 @llvm_mips_binsr_h_ARG2 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 236 @llvm_mips_binsr_h_ARG3 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 237 @llvm_mips_binsr_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 238
 239 define void @llvm_mips_binsr_h_test() nounwind {
 240 entry:
 241   %0 = load <8 x i16>* @llvm_mips_binsr_h_ARG1
 242   %1 = load <8 x i16>* @llvm_mips_binsr_h_ARG2
 243   %2 = load <8 x i16>* @llvm_mips_binsr_h_ARG3
 244   %3 = tail call <8 x i16> @llvm.mips.binsr.h(<8 x i16> %0, <8 x i16> %1, <8 x i16> %2)
 245   store <8 x i16> %3, <8 x i16>* @llvm_mips_binsr_h_RES
 246   ret void
 247 }
 248
 249 declare <8 x i16> @llvm.mips.binsr.h(<8 x i16>, <8 x i16>, <8 x i16>) nounwind
 250
 251 ; CHECK: llvm_mips_binsr_h_test:
 252 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsr_h_ARG1)(
 253 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsr_h_ARG2)(
 254 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsr_h_ARG3)(
 255 ; CHECK-DAG: ld.h [[R4:\$w[0-9]+]], 0([[R1]])
 256 ; CHECK-DAG: ld.h [[R5:\$w[0-9]+]], 0([[R2]])
 257 ; CHECK-DAG: ld.h [[R6:\$w[0-9]+]], 0([[R3]])
 258 ; CHECK-DAG: binsr.h [[R4]], [[R5]], [[R6]]
 259 ; CHECK-DAG: st.h [[R4]], 0(
 260 ; CHECK: .size llvm_mips_binsr_h_test
 261
 262 @llvm_mips_binsr_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 263 @llvm_mips_binsr_w_ARG2 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 264 @llvm_mips_binsr_w_ARG3 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 265 @llvm_mips_binsr_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 266
 267 define void @llvm_mips_binsr_w_test() nounwind {
 268 entry:
 269   %0 = load <4 x i32>* @llvm_mips_binsr_w_ARG1
 270   %1 = load <4 x i32>* @llvm_mips_binsr_w_ARG2
 271   %2 = load <4 x i32>* @llvm_mips_binsr_w_ARG3
 272   %3 = tail call <4 x i32> @llvm.mips.binsr.w(<4 x i32> %0, <4 x i32> %1, <4 x i32> %2)
 273   store <4 x i32> %3, <4 x i32>* @llvm_mips_binsr_w_RES
 274   ret void
 275 }
 276
 277 declare <4 x i32> @llvm.mips.binsr.w(<4 x i32>, <4 x i32>, <4 x i32>) nounwind
 278
 279 ; CHECK: llvm_mips_binsr_w_test:
 280 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsr_w_ARG1)(
 281 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsr_w_ARG2)(
 282 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsr_w_ARG3)(
 283 ; CHECK-DAG: ld.w [[R4:\$w[0-9]+]], 0([[R1]])
 284 ; CHECK-DAG: ld.w [[R5:\$w[0-9]+]], 0([[R2]])
 285 ; CHECK-DAG: ld.w [[R6:\$w[0-9]+]], 0([[R3]])
 286 ; CHECK-DAG: binsr.w [[R4]], [[R5]], [[R6]]
 287 ; CHECK-DAG: st.w [[R4]], 0(
 288 ; CHECK: .size llvm_mips_binsr_w_test
 289
 290 @llvm_mips_binsr_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 291 @llvm_mips_binsr_d_ARG2 = global <2 x i64> <i64 0, i64 1>, align 16
 292 @llvm_mips_binsr_d_ARG3 = global <2 x i64> <i64 2, i64 3>, align 16
 293 @llvm_mips_binsr_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 294
 295 define void @llvm_mips_binsr_d_test() nounwind {
 296 entry:
 297   %0 = load <2 x i64>* @llvm_mips_binsr_d_ARG1
 298   %1 = load <2 x i64>* @llvm_mips_binsr_d_ARG2
 299   %2 = load <2 x i64>* @llvm_mips_binsr_d_ARG3
 300   %3 = tail call <2 x i64> @llvm.mips.binsr.d(<2 x i64> %0, <2 x i64> %1, <2 x i64> %2)
 301   store <2 x i64> %3, <2 x i64>* @llvm_mips_binsr_d_RES
 302   ret void
 303 }
 304
 305 declare <2 x i64> @llvm.mips.binsr.d(<2 x i64>, <2 x i64>, <2 x i64>) nounwind
 306
 307 ; CHECK: llvm_mips_binsr_d_test:
 308 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_binsr_d_ARG1)(
 309 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_binsr_d_ARG2)(
 310 ; CHECK-DAG: lw [[R3:\$[0-9]+]], %got(llvm_mips_binsr_d_ARG3)(
 311 ; CHECK-DAG: ld.d [[R4:\$w[0-9]+]], 0([[R1]])
 312 ; CHECK-DAG: ld.d [[R5:\$w[0-9]+]], 0([[R2]])
 313 ; CHECK-DAG: ld.d [[R6:\$w[0-9]+]], 0([[R3]])
 314 ; CHECK-DAG: binsr.d [[R4]], [[R5]], [[R6]]
 315 ; CHECK-DAG: st.d [[R4]], 0(
 316 ; CHECK: .size llvm_mips_binsr_d_test
 317
 318 @llvm_mips_bneg_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 319 @llvm_mips_bneg_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 320 @llvm_mips_bneg_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 321
 322 define void @llvm_mips_bneg_b_test() nounwind {
 323 entry:
 324   %0 = load <16 x i8>* @llvm_mips_bneg_b_ARG1
 325   %1 = load <16 x i8>* @llvm_mips_bneg_b_ARG2
 326   %2 = tail call <16 x i8> @llvm.mips.bneg.b(<16 x i8> %0, <16 x i8> %1)
 327   store <16 x i8> %2, <16 x i8>* @llvm_mips_bneg_b_RES
 328   ret void
 329 }
 330
 331 declare <16 x i8> @llvm.mips.bneg.b(<16 x i8>, <16 x i8>) nounwind
 332
 333 ; CHECK: llvm_mips_bneg_b_test:
 334 ; CHECK: ld.b
 335 ; CHECK: ld.b
 336 ; CHECK: bneg.b
 337 ; CHECK: st.b
 338 ; CHECK: .size llvm_mips_bneg_b_test
 339 ;
 340 @llvm_mips_bneg_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 341 @llvm_mips_bneg_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 342 @llvm_mips_bneg_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 343
 344 define void @llvm_mips_bneg_h_test() nounwind {
 345 entry:
 346   %0 = load <8 x i16>* @llvm_mips_bneg_h_ARG1
 347   %1 = load <8 x i16>* @llvm_mips_bneg_h_ARG2
 348   %2 = tail call <8 x i16> @llvm.mips.bneg.h(<8 x i16> %0, <8 x i16> %1)
 349   store <8 x i16> %2, <8 x i16>* @llvm_mips_bneg_h_RES
 350   ret void
 351 }
 352
 353 declare <8 x i16> @llvm.mips.bneg.h(<8 x i16>, <8 x i16>) nounwind
 354
 355 ; CHECK: llvm_mips_bneg_h_test:
 356 ; CHECK: ld.h
 357 ; CHECK: ld.h
 358 ; CHECK: bneg.h
 359 ; CHECK: st.h
 360 ; CHECK: .size llvm_mips_bneg_h_test
 361 ;
 362 @llvm_mips_bneg_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 363 @llvm_mips_bneg_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 364 @llvm_mips_bneg_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 365
 366 define void @llvm_mips_bneg_w_test() nounwind {
 367 entry:
 368   %0 = load <4 x i32>* @llvm_mips_bneg_w_ARG1
 369   %1 = load <4 x i32>* @llvm_mips_bneg_w_ARG2
 370   %2 = tail call <4 x i32> @llvm.mips.bneg.w(<4 x i32> %0, <4 x i32> %1)
 371   store <4 x i32> %2, <4 x i32>* @llvm_mips_bneg_w_RES
 372   ret void
 373 }
 374
 375 declare <4 x i32> @llvm.mips.bneg.w(<4 x i32>, <4 x i32>) nounwind
 376
 377 ; CHECK: llvm_mips_bneg_w_test:
 378 ; CHECK: ld.w
 379 ; CHECK: ld.w
 380 ; CHECK: bneg.w
 381 ; CHECK: st.w
 382 ; CHECK: .size llvm_mips_bneg_w_test
 383 ;
 384 @llvm_mips_bneg_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 385 @llvm_mips_bneg_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 386 @llvm_mips_bneg_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 387
 388 define void @llvm_mips_bneg_d_test() nounwind {
 389 entry:
 390   %0 = load <2 x i64>* @llvm_mips_bneg_d_ARG1
 391   %1 = load <2 x i64>* @llvm_mips_bneg_d_ARG2
 392   %2 = tail call <2 x i64> @llvm.mips.bneg.d(<2 x i64> %0, <2 x i64> %1)
 393   store <2 x i64> %2, <2 x i64>* @llvm_mips_bneg_d_RES
 394   ret void
 395 }
 396
 397 declare <2 x i64> @llvm.mips.bneg.d(<2 x i64>, <2 x i64>) nounwind
 398
 399 ; CHECK: llvm_mips_bneg_d_test:
 400 ; CHECK: ld.d
 401 ; CHECK: ld.d
 402 ; CHECK: bneg.d
 403 ; CHECK: st.d
 404 ; CHECK: .size llvm_mips_bneg_d_test
 405 ;
 406 @llvm_mips_bset_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 407 @llvm_mips_bset_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 408 @llvm_mips_bset_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 409
 410 define void @llvm_mips_bset_b_test() nounwind {
 411 entry:
 412   %0 = load <16 x i8>* @llvm_mips_bset_b_ARG1
 413   %1 = load <16 x i8>* @llvm_mips_bset_b_ARG2
 414   %2 = tail call <16 x i8> @llvm.mips.bset.b(<16 x i8> %0, <16 x i8> %1)
 415   store <16 x i8> %2, <16 x i8>* @llvm_mips_bset_b_RES
 416   ret void
 417 }
 418
 419 declare <16 x i8> @llvm.mips.bset.b(<16 x i8>, <16 x i8>) nounwind
 420
 421 ; CHECK: llvm_mips_bset_b_test:
 422 ; CHECK: ld.b
 423 ; CHECK: ld.b
 424 ; CHECK: bset.b
 425 ; CHECK: st.b
 426 ; CHECK: .size llvm_mips_bset_b_test
 427 ;
 428 @llvm_mips_bset_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 429 @llvm_mips_bset_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 430 @llvm_mips_bset_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 431
 432 define void @llvm_mips_bset_h_test() nounwind {
 433 entry:
 434   %0 = load <8 x i16>* @llvm_mips_bset_h_ARG1
 435   %1 = load <8 x i16>* @llvm_mips_bset_h_ARG2
 436   %2 = tail call <8 x i16> @llvm.mips.bset.h(<8 x i16> %0, <8 x i16> %1)
 437   store <8 x i16> %2, <8 x i16>* @llvm_mips_bset_h_RES
 438   ret void
 439 }
 440
 441 declare <8 x i16> @llvm.mips.bset.h(<8 x i16>, <8 x i16>) nounwind
 442
 443 ; CHECK: llvm_mips_bset_h_test:
 444 ; CHECK: ld.h
 445 ; CHECK: ld.h
 446 ; CHECK: bset.h
 447 ; CHECK: st.h
 448 ; CHECK: .size llvm_mips_bset_h_test
 449 ;
 450 @llvm_mips_bset_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 451 @llvm_mips_bset_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 452 @llvm_mips_bset_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 453
 454 define void @llvm_mips_bset_w_test() nounwind {
 455 entry:
 456   %0 = load <4 x i32>* @llvm_mips_bset_w_ARG1
 457   %1 = load <4 x i32>* @llvm_mips_bset_w_ARG2
 458   %2 = tail call <4 x i32> @llvm.mips.bset.w(<4 x i32> %0, <4 x i32> %1)
 459   store <4 x i32> %2, <4 x i32>* @llvm_mips_bset_w_RES
 460   ret void
 461 }
 462
 463 declare <4 x i32> @llvm.mips.bset.w(<4 x i32>, <4 x i32>) nounwind
 464
 465 ; CHECK: llvm_mips_bset_w_test:
 466 ; CHECK: ld.w
 467 ; CHECK: ld.w
 468 ; CHECK: bset.w
 469 ; CHECK: st.w
 470 ; CHECK: .size llvm_mips_bset_w_test
 471 ;
 472 @llvm_mips_bset_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 473 @llvm_mips_bset_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 474 @llvm_mips_bset_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 475
 476 define void @llvm_mips_bset_d_test() nounwind {
 477 entry:
 478   %0 = load <2 x i64>* @llvm_mips_bset_d_ARG1
 479   %1 = load <2 x i64>* @llvm_mips_bset_d_ARG2
 480   %2 = tail call <2 x i64> @llvm.mips.bset.d(<2 x i64> %0, <2 x i64> %1)
 481   store <2 x i64> %2, <2 x i64>* @llvm_mips_bset_d_RES
 482   ret void
 483 }
 484
 485 declare <2 x i64> @llvm.mips.bset.d(<2 x i64>, <2 x i64>) nounwind
 486
 487 ; CHECK: llvm_mips_bset_d_test:
 488 ; CHECK: ld.d
 489 ; CHECK: ld.d
 490 ; CHECK: bset.d
 491 ; CHECK: st.d
 492 ; CHECK: .size llvm_mips_bset_d_test
 493 ;