test/CodeGen/Mips/msa/2rf_int_float.ll

   1 ; Test the MSA floating point to integer intrinsics that are encoded with the
   2 ; 2RF instruction format. This includes conversions but other instructions such
   3 ; as fclass are also here.
   4
   5 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   6
   7 @llvm_mips_fclass_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
   8 @llvm_mips_fclass_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
   9
  10 define void @llvm_mips_fclass_w_test() nounwind {
  11 entry:
  12   %0 = load <4 x float>* @llvm_mips_fclass_w_ARG1
  13   %1 = tail call <4 x i32> @llvm.mips.fclass.w(<4 x float> %0)
  14   store <4 x i32> %1, <4 x i32>* @llvm_mips_fclass_w_RES
  15   ret void
  16 }
  17
  18 declare <4 x i32> @llvm.mips.fclass.w(<4 x float>) nounwind
  19
  20 ; CHECK: llvm_mips_fclass_w_test:
  21 ; CHECK: ld.w
  22 ; CHECK: fclass.w
  23 ; CHECK: st.w
  24 ; CHECK: .size llvm_mips_fclass_w_test
  25 ;
  26 @llvm_mips_fclass_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  27 @llvm_mips_fclass_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  28
  29 define void @llvm_mips_fclass_d_test() nounwind {
  30 entry:
  31   %0 = load <2 x double>* @llvm_mips_fclass_d_ARG1
  32   %1 = tail call <2 x i64> @llvm.mips.fclass.d(<2 x double> %0)
  33   store <2 x i64> %1, <2 x i64>* @llvm_mips_fclass_d_RES
  34   ret void
  35 }
  36
  37 declare <2 x i64> @llvm.mips.fclass.d(<2 x double>) nounwind
  38
  39 ; CHECK: llvm_mips_fclass_d_test:
  40 ; CHECK: ld.d
  41 ; CHECK: fclass.d
  42 ; CHECK: st.d
  43 ; CHECK: .size llvm_mips_fclass_d_test
  44 ;
  45 @llvm_mips_ftrunc_s_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  46 @llvm_mips_ftrunc_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  47
  48 define void @llvm_mips_ftrunc_s_w_test() nounwind {
  49 entry:
  50   %0 = load <4 x float>* @llvm_mips_ftrunc_s_w_ARG1
  51   %1 = tail call <4 x i32> @llvm.mips.ftrunc.s.w(<4 x float> %0)
  52   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftrunc_s_w_RES
  53   ret void
  54 }
  55
  56 declare <4 x i32> @llvm.mips.ftrunc.s.w(<4 x float>) nounwind
  57
  58 ; CHECK: llvm_mips_ftrunc_s_w_test:
  59 ; CHECK: ld.w
  60 ; CHECK: ftrunc_s.w
  61 ; CHECK: st.w
  62 ; CHECK: .size llvm_mips_ftrunc_s_w_test
  63 ;
  64 @llvm_mips_ftrunc_s_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  65 @llvm_mips_ftrunc_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  66
  67 define void @llvm_mips_ftrunc_s_d_test() nounwind {
  68 entry:
  69   %0 = load <2 x double>* @llvm_mips_ftrunc_s_d_ARG1
  70   %1 = tail call <2 x i64> @llvm.mips.ftrunc.s.d(<2 x double> %0)
  71   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftrunc_s_d_RES
  72   ret void
  73 }
  74
  75 declare <2 x i64> @llvm.mips.ftrunc.s.d(<2 x double>) nounwind
  76
  77 ; CHECK: llvm_mips_ftrunc_s_d_test:
  78 ; CHECK: ld.d
  79 ; CHECK: ftrunc_s.d
  80 ; CHECK: st.d
  81 ; CHECK: .size llvm_mips_ftrunc_s_d_test
  82 ;
  83 @llvm_mips_ftrunc_u_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  84 @llvm_mips_ftrunc_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  85
  86 define void @llvm_mips_ftrunc_u_w_test() nounwind {
  87 entry:
  88   %0 = load <4 x float>* @llvm_mips_ftrunc_u_w_ARG1
  89   %1 = tail call <4 x i32> @llvm.mips.ftrunc.u.w(<4 x float> %0)
  90   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftrunc_u_w_RES
  91   ret void
  92 }
  93
  94 declare <4 x i32> @llvm.mips.ftrunc.u.w(<4 x float>) nounwind
  95
  96 ; CHECK: llvm_mips_ftrunc_u_w_test:
  97 ; CHECK: ld.w
  98 ; CHECK: ftrunc_u.w
  99 ; CHECK: st.w
 100 ; CHECK: .size llvm_mips_ftrunc_u_w_test
 101 ;
 102 @llvm_mips_ftrunc_u_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 103 @llvm_mips_ftrunc_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 104
 105 define void @llvm_mips_ftrunc_u_d_test() nounwind {
 106 entry:
 107   %0 = load <2 x double>* @llvm_mips_ftrunc_u_d_ARG1
 108   %1 = tail call <2 x i64> @llvm.mips.ftrunc.u.d(<2 x double> %0)
 109   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftrunc_u_d_RES
 110   ret void
 111 }
 112
 113 declare <2 x i64> @llvm.mips.ftrunc.u.d(<2 x double>) nounwind
 114
 115 ; CHECK: llvm_mips_ftrunc_u_d_test:
 116 ; CHECK: ld.d
 117 ; CHECK: ftrunc_u.d
 118 ; CHECK: st.d
 119 ; CHECK: .size llvm_mips_ftrunc_u_d_test
 120 ;
 121 @llvm_mips_ftint_s_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 122 @llvm_mips_ftint_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 123
 124 define void @llvm_mips_ftint_s_w_test() nounwind {
 125 entry:
 126   %0 = load <4 x float>* @llvm_mips_ftint_s_w_ARG1
 127   %1 = tail call <4 x i32> @llvm.mips.ftint.s.w(<4 x float> %0)
 128   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_s_w_RES
 129   ret void
 130 }
 131
 132 declare <4 x i32> @llvm.mips.ftint.s.w(<4 x float>) nounwind
 133
 134 ; CHECK: llvm_mips_ftint_s_w_test:
 135 ; CHECK: ld.w
 136 ; CHECK: ftint_s.w
 137 ; CHECK: st.w
 138 ; CHECK: .size llvm_mips_ftint_s_w_test
 139 ;
 140 @llvm_mips_ftint_s_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 141 @llvm_mips_ftint_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 142
 143 define void @llvm_mips_ftint_s_d_test() nounwind {
 144 entry:
 145   %0 = load <2 x double>* @llvm_mips_ftint_s_d_ARG1
 146   %1 = tail call <2 x i64> @llvm.mips.ftint.s.d(<2 x double> %0)
 147   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_s_d_RES
 148   ret void
 149 }
 150
 151 declare <2 x i64> @llvm.mips.ftint.s.d(<2 x double>) nounwind
 152
 153 ; CHECK: llvm_mips_ftint_s_d_test:
 154 ; CHECK: ld.d
 155 ; CHECK: ftint_s.d
 156 ; CHECK: st.d
 157 ; CHECK: .size llvm_mips_ftint_s_d_test
 158 ;
 159 @llvm_mips_ftint_u_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 160 @llvm_mips_ftint_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 161
 162 define void @llvm_mips_ftint_u_w_test() nounwind {
 163 entry:
 164   %0 = load <4 x float>* @llvm_mips_ftint_u_w_ARG1
 165   %1 = tail call <4 x i32> @llvm.mips.ftint.u.w(<4 x float> %0)
 166   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_u_w_RES
 167   ret void
 168 }
 169
 170 declare <4 x i32> @llvm.mips.ftint.u.w(<4 x float>) nounwind
 171
 172 ; CHECK: llvm_mips_ftint_u_w_test:
 173 ; CHECK: ld.w
 174 ; CHECK: ftint_u.w
 175 ; CHECK: st.w
 176 ; CHECK: .size llvm_mips_ftint_u_w_test
 177 ;
 178 @llvm_mips_ftint_u_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 179 @llvm_mips_ftint_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 180
 181 define void @llvm_mips_ftint_u_d_test() nounwind {
 182 entry:
 183   %0 = load <2 x double>* @llvm_mips_ftint_u_d_ARG1
 184   %1 = tail call <2 x i64> @llvm.mips.ftint.u.d(<2 x double> %0)
 185   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_u_d_RES
 186   ret void
 187 }
 188
 189 declare <2 x i64> @llvm.mips.ftint.u.d(<2 x double>) nounwind
 190
 191 ; CHECK: llvm_mips_ftint_u_d_test:
 192 ; CHECK: ld.d
 193 ; CHECK: ftint_u.d
 194 ; CHECK: st.d
 195 ; CHECK: .size llvm_mips_ftint_u_d_test
 196 ;